JP2014135399A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2014135399A
JP2014135399A JP2013002927A JP2013002927A JP2014135399A JP 2014135399 A JP2014135399 A JP 2014135399A JP 2013002927 A JP2013002927 A JP 2013002927A JP 2013002927 A JP2013002927 A JP 2013002927A JP 2014135399 A JP2014135399 A JP 2014135399A
Authority
JP
Japan
Prior art keywords
conductivity type
type well
region
back gate
gate voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013002927A
Other languages
English (en)
Inventor
Tomoya Tsuruta
智也 鶴田
Akira Tanabe
亮 田辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2013002927A priority Critical patent/JP2014135399A/ja
Priority to US14/132,967 priority patent/US20140191327A1/en
Publication of JP2014135399A publication Critical patent/JP2014135399A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region

Abstract

【課題】Ｐ型バックゲート電圧のコンタクト領域とＮ型バックゲート電圧のコンタクト領域を効率よく配置して小面積化した半導体装置。
【解決手段】半導体記憶装置は，第１導電型トランジスタと第２導電型トランジスタを有する複数のメモリセルを配置したメモリセルアレイと，メモリセルと同じ行方向間隔で配置される複数の列側周辺回路と，前記第２導電型トランジスタが形成される第１導電型ウエル領域と，第１導電型ウエル領域内に，行方向に分割して配置され，前記第１導電型トランジスタが形成される第２導電型ウエル領域と，行方向に延びて配置される第２導電型ウエルコンタクト領域と，列方向に延びて配置される第１導電型ウエルコンタクト領域と，複数の列側周辺回路間の列側周辺コンタクト領域と，第１導電型ウエルコンタクト領域内の第１導電型バックゲート電圧配線と，第２導電型ウエルコンタクト領域内の第２導電型バックゲート電圧配線を有する。
【選択図】図７

Description

本発明は，半導体記憶装置に関する。
半導体記憶装置は，ＤＲＡＭ，ＳＲＡＭ，ＦｅＲＡＭ，フラッシュメモリなど様々な構成のメモリセルによりデータを記憶する。このうち，ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）のメモリセルは，交差接続した１対のＣＭＯＳインバータとＮＭＯＳのトランスミッショントランジスタとを有する。また，ＳＲＡＭは，ロウ毎に設けられワード線を駆動するワード駆動回路や，コラム毎に設けられるコラム選択ゲートや，センスアンプ，ライトアンプなどの周辺回路を有し，これらもＣＭＯＳ回路で構成される。
一般に，ＣＭＯＳ回路を有するＬＳＩの半導体基板は，ＰＭＯＳトランジスタを形成するためのＮ型ウエル領域と，ＮＭＯＳトランジスタを形成するためのＰ型ウエル領域を有する。たとえば，Ｐ型半導体基板の表面に，深いＮ型ウエル領域を形成し，その深いＮ型ウエル領域内にＰ型ウエル領域を形成する。または，Ｎ型半導体基板の表面に，深いＰ型ウエル領域を形成し，その深いＰ型ウエル領域内にＮ型ウエル領域を形成する。そして，Ｐ型ウエル領域にはグランド電圧をバックゲート電圧として供給し，Ｎ型ウエル領域には電源電圧をバックゲート電圧として供給し，それぞれのウエル領域と，そのウエル領域内のソース領域及びドレイン領域との間のＰＮ接合が逆方向電位に保たれるようにする。
ＮＭＯＳトランジスタのソース端子がグランド電圧に接続される場合が多いので，ＮＭＯＳトランジスタが形成されるＰ型ウエル領域にグランド電圧を印加することは，構成上好都合である。同様に，ＰＭＯＳトランジスタのソース端子が電源電圧に接続される場合が多いので，ＰＭＯＳトランジスタが形成されるＮ型ウエル領域に電源電圧を印加することは，構成上好都合である。
特開平６−５０８１号公報 特開２００７−３０５７８７号公報 特開２００９−１９４１９０号公報
しかしながら，近年のＬＳＩの微細化技術は，ＭＯＳトランジスタのチャネル長を短くし，ゲート絶縁膜を薄くし，閾値電圧を低下させ，電源電圧電位を低下させている。微細化技術により集積度を向上させ高速動作することができるものの，ＭＯＳトランジスタがオフ状態のリーク電流の発生が問題視されている。
ＭＯＳトランジスタのオフリーク電流を抑制する方法の一つは，バックゲート電圧をグランド電圧や電源電圧とは異なる電位にすることである。つまり，ＮＭＯＳトランジスタが形成されるＰ型ウエル領域にグランド電圧より低いＰ型バックゲート電圧を印加し，また，ＰＭＯＳトランジスタが形成されるＮ型ウエル領域に電源電圧より高いＮ型バックゲート電圧を印加する。このようなバックゲート電圧を印加することで，ＮＭＯＳトランジスタとＰＭＯＳトランジスタの閾値電圧をそれぞれ高くすることができ，オフ状態でのリーク電流を抑制することができる。
したがって，メモリセル領域とその周辺回路領域には，２つのバックゲート電圧のコンタクト領域を配置することが必要になる。
そこで，本発明の目的は，Ｐ型バックゲート電圧のコンタクト領域とＮ型バックゲート電圧のコンタクト領域を効率よく配置して小面積化した半導体装置を提供することにある。
半導体装置の第１の側面は，第１導電型トランジスタと第２導電型トランジスタとをそれぞれ有する複数のメモリセルを配置したメモリセルアレイと，
前記メモリセルと同じ行方向間隔で配置され，列方向に配置される列方向メモリセル群に対応して配置される複数の列側周辺回路と，
前記メモリセルアレイ内に形成され，前記複数のメモリセルの前記第２導電型トランジスタが形成される第１導電型ウエル領域と，
前記第１導電型ウエル領域内に形成され，行方向に分割して配置され，前記複数のメモリセルの前記第１導電型トランジスタが形成される第２導電型ウエル領域と，
前記複数のメモリセルの間に行方向に延びて配置され，前記複数の第２導電型ウエル領域に設けられる第２導電型ウエルコンタクト領域と，
前記複数のメモリセルの間に列方向に延びて配置され，前記第１導電型ウエル領域に設けられる第１導電型ウエルコンタクト領域と，
前記複数の列側周辺回路の間に配置され，前記第１導電型ウエルコンタクト領域に対応する位置に配置され，前記第１導電型ウエル領域および前記第２導電型ウエル領域に設けられる列側周辺コンタクト領域と，
前記第１導電型ウエルコンタクト領域内の前記第１導電型ウエル領域と接続される第１導電型バックゲート電圧配線と，
前記第２導電型ウエルコンタクト領域内の前記第２導電型ウエル領域と接続される第２導電型バックゲート電圧配線とを有する。
第１の側面によれば，半導体記憶装置の面積効率を向上させることができる。
本実施の形態における半導体記憶装置のメモリセルと列側周辺回路の一例を示す図である。 本実施の形態のおける半導体記憶装置の半導体基板の概略構成を示す図である。 本実施の形態における半導体装置のメモリセルアレイと列側周辺回路のトランジスタのレイアウトを示す図である。 本実施の形態における半導体装置のメモリセルアレイと列側周辺回路のトランジスタのレイアウトを示す図である。 メモリマクロ内のバックゲート電圧配線の第１の例を示す図である。 メモリマクロ内のバックゲート電圧配線の第２の例を示す図である。 本実施の形態におけるメモリマクロ内のバックゲート電圧配線を示す図である。 本実施の形態における別のメモリマクロ内のバックゲート電圧配線を示す図である。 N型ウエルコンタクト領域１１を構成するダミーセルDCの構成を示す図である。 P型ウエルコンタクト領域１０を構成するダミーセルDCの構成を示す図である。
図１は，本実施の形態における半導体記憶装置のメモリセルと列側周辺回路の一例を示す図である。図１には，半導体記憶装置内の一部のワード線WLi，ビット線BLj，BLxj，メモリセルMCi,j，MCi,j+1と，それに対応する列側周辺回路CLj，CLj+1とが示され，さらに，周辺回路としてセンスアンプSA，ライトアンプWAと，データバス線DB，DBxが示されている。
メモリセルMCi,jは，電源電圧VddとグランドVssとの間に接続されたPMOSトランジスタP1とNMOSトランジスタN2とを有するインバータと，電源電圧VddとグランドVssとの間に接続されたPMOSトランジスタP3とNMOSトランジスタN4とを有するインバータとを有し，これらのインバータは入力と出力とが交差接続されて，その１対の接続ノードにＨ，Ｌレベルに電位を保持する。また，メモリセルMCは，１対のインバータの入力と出力が交差接続される１対の接続ノードとビット線対BLj,BLxjとの間に，それぞれNMOSトランジスタN5,N6からなるトランスミッショントランジスタを有する。これらのNMOSトランジスタN5,N6のゲートは，ワード線WLiに接続される。
さらに，列側周辺回路CLjは，ビット線対BLj，BLxjとデータバス線対DB,DBxとの間にそれぞれ設けられて，CMOSトランスファゲートを構成するNMOS,PMOSトランジスタNclj，Pclj，Nclxj,Pclxjを有する。列側周辺回路CLj+1も同様の回路構成である。そして，複数のビット線対に共通に設けられたデータバス線対DB,DBxは，センスアンプ回路SAとライトアンプ回路WAとに接続される。
半導体記憶装置のメモリセルアレイは，例えばｍ行，ｎ列の行列状に配置されたメモリセルMCと，ｍ行のワード線WLと，ｎ列のビット線対BL,BLXとを有する。このメモリセルアレイのメモリセル，ワード線，ビット線対の数は，その半導体記憶装置のデータ記憶容量に応じて異なる。
このように，複数のメモリセルを有するメモリセルアレイと列側周辺回路は，第１導電型（N型）のNMOSトランジスタと，第２導電型（P型）のPMOSトランジスタとを有する。したがって，半導体記憶装置が形成される半導体基板は，NMOSトランジスタを形成するP型ウエル領域と，PMOSトランジスタを形成するN型ウエル領域とを有する。
本実施の形態におけるメモリセルMCや列側周辺回路，または図示しない行側周辺回路内のPMOSトランジスタのN型バックゲート電圧Vbnwellは，電源電圧Vddよりも高い電圧を有する，または動的に電源電圧Vddと，電源電圧Vddより高い電圧とに制御される。
一方，本実施の形態におけるメモリセルMCや列側周辺回路，または図示しない行側周辺回路内のNMOSトランジスタのP型バックゲート電圧Vbpwellは，グランド電圧Vssよりも低い，負の電圧を有する，または動的にグランド電圧Vssと，グランド電圧Vssより低い電圧とに制御される。
したがって，本実施の形態の形態の半導体装置では，N側バックゲート電圧Vbnwellの配線と，P側バックゲート電圧Vbpwellの配線とが，電源電圧Vddの配線と，グランドVssの配線とは別に，半導体基板上に設けられる。
このように，N型バックゲート電圧Vbnwellを電源電圧Vddよりも高い電圧にすることで，PMOSトランジスタの閾値を実効的に高くして，オフ状態でのリーク電流を抑制することができる。同様に，P型バックゲート電圧Vbpwellをグランド電圧Vssよりも低い電圧にすることで，NMOSトランジスタの閾値を実効的に高くして，オフ状態でのリーク電流を抑制することができる。
図２は，本実施の形態のおける半導体記憶装置の半導体基板の概略構成を示す図である。この例では，P型半導体基板P-subに，比較的深いディープN型ウエル領域Deep-N-wellが形成され，そのディープN型ウエル領域Deep-N-well内に，それより浅いP型ウエル領域P-wellが複数形成されている。そして，P型ウエル領域P-wellの間は，N側ウエル領域N-wellになる。
このN型ウエル領域N-wellは，ディープN型ウエル領域Dee-N-wellよりも浅く，ディープN型ウエル領域Deep-N-wellの浅い領域をそのまま利用してもよく，または，ディープN型ウエル領域Deep-N-wellの浅い領域にN型不純物を注入して形成してもよい。
P型ウエル領域P-well内には，N型のソース，ドレイン領域S/Dと，P型のバックゲート電圧Vbpwellを印加するためのP型ウエルコンタクト領域P+とが形成され，ソース，ドレイン領域S/Dの間の基板上には図示しないゲート酸化膜を介してゲート電極Gateが形成される。P型ウエルコンタクト領域P+には，P側バックゲート電圧Vbpwellを供給する配線が接続される。
N型ウエル領域N-well内には，P型のソース，ドレイン領域S/Dと，N型のバックゲート電圧Vbnwellを印加するためのN型ウエルコンタクト領域N+とが形成され，ソース，ドレイン領域S/Dの間の基板上には図示しないゲート酸化膜を介してゲート電極Gateが形成される。N型ウエルコンタクト領域N+には，N側バックゲート電圧Vbnwellを供給する配線が接続される。
図３，図４は，本実施の形態における半導体装置のメモリセルアレイと列側周辺回路のトランジスタのレイアウトを示す図である。図３には，具体的なレイアウトではなく，NMOSトランジスタとPMOSトランジスタがどのような位置関係でP型ウエル領域P-wellとN型ウエル領域N-well内に配置されるかを示している。一方，図４には，図３に示した回路図内のMOSトランジスタの領域を破線の矩形で示している。図３，図４の回路構成は同じである。
図３の平面には，図２で説明したとおり，N型ウエル領域N-well内に，３つのP型ウエル領域P-wellが配置されている。左右のP型ウエル領域P-wellは，メモリセルアレイ内のN型ウエル領域で囲まれた孤立した領域である。また，下側に位置するP型ウエル領域P-wellは，列側周辺回路内に形成され，N型ウエル領域で囲まれたの孤立した領域である。P型ウエル領域P-wellは，破線で示されている。
さらに，図３には，行方向に配列された３つのメモリセルMCi,j-1，MCi,j，MCi,j+1が示されている。これら３つのメモリセルの領域は一点鎖線で示されている。また，図３には，列側周辺回路として３つのコラム選択回路CLj-1，CLj，CLj+1が示されている。これら３つのコラム選択回路の領域も一点鎖線で示されている。
図１に示したメモリセルMCi,j内の２つのPMOSトランジスタP1,P3は，N型ウエル領域N-well内に配置される。また，４つのNMOSトランジスタのうち，２つのNMOSトランジスタN2,N5は左側のP型ウエル領域P-well内に配置され，残りの２つのNMOSトランジスタN4,N6は右側のP型ウエル領域P-well内に配置される。そして，左側のP型ウエル領域P-well内には，左側に隣接するメモリセルMCi,j-1内の２つのNMOSトランジスタN4,N6が配置され，右側のP型ウエル領域P-well内には，右側に隣接するメモリセルMCi,j+1内の２つのNMOSトランジスタN2,N5が配置される。
このように，メモリセルアレイには，図２に示されるように，列方向に延びる複数のP型ウエル領域P-wellが，行方向に短冊状に並べられる。そして，１つのメモリセルMCの領域は，左右のP型ウエル領域P-wellの半分の領域と，その間のN型ウエル領域N-wellの領域とからなり，それらのP型ウエル領域P-wellとN型ウエル領域N-well内に４つのNMOSトランジスタと２つのPMOSトランジスタとを配置する。
一方，列側周辺回路としてのコラム選択回路CLjは，図１で説明したとおり，２対のCMOSトランスファゲートを有する。つまり，ビット線BLjをデータバスDBに接続するPMOSトランジスタPclj及びNMOSトランジスタNcljとを有するCMOSトランスファゲートと，ビット線BLxjをデータバスDBxに接続するPMOSトランジスタPclxj及びNMOSトランジスタNclxjとを有するCMOSトランスファゲートとを有する。
そして，図３に示されるとおり，コラム選択回路の領域には，N型ウエル領域N-well内に行方向に延びるP型ウエル領域P-wellが設けられ，コラム選択回路CLj内の２つのPMOSトランジスタPclj，Pclxjは，N型ウエル領域N-well内に配置され，２つのNMOSトランジスタNclj，Nclxjは，P型ウエル領域P-well内に配置される。
さらに，列方向に配置されるメモリセルMCi,jから，それに対応するコラム選択回路CLjまでに，２つのビット線BLj,BLxjと，グランド配線Vssと，電源配線Vddとが設けられる。なお，図示していないが，グランド配線Vssと電源配線Vddは，メモリセルアレイ内において，縦方向，即ち列方向に延びて配置されている。したがって，列方向に配置されるメモリセルアレイ群と，それに対応するコラム選択回路CLとの間には，５本の配線が形成される。
図３，図４には示されていないが，N型バックゲート電圧Vbnwellのコンタクト構造がN型ウエル領域N-well内に設けられ，N型バックゲート電圧VbnwellとN型ウエル領域N-wellとが接続される。したがって，このN型バックゲート電圧の配線が設けられる。同様に，P型バックゲート電圧Vbpwellのコンタクト構造がP型ウエル領域P-well内に設けられ，P型バックゲート電圧VbpwellとP型ウエル領域P-wellとが接続される。したがって，このP型バックゲート電圧の配線が設けられる。
［メモリマクロ内のバックゲート電圧配線例］
次に，メモリマクロ内のバックゲート電圧配線の２つの例を説明する。ＳＲＡＭは高速アクセスが特徴である。そして，システムＬＳＩは，複数個のＳＲＡＭのメモリマクロを内部に有する。ただし，メモリのデータ容量はメモリマクロを必要とする回路の機能に応じて異なる。大きなデータ容量が必要なメモリマクロは，多くのメモリセルを有する。逆に，小さなデータ容量でよいメモリマクロは，メモリセルの数が少ない。
そして，システムＬＳＩ内に埋め込まれるメモリマクロの面積は，できるだけ小さいことが望ましい。
図５は，メモリマクロ内のバックゲート電圧配線の第１の例を示す図である。メモリマクロは，N型ウエル領域N-wellと，その中に設けられた複数のP型ウエル領域P-wellとを有する。メモリマクロは，４行，５列のメモリセルMCを有するメモリセルアレイMCAと，４行のワードドライバWDを有する行側周辺回路R-cirと，５列のコラム選択回路CLを有する列側周辺回路C-cirとを有する。
メモリセルアレイMCA内には，６つの列方向に延びるP型ウエル領域P-well（破線）が設けられ，４行，５列のメモリセルMC（一点鎖線）は，それぞれ，両側のP型ウエル領域P-wellとその間のN型ウエル領域N-wellとを有し，メモリセルを構成するNMOSトランジスタとPMOSトランジスタとが配置される。
また，行側周辺回路R-cirは，１つの列方向に延びるP型ウエル領域P-well（破線）とN型ウエル領域N-wellとを有し，両ウエル領域内にワードドライバ回路を構成するNMOSトランジスタとPMOSトランジスタとが配置される。
そして，列側周辺回路C-cirは，１つの行方向に延びるP型ウエル領域P-well（破線）とN型ウエル領域N-wellとを有し，コラム選択回路を構成するNMOSトランジスタ，PMOSトランジスタ（図中T)が配置される。
メモリセルMCの列方向のピッチ（間隔）と，ワードドライバ回路WDの列方向のピッチ（間隔）とが一致している。また，メモリセルMCの行方向のピッチ（間隔）と，コラム選択回路CLの行方向のピッチ（間隔）が一致している。
そして，バックゲート電圧配線Vbp，Vbnは次のようにレイアウトされている。まず，メモリセルアレイMCA内には，メモリセルアレイ内にバックゲート電圧配線との接続構造を配置するためのウエルコンタクト領域１０（図中グレー）を設け，そのウエルコンタクト領域１０上に，N型バックゲート電圧Vbnwellの配線Vbnと，P型バックゲート電圧Vbpwellの配線Vbpとを配置し，それらの配線Vbn，Vbpの対応するウエル領域N-well，P-wellとの接続構造（図中黒丸）が配置される。
行側周辺回路R-cir内にも，ワードドライバWDの間に，ウエルコンタクト領域１０に対応する位置に，ウエルコンタクト領域１２を配置している。そのウエルコンタクト領域１２内にも，N型バックゲート電圧Vbnwellの配線Vbnと，P型バックゲート電圧Vbpwellの配線Vbpとを配置し，それらの配線Vbn，Vbpの対応するウエル領域N-well，P-wellとの接続構造（図中黒丸）が配置される。
つまり，２つのバックゲート電圧配線Vbp，Vbnは，ウエルコンタクト領域１０，１２内に配置され，対応するP型ウエル領域P-wellとN型ウエル領域N-wellに，コンタクト構造（黒丸）が配置される。バックゲート電圧配線Vbp，Vbnは，例えば負電圧と，電源電圧Vddより高い電圧である。したがって，これらのバックゲート電圧配線Vbp，Vbnは，電源電圧VddまたはグランドVssに変動する信号配線との間を比較的十分な距離にすることが，配線間の電気的なクロストークの問題から求められる。そのため，ウエルコンタクト領域１０，１２の高さｈ１は，メモリセルMCと同程度またはそれ以上に設定することが必要になる。
図５において，列側周辺回路C-cirには，メモリセルアレイの各コラム毎に対応してコラム選択回路CLが配置される。図５の例では，メモリセルの行方向のピッチ（間隔）と，コラム選択回路CLのピッチ（間隔）とが同一であり，互いの位置が整合している。それにより，列方向に配置されたメモリセルMCとコラム選択回路CLとの間に設けられる，ビット線対BL,BLxと電源電圧Vdd，グランドVssの配線からなる４本の配線が，直線的な配線で構成可能になる。
また，コラム選択回路CLの領域には，それぞれ，列方向に延びるP型バックゲート電圧Vbpwellの配線Vbpと，N型バックゲート電圧Vbnwellの配線Vbnと，それらのコンタクト構造が配置される。
このように，コラム選択回路CLの領域を，メモリセルの領域とピッチを一致させて，各コラム選択回路CLにP型バックゲート電圧配線VbpとN型バックゲート電圧配線Vbnとを設けることで，列方向の構造が同等になり，１つのワード線を選択した時に選択されるコラム数を意味するワードビット構造を可変設計することが容易になる。この点は，システムLSI内に様々な要求のワードビット構造を有するSRAMメモリマクロを埋め込む場合に，特にメリットがある。
しかしながら，図５のレイアウト例では，いくつかの問題点がある。第１に，コラム選択回路CLの各領域に，コラム方向に一直線に伸びるP型バックゲート電圧配線VbpとN型バックゲート電圧配線Vbnとそれらのコンタクト構造を設けている。そのため，コラム選択回路CLのレイアウト構造が，P型バックゲート電圧配線VbpとN型バックゲート電圧配線Vbnとそれらのコンタクト構造に制約を受けて，つまり律則されて，コラム方向のサイズh2が大きくなる傾向がある。しかも，P型バックゲート電圧配線VbpとN型バックゲート電圧配線Vbnの対応するウエル領域へのコンタクト構造は，各コラム毎に設ける必要性は少なく，むしろ複数コラム毎にコンタクト構造が設けられれば足りるという事情がある。つまり，コンタクト構造が多すぎて，かえって面積の無駄を招いている。
第２に，前述したとおり，メモリセルアレイMCA内のウエルコンタクト領域１０内に，N型バックゲート電圧Vbnwellの配線Vbnと，P型バックゲート電圧Vbpwellの配線Vbpとを配置しているため，ウエルコンタクト領域１０のコラム方向のサイズｈ１が大きくなっている。その理由は，N型バックゲート電圧Vbnwellが負電位，P型バックゲート電圧Vbpwellが電源電圧Vddより高い電圧であるため，他の配線との距離を十分確保する必要があるからである。
図６は，メモリマクロ内のバックゲート電圧配線の第２の例を示す図である。このメモリマクロも，第１の例と同様に，N型ウエル領域N-wellと，その中に設けられた複数のP型ウエル領域P-wellとを有する。そして，メモリマクロは，４行，５列のメモリセルMCを有するメモリセルアレイMCAと，４行のワードドライバWDを有する行側周辺回路R-cirと，５列のコラム選択回路CLを有する列側周辺回路C-cirとを有する。
メモリセルアレイMCAと，行側周辺回路R-cirの構造は，図５の第１の例と同じである。つまり，メモリセルアレイMCA内には，行方向に延びるウエルコンタクト領域１０が設けられ，行側周辺回路R-cir内にも，ワードドライバWDの間にウエルコンタクト領域１２が設けられ，それらのウエルコンタクト領域１０，１２内に，N型バックゲート電圧Vbnwellの配線Vbnと，P型バックゲート電圧Vbpwellの配線Vbpと，そのコンタクト構造が配置される。
図６の第２の例では，第１の例と異なり，列方向周辺回路C-cir内のコラム選択回路CLの領域内それぞれには，N型バックゲート電圧Vbnwellの配線Vbnと，P型バックゲート電圧Vbpwellの配線Vbpと，そのコンタクト構造を配置していない。その代わりに，複数のコラム選択回路CLの中央位置に共通のウエルコンタクト領域１６を設けて，そこにそれらを配置している。
これにより，各コラム選択回路CLのレイアウトは，バックゲート電圧の配線の制約を受けないので面積が小さくなり，よって，コラム選択回路CLの列方向のサイズｈ２が，図５の第１の例よりも小さくなっている。前述したとおり，必ずしもウエルコンタクト構造を各コラム選択回路に配置する必要性がないので，図６の第２の例では，共通のウエルコンタクト領域１６を設けている。
ただし，第２の例では，次の問題点がある。第１に，複数のコラム選択回路CLに共通にウエルコンタクト領域１６を設けたことで，コラム選択回路CLの領域の行方向の位置が，メモリセルアレイ内のメモリセルMCの行方向の位置と対応しなくなり，メモリセルMCとコラム選択回路CLの間に設けられるビット線対BL,BLxと電源電圧VddとグランドVssの配線からなる５本の配線を，コラム方向の直線的なレイアウトにできなくなる。その結果，５本の配線を一端行方向にずらすためのクランク配線領域１４が必要になる。これでは，折角コラム選択回路CLの列方向のサイズｈ２を小さくしたことが無意味になる。
第２に，第１の例と同様に，メモリセルアレイ内のウエルコンタクト領域１０内に，N型バックゲート電圧Vbnwellの配線Vbnと，P型バックゲート電圧Vbpwellの配線Vbpとを配置しているため，ウエルコンタクト領域１０のコラム方向のサイズｈ１が大きくなっている。
［本実施の形態におけるメモリマクロ内のバックゲート電圧配線例］
次に，上記の２つの例に比較してより面積効率を高めた，本実施の形態におけるメモリマクロのバックゲート電圧配線とそのウエルコンタクト領域のレイアウトについて説明する。
図７は，本実施の形態におけるメモリマクロ内のバックゲート電圧配線を示す図である。メモリマクロ内のN型ウエル領域N-wellと，その中に形成されるP型ウエル領域P-wellの構成は，図５，図６と同じである。
そして，図５，図６と異なる構成は次のとおりである。まず，メモリセルアレイMCAは，４行，４列のメモリセルMCを有し，その間に，行方向に延びるP型ウエルコンタクト領域１０と，列方向に延びるN型ウエルコンタクト領域１１とを有する。そして，P型ウエルコンタクト領域１０内には，P型バックゲート電圧Vbpwellの配線Vbpと，そのコンタクト構造（黒丸）が配置され，N型ウエルコンタクト領域１１内には，N型バックゲート電圧Vbnwellの配線Vbnと，そのコンタクト構造（図中黒丸）が配置される。P型バックゲート電圧の配線Vbpのコンタクト構造（黒丸）は，各P型ウエル領域P-well毎に配置されている。また，N型バックゲート電圧の配線Vbnのコンタクト構造（黒丸）は，メモリセルの各行毎に配置されている。ただし，N型バックゲート電圧の配線Vbnのコンタクト構造（黒丸）は，複数行毎に配置されてもよい。
行側周辺回路R-cirであるワードドライバ回路WDは，メモリセルMCと列方向のピッチが一致していて，ワードドライバ回路WDの間にウエルコンタクト領域１２が設けられている。この構成は，図５，図６と同じである。そして，このウエルコンタクト領域１２内には，メモリセルアレイ内のP型ウエルコンタクト領域１０内のP型バックゲート電圧の配線Vbpが延びて配置され，さらに，N型バックゲート電圧の配線Vbnも配置され，それらのコンタクト構造（黒丸）が配置される。
一方，列側周辺回路C-cirであるコラム選択回路CLは，図６と同様に，メモリセルMCと同じピッチで配置され，各メモリセルMCに対応する位置に配置されている。さらに，コラム選択回路CL内には，P型バックゲート電圧配線VbpとN型バックゲート電圧配線Vbnは設けられておらず，それにより４つのトランジスタTがコンパクトに配置されている。ただし，複数のコラム選択回路の間に，共通に，ウエルコンタクト領域１６が配置される。そして，このウエルコンタクト領域１６内に，メモリセルアレイ側から延びるN型バックゲート電圧配線Vbnとそのコンタクト構造（黒丸）が配置され，さらに，P型バックゲート電圧配線Vbpとそのコンタクト構造（黒丸）が配置される。このような構成にすることで，各コラム選択回路CLの面積は小さくなり，その列方向のサイズｈ２は図６と同様に小さくできる。
コラム選択回路CLの間にウエルコンタクト領域１６を配置するとともに，メモリセルアレイ内のメモリセルの間にも列方向に延びるN型ウエルコンタクト領域１１を配置したことで，コラム選択回路CLの行方向の位置は，メモリセルMCの行方向の位置と対応する。その結果，メモリセルMCとコラム選択回路CL間に配置されるビット線対BL,BLx，電源電圧VddとグランドVssの配線からなる４本の配線は，列方向に直線的に延びるレイアウトとなり，図６のようなクランク領域１４を必要としない。
そして，メモリセルアレイMCA内では，P型ウエルコンタクト領域１０を行方向に，N型ウエルコンタクト領域１１を列方向に分けて配置したことで，P型ウエルコンタクト領域１０内には，P型バックゲート電圧配線Vbpが配置され，N型バックゲート電圧配線Vbnは配置されない。それにより，P型ウエルコンタクト領域１０の列方向のサイズｈ１を小さくすることができる。
さらに，メモリセルアレイMCAでは，P型ウエルコンタクト領域１０が，隣接するメモリセルMCのMOSトランジスタのレイアウトと同等の構成を有する複数のダミーセルDCで構成されている。同様に，N型ウエルコンタクト領域１１も，隣接するメモリセルMCのMOSトランジスタのレイアウトと同等の構成を有する複数のダミーセルDCで構成されている。これにより，メモリセルアレイ内の構成の連続性を保ちながら，周辺回路との位置ずれを回避している。
N型バックゲート電圧配線Vbnは，メモリマクロ内または外に設けた電圧生成回路VbnwellからN型ウエル領域へのバックゲート電圧を供給される。同様に，P型バックゲート電圧配線Vbpは，メモリマクロ内または外に設けた電圧生成回路VbpwellからP型ウエル領域へのバックゲート電圧を供給される。
これらの電圧生成回路は，N型バックゲート電圧Vbnwellを電源電圧Vddより高くし，P型バックゲート電圧VbpwellをグランドVssより低くする。または，これらの電圧生成回路は，N型バックゲート電圧Vbnwellを電源電圧Vddと等しい電圧に制御したりそれより高い電圧に制御し，また，P型バックゲート電圧VbpwellをグランドVssと等しい電圧に制御したりそれより低い電圧に制御したりする。
電圧生成回路は，N型バックゲート電圧Vbnwellを電源電圧Vddより高くし，P型バックゲート電圧VbpwellをグランドVssより低くすることにより，PMOSトランジスタとNMOSトランジスタのオフ状態でのリーク電流（オフリーク電流）を抑制することができる。
例えば，メモリマクロがアクティブ状態の場合は，電圧生成回路は，動作速度を重視して，N型バックゲート電圧Vbnwellを電源電圧Vddと等しい電圧に制御し，また，P型バックゲート電圧VbpwellをグランドVssと等しい電圧に制御する。また，メモリマクロがスリープ状態の場合は，電圧生成回路は，オフリーク電流の抑制を重視して，N型バックゲート電圧Vbnwellを電源電圧Vddより高い電圧に制御し，また，P型バックゲート電圧VbpwellをグランドVssより低い負電圧に制御する。
図８は，本実施の形態における別のメモリマクロ内のバックゲート電圧配線を示す図である。メモリマクロ内のN型ウエル領域N-wellと，その中に形成されるP型ウエル領域P-wellの構成は，図７と同じである。また，メモリセルアレイMCAと列側周辺回路C-cirとが配置されている。図８では，行側周辺回路R-cirは省略されているが，図７と同様に配置されている。
そして，図７と異なる構成は次のとおりである。まず，メモリセルアレイMCAは，５行，５列のメモリセルMCを有し，その間に，行方向に延びる２つのP型ウエルコンタクト領域１０と，列方向に延びる２つのN型ウエルコンタクト領域１１とを有する。
それに対応して，列側周辺回路のコラム選択回路CLも５列配置され，それらの間に，２つのN型ウエルコンタクト領域１１に対応する位置に，２つのウエルコンタクト領域１６が配置される。
このように，メモリマクロのデータ容量が大きくなると，それに対応してメモリセルアレイMCA内のメモリセルの数が増加し，ウエルコンタクト領域１０，１１の数も増える。
図９は，N型ウエルコンタクト領域１１を構成するダミーセルDCの構成を示す図である。このダミーセルDCは，図４のメモリセルMCi,jと異なり，メモリセルMCi,jのN型ウエル領域N-well内に配置されているPMOSトランジスタP1,P3とその接続配線を有さず，両側のP型ウエル領域P-well内に配置されるNMOSトランジスタN2,N5とN6,N4を有する。そして，PMOSトランジスタP1,P3を配置していたN型ウエル領域N-wellには，N型バックゲート電圧配線VbnとN型ウエル領域N-wellとのコンタクト構造Vbn-cが配置される。
これにより，ダミーセルDCは，左に隣接するメモリセルMCi,j-1のNMOSトランジスタN6,N4に隣接して，NMOSトランジスタN2,N5を有し，右に隣接するメモリセルMCi,j+1のNMOSトランジスタN2,N5に隣接して，NMOSトランジスタN6,N4を有する。よって，ダミーセルDCのレイアウト構成は，両側に隣接するメモリセルMCi,j-1，MCi,j+1のレイアウト構成との構造の連続性を保つことができる。
図１０は，P型ウエルコンタクト領域１１を構成するダミーセルDCの構成を示す図である。P型ウエルコンタクト領域１０内のダミーセルDCは，上下に隣接する通常のメモリセルMCi,j，MCi-1,j（図示せず）にはさまれている。
このダミーセルDCは，図４のメモリセルMCi,jと異なり，６つのトランジスタP1,N2,P3,N4,N5,N6を接続する列方向の配線を有さない。ただし，６つのトランジスタの３つずつのトランジスタの配置が，やや上下方向に拡がっている。
そして，P型ウエルコンタクト領域１０に沿って配置されるP型バックゲート電圧配線Vbpが，上下方向に拡がった３つずつのトランジスタの間に，設けられている。P型バックゲート電圧配線Vbpは，コンタクト構造Vbp-cを介して，P型ウエル領域P-wellに接続される。
P型ウエルコンタクト領域１０内のダミーセルDC内の下側３つのトランジスタN5,P3,N4が，隣接するメモリセルMCi,j内のトランジスタN2,P1,N6に近接して配置される。したがって，列方向におけるトランジスタ構造の連続性が維持される。上側３つのトランジスタN2,P1,N6も，図示しない上側に隣接するメモリセル内の３つのトランジスタと近接して配置される。
以上のとおり，本実施の形態における半導体装置は，メモリセルアレイ内において，行方向に延びるP側バックゲート電圧配線Vbpを配置する行方向に延びるP型ウエルコンタクト領域１０と，列方向に延びるN型バックゲート電圧配線Vbnを配置する列方向に延びるN型ウエルコンタクト領域１１とを設け，さらに，列側周辺回路には，N型ウエルコンタクト領域１１に対応する位置に，ウエルコンタクト領域１６を設け，そこにメモリセルアレイから列方向に延びるN型バックゲート電圧配線Vbnと，P型バックゲート電圧配線Vbpとを配置する。これにより，レイアウト効率が高くなり，メモリマクロの面積を小さくすることができる。
さらに，メモリマクロは，異なるデータ量に対応したメモリセルアレイを容易に構成することができ，システムLSI内に埋め込むメモリマクロの設計が容易になる。
以上の実施の形態をまとめると，次の付記のとおりである。
（付記１）
第１導電型トランジスタと第２導電型トランジスタとをそれぞれ有する複数のメモリセルを配置したメモリセルアレイと，
前記メモリセルと同じ行方向間隔で配置され，列方向に配置される列方向メモリセル群に対応して配置される複数の列側周辺回路と，
前記メモリセルアレイ内に形成され，前記複数のメモリセルの前記第２導電型トランジスタが形成される第１導電型ウエル領域と，
前記第１導電型ウエル領域内に形成され，行方向に分割して配置され，前記複数のメモリセルの前記第１導電型トランジスタが形成される第２導電型ウエル領域と，
前記複数のメモリセルの間に行方向に延びて配置され，前記複数の第２導電型ウエル領域に設けられる第２導電型ウエルコンタクト領域と，
前記複数のメモリセルの間に列方向に延びて配置され，前記第１導電型ウエル領域に設けられる第１導電型ウエルコンタクト領域と，
前記複数の列側周辺回路の間に配置され，前記第１導電型ウエルコンタクト領域に対応する位置に配置され，前記第１導電型ウエル領域および前記第２導電型ウエル領域に設けられる列側周辺コンタクト領域と，
前記第１導電型ウエルコンタクト領域内の前記第１導電型ウエル領域と接続される第１導電型バックゲート電圧配線と，
前記第２導電型ウエルコンタクト領域内の前記第２導電型ウエル領域と接続される第２導電型バックゲート電圧配線とを有する半導体記憶装置。
（付記２）
付記１において，
前記第１導電型バックゲート電圧配線は，前記第１導電型ウエルコンタクト領域に沿って延びるよう配置され，前記列側周辺コンタクト領域内の前記第１導電型ウエル領域と接続され，
前記第２導電型バックゲート電圧配線は，前記第２導電型ウエルコンタクト領域に沿って延びるよう配置される半導体記憶装置。
（付記３）
付記２において，
さらに，前記列側周辺コンタクト領域内の前記第２導電型ウエル領域と接続される第２導電型列側周辺バックゲート電圧配線を有する半導体記憶装置。
（付記４）
付記１または２において，
前記第１導電型ウエルコンタクト領域は，列方向に配置された複数の第１のダミーセル領域を有し，
前記第１のダミーセル領域は，前記メモリセルと同じ列方向の間隔で配置され，前記メモリセル内の少なくとも一部のトランジスタを有する半導体記憶装置。
（付記５）
付記４において，
前記第２導電型ウエルコンタクト領域は，前記行方向に配置された複数の第２のダミーセル領域を有し，
前記第２のダミーセル領域は，前記メモリセルと同じ行方向の間隔で配置され，前記メモリセル内の少なくとも一部のトランジスタを有する半導体記憶装置。
（付記６）
付記１乃至５のいずれかにおいて，
前記メモリセル内の前記第１導電型トランジスタのソース領域は第１の電源電圧が供給される第１電源配線に接続され，前記第２導電型トランジスタのソース領域は前記第１電源電圧よりも高い第２電源電圧が供給される第２電源配線に接続され，
前記第１導電型バックゲート電圧配線は，前記第２電源電圧より高い電位を有し，
前記第２導電型バックゲート電圧配線は，前記第１電源電圧より低い電位を有する半導体記憶装置。
（付記７）
付記５において，
前記メモリセルアレイは，前記行方向に延びる複数のワード線と，前記行方向に延びる複数のビット線対とを有し，
前記メモリセルは，入力と出力とが交差接続され前記電源配線とグランド配線との間に配置された１対のＣＭＯＳインバータと，前記１対のＣＭＯＳインバータの出力端子と前記ビット線対との間にそれぞれ設けられ，前記ワード線により導通，非導通を制御される１対の第１導電型トランジスタのトランスミッショントランジスタとを有する半導体記憶装置。
（付記８）
付記７において，
前記列方向メモリセル群とそれに対応する列側周辺回路との間に前記ビット線対が直線状に配置されている半導体記憶装置。
（付記９）
付記１乃至５のいずれかにおいて，
前記第１導電型ウエル領域は，前記第２導電型ウエル領域より深く形成され，前記第２導電型ウエル領域の間に配置された前記第１導電型ウエル領域はつながっている半導体記憶装置。
N-well：N型ウエル領域
P-well：P型ウエル領域
MCA：メモリセルアレイ
MC：メモリセル
Vbp：P型バックゲート電圧配線
Vbn：N型バックゲート電圧配線
１０：P型ウエルコンタクト領域
１１：N型ウエルコンタクト領域
C-cir：列側周辺回路
１６：ウエルコンタクト領域

Claims (6)

  1. 第１導電型トランジスタと第２導電型トランジスタとをそれぞれ有する複数のメモリセルを配置したメモリセルアレイと，
    前記メモリセルと同じ行方向間隔で配置され，列方向に配置される列方向メモリセル群に対応して配置される複数の列側周辺回路と，
    前記メモリセルアレイ内に形成され，前記複数のメモリセルの前記第２導電型トランジスタが形成される第１導電型ウエル領域と，
    前記第１導電型ウエル領域内に形成され，行方向に分割して配置され，前記複数のメモリセルの前記第１導電型トランジスタが形成される第２導電型ウエル領域と，
    前記複数のメモリセルの間に行方向に延びて配置され，前記複数の第２導電型ウエル領域に設けられる第２導電型ウエルコンタクト領域と，
    前記複数のメモリセルの間に列方向に延びて配置され，前記第１導電型ウエル領域に設けられる第１導電型ウエルコンタクト領域と，
    前記複数の列側周辺回路の間に配置され，前記第１導電型ウエルコンタクト領域に対応する位置に配置され，前記第１導電型ウエル領域および前記第２導電型ウエル領域に設けられる列側周辺コンタクト領域と，
    前記第１導電型ウエルコンタクト領域内の前記第１導電型ウエル領域と接続される第１導電型バックゲート電圧配線と，
    前記第２導電型ウエルコンタクト領域内の前記第２導電型ウエル領域と接続される第２導電型バックゲート電圧配線とを有する半導体記憶装置。
  2. 請求項１において，
    前記第１導電型バックゲート電圧配線は，前記第１導電型ウエルコンタクト領域に沿って延びるよう配置され，前記列側周辺コンタクト領域内の前記第１導電型ウエル領域と接続され，
    前記第２導電型バックゲート電圧配線は，前記第２導電型ウエルコンタクト領域に沿って延びるよう配置される半導体記憶装置。
  3. 請求項２において，
    さらに，前記列側周辺コンタクト領域内の前記第２導電型ウエル領域と接続される第２導電型列側周辺バックゲート電圧配線を有する半導体記憶装置。
  4. 請求項１または２において，
    前記第１導電型ウエルコンタクト領域は，列方向に配置された複数の第１のダミーセル領域を有し，
    前記第１のダミーセル領域は，前記メモリセルと同じ列方向の間隔で配置され，前記メモリセル内の少なくとも一部のトランジスタを有する半導体記憶装置。
  5. 請求項４において，
    前記第２導電型ウエルコンタクト領域は，前記行方向に配置された複数の第２のダミーセル領域を有し，
    前記第２のダミーセル領域は，前記メモリセルと同じ行方向の間隔で配置され，前記メモリセル内の少なくとも一部のトランジスタを有する半導体記憶装置。
  6. 請求項１乃至５のいずれか一項において，
    前記メモリセル内の前記第１導電型トランジスタのソース領域は第１の電源電圧が供給される第１電源配線に接続され，前記第２導電型トランジスタのソース領域は前記第１電源電圧よりも高い第２電源電圧が供給される第２電源配線に接続され，
    前記第１導電型バックゲート電圧配線は，前記第２電源電圧より高い電位を有し，
    前記第２導電型バックゲート電圧配線は，前記第１電源電圧より低い電位を有する半導体記憶装置。
JP2013002927A 2013-01-10 2013-01-10 半導体記憶装置 Pending JP2014135399A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013002927A JP2014135399A (ja) 2013-01-10 2013-01-10 半導体記憶装置
US14/132,967 US20140191327A1 (en) 2013-01-10 2013-12-18 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013002927A JP2014135399A (ja) 2013-01-10 2013-01-10 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2014135399A true JP2014135399A (ja) 2014-07-24

Family

ID=51060363

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013002927A Pending JP2014135399A (ja) 2013-01-10 2013-01-10 半導体記憶装置

Country Status (2)

Country Link
US (1) US20140191327A1 (ja)
JP (1) JP2014135399A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6962493B1 (ja) * 2020-07-10 2021-11-05 ソニーグループ株式会社 表示装置及び電子機器

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI698873B (zh) * 2017-03-28 2020-07-11 聯華電子股份有限公司 半導體記憶元件
JP7300968B2 (ja) * 2019-11-14 2023-06-30 三菱電機株式会社 半導体装置
US11385906B2 (en) 2020-04-13 2022-07-12 Silicon Motion, Inc. Computer program product and method and apparatus for controlling access to flash storage

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0973784A (ja) * 1995-09-07 1997-03-18 Nec Corp 半導体装置及びその制御回路
JP2001068635A (ja) * 1999-08-27 2001-03-16 Mitsubishi Electric Corp 半導体装置
US20030122160A1 (en) * 2001-12-31 2003-07-03 Texas Instruments Incorporated Method and apparatus for reducing leakage current in an SRAM array
JP2005025907A (ja) * 2003-07-03 2005-01-27 Hitachi Ltd 半導体集積回路装置
JP2008108818A (ja) * 2006-10-24 2008-05-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2009081418A (ja) * 2007-09-04 2009-04-16 Silicon Library Inc コンパイラブルメモリマクロ、半導体記憶回路、及びそれらを用いた半導体集積回路、並びに半導体記憶回路の構成方法
JP2012054581A (ja) * 2011-10-18 2012-03-15 Renesas Electronics Corp 半導体記憶装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4353393B2 (ja) * 2001-06-05 2009-10-28 株式会社ルネサステクノロジ 半導体集積回路装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0973784A (ja) * 1995-09-07 1997-03-18 Nec Corp 半導体装置及びその制御回路
JP2001068635A (ja) * 1999-08-27 2001-03-16 Mitsubishi Electric Corp 半導体装置
US20030122160A1 (en) * 2001-12-31 2003-07-03 Texas Instruments Incorporated Method and apparatus for reducing leakage current in an SRAM array
JP2005025907A (ja) * 2003-07-03 2005-01-27 Hitachi Ltd 半導体集積回路装置
JP2008108818A (ja) * 2006-10-24 2008-05-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2009081418A (ja) * 2007-09-04 2009-04-16 Silicon Library Inc コンパイラブルメモリマクロ、半導体記憶回路、及びそれらを用いた半導体集積回路、並びに半導体記憶回路の構成方法
JP2012054581A (ja) * 2011-10-18 2012-03-15 Renesas Electronics Corp 半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6962493B1 (ja) * 2020-07-10 2021-11-05 ソニーグループ株式会社 表示装置及び電子機器
WO2022009731A1 (ja) * 2020-07-10 2022-01-13 ソニーグループ株式会社 駆動回路アレイ基板、表示装置および電子機器
JP2022016421A (ja) * 2020-07-10 2022-01-21 ソニーグループ株式会社 表示装置及び電子機器
JP7414183B1 (ja) 2020-07-10 2024-01-16 ソニーグループ株式会社 表示装置

Also Published As

Publication number Publication date
US20140191327A1 (en) 2014-07-10

Similar Documents

Publication Publication Date Title
US10522554B2 (en) SRAM cells with vertical gate-all-around MOSFETs
US8169030B2 (en) Semiconductor memory device and production method thereof
US9305633B2 (en) SRAM cell and cell layout method
KR101161506B1 (ko) 듀얼 포트 ｓｒａｍ을 위한 셀 구조
JP4791855B2 (ja) 半導体記憶装置
KR20150056518A (ko) Ｓｒａｍ 셀과 어레이
KR100468780B1 (ko) 더블 포트 반도체 메모리 장치
US10153264B2 (en) Static random access memory (SRAM) cell including fin-type transistor
US10050044B2 (en) Static random-access memory device
US20140191328A1 (en) Semiconductor memory device
JP2014135399A (ja) 半導体記憶装置
US9455273B2 (en) Semiconductor device
US20180366184A1 (en) Semiconductor storage device
JP5486172B2 (ja) 半導体記憶装置
US20190198074A1 (en) Semiconductor device
US11398257B2 (en) Header layout design including backside power rail
US11315624B2 (en) Semiconductor memory device
US7825471B2 (en) Semiconductor memory device including SRAM cell having well power potential supply region provided therein
JP5131788B2 (ja) Ｓｒａｍセル及びｓｒａｍ装置
US11715501B2 (en) Header layout design including backside power rail
JP5715716B2 (ja) 半導体記憶装置
CN114300456A (zh) 静态随机存取存储器的存储单元结构及存储器
JPH10284701A (ja) 半導体記憶装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20150610

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150930

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160830

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170509