KR20150056518A - Ｓｒａｍ 셀과 어레이 - Google Patents

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Abstract

정적 랜덤 액세스 메모리(SRAM: static random access memory) 셀 및 SRAM 셀 어레이가 개시된다. 일 실시예에서, SRAM 셀은 풀업 트랜지스터를 포함한다. 풀업 트랜지스터는 전도 물질의 핀을 갖는 핀 전계 효과 트랜지스터(FinFET: Fin field effect transistor)를 포함한다. 능동 영역은 핀 내에 배치된다. 접촉부가 풀업 트랜지스터의 능동 영역 위에 배치된다, 접촉부는 제1 방향으로 배치된 슬롯 접촉부이다. 풀업 트랜지스터의 능동 영역은 제2 방향으로 배치된다. 제2 방향은 제1 방향에 대해 수직이 아니다.

Description

ＳＲＡＭ 셀과 어레이{SRAM CELLS AND ARRAYS}
본 발명은 ＳＲＡＭ 셀과 어레이에 대한 것이다.
반도체 장치는 예를 들면, 개인용 컴퓨터, 휴대폰, 디지털 카메라, 및 다른 전자 장치와 같은 다양한 전자 응용에서 사용된다. 반도체 장치는 반도체 기판 위에 물질의 절연 또는 유전층, 전도층, 및 반도체층을 순차적으로 증착시키고, 그 위에 회로 컴포넌트와 소자를 형성하도록 리소그래피를 사용해서 다양한 물질층을 패터닝함으로써 통상적으로 제조된다.
메모리 장치는 디지털 정보를 저장하도록 사용되는 반도체 장치이다. 메모리 장치의 한 유형은 정적 랜덤 액세스 메모리(SRAM: static random access memory) 장치인데, 이 장치는 동적 랜덤 액세스 메모리(DRAM: dynamic random access memory) 장치가 하는 것과 같이, 정보를 저장하도록 주기적 리프레싱을 요구하지 않는 메모리 장치이다. SRAM 장치는 데이터 비트를 저장하도록 쌍안정 래칭(bi-stable latching) 회로를 사용한다. SRAM 장치를 위한 일부 최근 설계는 SRAM 셀의 트랜지스터 장치로서 핀 전계 효과 트랜지스터(FinFET: Fin Field Effect Transistor)를 활용한다, FinFET는 집적회로의 반도체 표면으로부터 수직으로 융기되는 핀과 유사한(fin-like) 반도체 채널을 갖는 트랜지스터 구조이다.
반도체 산업은 주어진 영역에 더 많은 컴포넌트가 집적되게 하도록 최소의 특징부(feature) 크기에서의 계속된 감소에 의해 다양한 전자 컴포넌트의 집적 밀도를 계속 향상시켜 왔다. 장치 성능을 향상시키고, 전력 요구를 감소시키며, 집적회로 다이상의 표면적의 주어진 분량 내에 더 많은 SRAM 셀이 배치되게 하도록 SRAM 셀의 크기를 감소시키는 것이 바람직하다.
본 발명은 반도체 물질의 핀(fin)을 포함한 핀 전계 효과 트랜지스터(FinFET: Fin field effect transistor)를 포함하는 풀업 트랜지스터 - 능동 영역은 상기 핀 내에 배치됨 -; 및 상기 풀업 트랜지스터의 능동 영역 위에 배치된 접촉부를 포함하고, 상기 접촉부는 제1 방향으로 배치된 슬롯 접촉부를 포함하고, 상기 풀업 트랜지스터의 능동 영역은 제2 방향으로 배치되고, 상기 제2 방향은 상기 제1 방향에 대해 수직이 아닌 것인, 정적 랜덤 액세스 메모리(SRAM: static random access memory) 셀을 제공한다.
또한, 본 발명은 핀형(fin-type) 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET: metal oxide semiconductor field effect transistor)를 포함한 제1 p형 장치 및 제1 n형 장치를 포함하는 제1 인버터 - 상기 제1 p형 장치는 능동 영역 내에 구부러진 형태 배치를 포함함 -; 상기 제1 p형 장치의 능동 영역 위에 배치된 제1 게이트 전극; 핀형 MOSFET를 포함한 제2 p형 장치 및 제2 n형 장치를 포함하는 제2 인버터 - 상기 제2 p형 장치는 능동 영역 내에 구부러진 형태 배치를 포함함 -; 및 상기 제2 p형 장치의 능동 영역 위에 배치된 제2 게이트 전극을 포함하고, 상기 제1 인버터의 출력은 상기 제2 인버터의 입력에 결합되고, 상기 제2 인버터의 출력은 상기 제1 인버터의 입력에 결합되는 것인, 정적 랜덤 액세스 메모리(SRAM) 셀을 제공한다.
또한, 본 발명은 복수의 행 및 열로 배열된 복수의 SRAM 셀을 갖는 정적 랜덤 액세스 메모리(SRAM) 셀 어레이를 제공하며, 정적 랜덤 액세스 메모리(SRAM) 셀 어레이는 전력을 상기 복수의 SRAM 셀에 제공하기 위한 Vdd 라인 및 Vss 라인; 상기 복수의 열 중 하나의 열에 액세스하기 위한 복수의 비트-라인 및 복수의 비트-라인 바; 및 상기 복수의 행 중 하나의 행에 액세스하기 위한 복수의 워드-라인을 포함하고, 상기 SRAM 셀 어레이 내의 각 SRAM 셀은 구부러진 형태의 핀을 포함한 능동 영역을 갖는 제1 p형 장치를 포함하는 제1 인버터, 상기 제1 인버터와 교차-결합된 제2 인버터 - 상기 제2 인버터는 구부러진 형태의 핀을 포함한 능동 영역을 갖는 제2 p형 장치를 포함함 -, 상기 제1 인버터에 결합된 제1 통과-게이트 트랜지스터와, 상기 제2 인버터에 결합된 제2 통과-게이트 트랜지스터를 포함한다.
본 발명은 면적상 효율적이고, 크기가 감소된 더 작은 SRAM 셀을 제공하는 진보적인 SRAM 셀 배치를 제공하며, 집적회로 다이상에서 차지하는 영역(real estate)을 절약하는 효과가 있다.
본 발명 개시 및 그 이점의 보다 완전한 이해를 위해, 첨부된 도면들과 결합해서 이하의 설명이 이제 참조된다.
도 1은 본 발명 개시의 실시예에 따른 진보적인 SRAM 셀 배치의 일부분의 평면도이다.
도 2는 SRAM 셀 배치의 다른 부분의 평면도이다.
도 3a, 3b, 및 3c는 도 1 및 2에 도시된 배치의 부분의 단면도이다.
도 4는 도 1의 배치의 방위 방향을 예증한다.
도 5는 도 1의 배치의 각도 및 치수를 예증한다.
도 6은 도 1 및 2에 도시된 SRAM 셀 배치의 개략도이다.
도 7은 도 1 및 2의 SRAM 셀 배치의 다른 개략도이다.
도 8은 본 명세서에서 설명된 실시예의 다양한 물질층의 오버레이(overlay) 오정렬의 효과를 예증한다.
도 9는 본 발명 개시에 따른 SRAM 셀 배치의 다른 실시예의 평면도를 도시한다.
도 10 내지 도 13은 본 명세서에서 설명된 진보적인 SRAM 셀의 트랜지스터의 FinFET의 핀의 단면도를 도시한다.
상이한 도면들에 표기된 대응하는 참조번호들과 기호들은 만약 다르게 지정되지 않으면 대응 부분들을 일반적으로 지칭한다. 도면들은 실시예의 관련 양상을 명확히 예증하기 위해 도시된 것이며, 반드시 실제 크기대로 도시되지는 않았다.
본 발명 개시(disclosure)의 실시예의 제조 및 사용이 이하에서 상세히 논의된다. 하지만, 본 발명개시는 폭넓은 다양한 특정 상황에서 구현될 수 있는 다수의 적용가능한 발명 사상을 제공한다는 점을 이해해야 한다. 논의된 특정 실시예들은 본 발명의 개시를 제조하고 이용하는 특정한 방식들에 대한 단순한 예시에 불과하며, 본 발명의 개시의 범위를 제한하지 않는다.
본 발명 개시의 실시예는 SRAM 셀 및 어레이에 관련된다. SRAM 셀 및 SRAM 셀 어레이를 위한 진보적 배치가 본 명세서에서 설명될 것이다.
먼저 도 1을 참조하면, 본 발명 개시의 실시예에 따른 SRAM 셀 배치의 평면도가 도시된다. 도 1은 6개의 트랜지스터(6T: 6 transistor) SRAM 셀을 포함하는 반도체 장치(100)의 일부분을 위한 FEOL(front-end-of-line) 배치(102)를 도시하며, SRAM 셀의 2개의 풀업 트랜지스터들(PU-1 및 PU-2)의 능동 영역은 핀(F1 및 F2) 위에 배치된, 게이트 전극들(G1 및 G2) 각각에 대해 수직이 아닌 각도로 배치된 반도체 물질의 핀(F1 및 F2)을 포함한다. 도 2는 도 1에 도시된 6T SRAM 셀 배치의 다른 평면도이다. 도 1에 도시된 6T SRAM 셀의 FEOL 배치(102)의 위에 놓이게 될 금속화층의 BEOL(back-end-of-line) 배치(110)가 도시된다.
도 3a, 3b, 및 3c는 도 1 및 2에 도시된 배치의 일부분의 단면도이고, SRAM 셀의 FEOL 장치 및 BEOL 금속화층의 일부를 예증한다. 도 3a는 금속층(M1, M2, 및 M3) 내에 형성된 접촉부 및 전도 세그먼트와, 전도 세그먼트를 하부 컴포넌트에 연결시키는 비아층(V0, V1, 및 V2) 내에 형성된 전도 비아를 예증한다. 유전 물질(미도시)은 각 비아층(V0, V1, 및 V2) 내의 비아들 사이에, 그리고, 각 금속층(M1, M2, 및 M3) 내의 접촉부와 전도 세그먼트 사이에 형성된다. 도 3b는 핀(F2, F3, 및 F4)의 단면과, 상부의 금속층(M2)을 도시한다. 도 3c는 금속층(M2) 내의 핀(F4)과 비트-라인 바(BLB: bit-line bar)를 따라 도 3b에 도시된 뷰(view)에 수직인 단면을 도시한다. SRAM 셀의 개략도(130 및 140)는 도 6 및 7에 도시된다.
도 1을 다시 참조하면, 진보적인 SRAM 셀을 위한 FEOL 배치(102)가 더 자세히 다음에 설명될 것이다. 단일 SRAM 셀을 위한 배치(102)는 104에서 도시된 SRAM 유닛 셀의 경계선을 가지고 도시된다. 각 셀은 4개의 핀(F1, F2, F3, 및 F4)을 포함한다. 핀(F1, F2, F3, 및 F4)은 SRAM 셀이 위에 형성되는 소재 또는 기판{도 3a의 소재(112)를 참조함}으로부터 수직으로 융기된 반도체 물질의 핀을 포함한다. 핀(F1, F2, F3, 및 F4)은 FinFET 장치의 핀을 포함한다. 핀(F1, F2, F3, 및 F4)은 게이트 전극(G1, G2, CWL1 and CWL2) 아래의 트랜지스터(PU-1, PU-2, PD-1, PD-2, PG-1, 및 PG-2)의 능동 영역을 포함한다. 게이트 전극(G1, G2, CWL1 and CWL2)은 슬롯 접촉부를 포함하고, 본 명세서에서 게이트 접촉부라고 또한 참조된다. 게이트 전극(CWL1 및 CWL2)은 BEOL 내의 워드-라인(WL)으로의 접촉부로서 또한 기능하고, 따라서, 본 명세서에서 워드-라인 접촉부로서 또한 지칭된다. 핀(F1, F2, F3, 및 F4)은 트랜지스터(PU-1, PU-2, PD-1, PD-2, PG-1, and PG-2)의 능동 영역 양쪽에 소스 및 드레인 영역을 또한 형성한다.
핀(F1 및 F2)은 도시된 대로 핀(F1 및 F2)의 능동 영역 내의 게이트 전극(G1 및 G2) 아래에서 구부러지며, 반면에, 핀(F3 및 F4)은 게이트 전극(CWL1 and CWL2) 아래에서는 일직선이다. 핀(F1 및 F2)은 SRAM 셀 내에서 불연속적이고, SRAM 셀 경계(104)를 가로질러서 완전히 연장되지 않는다. 대조적으로, 핀(F3 및 F4)은 SRAM 셀 경계선(104)의 하나의 에지로부터 반대쪽 에지로 연장된다. 핀(F3 및 F4)은 자신의 전체 길이를 따라 실질적으로 일직선이고, 핀(F1)과 핀(F2) 각각의 양쪽에 배치된다.
SRAM 셀은 두 개의 풀업 트랜지스터(PU-1 및 PU-2), 두 개의 풀다운 트랜지스터(PD-1 및 PD-2)와, 두 개의 통과-게이트 트랜지스터(PG-1 및 PG-2)를 포함한다. 트랜지스터(PU-1, PD-1, 및 PG-1)는 트랜지스터(PU-1, PD-2, 및 PG-2)에 상보적인 배열 내에 형성된다. 제1 풀다운 트랜지스터(PD-1)는 제1 풀업 트랜지스터(PU-1)에 결합되고, 제2 풀다운 트랜지스터(PD-2)는 제2 풀업 트랜지스터(PU-2)에 결합된다. 제1 통과-게이트 트랜지스터(PG-1)는 제1 풀다운 트랜지스터(PD-1)에 결합되고, 제2 통과-게이트 트랜지스터(PG-2)는 제2 풀다운 트랜지스터(PD-2)에 결합된다.
Vss-노드1을 위한 접촉부인 CVss-N1; Vdd-노드1을 위한 접촉부인 CVdd-N1; Vss-노드2를 위한 접촉부인 CVss-N2; Vdd-노드2를 위한 접촉부인 CVdd-N2; 비트-라인 노드 접촉부인 BL-N; 비트-라인바 노드 접촉부인 BLB-N; 데이터-노드 접촉부인 DN; 저장 노드 바 접촉부인 SNB; 및 버트(butt) 접촉부인 CBUTT1, CBUTT2, CBUTT3, 및 CBUTT4가 도 1에 또한 도시되었고, 트랜지스터, 다른 컴포넌트, 및 SRAM 셀의 배선 사이에 상호연결을 제공한다. 접촉부(CVss-N1, CVdd-N1, CVss-N2, CVdd-N2, BL-N, BLB-N, DN, 및 SNB)는 일부 실시예에 따라 길게 되고(elongated), 슬롯 접촉부를 포함한다.
예를 들면, 긴 접촉 데이터-노드(DN)는 제1 풀다운 트랜지스터(PD-1)의 드레인과 제1 풀업 트랜지스터(PU-1)의 드레인을 함께 결합시킨다. 긴 접촉 데이터-노드(DN)는 예를 들면 제1 풀다운 트랜지스터(PD-1)의 드레인 노드(미도시)와 제1 풀업 트랜지스터(PU-1)의 드레인 노드(또한 미도시)를 함께 결합시킨다. 마찬가지로, 긴 접촉 저장-노드 바(SNB)는 제2 풀다운 트랜지스터(PD-2)의 드레인과 제2 풀업 트랜지스터(PU-2)의 드레인을 함께 결합시킨다. 제1 풀업 트랜지스터(PU-1)의 소스는 접촉부(CVdd-N1)를 사용해서 Vdd 노드에 전기적으로 결합되고, 제1 풀다운 트랜지스터(PD-1)의 소스는 접촉부(CVss-N1)를 사용해서 Vss 노드에 전기적으로 결합된다. 유사한 연결이 CVdd-N2와 CVss-N2 각각을 사용해서 제2 풀업 및 풀다운 트랜지스터들(PU-2 및 PD-2)을 위해 Vdd 및 Vss 노드에 이루어진다.
핀(F1 및 F2)의 구부러진 형태의 배치는 Vdd 노드와 Vss 노드 사이의 치수 d1를 포함하는 제1 능동 영역 거리와, 풀업 및 풀다운 트랜지스터들(PU-1 and PD-1)(그리고 또한 PU-2 및 PD-2)의 드레인 노드들 사이의 치수 d2를 포함하는 제2 능동 영역 거리를 초래한다. 치수 d1는 예를 들면, 일부 실시예에서 적어도 약 20%만큼 치수 d2보다 클 수 있다.
도 3a에서 비아층(V0)의 단면도에서 도시된 바와 같이, 비아(V0)는 층들 사이를 연결하도록 비아층 내에 형성된다. 게이트 접촉부와 워드-라인 접촉부(G1, G2, CWL1 and CWL2)는 접촉부(118)를 포함하는 접촉층(C0) 내에 형성될 수 있다. 다른 접촉부(116)는 기판(112) 및 다른 영역으로의 연결을 제공하도록 또한 형성될 수 있다. 접촉부(116)는 단일 단계에서 형성될 수 있다. 대안적으로, 접촉부(116)는 도 3a에 환영(phantom)으로 도시된 바와 같이 두 단계에서 형성될 수 있고, 접촉부(116)의 하부 부분은 제1 접촉 그룹층에서 형성될 수 있으며, 접촉부(116)의 상부 부분은 제2 접촉 그룹층에서{예를 들면, 접촉부(118)가 형성되는 동일층(C0)에서} 형성될 수 있다. 얕은 트렌치 분리(shallow trench isolation) 또는 다른 절연 영역을 포함할 수 있는 분리 영역(114)은 예를 들면 장치들 또는 메모리 셀들 사이에서 소재(112) 내에 형성될 수 있다.
도 2는 도 3a, 3b, 및 3c에 도시된 금속층(M1, V1, 및 M2)의 BEOL 배치(110)의 평면도를 예증한다. 비아(V1)는 금속층들(M1과 M2) 사이의 연결을 제공한다. 워드-라인(WL)과 랜딩 패드는 제1 금속층(M1) 내에 형성된다. Vdd 라인을 위한 접촉부(CVdd-라인), Vss-라인을 위한 접촉부(CVss-라인), 비트-라인(BL)과, 비트-라인 바(BLB)는 제2 금속층(M2)에서 형성된다. 유전 물질(미도시)은 금속층들(M1과 M2) 사이에서 배치되고, 비아(V1)는 유전물질에서 형성된다.
도 1을 다시 참조하면, 풀업 트랜지스터(PU-1 및 PU-2)는 본 발명 개시의 실시예에 따라 핀형(fin-type) 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET: metal oxide semiconductor field effect transistor)를 포함한다. 풀다운 트랜지스터(PD-1 및 PD-2)는 일부 실시예에서 핀형 MOSFET를 또한 포함할 수 있다. 통과-게이트 트랜지스터(PG-1 및 PG-2)는 예를 들면, 핀형 MOSFET를 또한 포함할 수 있다. 풀업 트랜지스터(PU-1 및 PU-2)는 소재(112)에서 형성된 N-웰(106) 위에 형성되고, p형 장치를 포함한다. 트랜지스터(PU-1 및 PU-2)는 예를 들면, p 채널 금속 산화막 반도체(PMOS: p channel metal oxide semiconductor) 장치를 포함할 수 있다. 풀다운 트랜지스터(PD-1 및 PD-2)는 P-웰(108) 위에 형성되고, n형 장치를 포함한다. 통과-게이트 트랜지스터(PG-1 및 PG-2)는 P-웰(108) 위에 또한 형성되고, n형 장치를 포함한다.
풀업 트랜지스터(PU-1) 및 풀다운 트랜지스터(PD-1)는 제1 인버터(132)를 형성하도록 연결되고(도 6 및 7의 개략도를 참조), 풀업 트랜지스터(PU-2)와 풀다운 트랜지스터(PD-2)는 제1 인버터(134)를 형성하도록 연결된다. 인버터(132 및 134)는 교차-결합되는데, 예를 들면, 제1 인버터(132)의 출력은 제2 인버터(134)의 입력에 결합되고, 제2 인버터(134)의 출력은 제1 인버터(132)의 입력에 결합된다.
진보적인 SRAM 셀 배치는 각 셀 내에서 일직선의 핀(F3 및 F4)과 구부러진 핀(F1 및 F2) 모두를 활용하고, 셀의 국부적인 상호연결을 위해 슬롯 접촉부를 사용한다. 이 배치는 풀업 트랜지스터(PU-1 및 PU-2)의 핀(F1 및 F2)의 구부러진 형태와, 배치 때문에 감소된 전체 셀 크기를 제공한다. 예를 들면, 풀업 트랜지스터(PU-1 및 PU-2)를 위한 능동 영역의 배치 형태는 평면도에서 구부러진 라인을 포함한다. 핀(F1 및 F2)과, 따라서, 트랜지스터(PU-1 및 PU-2)의 능동 영역은 게이트 전극(G1 및 G2) 아래에 수직이 아닌 각도로 배치된다. 핀(F1 및 F2)의 나머지 부분은 게이트 전극(G1 및 G2) 각각에 인접하여 실질적으로 수직인 방향으로 형성된다. 예를 들면, 풀업 트랜지스터(PU-1 및 PU-2)의 반도체 물질의 핀(F1 및 F2)은 풀업 트랜지스터(PU-1 및 PU-2)의 능동 영역이 아닌 영역에서, 즉, 능동 영역에 인접한 핀(F1 및 F2)에서 형성된 트랜지스터(PU-1 및 PU-2)의 소스 및 드레인 영역에서 게이트 접촉부(G1 및 G2)에 실질적으로 수직이다.
풀업 트랜지스터(PU-1 및 PU-2)의 구부러진 핀(F1 및 F2)은 집적 회로 다이상의 공간을 효율적으로 사용한다. 또한, 반도체 물질의 핀(F3 및 F4)과 게이트 접촉부(G1 및 G2)는 트랜지스터(PU-1, PU-2, PD-1, PD-2, PG-1, 및 PG-2)에 의해 공유되어, 면적 효율성을 더 증가시킨다. 예를 들면, 핀(F3)의 일부분은 트랜지스터(PD-1 및 PG-1) 모두를 위해 능동 영역으로서 기능하고, 핀(F4)의 일부분은 트랜지스터(PD-2 및 PG-2) 모두를 위해 능동 영역으로서 기능한다. 게이트 접촉부(또는 게이트 전극)(G1)의 일부분은 트랜지스터(PU-1 및 PD-1)을 위해 게이트 접촉부로서 기능하고, 게이트 접촉부(G2)의 일부분은 트랜지스터(PU-2 및 PD-2)를 위해 게이트 접촉부로서 기능한다.
도 1 및 도 2 모두를 참조하면, 비트-라인(BL)(도 2)은 비트-라인 노드(BL-N)(도 1)을 사용해서 제1 통과-게이트 트랜지스터(PG-1)에 결합되고, 워드-라인(WL)은 제1 통과-게이트 트랜지스터(PG-1)를 위해 게이트 전극으로서 또한 기능하는 워드-라인 접촉부(CWL1)를 사용해서 제1 통과-게이트 트랜지스터(PG-1)에 결합된다. 비트-라인 바(BLB)와 워드-라인(WL)은 비트-라인 바 노드(BLB-N)와 워드-라인 접촉부(CWL2)(또한 게이트 전극임) 각각을 사용해서 제2 통과-게이트 트랜지스터(PG-2)에 결합된다. Vss-라인은 접촉부(CVss-N1)를 사용해서 제1 풀다운 트랜지스터(PD-1)에 결합되고, Vss-라인은 접촉부(CVss-N2)를 사용해서 제2 풀다운 트랜지스터(PD-2)에 결합된다. Vdd-라인은 접촉부(CVdd-N1)를 사용해서 제1 풀업 트랜지스터(PU-1)에 결합되고, Vdd-라인은 접촉부(CVdd-N2)를 사용해서 제2 풀업 트랜지스터(PU-2)에 결합된다.
도 4는 도 1에 도시된 배치의 일부분의 방위 방향을 예증한다. SRAM 셀은 x-피치와 -y 피치상에 배열된다. 접촉부(CVss-N1, CVdd-N1, CVss-N2, CVdd-N2, BL-N, BLB-N, DN, 및 SNB)는 x 방향 또는 x-피치를 포함하는 제1 방향(120)으로 배열된다. 핀(F3 및 F4)은 y 방향 또는 y-피치를 포함하는 제2 방향으로 배열되거나 지향된다. 핀(F1 및 F2)의 구부러지지 않은 부분은 제2 방향(122)으로 또한 지향된다. 제2 방향은 제1 방향(120)에 실질적으로 수직이다.
도 5는 실시예에 따라 진보적인 SRAM 셀의 일부분의 각도, 방향, 및 치수를 예증한다. 핀(F1 및 F2)의 구부러진 부분은 제1 방향(120)과 제2 방향(122)과는 다른, 방향(124 및 125)으로 각각 지향된다. 트랜지스터(PU-1 및 PU-2) 각각의 능동 영역을 포함하는 핀(F1 및 F2)의 구부러진 부분은 제1 방향(120)에 수직이 아닌 각도(126)로 지향된다. 능동 영역은 예를 들면, 일부 실시예에서 제1 방향(120)에 대해 약 35도 내지 80도에 배치될 수 있다.
용어 "제1 방향, 제2 방향, 및 제3 방향"(및 추가적인 방향)은 청구항들에서와 같은 본 발명 개시의 특정 섹션안으로 도입되도록, 본 명세서에서 상호교환되게 사용될 수 있다.
예를 들면, 게이트 접촉부(G1)는 제1 방향(120)으로 배치된 슬롯 접촉부를 포함할 수 있고, 풀업 트랜지스터(PU-1)의 능동 영역은 제2 방향(124)으로 배치될 수 있으며, 제2 방향(124)은 제1 방향(120)과는 다르다. 제2 방향(124)은 제1 방향(120)에 대해 수직이 아니다. 게이트 접촉부(G2)는 제1 방향(120)으로 배치될 수 있고, 풀업 트랜지스터(PU-2)의 능동 영역은 제3 방향(125)으로 배치될 수 있으며, 제3 방향(125)은 제1 방향(120)과는 다르다. 제3 방향(125)은 제1 방향(120)에 대해 또한 수직이 아니다. 제3 방향(125)은 제2 방향(124)과는 다를 수 있거나, 제3 방향(125)은 예를 들면 제2 방향(124)과 실질적으로 동일한 방향을 포함할 수 있다.
용어 "제1 핀, 제2 핀, 제3 핀"과, 추가적인 핀 번호, 그리고 또한 용어 "제1 게이트 전극, 제2 게이트 전극, 제3 게이트 전극", 그리고 추가적인 게이트 전극 번호는 청구들에서와 같은, 본 발명 개시의 특정 섹션안으로 도입되도록 본 명세서에서 상호교환적으로 또한 사용될 수 있다. 예를 들면, 일 실시예에서, SRAM 셀은 x-피치 및 y-피치를 갖는 비트 셀을 포함한다. SRAM 셀은 제1 핀(F1) 내에 핀형 능동 영역 위에 배치된 제1 게이트 전극(G1)을 포함하는 제1 풀업 트랜지스터(PU-1)를 포함하는 제1 p형 장치를 포함한다. SRAM 셀은 제2 핀(F3) 내에 핀형 능동 영역 위에 배치된 제1 게이트 전극(G1)을 포함하는 제1 풀다운 트랜지스터(PD-1)를 포함하는 제1 n형 장치를 포함한다. SRAM 셀은 제2 핀(F3) 내에 핀형 능동 영역 위에 배치된 제2 게이트 전극(CWL1)을 포함하는 제1 통과-게이트 트랜지스터(PG-1)를 포함한다. 유사한 배열이 트랜지스터(PU-2, PD-2, 및 PG-2)에 적용된다. SRAM 셀은 제3 핀(F2) 내에 핀형 능동 영역 위에 배치된 제3 게이트 전극(G2)을 포함하는 제2 풀업 트랜지스터 장치(PU-2)를 포함하는 제2 p형 장치를 포함한다. SRAM 셀은 제4 핀(F4) 내에 핀형 능동 영역 위에 배치된 제3 게이트 전극(G2)을 포함하는 제2 풀다운 장치(PD-2)를 포함하는 제2 n형 장치를 포함한다. SRAM 셀은 제4 핀(F4) 내에 핀형 능동 영역 위에 배치된 제4 게이트 전극(CWL2)을 포함하는 제2 통과-게이트 트랜지스터(PG-2)를 포함한다. 제1 게이트 전극(G1), 제2 게이트 전극(CWL1), 제3 게이트 전극(G2), 및 제4 게이트 전극(CWL2)의 경로지정 방향은 제1 방향을 포함한다. 제1 게이트 전극(G1) 아래에 배치된 제1 핀(F1) 내의 핀형 능동 영역의 경로지정 방향은 제2 방향을 포함하고, 제2 방향은 제1 방향과는 다르고, 제2 방향은 제1 방향에 비해 수직이 아니다. 각 SRAM 셀은 비트 셀을 포함하고, 비트 셀은 비트-라인(BL), 비트-라인 바(BLB), 워드-라인(WL), CVdd 라인과, CVss 라인을 더 포함하고, 비트-라인(BL)과 비트-라인 바(BLB)의 경로지정 방향은 제3 방향을 포함하고, 워드-라인(WL)의 경로지정 방향은 제4 방향을 포함한다. 제4 방향은 제1 방향에 대해 실질적으로 평행하고, 제3 방향은 제1 방향에 대해 실질적으로 수직이다. 제1 방향에 대한 제2 방향의 교차 각도는 약 35도 내지 80도의 범위 내의 각도를 포함한다.
도 5는 구부러진 핀(F1 및 F2)이 능동 영역 내의 구부러진 부분상에서와 비교해, y-피치상에 정렬된 일직선 부분상에서 상이한 폭을 포함할 수 있다. 예를 들면, 핀(F1)은 평면도로 소스 및 드레인 영역에서 제1 폭(w1)과, 구부러진 형태 배치를 갖는 능동 영역에서 제2 폭(w2)을 가진다. 제2 폭(w2)은 일부 실시예에서 적어도 약 10%만큼 제1 폭(w1)보다 좁을 수 있다.
도 6은 도 1 및 2에 도시된 SRAM 셀 배치의 개략도이며, 단일 포트 SRAM 회로의 전기적 연결을 예증한다. 도 7은 도 1 및 2의 SRAM 셀 배치의 다른 개략도이며, 인버터(132 및 134)를 기능적으로 예증한다. 통과-게이트 트랜지스터(PG-1 및 PG-2)의 게이트는 현재 SRAM 셀이 선택되는지 여부를 결정하는 워드-라인(WL)에 의해 제어된다. 풀업 트랜지스터(PU-1 및 PU-2)와 풀다운 트랜지스터(PD-1 및 PD-2)로부터 형성되는 래치는 "0" 또는 "1"로서 데이터 비트를 저장한다. 저장된 비트는 비트-라인(BL)과 비트-라인 바(BLB)를 통해 SRAM 셀에 기록되거나 이 셀로부터 판독될 수 있다. SRAM 셀은 전기 접지 또는 전원 복귀(return)일 수 있는, 전원 노드(Vss)와 포지티브 전원 노드(Vdd)를 통해 구동된다.
도 8은 본 명세서에서 설명된 실시예의 핀(F1 및 F2)의 능동 영역에 대한 게이트 전극(G1 및 G2)의 오정렬 효과를 예증한다. 이롭게, 핀(F1 및 F2)의 구부러진 부분은 트랜지스터(PU-1 및 PU-2)을 위해 능동 영역의 추가적인 분량 또는 길이를 제공한다. 게이트 전극(G1 및 G2) 아래에 있는 핀(F1 및 F2)의 길이는 예를 들면, 핀(F1 및 F2)가 구부러지지 않았고, 수직 각도로 게이트 전극(G1 및 G2) 아래에서 일직선인 경우보다 길다. 만약 게이트 전극(G1 및 G2)에 대해 핀(F1 및 F2)의 오정렬이 "오프", 즉, 오정렬되어, 핀(F1 및 F2)의 구부러진 부분이 게이트 전극(G1 및 G2) 아래에 배치되지 않는 오정렬(144)과, 핀(F1 및 F2)의 일직선 부분이 게이트 전극(G1 및 G2) 아래에 배치되는 오정렬(146)을 초래하면, 이롭게, 장치 성능은 핀(F1 및 F2)의 각이지거나 구부러진 부분에 의해 생성되는 더 긴 능동 영역 때문에 악영향을 받지 않는다.
단지 하나의 핀(F1, F2, F3, 및 F4)만이 도 1의 각 트랜지스터(PU-1, PU-2, PD-1, PD-2, PG-1, 및 PG-2)를 위해 도시되고, 대안적으로 트랜지스터(PU-1, PU-2, PD-1, PD-2, PG-1, 및 PG-2)는 두 개 이상의 핀을 포함할 수 있다. 예를 들면, 도 9는 본 발명 개시에 따른 SRAM 셀 배치의 다른 실시예의 평면도를 도시하며, 트랜지스터(PD-1 및 PG-1, PD-2 및 PG-2) 각각은 두 개의 핀(F3 및 F5, F4 및 F6)을 각각 포함한다. 트랜지스터(PU-1, PU-2, PD-1, PD-2, PG-1, 및 PG-2)는 실시예에 따라 하나의 핀 또는 다수의 핀을 포함할 수 있다. 일부 실시예에서, 트랜지스터(PU-1, PU-2, PD-1, PD-2, PG-1, 및 PG-2)는 하나의 예시로서 약 1 내지 16개의 핀을 포함할 수 있다. 대안적으로, 17개 이상의 핀이 각 트랜지스터를 위해 사용될 수 있다.
도 10 내지 13은 본 명세서에서 설명된 실시예의 일부분의 단면도를 도시하며, 진보적인 SRAM 셀의 트랜지스터(PU-1, PU-2, PD-1, PD-2, PG-1, 및 PG-2)의 FinFET의 핀(F1, F2, F3, F4, F5, 또는 F6){도 10 내지 13에서 참조번호 150으로 도시됨)을 예증한다. 핀(F1, F2, F3, F4, F5, 및 F6)은 다수의 방법 및 유형의 소재(112)를 사용해서 제조될 수 있다. 일부 실시예에서, 소재(112)는 단면도로 도 10에 도시된 바와 같이, 벌크 기판을 포함하는 기판을 포함한다. 기판(112)은 예를 들면, 벌크 Si, 벌크 SiP, 벌크 SiGe, 벌크 SiC, 벌크 Ge, 또는 이것들의 조합을 포함할 수 있다. 핀(150)은 벌크 기판을 포함하는 소재(112)로부터 형성되고, 전계 산화물을 포함할 수 있는 절연 물질(152) 또는 다른 절연 물질이 핀들(150) 사이에 배치된다. 게이트 유전체 및 게이트{게이트 스택(154)으로서 총괄적으로 도시됨}는 핀(150) 위에 형성되고, 절연 물질(156)은 게이트 스택(154) 위에 형성된다. 핀(150)의 능동 영역은 참조번호 160에서 도시된다.
다른 실시예에서, 핀(150)은 도 11에 도시된 바와 같이, SOI(semiconductor-on-insulator) 기판을 포함하는 소재(112)로부터 형성될 수 있다. SOI 기판은 절연 물질(152)의 양쪽상에 배치된 반도체 물질의 두 개의 층(112a 및 112b)을 포함한다. 반도체 물질(112b)의 하나의 층은 이 실시예에서 핀(150)을 형성하도록 패터닝된다. 소재(112)는 예를 들면, 도 10을 위해 설명된 바와 같이 벌크 기판을 갖는 SOI-Si 소재, SOI-SiGe 소재, 또는 이것들의 조합을 포함할 수 있다.
게이트 스택(154)은 예시로서 산화물, 산화질화물, 고 유전상수(k) 물질, 또는 다중층, 또는 이것들의 조합을 포함할 수 있다. 게이트 스택(154)의 게이트는 예시로서, 폴리실리콘, 규화물 또는 금속층을 갖는 폴리실리콘, 또는 다중 층, 또는 이것들의 조합을 포함할 수 있다. 만약 포함한다면, 규화물층은 예를 들면 난융 금속, 니켈, 코발트, Pt, Ti, 또는 이것들의 조합을 포함할 수 있다. 트랜지스터(PU-1, PU-2, PD-1, PD-2, PG-1, 및 PG-2)의 게이트 구조{예, 게이트 스택(154)}는 폴리실리콘 게이트/SiON 구조, 금속 게이트/고 k 유전 구조, 규화물/금속/고-k 유전 구조, 또는 이것들의 조합을 포함할 수 있다. 대안적으로, 게이트 구조는 다른 물질을 포함할 수 있다.
일부 실시예에서, 핀(150)은 도 12 및 13에서 도시된 바와 같이, 핀(150)의 상단면 위에서 성장한 에피택샬층(158)을 포함할 수 있다. 에피택샬층은 예를 들면 이동도를 강화시키기 위해 적응된 하나 이상의 도펀트를 포함할 수 있다. 에피택샬층(158)은 도 12에 도시된 바와 같이 넓게 이격된 핀(150)을 위해 합쳐지지 않을 수 있거나, 에피택샬층(158)은 도 13에 도시된 바와 같이, 밀접하게 배치된 핀(150)을 위해 합쳐진 영역(162)을 포함할 수 있다. 핀형 능동 영역(160)은 핀(150)의 강단에 인접하게 배치된다. 소스 및 드레인 영역은 예를 들면 능동 영역(160)의 양쪽의(예를 들면 도 10 내지 13의 종이 안과 바깥에) 핀(150)상에 형성된다.
일부 실시예에서, 트랜지스터(PG-1, PG-2, PD-1, 및 PD-2)의 소스 영역 및 드레인 영역은 예를 들면 탄소(C) 함유 에피택샬층, 인(P) 함유 에피택샬층, SiP 에피택샬층, SiC 에피택샬층, 또는 이것들의 조합을 포함할 수 있다. 다른 실시예에서, 트랜지스터(PU-1 및 PU-2)의 소스 영역 및 드레인 영역은 다른 예시로서 Ge-함유 에피택샬층, SiGe 에피택샬층, 또는 이것들의 조합을 포함할 수 있다. 또 다른 실시예에서, 트랜지스터(PU-1, PU-2, PD-1, PD-2, PG-1, 및 PG-2)의 소스 영역 및 드레인 영역은 소스 및 드레인 영역 위에 배치된 Si-함유 에피택샬층과, Si-함유 에피택샬층 위에 완전히 또는 부분적으로 형성된 규화물을 포함할 수 있다. 대안적으로, 소스 및 드레인 영역 위에 배치된 선택적 에피택샬층은 다른 물질을 포함할 수 있다.
SRAM 셀은 베타 비율 1 셀 설계를 포함할 수 있고, 풀다운 트랜지스터(PD-1 및 PD-2)와 통과-게이트 트랜지스터(PG-1 및 PG-2)는 예를 들면 동일 유형의 FinFET 트랜지스터를 포함한다. 본 명세서에서 설명된 트랜지스터(PU-1, PU-2, PD-1, PD-2, PG-1, 및 PG-2)는 2D-FinFET 구조, 3D-FinFET 구조, 또는 이것들의 조합을 포함할 수 있다.
본 발명 개시의 실시예는 본 명세서에서 설명된 진보적인 SRAM 셀을 포함한다. 실시예는 SRAM 셀을 포함하는 SRAM 셀 어레이를 또한 포함한다. 본 명세서에서 설명된 다수의 SRAM 셀은 행 및 열로 배열될 수 있고, 예를 들면, 워드-라인(WL)과 비트-라인(BL)과 BLB를 사용해서 주소 지정될 수 있다. SRAM 셀 어레이는 전력을 SRAM 셀에 제공하기 위해 Vdd 라인과 Vss 라인을 포함한다. SRAM 셀은 본 명세서에서 설명된 구부러진 형태의 핀(F1 및 F2)을 포함하는 능동 영역을 갖는 진보적인 트랜지스터(PU-1 및 PU-2)를 포함한다. 어레이 내의 각 SRAM 셀은 제1 인버터(132)와, 제1 인버터(132)와 교차 결합된 제2 인버터(134)를 포함한다. 각 인버터(132 및 134)의 적어도 하나의 트랜지스터는 본 명세서에서 설명된 구부러진 형태의 핀(F1 또는 F2)을 갖는 풀업 트랜지스터(PU-1 및 PU-2)를 포함한다. 각 인버터(132 및 134)의 적어도 하나의 트랜지스터는 일직선의 핀(F3 또는 F4)을 포함하는 능동 영역을 갖는 풀다운 트랜지스터(PD-1 및 PD-2)를 또한 포함한다. 어레이 내의 각 SRAM 셀은 두 개의 통과-게이트 트랜지스터(PG-1 및 PG-2)를 또한 포함한다.
제1 인버터(132)의 게이트 전극{예를 들면, 풀업 트랜지스터(PU-1)와 풀다운 트랜지스터(PU-2)를 위한 게이트 전극(G1)}, 제2 인버터(134)의 게이트 전극(G2)과, 통과-게이트 트랜지스터(PG-1 및 PG-2)의 게이트 전극(CWL1 및 CWL2) 각각은 SRAM 셀의 각각을 위해 도 1 및 2에서 볼 수 있는 것처럼, 복수의 워드-라인(WL)의 경로 지정 방향에 평행하게 배치된다.
일 실시예에 따라, SRAM 셀은 본 명세서에서 설명된 복수의 SRAM 셀을 포함하고, 각 SRAM 셀은 x-피치 및 y-피치를 갖는 비트 셀을 포함한다. 각 SRAM 셀은 제1 Vss(CVss) 노드, 제2 CVss 노드, 제1 Vdd(CVdd) 노드, 제2 CVdd 노드, 제1 N 데이터-노드, 접촉 DN에 의해 연결된 트랜지스터(PU-1 및 PU-1)의 드레인 영역을 포함하는 제1 P 데이터-노드 바, 제1 N 데이터-노드-바, 접촉 SNB에 의해 연결된 트랜지스터(PU-2 및 PD-2)의 드레인 영역을 포함하는 제1 P 데이터-노드 바, 복수의 셀 접촉부와, 트랜지스터(PU-1, PU-2, PD-1, PD-2, PG-1, 및 PG-2)를 포함하는 복수의 셀 장치를 포함한다. 복수의 셀 접촉부는 비아 홀과, 제1 경로 지정 방향을 실질적으로 따르는 능동 영역 사이의 연결 경로로서 기능한다. 복수의 셀 접촉부는: 제1 CVdd 노드에 결합된 제1 긴 접촉부(CVdd-N1); 제2 CVdd 노드에 결합된 제2 긴 접촉부(CVdd-N2); 제1 CVss 노드에 결합된 제3 긴 접촉부(CVss-N1); 제2 CVss 노드에 결합된 제4 긴 접촉부(CVss-N2); 제1 P 데이터-노드와 제1 N 데이터-노드 모두에 결합된 제5 긴 접촉부(DN)와; 제2 P 데이터-노드-바와 제2 N 데이터-노드-바 모두에 결합된 제6 긴 접촉부(SNB)를 포함한다. 제1 긴 접촉부(CVdd-N1)와 제3 긴 접촉부(CVss-N1)는 x-피치 방향으로 돌출 오버레이(projection overlay)를 가지고, 제2 긴 접촉부(CVdd-N2)와 제4 긴 접촉부(CVss-N2)는 x-피치 방향으로 돌출 오버레이를 가진다(x 및 y 방향으로의 돌출 오버레이의 예증을 위해 도 4를 참조). 제3 긴 접촉부(CVss-N1)와 제5 긴 접촉부(DN)는 y-피치 방향으로 부분적 돌출 오버레이를 가지며, 제4 긴 접촉부(CVss-N2)와 제6 긴 접촉부(SNB)는 y-방향으로 부분적 돌출 오버레이를 가진다. y-피치 방향으로 제1 긴 접촉부(CVdd-N1)와 제5 긴 접촉부(DN)를 위해서는 어떠한 오버레이도 없으며, y-피치 방향으로 제1 긴 접촉부(CVdd-N1)와 제6 긴 접촉부(SNB)를 위해서는 어떠한 오버레이도 돌출도 없다. 제1 인버터(132)는 제1 풀다운 장치(PD-1)에 결합된 제1 풀업 장치(PU-1)를 포함하고, 제2 인버터(134)는 제2 풀다운 장치(PD-2)에 결합된 제2 풀업 장치(PU-2)를 포함한다. 제1 풀업 장치(PU-1)는 제1 핀(F1)의 구부러진 부분인 능동 영역 위에 배치된 제1 게이트 전극(G1)을 포함하고, 제1 풀다운 장치(PD-1)는 일직선의 제2 핀(F3)의 일부분인인 능동 영역 위에 배치된 제1 게이트 전극(G1)을 포함한다. 제1 통과-게이트 트랜지스터(PG-1)는 일직선의 제2 핀(F3)의 일부분인 제2 능동 영역 위에 배치된 제2 게이트 전극(CWL1)을 포함한다. 제2 풀업 장치(PU-2)는 제3 핀(F2)의 구부러진 부분인 능동 영역 위에 배치된 제3 게이트 전극(G2)을 포함한다. 제2 풀다운 장치(PD-2)는 일직선의 제4 핀(F4)의 일부분인 능동 영역 위에 배치된 제3 게이트 전극(G2)을 포함한다. 제2 통과-게이트 트랜지스터(PG-2)는 일직선의 제4 핀(F4)의 일부분인 제4 능동 영역 위에 배치된 제4 게이트 전극(CWL2)을 포함한다. 제1 게이트 전극(G1), 제2 게이트 전극(CWL1), 제3 게이트 전극(G2), 및 제4 게이트 전극(CWL2)의 경로지정 방향은 x 피치로 지향된 제1 방향을 포함한다(도 5 참조). 제1 게이트 전극(G1) 아래에 배치된 제1 능동 영역의 경로 지정 방향은 제 1 방향(120)과는 다른 제2 방향(124)을 포함한다. 각 비트 셀은 비트-라인(BL), 비트-라인 바(BLB), 워드-라인(WL), CVdd 라인과 CVss 라인을 더 포함한다. 비트-라인(BL) 및 비트-라인 바(BLB)의 경로지정 방향은 제3 방향(예, y 피치로 지향됨: 도 2 참조)을 포함하고, 워드-라인(WL)의 경로지정 방향은 제4 방향(예, x 피치로 지향됨)을 포함하고, 제4 방향은 제1 방향(120)과 실질적으로 평행하고, 제3 방향은 제1 방향(120)에 실질적으로 수직이다. 각 비트 셀은 제3 게이트 전극(G2) 및 제5 긴 접촉부(DN)에 결합된 제1 버트(butt) 접촉부(CBUTT2)와, 제1 게이트 전극(G1) 및 제6 긴 접촉부(SNB)에 결합된 제2 버트 접촉부(CBUTT3)를 더 포함한다.
각 비트 셀은 비트-라인 노드, 비-라인 바 노드, 비트-라인 노드와 상부의 비트-라인(BL) 사이에 결합된 제7 접촉부, 비트-라인 바 노드와 상부의 비트-라인 바(BLB) 사이에 결합된 제8 접촉부를 포함하고, 제7 접촉부와 제8 접촉부는 제1 접촉 그룹층 내에{예, 도 3a의 접촉층(C0) 아래에} 위치한 비아이다. 각 비트 셀은 제1 접촉 그룹층 위에{예, 접촉부(118)가 도 3a에서 형성된 동일 접촉층(C0) 내에} 접촉부 배치된 제2 접촉 그룹층을 더 포함하고, 제2 접촉부 그룹층은 제1 긴 접촉부(CVdd-N1)에 결합된 제9 접촉부와, 제2 긴 접촉부(CVdd-N2)에 결합된 제10 접촉부와, 제3 긴 접촉부(CVss-N1)에 결합된 제11 접촉부와, 제4 긴 접촉부(CVss-N2)에 결합된 제12 접촉부와, 제7 접촉부에 결합된 제13 접촉부와, 제8 접촉부에 결합된 제14 접촉부를 포함한다.
본 발명 개시의 실시예의 이점은 면적상 효율적이고, 크기가 감소된 더 작은 SRAM 셀을 제공하는 진보적인 SRAM 셀 배치를 제공하는 것과, 집적회로 다이상에서 차지하는 영역(real estate)을 절약하는 것이다. 더 많은 SRAM 셀은 본 명세서에서 설명된 실시예에 따라 칩상에 배치될 수 있다. 넓은 공정 마진(margin)이 진보적인 SRAM 셀의 긴접촉부에 기인해서 달성된다. 핀 능동 영역 랜딩 영역으로의 접촉 라인 종단이 증가되고, 접촉 라인 종단 공정 마진이 또한 증가된다. 진보적 SRAM 셀은 낮은 접촉 저항과, 증가된 안정성을 갖는다. 접촉층과 능동층 사이이에 넓은 오정렬이 또한 달성된다. 능동 영역으로의 라인 종단 연장과, 라인 종단간 공간에 대해 적극적(aggressive) 배치 규칙이 달성된다. 진보적 SRAM 셀 구조와 설계는 제조 공정 흐름에서 쉽게 구현가능하다.
본 발명 개시의 일 실시예에 따라, SRAM 셀은 풀업 트랜지스터를 포함한다. 풀업 트랜지스터는 전도 물질의 핀을 갖는 FinFET을 포함한다. 능동 영역은 핀 내에 배치된다. 접촉부가 풀업 트랜지스터의 능동 영역 위에 배치된다, 접촉부는 제1 방향으로 배치된 슬롯 접촉부이다. 풀업 트랜지스터의 능동 영역은 제2 방향으로 배치된다. 제2 방향은 제1 방향에 대해 수직이 아니다.
다른 실시예에 따라, SRAM 셀은 제1 n형 장치 및 제1 p형 장치를 포함하는 제1 인버터를 포함한다. 제1 p형 장치는 핀형 MOSFET를 포함하고, 능동 영역 내에 구부러진 형태의 배치를 갖는다. SRAM 셀은 제1 p형 장치의 능동 영역 위에 배치된 제1 게이트 전극을 포함한다. SRAM 셀은 제2 n형 장치 및 제2 p형 장치를 포함하는 제2 인버터를 또한 포함한다. 제2 p형 장치는 핀형 MOSFET를 포함하고, 능동 영역 내에 구부러진 형태의 배치를 갖는다. 제2 게이트 전극은 제2 p형 장치의 능동 영역 위에 배치된다. 제1 인버터의 출력은 제2 인버터의 입력에 결합되고, 제2 인버터의 출력은 제1 인버터의 입력에 결합된다.
또 다른 실시예에 따라, SRAM 셀 어레이가 개시된다. SRAM 셀 어레이는 복수의 행 및 열로 배열된 복수의 SRAM 셀을 갖는다. SRAM 셀 어레이는 전력을 복수의 SRAM 셀에 제공하기 위해 Vdd 라인과 Vss 라인을 포함한다. SRAM 셀은 복수의 열들 중 하나의 열에 액세스하기 위해 복수의 비트-라인 및 복수의 비트-라인 바와, 복수의 행들 중 하나의 행에 액세스하기 위해 복수의 워드-라인을 포함한다. SRAM 셀 어레이 내의 각 SRAM 셀은 구부러진 형태의 핀을 포함하는 능동 영역을 갖는 제1 p형 장치를 포함하는 제1 인버터와, 제1 인버터에 교차 결합된 제2 인버터를 포함하고, 제2 인버터는 구부러진 형태의 핀을 포함하는 능동 영역을 갖는 제2 p형 장치를 포함한다. 각 SRAM 셀은 제1 인버터에 결합된 제1 통과-게이트 트랜지스터와, 제2 인버터에 결합된 제2 통과-게이트 트랜지스터를 또한 포함한다.
본 발명 개시의 실시예 및 이에 관한 이점을 자세하게 설명하였지만, 본 발명에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 개시의 정신 및 범위로부터 이탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 예를 들면, 본 명세서에서 설명된 다수의 특징, 기능, 공정, 및 물질은 본 발명 개시의 범위 내에 있으면서 변경될 수 있다는 것을 당업자가 쉽게 이해할 것이다. 또한, 본 출원의 범위는 상세한 설명에서 설명된 물질, 수단, 방법, 및 단계의 프로세스, 머신, 제품, 구성의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제품, 구성을 본 발명개시에 따라 활용할 수 있다는 것을 본 발명분야의 당업자라면 본 발명 개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 프로세스, 머신, 제조품, 구성을 청구항의 범위 내에 포함하는 것으로 한다.

Claims (8)

  1. 정적 랜덤 액세스 메모리(SRAM: static random access memory) 셀에 있어서,
    반도체 물질의 핀(fin)을 포함한 핀 전계 효과 트랜지스터(FinFET: Fin field effect transistor)를 포함하는 풀업 트랜지스터로서, 상기 핀은,
    제1 방향으로 배치된 제1 일직선 부분 및 제2 일직선 부분; 및
    상기 제1 일직선 부분 및 상기 제2 일직선 부분을 연결하는 제3 일직선 부분을 포함하되, 상기 FinFET의 소스 영역 및 드레인 영역은 각각 상기 핀의 제1 일직선 부분 및 제2 일직선 부분 내에 배치되고, 상기 제3 일직선 부분은 상기 제1 방향과 상이하되 상기 제1 방향에 수직하지 않은 제2 방향으로 배치되며, 상기 FinFET의 능동 영역은 상기 핀의 제3 일직선 부분 내에 배치되는 것인, 상기 풀업 트랜지스터; 및
    상기 풀업 트랜지스터의 상기 능동 영역 위에 배치된 게이트 접촉부를
    포함하고,
    상기 게이트 접촉부는 제3 방향으로 배치된 슬롯 접촉부를 포함하고, 상기 제2 방향은 상기 제3 방향에 대해 수직이 아니고,
    상기 핀 내에서 상기 풀업 트랜지스터의 상기 능동 영역을 제외한 부분은 상기 제3 방향에 대해 수직으로 배치되고, 상기 핀 내에서 상기 풀업 트랜지스터의 상기 능동 영역의 폭은, 상기 핀 내에서 상기 풀업 트랜지스터의 상기 능동 영역을 제외한 부분의 폭보다 좁으며, 상기 게이트 접촉부를 가로지르는 상기 소스 영역 및 상기 드레인 영역 사이의 최소 거리는 상기 게이트 접촉부의 폭보다 크고,
    상기 게이트 접촉부는 상기 제3 일직선 부분 모두를 커버하는 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
  2. 제1항에 있어서, 상기 풀업 트랜지스터는 p 채널 금속 산화막 반도체(PMOS: p channel metal oxide semiconductor) 장치를 포함하고, 상기 풀업 트랜지스터는 제1 풀업 트랜지스터를 포함하고, 상기 게이트 접촉부는 제1 접촉부를 포함하고, 상기 정적 랜덤 액세스 메모리(SRAM) 셀은
    FinFET를 포함하는 제2 풀업 트랜지스터; 및
    상기 제2 풀업 트랜지스터의 능동 영역 위에 배치된 제2 접촉부를
    또한 포함하고,
    상기 제2 접촉부는 상기 제3 방향으로 배치된 슬롯 접촉부를 포함하고,
    상기 제2 풀업 트랜지스터의 능동 영역은 제4 방향으로 배치되고, 상기 제4 방향은 상기 제3 방향에 대해 수직이 아닌 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
  3. 제2항에 있어서, 상기 제1 풀업 트랜지스터의 핀은 제1 핀을 포함하고, 상기 제2 풀업 트랜지스터의 핀은 제2 핀을 포함하고, 상기 제1 핀 및 제2 핀은 상기 능동 영역 내에 구부러진(bend) 형태를 포함하고, 상기 정적 랜덤 액세스 메모리(SRAM) 셀은
    상기 제1 풀업 트랜지스터에 결합된 제1 풀다운 트랜지스터;
    상기 제2 풀업 트랜지스터에 결합된 제2 풀다운 트랜지스터;
    상기 제1 풀다운 트랜지스터에 결합된 제1 통과-게이트 트랜지스터; 및
    상기 제2 풀다운 트랜지스터에 결합된 제2 통과-게이트 트랜지스터를
    또한 포함하고,
    상기 제1 통과-게이트 트랜지스터와 상기 제1 풀다운 트랜지스터의 능동 영역은 반도체 물질의 제3 핀을 포함하고, 상기 제2 통과-게이트 트랜지스터와 상기 제2 풀다운 트랜지스터의 능동 영역은 반도체 물질의 제4 핀을 포함하고, 상기 제3 핀과 제4 핀은 일직선이고, 상기 제1 핀과 상기 제2 핀 각각의 양쪽상에 배치되는 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
  4. 정적 랜덤 액세스 메모리(SRAM: static random access memory) 셀에 있어서,
    핀형(fin-type) 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET: metal oxide semiconductor field effect transistor)를 포함한 제1 p형 장치 및 제1 n형 장치를 포함하는 제1 인버터로서, 상기 제1 p형 장치는 핀의 능동 영역 내에 제1 구부러진 형태 배치를 포함하고, 상기 제1 p형 장치 내의 상기 핀의 상기 능동 영역은 소스 영역과 드레인 영역 사이에 배치되며, 상기 제1 구부러진 형태 배치는,
    핀의 제1 일직선 부분;
    상기 핀의 제2 일직선 부분; 및
    상기 핀의 제1 일직선 부분 및 제2 일직선 부분을 연결하는 상기 핀의 제3 일직선 부분을 포함하되, 상기 핀의 제3 일직선 부분은, 상기 핀의 제1 일직선 부분 및 제2 일직선 부분에 대해 수직이 아니며 상이한 방향으로 배치되는 것인, 상기 제1 인버터;
    상기 제1 p형 장치의 능동 영역 위에 배치된 제1 게이트 전극으로서, 상기 제1 게이트 전극은 상기 핀의 제3 일직선 부분의 모두를 커버하는 것인, 상기 제1 게이트 전극;
    핀형 MOSFET를 포함한 제2 p형 장치 및 제2 n형 장치를 포함하는 제2 인버터 - 상기 제2 p형 장치는 핀의 능동 영역 내에 제2 구부러진 형태 배치를 포함하고, 상기 제2 p형 장치 내의 상기 핀의 상기 능동 영역은 소스 영역과 드레인 영역 사이에 배치됨 -; 및
    상기 제2 p형 장치의 능동 영역 위에 배치된 제2 게이트 전극을
    포함하고,
    상기 제1 인버터의 출력은 상기 제2 인버터의 입력에 결합되고, 상기 제2 인버터의 출력은 상기 제1 인버터의 입력에 결합되고,
    상기 제1 n형 장치는 드레인을 갖는 적어도 하나의 핀형 MOSFET를 포함하고, 상기 제2 n형 장치는 드레인을 갖는 적어도 하나의 핀형 MOSFET를 포함하며, 상기 제1 p형 장치 및 상기 제2 p형 장치 각각은 드레인을 포함하며, 상기 정적 랜덤 액세스 메모리(SRAM) 셀은
    상기 제1 n형 장치의 드레인과 상기 제1 p형 장치의 드레인를 함께 결합시키는 제1 세장형(elongated) 접촉부; 및
    상기 제2 n형 장치의 드레인과 상기 제2 p형 장치의 드레인을 함께 결합시키는 제2 세장형 접촉부를 더 포함하고,
    상기 제1 세장형 접촉부는 상기 제1 n형 장치의 드레인 및 상기 제1 p형 장치의 드레인과 각각 직접 접촉하고, 상기 제2 세장형 접촉부는 상기 제2 n형 장치의 드레인 및 상기 제2 p형 장치의 드레인과 각각 직접 접촉하고,
    상기 제1 p형 장치 내의 상기 핀의 상기 능동 영역의 폭은 상기 제1 p형 장치 내의 상기 핀의 상기 소스 영역 및 상기 드레인 영역의 폭보다 좁고, 상기 제2 p형 장치 내의 상기 핀의 상기 능동 영역의 폭은 상기 제2 p형 장치 내의 상기 핀의 상기 소스 영역 및 상기 드레인 영역의 폭보다 좁으며,
    상기 제1 게이트 전극을 가로지르는, 상기 제1 p형 장치의 소스 영역 및 드레인 영역 사이의 최소 거리는, 상기 제1 게이트 전극보다 크고, 상기 제2 게이트 전극을 가로지르는, 상기 제2 p형 장치의 소스 영역 및 드레인 영역 사이의 최소 거리는 상기 제2 게이트 전극의 폭보다 큰 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
  5. 제4항에 있어서, 상기 제1 세장형 접촉부는 상기 제1 n형 장치의 드레인 노드와 상기 제1 p형 장치의 드레인 노드를 함께 결합시키고, 상기 제1 p형 장치의 소스는 Vdd 노드에 전기적으로 결합되고, 상기 제1 n형 장치의 소스는 Vss 노드에 전기적으로 결합되고, 상기 Vdd 노드와 상기 Vss 노드 사이의 제1 거리는 상기 제1 n형 장치의 드레인 노드와 상기 제1 p형 장치의 드레인 노드 사이의 제2 거리보다 적어도 20%만큼 더 긴 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
  6. 제4항에 있어서, 상기 SRAM 셀은 x-피치 및 y-피치를 갖는 비트 셀을 포함하고, 상기 제1 p형 장치는 제1 핀 내의 핀형 능동 영역 위에 배치된 제1 게이트 전극을 포함한 제1 풀업 트랜지스터를 포함하고, 상기 제1 n형 장치는 제2 핀 내의 핀형 능동 영역 위에 배치된 상기 제1 게이트 전극을 포함한 제1 풀다운 트랜지스터를 포함하고, 상기 SRAM 셀은 상기 제2 핀 내의 핀형 능동 영역 위에 배치된 제2 게이트 전극을 포함한 제1 통과-게이트 트랜지스터를 또한 포함하고, 상기 제2 p형 장치는 제3 핀 내의 핀형 능동 영역 위에 배치된 제3 게이트 전극을 포함한 제2 풀업 트랜지스터를 포함하고, 상기 제2 n형 장치는 제4 핀 내의 핀형 능동 영역 위에 배치된 상기 제3 게이트 전극을 포함한 제2 풀다운 트랜지스터를 포함하고, 상기 SRAM 셀은 상기 제4 핀 내의 핀형 능동 영역 위에 배치된 제4 게이트 전극을 포함한 제2 통과-게이트 트랜지스터를 또한 포함하고, 상기 제1 게이트 전극, 상기 제2 게이트 전극, 상기 제3 게이트 전극, 및 상기 제4 게이트 전극의 경로지정 방향은 제1 방향을 포함하고, 상기 제1 게이트 전극 아래에 배치된 상기 제1 핀 내의 핀형 능동 영역의 경로지정 방향은 제2 방향을 포함하고, 상기 제2 방향은 상기 제1 방향과 상이하고, 상기 제2 방향은 상기 제1 방향에 대해 수직이 아닌 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
  7. 제6항에 있어서, 각 비트 셀은 비트-라인, 비트-라인 바, 워드-라인, CVdd 라인과 CVss 라인을 또한 포함하고, 상기 비트-라인과 비트-라인 바(bar)의 경로지정 방향은 제3 방향을 포함하고, 상기 워드-라인의 경로지정 방향은 제4 방향을 포함하고, 상기 제4 방향은 상기 제1 방향에 평행하고, 상기 제3 방향은 상기 제1 방향에 수직이고, 상기 제1 방향으로의 상기 제2 방향의 교차 각도는 35도에서 80도의 범위 내의 각도를 포함하는 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
  8. 복수의 행 및 열로 배열된 복수의 SRAM 셀을 갖는 정적 랜덤 액세스 메모리(SRAM: static random access memory) 셀 어레이에 있어서,
    전력을 상기 복수의 SRAM 셀에 제공하기 위한 Vdd 라인 및 Vss 라인;
    상기 복수의 열 중 하나의 열에 액세스하기 위한 복수의 비트-라인 및 복수의 비트-라인 바; 및
    상기 복수의 행 중 하나의 행에 액세스하기 위한 복수의 워드-라인을
    포함하고,
    상기 SRAM 셀 어레이 내의 각 SRAM 셀은
    구부러진 형태의 핀을 포함한 능동 영역을 갖는 제1 p형 장치를 포함하는 제1 인버터,
    상기 제1 인버터와 교차-결합된 제2 인버터 - 상기 제2 인버터는 구부러진 형태의 핀을 포함한 능동 영역을 갖는 제2 p형 장치를 포함함 -,
    상기 제1 인버터에 결합된 제1 통과-게이트 트랜지스터와,
    상기 제2 인버터에 결합된 제2 통과-게이트 트랜지스터를
    포함하고,
    상기 복수의 SRAM 셀 각각은 x-피치 및 y-피치를 가지며, 제1 Vss(CVss) 노드, 제2 CVss 노드, 제1 Vdd(CVdd) 노드, 제2 CVdd 노드, 제1 N 데이터-노드, 제1 P 데이터-노드, 제1 N 데이터-노드-바, 제1 P 데이터-노드-바, 복수의 셀 접촉부, 및 복수의 셀 장치를 포함하는 비트 셀을 포함하고, 상기 복수의 셀 접촉부는 비아 홀과 제1 경로지정 방향을 따르는 능동 영역 사이의 연결 경로로서 기능하고, 상기 복수의 셀 접촉부는: 상기 제1 CVdd 노드에 결합된 제1 세장형 접촉부; 상기 제2 CVdd 노드에 결합된 제2 세장형 접촉부; 상기 제1 CVss 노드에 결합된 제3 세장형 접촉부; 상기 제2 CVss 노드에 결합된 제4 세장형 접촉부; 상기 제1 P 데이터-노드와 상기 제1 N 데이터-노드 모두에 결합된 제5 세장형 접촉부와; 제2 P 데이터-노드-바와 제2 N 데이터-노드-바 모두에 결합된 제6 세장형 접촉부를 포함하고, 상기 제1 세장형 접촉부 및 상기 제3 세장형 접촉부는 x-피치 방향으로 돌출 오버레이(projection overlay)를 가지고, 상기 제2 세장형 접촉부 및 상기 제4 세장형 접촉부는 상기 x-피치 방향으로 돌출 오버레이를 가지고, 상기 제3 세장형 접촉부 및 상기 제5 세장형 접촉부는 상기 y-피치 방향으로 부분적 돌출 오버레이를 가지고, 상기 제4 세장형 접촉부 및 상기 제6 세장형 접촉부는 상기 y-피치 방향으로 부분적 돌출 오버레이를 가지고, 상기 y-피치 방향으로 상기 제1 세장형 접촉부와 상기 제5 세장형 접촉부를 위해 어떠한 오버레이도 없으며, 상기 y-피치 방향으로 상기 제2 세장형 접촉부 및 제6 세장형 접촉부를 위해 어떠한 돌출 오버레이도 없으며, 상기 제1 인버터는 제1 풀다운 장치에 결합된 제1 풀업 장치를 포함하고, 상기 제2 인버터는 제2 풀다운 장치에 결합된 제2 풀업 장치를 포함하고, 상기 제1 풀업 장치는 제1 핀의 구부러진 부분인 능동 영역 위에 배치된 제1 게이트 전극을 포함하고, 상기 제1 풀다운 장치는 제2 핀의 일부분인 능동 영역 위에 배치된 상기 제1 게이트 전극을 포함하고, 상기 제1 통과-게이트 트랜지스터는 상기 제2 핀의 일부분인 능동 영역 위에 배치된 제2 게이트 전극을 포함하고, 상기 제2 풀업 장치는 제3 핀의 구부러진 부분인 능동 영역 위에 배치된 제3 게이트 전극을 포함하고, 상기 제2 풀다운 장치는 제4 핀의 일부분인 능동 영역 위에 배치된 상기 제3 게이트 전극을 포함하고, 상기 제2 통과-게이트 트랜지스터는 상기 제4 핀의 일부분인 능동 영역 위에 배치된 제4 게이트 전극을 포함하고, 상기 제1 게이트 전극, 상기 제2 게이트 전극, 상기 제3 게이트 전극, 및 상기 제4 게이트 전극의 경로지정 방향은 제1 방향을 포함하고, 상기 제1 게이트 전극 아래에 배치된 제1 능동 영역의 경로지정 방향은 제2 방향을 포함하고, 상기 제2 방향은 상기 제1 방향과 상이하고, 각 비트 셀은 비트-라인, 비트-라인 바, 워드-라인, CVdd 라인과, CVss 라인을 또한 포함하고, 상기 비트-라인 및 비트-라인 바의 경로지정 방향은 제3 방향을 포함하고, 상기 워드-라인의 경로지정 방향은 제4 방향을 포함하고, 상기 제4 방향은 상기 제1 방향과 평행하고, 상기 제3 방향은 상기 제1 방향에 수직이고, 각 비트 셀은 상기 제3 게이트 전극에 결합된 제1 버트(butt) 접촉부와, 상기 제5 세장형 접촉부와, 상기 제1 게이트 전극에 결합된 제2 버트 접촉부와, 상기 제6 세장형 접촉부를 또한 포함하는 것인, 정적 랜덤 액세스 메모리(SRAM) 셀 어레이.
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Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9424889B1 (en) * 2015-02-04 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-port SRAM device
US8693235B2 (en) * 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US9368388B2 (en) * 2012-04-13 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for FinFETs
US8901615B2 (en) * 2012-06-13 2014-12-02 Synopsys, Inc. N-channel and P-channel end-to-end finfet cell architecture
US8723268B2 (en) 2012-06-13 2014-05-13 Synopsys, Inc. N-channel and P-channel end-to-end finFET cell architecture with relaxed gate pitch
US8964453B2 (en) * 2012-06-28 2015-02-24 Synopsys, Inc. SRAM layouts
US9012287B2 (en) * 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
US20150008524A1 (en) * 2013-07-02 2015-01-08 United Microelectronics Corp. Integrated circuit device structure and fabrication method thereof
US9318607B2 (en) * 2013-07-12 2016-04-19 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US8913455B1 (en) * 2013-07-29 2014-12-16 Xilinx, Inc. Dual port memory cell
KR102152772B1 (ko) 2013-11-18 2020-09-08 삼성전자 주식회사 레이아웃 디자인 시스템, 레이아웃 디자인 방법, 및 이를 이용하여 제조된 반도체 장치
CN114093812A (zh) 2013-12-17 2022-02-25 德克萨斯仪器股份有限公司 使用光刻-冷冻-光刻-蚀刻工艺的细长接触件
WO2015099691A1 (en) 2013-12-23 2015-07-02 Intel Corporation Advanced etching techniques for straight, tall and uniform fins across multiple fin pitch structures
US9245633B2 (en) * 2014-01-22 2016-01-26 Htc Corporation Storage device, electronic device, and method for programming memory
CN103996661B (zh) * 2014-06-09 2017-02-08 上海华力微电子有限公司 Sram版图的生成方法
US9431383B2 (en) * 2014-07-22 2016-08-30 Samsung Electronics Co., Ltd. Integrated circuit, semiconductor device based on integrated circuit, and standard cell library
US9893191B2 (en) * 2014-08-20 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET transistor with u-shaped channel
KR102255174B1 (ko) 2014-10-10 2021-05-24 삼성전자주식회사 활성 영역을 갖는 반도체 소자 및 그 형성 방법
US9418896B2 (en) 2014-11-12 2016-08-16 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
CN105719688B (zh) * 2014-12-04 2019-03-29 中芯国际集成电路制造(上海)有限公司 Sram存储器和形成sram存储器的方法
US9620510B2 (en) * 2014-12-19 2017-04-11 Taiwan Semiconductor Manufacturing Company Ltd. Stacked metal layers with different thicknesses
KR102352154B1 (ko) 2015-03-03 2022-01-17 삼성전자주식회사 집적회로 소자
KR102307467B1 (ko) * 2015-03-20 2021-09-29 삼성전자주식회사 액티브 핀을 포함하는 반도체 장치
KR102352153B1 (ko) * 2015-03-25 2022-01-17 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
US10424575B2 (en) 2015-03-26 2019-09-24 Renesas Electronics Corporation Semiconductor device
KR102258112B1 (ko) 2015-04-01 2021-05-31 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102311929B1 (ko) * 2015-04-01 2021-10-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9496399B2 (en) * 2015-04-02 2016-11-15 International Business Machines Corporation FinFET devices with multiple channel lengths
KR102316119B1 (ko) * 2015-04-02 2021-10-21 삼성전자주식회사 반도체 장치
US9362292B1 (en) * 2015-04-17 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Two-port SRAM cell structure for vertical devices
KR102293185B1 (ko) * 2015-04-21 2021-08-24 삼성전자주식회사 콘택 플러그들을 갖는 반도체 소자 및 그 형성 방법
US9576644B2 (en) 2015-04-27 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit chip having two types of memory cells
CN111863069B (zh) * 2015-06-17 2022-05-10 联华电子股份有限公司 八晶体管静态随机存取存储器的布局图案与形成方法
TWI685088B (zh) 2015-07-15 2020-02-11 聯華電子股份有限公司 靜態隨機存取記憶體單元結構以及靜態隨機存取記憶體佈局結構
US9935199B2 (en) 2016-01-15 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure
US9721645B1 (en) * 2016-01-29 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM arrays and methods of manufacturing same
US10050043B2 (en) 2016-01-29 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory (SRAM) using FinFETs with varying widths of fin structures
US9837353B2 (en) 2016-03-01 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Middle end-of-line strap for standard cell
US9735157B1 (en) * 2016-03-18 2017-08-15 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9953883B2 (en) * 2016-04-11 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor device including a field effect transistor and method for manufacturing the same
US10074605B2 (en) 2016-06-30 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell and array structure having a plurality of bit lines
TWI675454B (zh) 2016-07-04 2019-10-21 聯華電子股份有限公司 靜態隨機存取記憶體的佈局圖案
US9977854B2 (en) * 2016-07-12 2018-05-22 Ati Technologies Ulc Integrated circuit implementing standard cells with metal layer segments extending out of cell boundary
US10515969B2 (en) * 2016-11-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN108122976B (zh) * 2016-11-29 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、以及sram
KR102292645B1 (ko) * 2017-03-09 2021-08-24 삼성전자주식회사 집적회로 소자
CN108735746B (zh) * 2017-04-13 2021-04-06 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其制造方法和电子装置
KR20180120870A (ko) * 2017-04-27 2018-11-07 삼성전자주식회사 반도체 소자
CN108806741A (zh) * 2017-05-03 2018-11-13 中芯国际集成电路制造(上海)有限公司 静态随机存储单元、静态随机存储器及其存取方法
CN108878425B (zh) * 2017-05-09 2021-09-03 中芯国际集成电路制造(上海)有限公司 存储器及其形成方法
KR102372891B1 (ko) * 2017-06-14 2022-03-11 삼성전자주식회사 상호 중첩되는 표준 셀들을 포함하는 집적 회로 및 그것의 레이아웃을 생성하는 방법
FR3070222A1 (fr) 2017-08-16 2019-02-22 Stmicroelectronics (Rousset) Sas Puce comprenant deux transistors mos en parallele
FR3070221B1 (fr) 2017-08-16 2020-05-15 Stmicroelectronics (Rousset) Sas Transistors mos en parallele
US10497692B2 (en) 2017-08-29 2019-12-03 Globalfoundries Inc. SRAM structure with alternate gate pitches
KR102494918B1 (ko) * 2017-09-12 2023-02-02 삼성전자주식회사 반도체 소자
KR102527383B1 (ko) * 2017-09-15 2023-04-28 삼성전자주식회사 핀형 활성 영역을 가지는 반도체 소자
US10211206B1 (en) * 2017-11-01 2019-02-19 Globalfoundries Inc. Two-port vertical SRAM circuit structure and method for producing the same
US10529712B2 (en) * 2017-11-07 2020-01-07 Samsung Electronics Co., Ltd. Semiconductor device
KR102612196B1 (ko) * 2018-06-20 2023-12-12 삼성전자주식회사 반도체 장치
US10672770B2 (en) * 2018-08-14 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
DE102019117897B4 (de) 2018-09-28 2024-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung zur logik- und speicher-co-optimierung sowie schaltung
US10763863B2 (en) * 2018-09-28 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device for logic and memory co-optimization
US10985272B2 (en) * 2018-11-05 2021-04-20 Samsung Electronics Co., Ltd. Integrated circuit devices including vertical field-effect transistors
US10978460B2 (en) * 2019-04-15 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US11508735B2 (en) 2019-08-28 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Cell manufacturing
KR102222813B1 (ko) 2019-09-19 2021-03-05 충남대학교 산학협력단 3차원 플래시메모리가 도입된 6t 비휘발성 sram
CN112582001B (zh) * 2019-09-30 2024-05-24 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11114366B2 (en) 2019-10-01 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with buried conductive line and method for forming the same
US11127684B2 (en) * 2019-10-18 2021-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Low-resistance interconnect structures
CN112701119A (zh) * 2019-10-23 2021-04-23 广东汉岂工业技术研发有限公司 一种sram及其形成方法和电子装置
JP2021150493A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置
US11296080B2 (en) 2020-06-15 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain regions of semiconductor devices and methods of forming the same
KR20210155868A (ko) * 2020-06-16 2021-12-24 삼성전자주식회사 반도체 소자
US11990511B2 (en) 2021-08-27 2024-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain device and method of forming thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140684A (en) 1997-06-24 2000-10-31 Stmicroelectronic, Inc. SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers
US6867460B1 (en) * 2003-11-05 2005-03-15 International Business Machines Corporation FinFET SRAM cell with chevron FinFET logic
JP2007035957A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 半導体装置とその製造方法
US7452768B2 (en) 2005-10-25 2008-11-18 Freescale Semiconductor, Inc. Multiple device types including an inverted-T channel transistor and method therefor
US7414877B2 (en) * 2006-01-23 2008-08-19 Freescale Semiconductor, Inc. Electronic device including a static-random-access memory cell and a process of forming the electronic device
JP4461154B2 (ja) 2007-05-15 2010-05-12 株式会社東芝 半導体装置
TW200921911A (en) 2007-11-05 2009-05-16 United Microelectronics Corp Semiconductor device and method for fabricating the same
US8004042B2 (en) * 2009-03-20 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory (SRAM) cell and method for forming same
US8399931B2 (en) * 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell

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Publication number Publication date
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