TW201330181A - 靜態隨機存取記憶體單元以及靜態隨機存取記憶體單元陣列 - Google Patents

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Abstract

一種靜態隨機存取記憶體單元，包括一拉升式電晶體，該拉升式電晶體係為一鰭式場效電晶體，並包括半導體材料所構成的一鰭片以及位於鰭片之內的一主動區；以及一連接窗，位於拉升式電晶體的主動區之上，並包括朝向一第一方向的一開槽連接窗，拉升式電晶體的主動區朝向一第二方向，其中第二方向不垂直於第一方向。

Description

靜態隨機存取記憶體單元以及靜態隨機存取記憶體單元陣列
本發明係有關於靜態隨機存取記憶體(SRAM)，特別係有關於降低靜態隨機存取記憶體單元的尺寸以改善元件效能、降低功率需求以及提升積體電路晶粒上之靜態隨機存取記憶體單元密度。
半導體裝置使用於多種電子應用中，舉例來說，例如個人電腦、手機、數位相機、及其他電子設備。一般而言，半導體裝置的製程包括在半導體基板之上依序沉積絕緣層或介電層、導電層、與半導體層的材料，並以蝕刻技術使各種材料層圖形化，以便在其上形成電路元件與元素。
記憶體裝置為用於儲存數位資訊的半導體裝置。一種記憶體裝置是靜態隨機存取記憶體裝置，和動態隨機存取記憶體(DRAM)裝置不一樣，此半導體裝置不需要週期性更新以儲存資訊。靜態隨機存取記憶體裝置使用雙穩態閂鎖電路來儲存資料位元。近來設計的靜態隨機存取記憶體裝置使用鰭式場效電晶體(FinFETs)作為靜態隨機存取記憶體單元的電晶體裝置。鰭式場效電晶體為具有鰭狀半導體通道的電晶體結構，該半導體通道向外垂直於積體電路的半導體表面。
半導體產業持續藉由減少最小特徵尺寸來提昇積體密度，以便在特定面積下積體化更多元件。許多應用都需要降低靜態隨機存取記憶體單元的尺寸以改善元件效能、降 低功率需求，並允許在一積體電路晶粒上的特定表面之內放置更多靜態隨機存取記憶體單元。
本發明提供一種靜態隨機存取記憶體單元，包括一拉升式電晶體，拉升式電晶體係為一鰭式場效電晶體，並包括半導體材料所構成的一鰭片以及位於鰭片之內的一主動區；以及一連接窗，位於拉升式電晶體的主動區之上，並包括朝向一第一方向的一開槽連接窗，拉升式電晶體的主動區朝向一第二方向，其中第二方向不垂直於第一方向。
本發明提供一種靜態隨機存取記憶體單元，包括一第一反相器，包括一第一n型元件與一第一p型元件，第一p型元件係為一鰭式金屬氧化物半導體場效電晶體，第一p型元件包括具有一彎曲型佈局的一主動區；一第一閘電極，位於第一p型元件之上；一第二反相器，包括一第二n型元件與一第二p型元件，第一p型元件係為一鰭式金屬氧化物半導體場效電晶體，第二p型元件包括具有一彎曲型佈局的一主動區；以及一第二閘電極，位於第二p型元件之上，其中第一反相器的輸出耦接至第二反相器的輸入，而第二反相器的輸出耦接至第一反相器的輸入。
本發明提供一種靜態隨機存取記憶體單元陣列，包括複數個靜態隨機存取記憶體單元，排列為複數個行與列；一電源供應線與一電性接地線，用以提供電源予靜態隨機存取記憶體單元，複數個位元線與複數個反相位元線，用以存取靜態隨機存取記憶體單元中的一行；以及複數個字 元線，用以存取靜態隨機存取記憶體單元中的一列，其中靜態隨機存取記憶體單元陣列中的每一個靜態隨機存取記憶體單元包括一第一反相器，包括一第一p型元件，第一p型元件的主動區包括一彎曲型鰭片；一第二反相器，交叉耦接至第一反相器，第二反相器包括一第二p型元件，第二p型元件的主動區係為一彎曲型鰭片；一第一傳輸閘電晶體，耦接至第一反相器；以及一第二傳輸閘電晶體，耦接至第二反相器。
本說明書之實施例的製作與使用方式之細節描述如下。然而要特別留意的是，本說明書提供許多可應用的發明概念，能廣泛實施於特定內容。用以討論的特定實施例僅說明本說明書的實施例的特定製作與實施方式，並未侷限本發明的範圍。
本發明揭露的實施例是關於靜態隨機存取記憶體單元與靜態隨機存取記憶體陣列。此處將描述靜態隨機存取記憶體單元與靜態隨機存取記憶體陣列的新型佈局圖。
第1圖是依據本發明實施例的靜態隨機存取記憶體單元佈局圖的俯視圖。第1圖顯示部分的半導體裝置100之前端製程(FEOL)的佈局圖102，半導體裝置100為包含六個電晶體(6T)的靜態隨機存取記憶體單元的半導體裝置，其中靜態隨機存取記憶體單元的兩個拉升式電晶體PU-1與PU-2的主動區包括半導體材料所構成的鰭片F1與F2，鰭片F1與F2與第一閘電極G1與第三閘電極G2係以非垂 直角度的方式設置，並且閘電極G1(即第一閘電極)與G2(即第三閘電極)係分別設置於鰭片F1與F2之上。第2圖是第1圖的6T靜態隨機存取記憶體單元的另一俯視圖，用以顯示於後端製程(BEOL)中之金屬層的佈局圖，其中6T靜態隨機存取記憶體單元於FEOL之佈局圖102覆蓋於後端製程(BEOL)的佈局圖110之上。
第3A、3B與3C圖是第1、2圖所示之佈局圖的部分剖面圖，用以說明靜態隨機存取記憶體單元中於前端製程的部分裝置與於後端製程的部分金屬層。第3圖說明了形成於金屬層M1、M2與M3之內的連接窗和導電組件(conductive segments)，以及形成於介層連接層(via layer)V0、V1與V2內之的導電的介層連接窗，介層連接窗用以連接導電組件與位於下方之元件。介電材料(未顯示)形成於每一介層連接層V0、V1與V2的介層連接窗之間，以及每一金屬層M1、M2與M3的連接窗和導電組件之間。第3B圖顯示了鰭片F2、F3、F4與位於上方之金屬層M2的剖面圖。第3C圖顯示了沿著鰭片F4與金屬層M2內的反相位元線(BLB)的剖面圖，第3C圖的剖面圖垂直於第3B圖。靜態隨機存取記憶體單元的設計圖130和140顯示於第6圖與第7圖。
參考第1圖，接下來將詳細描述靜態隨機存取記憶體單元於FEOL的佈局圖102。佈局圖102顯示了邊界為104的單一靜態隨機存取記憶體單元。每一單元包含四個鰭片F1、F2、F3與F4。鰭片F1、F2、F3與F4為半導體材料所構成的鰭片，自用以形成靜態隨機存取記憶體的工件 (workpiece)或基板(如第3A圖的工件112)上垂直升起(raise)。鰭片F1、F2、F3與F4係為鰭式場效電晶體的鰭片。鰭片F1、F2、F3與F4包括位於閘電極G1(即第一閘電極)、G2(即第三閘電極)、CWL1(即第二閘電極)與CWL2(即第四閘電極)之下的電晶體PU-1(即第一拉升式電晶體)、PU-2(即第二拉升式電晶體)、PD-1(即第一拉降式電晶體)、PD-2(即第二拉降式電晶體)、PG-1(即第一傳輸閘電晶體)與PG-2(即第二傳輸閘電晶體)的主動區。閘電極G1、G2、CWL1與CWL2構成開槽連接窗(slot contacts)，亦即閘極連接窗。閘電極CWL1與CWL2也作為BEOL中內連接至字元線WL的連接窗，亦即字元線連接窗。鰭片F1、F2、F3與F4也在電晶體PU-1、PU-2、PD-1、PD-2、PG-1與PG-2的兩側形成源極與汲極。
如圖所示，彎曲的鰭片F1與F2位於其主動區內的閘電極G1與G2之下，而筆直的鰭片F3與F4位於其主動區內的閘電極CWL1與CWL2之下。靜態隨機存取記憶體單元內的鰭片F1與F2並未相連，也未完全延伸到靜態隨機存取記憶體單元的邊界104。相較之下，鰭片F3與F4從靜態隨機存取記憶體單元的邊界104的一邊完全延伸到對邊。鰭片F3與F4基本上整條都是直的，且位於鰭片F1與F2的兩側。
靜態隨機存取記憶體單元包括兩個拉升式電晶體PU-1與PU-2、兩個拉降式電晶體PD-1與PD-2以及兩個傳輸閘電晶體PG-1與PG-2。電晶體PU-1、PD-1與PG-1互補於電晶體PU-2、PD-2與PG-2。第一拉降式電晶體PD-1 耦接至第一拉升式電晶體PU-1，第二拉降式電晶體PD-2耦接至第一二升式電晶體PU-2。第一傳輸閘電晶體PG-1耦接至第一拉降式電晶體PD-1，第二傳輸閘電晶體PG-2耦接至第二拉降式電晶體PD-2。
第1圖所顯示的各種元件，用以提供靜態隨機存取記憶體單元的電晶體、其他元件與接線間的交互連接，這些元件例如連接窗CVss-N1(即第三延伸連接窗)是節點Vss_1(即第一電性接地節點)的連接窗；CVdd-N1(即第一延伸連接窗)是節點Vdd_1(即第一電源供應節點)的連接窗；CVss-N2(即第四延伸連接窗)是節點Vss_2(即第二電性接地節點)的連接窗；CVdd-N2(即第二延伸連接窗)是節點Vdd_2(即第二電源供應節點)的連接窗；BL-N是位元線節點的連接窗；BLB-N是反相位元線節點的連接窗；DN是資料線節點的連接窗；SNB是儲存節點的連接窗；以及針腳連接窗(butt contacts)CBUTT1、CBUTT2、CBUTT3與CBUTT4。在某些實施例中，連接窗CVss-N1、CVdd-N1、CVss-N2、CVdd-N2、BL-N、BLB-N、DN與SNB係被延伸(elongated)並包括開槽連接窗。
舉例來說，延伸後的資料線節點的連接窗DN耦接至第一拉降式電晶體PD-1的汲極與第一拉升式電晶體PU-1的汲極。舉例來說，延伸後的資料線節點的連接窗DN耦接至第一拉降式電晶體PD-1的汲極節點(未顯示)與第一拉升式電晶體PU-1的汲極節點(未顯示)。同樣地，延伸後之反相儲存節點的連接窗SNB耦接至第二拉降式電晶體PD-2的汲極與第二拉升式電晶體PU-2的汲極。第一拉升 式電晶體PU-1的源極以連接窗CVdd-N1電性耦接至電源供應節點Vdd(未顯示)，且第一拉降式電晶體PD-1的源極以連接窗CVss-N1電性耦接至電性接地節點Vss(未顯示)。第二拉升式電晶體PU-2與第二拉降式電晶體PD-2分別以類似方法，使用連接窗CVdd-N2與CVss-N2耦接至電源供應節點Vdd與電性接地節點Vss。
鰭片F1與F2的彎曲結構佈局會在電源供應節點Vdd(未顯示)到電性接地節點Vss(未顯示)之間造成一第一主動區的距離(a first active region distance)d1，並且在拉升式與拉降式電晶體PU-1與PD-1(以及PD-2與PU-2)之汲極之間造成一第二主動區的距離(a second active region distance)d2。舉例來說，第一主動區的距離d1的長度可超過第二主動區的距離d2大約20%。
如第3A圖中之介層連接層V0的剖面圖所示，在一個介層連接層中(例如V0)可形成多個介層連接窗，用以使各層相連接層。閘電極G1、G2、CWL1與CWL2可形成於包含複數個連接窗118的連接層C0之中。其他的連接窗116也可形成於連接層C0中用以連接基板(工件112)與其他區域。連接窗116可在單一步驟內形成，或是如第3A圖所示，連接窗116在兩個步驟內形成；連接窗116的較低部分可形成於第一連接窗群組層中，而連接窗116的較高部分可形成於第二連接窗群組層(例如在形成連接窗118的同一層)中。隔離區114可構成淺溝槽，該隔離區114或其他絕緣區域可形成於工件112之內，例如在裝置之間或記憶體單元之間。
第2圖為第3A、3B、3C圖所示的金屬層M1與M2的BEOL佈局圖110的俯視圖。介層連接層V1連接金屬層M1與M2。字元線WL與接地(landing pads)形成於第一金屬層M1之內。電源供應線CVdd、電性接地線CVss、位元線BL與反相位元線BLB形成於第二金屬層M2之內。一介電材料(未顯示)放置於金屬層M1與M2之間，而介層連接層V1形成於介電材料之內。
參考第1圖，依據本案實施例，拉升式電晶體PU-1(即第一拉升式電晶體)與PU-2(即第二拉升式電晶體)係為鰭式金屬氧化物半導體場效電晶體(fin-type MOSFET)。拉降式電晶體PD-1(即第一拉降式電晶體)與PD-2(即第二拉降式電晶體)也可能是鰭式金屬氧化物半導體場效電晶體。舉例來說，傳輸閘電晶體PG-1(即第一傳輸閘電晶體)與PG-2(即第二傳輸閘電晶體)也可是鰭式金屬氧化物半導體場效電晶體。拉升式電晶體PU-1與PU-2形成於N型井106之上且為P型裝置，N型井106係形成於工件112之內。舉例來說，電晶體PU-1與PU-2可能是P通道金屬氧化物半導體裝置(PMOS)。拉降式電晶體PD-1與PD-2形成於P型井108之上且為N型裝置。傳輸閘電晶體PG-1與PG-2形成於P型井108之上且為N型裝置。
拉升式電晶體PU-1與拉降式電晶體PD-1相連而形成第一反相器(即反相器)132(見第6圖與第7圖中的設計圖)，而第二拉升式電晶體PU-2與第二拉降式電晶體PD-2相連而形成第二反相器(即反相器)134。反相器132與134交叉耦接(cross-coupled)；例如第一反相器132的輸出耦接 至第二反相器134的輸入，而第二反相器134的輸出耦接至第一反相器132的輸入。
新型靜態隨機存取記憶體單元的佈局圖在每一單元使用筆直的鰭片F3與F4以及彎曲的鰭片F1與F2，並使用開槽連接窗使靜態隨機存取記憶體單元互相連接。由於拉升式電晶體PU-1與PU-2的彎曲型鰭片和佈局，靜態隨機存取記憶體單元整體的尺寸因此而縮小。舉例來說，從俯視圖來看，拉升式電晶體PU-1與PU-2的主動區的佈局形狀係為彎曲線。因此，鰭片F1與F2與電晶體PU-1與PU-2的主動區係以非垂直的角度為設置於閘電極G1與G2之下。鰭片F1與F2的剩餘部份分別形成於閘電極C1與G2的垂直方向。舉例來說，拉升式電晶體PU-1與PU-2中，由半導體材料所構成的鰭片F1與F2在主動區之外的部分(例如拉升式電晶體PU-1與PU-2的源極與汲極)大體上垂直於閘電極G1與G2，並且鰭片F1與F2中所形成之拉升式電晶體PU-1與PU-2的源極與汲極係相近於主動區。
拉升式電晶體PU-1與PU-2的彎曲之鰭片F1與F2有效地使用積體電路晶片(die)之上的空間。電晶體PU-1、PU-2、PD-1與PG-1更共享半導體材料所構成的鰭片F3與F4以及閘電極G1與G2的連接窗，以進一步增加面積效率。舉例來說，鰭片F3之一部分作為電晶體PD-1與PG-1的主動區，鰭片F4之一部分作為電晶體PD-2與PG-2的主動區。閘電極G1的一部分作為電晶體PU-1與PD-1的閘極連接窗，閘電極G2的一部分作為電晶體PU-2與PD-2的閘極連接窗。
參考第1圖與第2圖，位元線BL(第2圖)使用連接窗BL-N耦接至第一傳輸閘電晶體PG-1，字元線WL使用閘電極CWL1耦接至第一傳輸閘電晶體PG-1，其中第二閘電極CWL1也作為第一傳輸閘電晶體PG-1的閘電極。位元線BLB與字元線WL分別使用連接窗BLB-N與第四閘電極CWL2耦接至第二傳輸閘電晶體PG-2。電性接地節點Vss使用連接窗CVss-N1耦接至第一拉降式電晶體PD-1，電性接地節點Vss使用連接窗CVss-N2耦接至第二拉降式電晶體PD-2。電源供應節點Vdd使用連接窗CVdd-N1耦接至第一拉升式電晶體PU-1，電源供應節點Vdd使用連接窗CVdd-N2耦接至第二拉升式電晶體PU-2。
第4圖說明第1圖中之部分佈局的方向。靜態隨機存取記憶體單元放置於x座標(x-pitch)與y座標(y-pitch)中。連接窗CVss-N1、CVdd-N1、CVss-N2、CVdd-N2、BL-N、BLB-N、DN與SNB係朝向包括x方向(或x座標)的第一方向120。鰭片F3與F4放置於包括y方向或y座標的第二方向122。鰭片F1與鰭片F2的非彎曲部分也朝向第二方向122。第二方向垂直於第一方向120。
第5圖說明實施例中新型靜態隨機存取記憶體單元的部分元件的角度、方向與尺寸。鰭片F1與F2的彎曲部分分別位於第三方向124與第四方向125，第三方向124與第四方向125不同於第一方向120與第二方向122。鰭片F1與F2的彎曲部分分別包括電晶體PU-1與PU-2的主動區，且所朝的方向不與第一方向120垂直並具有夾角126。舉例來說，這些主動區所朝的方向相對於第一方向120之 夾角大約為35至80度。
在本發明的特定段落的介紹中，「第一方向、第二方向與第三方向(以及其他方向)」之用語可交互使用，在申請專利範圍中亦然。
舉例來說，閘電極G1可包括在第一方向120的開槽連接窗，拉升式電晶體PU-1的主動區可位於第三方向124，其中第三方向124不同於第一方向120。第三方向124不垂直於第一方向120。閘電極G2可位於第一方向120，拉升式電晶體PU-2的主動區可位於第四方向125，其中第四方向125不同於第一方向120。第四方向125不垂直於第一方向120。舉例來說，第四方向125可不同於第三方向124，或第四方向125大體上相同於第三方向124。
在本發明的特定段落的介紹中，「第一鰭片、第二鰭片與第三鰭片」之用語及其他鰭片的編號，「第一閘電極、第二閘電極與第三閘電極」之用語及其他閘電極的編號，可能交互使用，在申請專利範圍中亦然。舉例來說，在實施例中，靜態隨機存取記憶體單元包括一具有x座標和y座標的位元單元。靜態隨機存取記憶體單元包括一第一p型裝置，第一p型裝置係為第一拉升式電晶體PU-1，第一拉升式電晶體PU-1包括形成於第一鰭片(例如鰭片F1)內的鰭狀主動區之上的第一閘電極(例如閘電極G1)。靜態隨機存取記憶體單元包括一第一n型裝置，第一n型裝置係為第一拉降式電晶體PD-1，第一拉降式電晶體PD-1包括形成於第二鰭片(例如鰭片F3)內的鰭狀主動區之上的第一閘電極G1。靜態隨機存取記憶體單元包括一第一傳輸閘電 晶體PG-1，第一傳輸閘電晶體PG-1包括第二閘電極CWL1，第二閘電極CWL1形成於第二鰭片F3內的鰭狀主動區之上。電晶體PU-2、PD-2與PG-2具有類似的安排，於此不再累述。靜態隨機存取記憶體單元包括一第二p型裝置，第二p型裝置係為第二拉升式電晶體PU-2，第二拉升式電晶體PU-2包括形成於第三鰭片F2內的鰭狀主動區之上的第三閘電極G2。靜態隨機存取記憶體單元包括一第二n型裝置，第二n型裝置係為第二拉降式電晶體PD-2，第二拉降式電晶體PD-2包括形成於第四鰭片F4內的鰭狀主動區之上的第三閘電極G2。靜態隨機存取記憶體單元更包括一第二傳輸閘電晶體PG-2，第二傳輸閘電晶體PG-2包括第四閘電極CWL2，第四閘電極CWL2形成於第四鰭片(例如鰭片F4)內的鰭狀主動區之上。第一閘電極G1、第二閘電極CWL1、第三閘電極G2與第四閘電極CWL2的接線方向(routing direction)係為第一方向。位於第一閘電極G1下方的第一鰭片F1之內的鰭狀主動區的接線方向係為第二方向，該第二方向不同於第一方向，且該第二方向不垂直於第一方向。每一靜態隨機存取記憶體單元係為位元單元，該位元單元更包括位元線BL、反相位元線BLB、字元線WL、電源供應線CVdd與電性接地線CVss，其中位元線BL與反相位元線BLB的方向係為第三方向，其中字元線WL的方向係為第四方向。第四方向大體上平行於第一方向，第三方向大體上垂直於第一方向。第二方向與第一方向的夾角範圍係為35至80度。
第5圖也說明彎曲的鰭片F1與F2在朝著y座標122 的筆直部分與主動區中的彎曲部分係具有不同的寬度。舉例來說，以俯視圖來看，鰭片F1在源極區和汲極區具有第一寬度W1，而在彎曲型佈局下的主動區具有第二寬度W2。在實施例中，第二寬度w2可能比第一寬度W1狹窄至少10%。
第6圖是第1圖與第2圖的靜態隨機存取記憶體單元佈局的設計圖，用以說明單埠型靜態隨機存取記憶體單元電路的電性連接。第7圖是第1圖與第2圖的靜態隨機存取記憶體單元佈局的另一設計圖，用以說明反相器132與134的功能。字元線WL用以控制傳輸閘電晶體PG-1與PG-2的閘極，並用以決定靜態隨機存取記憶體單元是否被選擇。拉升式電晶體PU-1與PU-2以及拉降式電晶體PD-1與PD-2所形成的閂鎖用以儲存為”0”或”1”的1位元資料。儲存的位元能藉由位元線BL與反相位元線BLB寫入或讀出靜態隨機存取記憶體單元。靜態隨機存取記憶體單元係由電源供應節點Vdd與電性接地節點Vss所供電，其中電性接地節點Vss可為電性接地或電源供應回饋(power supply return)。
第8圖說明實施例中閘電極G1與G2未與鰭片F1與F2之主動區對準的影響。優點在於鰭片F1與F2的彎曲部分可提供拉升式電晶體PU-1與PU-2更大或更長的主動區。舉例來說，在閘電極G1與G2之下的鰭片F1與F2的長度大於鰭片F1與F2位於閘電極G1與G2之下且垂直於閘電極、未彎曲而筆直的長度。如果鰭片F1與F2未對準閘電極G1與G2，將導致鰭片F1與F2之彎曲部分並非位 於閘電極G1與G2之下而形成未對準區144，鰭片F1與F2的筆直部分位於閘電極G1與G2之下而形成未對準區146，其優點在於，裝置的特性因為鰭片F1與F2的角度或彎曲部分導致較長的主動區而不會產生劣化。
第1圖顯示每一個電晶體PU-1、PU-2、PD-1、PD-2、PG-1、PG-2只具有單一個鰭片F1、F2、F3或F4。在其他情況下，電晶體PU-1、PU-2、PD-1、PD-2、PG-1、PG-2可包括兩個或更多的鰭片。舉例來說，第9圖顯示了本發明另一實施例的靜態隨機存取記憶體單元佈局圖的俯視圖，其中每一個電晶體PD-1與PG-1、PD-2與PG-2都分別包括兩個鰭片F3與F5、F4或F6。在實施例中，電晶體PU-1、PU-2、PD-1、PD-2、PG-1與PG-2可包括一個或多個鰭片。舉例來說，在某些實施例中，電晶體PU-1、PU-2、PD-1、PD-2、PG-1與PG-2可包括1到16個鰭片，或是每一個電晶體可使用17個或更多個鰭片。
第10圖到第13圖顯示了部分實施例的剖面圖，用以說明新型靜態隨機存取記憶體單元的電晶體PU-1、PU-2、PD-1、PD-2、PG-1與PG-2的鰭片F1、F2、F3、F4、F5與F6(如第10圖到第13圖的150)。鰭片F1、F2、F3、F4、F5與F6可使用多種方法與多種類型的工件112製作而成。在某些實施例中，工件112包括一具有基材(bulk)的基板(substrate)，如第10圖的剖面圖所示。舉例來說，工件112(即基板)可包括矽基材、矽化磷基材、矽化鍺基材、矽化碳基材、鍺基材或上述之組合物。鰭片150自工件112上所形成，工件112包括基材以及絕緣材料152，絕緣材 料152可包括氧化物或其他絕緣材料，並且位於鰭片150之間。閘極絕緣層與閘極(合併標示為閘極堆疊層154)形成於鰭片150之上，且絕緣材料156形成於閘極堆疊層154之上。鰭片150的主動區標示為160。
在另一實施例中，如第11圖所示，鰭片150可自工件112形成，工件112包括一絕緣層上矽(SOI)基板。SOI基板包括半導體材料112a與112b設置於一絕緣材料152的兩側。在此實施例中，半導體材料112b的一層被圖型化以形成鰭片150。舉例來說，如第10圖所示，工件112可包括SOI-矽工件(SOI-Si workpiece)、SOI-矽化鍺工件、或是具有基材之其結合物。
舉例來說，閘極堆疊層154的閘極介電層可包括氧化物、氮氧化物、高介電系數(k)材料、或是多層結構或是其組合物。舉例來說，閘極堆疊層154的閘極可包括多晶矽、具有矽化物或金屬層的多晶矽，或是多層結構或是其組合物。舉例來說，矽化物層可包括耐火材料、鎳、鈷、鉑、鈦或其組合物。電晶體PU-1、PU-2、PD-1、PD-2、PG-1與PG-2的閘極結構(例如閘極堆疊層154)可包括多晶矽閘極/氧化矽結構、金屬閘極/高k值介電結構、矽化物/金屬/高k值介電結構、或是其組合物等。閘極結構亦可包括其他材料。
在實施例中，鰭片150可包括自其上表面延伸的磊晶層158，如第12圖與第13圖所示。舉例來說，磊晶層158可包括用於促進遷移率的一種或多種摻雜物。如第12圖所示，磊晶層158的鰭片150未被合併而具有較廣闊的空間， 或是如第13圖所示，磊晶層158的鰭片150可被合併而形成合併區域162，合併區域162為一封閉空間。鰭狀主動區160的位置鄰近鰭片150的頂端。舉例來說，源極與汲極區域形成於鰭片150之上，且位於主動區的兩側(例如第10圖到第13圖的紙內與紙外)。
在實施例中，舉例來說，電晶體PG-1、PG-2、PD-1與PD-2的源極區與汲極區可包括含碳磊晶層、含磷磊晶層、矽化磷磊晶層、矽化碳磊晶層、或是其組合物。在其他實施例中，舉例來說，電晶體PU-1與PU-2的源極區與汲極區可包括含鍺磊晶層、矽化鍺磊晶層、或其組合物。在另一實施例中，電晶體PU-1、PU-2、PD-1、PD-2、PG-1與PG-2的源極區與汲極區可包括位於源極與汲極區之上的含矽磊晶層，以及全部或部分形成於含矽磊晶層之上的矽化物層。在其它情況下，源極與汲極區之上的其他磊晶層亦可包括其他材料。
靜態隨機存取記憶體單元可設計為貝他(beta)比率為1的單元。舉例來說，拉降式電晶體PD-1、PD-2與拉升式電晶體PU-1、PU-2係為相同類型的鰭式場效電晶體。此處所描述的電晶體PU-1、PU-2、PD-1、PD-2、PG-1與PG-2可為2D鰭式場效電晶體結構、3D鰭式場效電晶體結構或是其組合物。
本發明的實施例包括此處描述的新型靜態隨機存取記憶體單元。實施例也包括了含有靜態隨機存取記憶體單元的靜態隨機存取記憶體單元陣列。舉例來說，此處描述的多個靜態隨機存取記憶體單元可排成複數行與複數列，並 使用字元線WL與位元線BL、反相位元線BLB。靜態隨機存取記憶體單元陣列包括用以提供電源給靜態隨機存取記憶體單元的電源供應線CVdd與電性接地線CVss。靜態隨機存取記憶體單元包括了具有此處所描述之彎曲型的鰭片F1與F2的新型的電晶體PU-1與PU-2。靜態隨機存取記憶體單元陣列中的每一個靜態隨機存取記憶體單元包括第一反相器132與第二反相器134，第二反相器134交叉耦接於第一反相器132。反相器132與134的至少一電晶體為具有此處描述的彎曲型的鰭片F1與F2的拉升式電晶體PU-1或PU-2。反相器132與134的至少一電晶體為具有筆直鰭片F3或F4之拉降式電晶體PU-1或PU-2。靜態隨機存取記憶體單元陣列中的每一個靜態隨機存取記憶體單元也包括兩個傳輸閘電晶體PG-1與PG-2。
第一反相器132的閘電極(亦即拉升式電晶體PU-1與拉降式電晶體PD-1的閘電極)、第二反相器134的閘電極G2、以及傳輸閘電晶體PG-1與PG-2的閘電極CWL1與CWL2，分別平行於複數個字元線WL的接線方向，如第1圖與第2圖的每一個靜態隨機存取記憶體單元所示。
在實施例中，靜態隨機存取記憶體單元陣列包括此處描述的複數個靜態隨機存取記憶體單元，其中每一個靜態隨機存取記憶體單元包括具有x座標與y座標的位元單元。每一靜態隨機存取記憶體單元包括第一電性接地節點Vss、第二電性接地節點Vss、第一電源供應節點Vdd、第二電源供應節點Vdd、第一N型資料節點、第一P型資料節點、第一N型反相資料節點、第一P型反相資料節點、 複數個單元連接窗(cell contacts)，以及複數個單元裝置，其中該第一P型資料節點包括以連接窗DN相連的電晶體PU-1與PD-1的汲極區，該第一P型反相資料節點包括以連接窗SNB相連的電晶體PU-2與PD-2的汲極區，該單元裝置包括電晶體PU-1、PU-2、PD-1、PD-2、PG-1與PG-2。複數個單元連接窗作為介層連接洞(via hole)與主動區之間的連接通道，該主動區大體上依循第一接線方向。複數個單元連接窗包括第一延伸連接窗CVdd-N1耦接至第一電源供應節點Vdd_1；第二延伸連接窗CVdd-N2耦接至第二電源供應節點Vdd_2；第三延伸連接窗CVss-N1耦接至第一電性接地節點Vss_1；第四延伸連接窗CVss-N2耦接至第二電性接地節點Vss_2；第五延伸連接窗DN耦接至第一P型資料節點與第一N型資料節點；第六延伸連接窗SNB耦接至第一P型反相資料節點與第一反相N型資料節點。第一延伸連接窗CVdd-N1與第三延伸連接窗CVss-N1在x座標方向的投影會重疊，第二延伸連接窗CVdd-N2與第四延伸連接窗CVss-N2在x座標方向的投影會重疊(第4圖說明了x方向與y方向投影的重疊)。第三延伸連接窗CVss-N1與第五延伸連接窗DN在y座標方向的投影會部分重疊，第四延伸連接窗CVss-N2與第六延伸連接窗SNB在y座標方向的投影會部分重疊。第一延伸連接窗CVdd-N1與第五延伸連接窗DN在y座標方向的投影並未重疊，第一延伸連接窗CVdd-N1與第六延伸連接窗SNB在y座標方向的投影並未重疊。第一反相器132包括第一拉升式電晶體PU-1，第一拉升式電晶體PU-1耦接至第一拉降式電晶體 PD-1，第二反相器134包括第二拉升式電晶體PU-2，第二拉升式電晶體PU-2耦接至第二拉降式電晶體PD-2。第一拉升式電晶體PU-1包括位於主動區之上的第一閘電極G1，該主動區為第一鰭片F1的彎曲部分。第一拉降式電晶體PD-1包括位於主動區之上的第一閘電極G1，該主動區為筆直的第二鰭片F3的一部分。第一傳輸閘電晶體PG-1包括位於第二主動區之上的第二閘電極CWL1，該第二主動區為筆直的第二鰭片F3之一部分。第二拉升式電晶體PU-2包括位於主動區之上的第三閘電極G2，該主動區為第三鰭片F2的彎曲部分。第二拉降式電晶體PD-2包括位於主動區之上的第三閘電極G2，該主動區為筆直的第四鰭片F4之一部分。第二傳輸閘電晶體PG-2包括位於第四主動區之上的第四閘電極CWL2，該第四主動區為筆直的第四鰭片F4之一部分。第一閘電極G1、第二閘電極CWL1、第三閘電極G2與第四閘電極CWL2的接線方向為朝向x座標(見第5圖)的第一方向120。第一閘電極G1之下的第一主動區的接線方向係為第二方向124，第二方向124不同於第一方向120。每一個位元單元更包括位元線BL、反相位元線BLB、字元線WL、電源供應線CVdd與電性接地線CVss。位元線BL與反相位元線BLB的接線方向係為第三方向(第二圖中安排於y座標)，字元線WL的接線方向係為第四方向(安排於x座標)，其中第四方向大體上平行於第一方向120，第三方向大體上垂直於第一方向120。每一位元單元更包括耦接至第三閘電極G2與第五延伸連接窗DN的針腳連接窗CBUTT2，以及耦接至第一閘電極G1與第六延伸連接 窗SNB的針腳連接窗CBUTT3。
每一位元單元更包括位元線節點、反相位元線節點、耦接於位元線節點與其上方位元線BL之間的第七延伸連接窗、以及耦接於反相位元線節點與其上方反相位元線BLB之間的第八延伸連接窗，其中第七延伸連接窗與第八延伸連接窗是位於第一連接窗群組層(例如第3A圖中連接層C0之下)之內的介層連接窗。每一位元單元更包括位於第一連接窗群組層之上的第二連接窗群組層(例如第3A圖中形成連接窗118的相同連接層C0)，其中第二連接窗群組層包括耦接至第一延伸連接窗CVdd-N1的第九延伸連接窗、耦接至第二延伸連接窗CVdd-N2的第十延伸連接窗、耦接至第三延伸連接窗CVss-N1的第十一延伸連接窗、耦接至第四延伸連接窗CVss-N2的第十二延伸連接窗、耦接至第七連接窗的第十三延伸連接窗、以及耦接至第八連接窗的第十四延伸連接窗。
本發明之實施例的優點包括提供了具有面積效率的新型靜態隨機存取記憶體單元佈局，以及尺寸更小的靜態隨機存取記憶體單元，並節省積體電路晶粒的空間。在所述之實施例中，晶片上可放置更多的靜態隨機存取記憶體單元。新型靜態隨機存取記憶體單元的延伸連接窗拓寬了製程邊限(process margin)，並增加了與鰭狀主動接地區相鄰的連接線(contact line)，也增加了與製程邊限相鄰的的連接線。新型靜態隨機存取記憶體單元具有低連接阻抗並提升穩定性。連接層與主動層之間具有寬廣的誤差邊限。可藉由延伸到主動區之連接線與相鄰線端空間之連接線而進行 積極的佈局。新型靜態隨機存取記憶體單元結構與設計可輕易使用於製作流程中。
在本發明揭露的實施例中，靜態隨機存取記憶體單元包括一拉升式電晶體以及連接窗。該拉升式電晶體係為一鰭式場效電晶體並包括半導體材料所構成的一鰭片，以及位於該鰭片之內的一主動區。連接窗位於拉升式電晶體的主動區之上。該連接窗包括朝向一第一方向的一開槽連接窗，該拉升式電晶體的該主動區朝向一第二方向，其中該第二方向不垂直於該第一方向。
在另一實施例中，靜態隨機存取記憶體單元包括第一反相器，該第一反相器包括第一n型元件與第一p型元件。第一p型元件係為在主動區具有彎曲形狀佈局的鰭狀金屬氧化物半導體場效電晶體。靜態隨機存取記憶體單元包括位於第一p型元件的主動區之上的第一閘電極。靜態隨機存取記憶體單元也包括第二反相器，該第二反相器包括第二n型元件與第二p型元件。第二p型元件係為在主動區具有彎曲形狀佈局的鰭狀金屬氧化物半導體場效電晶體。一第二閘電極位於第二p型元件的主動區之上。第一反相器的輸出耦接至第二反相器的輸入，第二反相器的輸出耦接至第一反相器的輸入。
另一實施例揭露了靜態隨機存取記憶體單元陣列。靜態隨機存取記憶體單元陣列具有排成複數個列與行的複數個靜態隨機存取記憶體單元。靜態隨機存取記憶體單元陣列包括用以提供電源給靜態隨機存取記憶體單元的電源供應線與電性接地線。靜態隨機存取記憶體單元陣列包括複 數條位元線與反相位元線用以存取複數個行靜態隨機存取記憶體單元中的一行，以及複數個字元線用以存取複數個列靜態隨機存取記憶體單元中的一列。每一個靜態隨機存取記憶體單元陣列中的靜態隨機存取記憶體單元包括第一反相器，該第一反相器包括具有彎曲鰭片主動區的第一p型元件，以及交叉耦接至第一反相器的第二反相器，第二反相器包括具有彎曲鰭片主動區的第二p型元件。每一個靜態隨機存取記憶體單元也包括耦接至第一反相器的第一傳輸閘電晶體，以及耦接至第二反相器的第二傳輸閘電晶體。
雖然本發明的實施例已詳細揭露如上，然要理解的是，各種更動、替代與潤飾皆不脫離本發明之精神和申請專利範圍內。舉例來說，對於任何所屬技術領域中具有通常知識者而言，此處所描述的許多特徵、功能、製程與材料的改變皆隸屬於本發明所揭露之範圍。再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。
不同圖示中的對應數字與符號除非另外指出，通常作為相對應層面的參照。畫出的圖示係為了清楚說明各實施 例的相關層面而非加以限定。
100‧‧‧半導體裝置
102、110‧‧‧佈局圖
104‧‧‧邊界
106‧‧‧N型井
108‧‧‧P型井
112‧‧‧工件
112a、112b‧‧‧半導體材料
114‧‧‧隔離區
116、118、BL-N、BLB-N‧‧‧連接窗
120‧‧‧第一方向
122‧‧‧第二方向
124‧‧‧第三方向
125‧‧‧第四方向
126‧‧‧角度
132‧‧‧第一反相器
134‧‧‧第二反相器
144、146‧‧‧未對準區
150、F1~F6‧‧‧鰭片
152、156‧‧‧絕緣材料
154‧‧‧閘極堆疊層
158‧‧‧磊晶層
160‧‧‧主動區
162‧‧‧合併區域
BL‧‧‧位元線
BLB‧‧‧反相位元線
C0‧‧‧連接層
CBUTT1~CBUTT4‧‧‧針腳連接窗
CVdd‧‧‧電源供應線
CVss‧‧‧電性接地線
CVdd-N1‧‧‧第一延伸連接窗
CVdd-N2‧‧‧第二延伸連接窗
CVss-N1‧‧‧第三延伸連接窗
CVss-N2‧‧‧第四延伸連接窗
CWL1‧‧‧第二閘電極
CWL2‧‧‧第四閘電極
d1~d4‧‧‧距離
DN‧‧‧第五延伸連接窗
F1~F6‧‧‧鰭片
G1‧‧‧第一閘電極
G2‧‧‧第三閘電極
M1~M3‧‧‧金屬層
PD-1‧‧‧第一拉降式電晶體
PD-2‧‧‧第二拉降式電晶體
PU-1‧‧‧第一拉升式電晶體
PU-2‧‧‧第二拉升式電晶體
PG-1‧‧‧第一傳輸閘電晶體
PG-2‧‧‧第二傳輸閘電晶體
SNB‧‧‧第六延伸連接窗
V0~V2‧‧‧介層連接層
Vdd‧‧‧電源供應節點
Vss‧‧‧電性接地節點
Vss_1‧‧‧第一電性接地節點
Vss_2‧‧‧第二電性接地節點
Vdd_1‧‧‧第一電源供應節點
Vdd_2‧‧‧第二電源供應節點
W1‧‧‧第一寬度
W2‧‧‧第二寬度
WL‧‧‧字元線
有鑑於本發明及其優點的更多完整理解，結合附屬圖示參考下列描述，其中：第1圖為本發明之實施例中一新型靜態隨機存取記憶體單元的部分俯視圖。
第2圖為新型靜態隨機存取記憶體單元的另一部分的俯視圖。
第3A、3B、3C圖為第1、2圖中佈局圖的部分剖面圖。
第4圖說明第1圖中佈局圖的方向。
第5圖說明第1圖中佈局圖的角度與尺寸。
第6圖說明第1、2圖中所顯示的靜態隨機存取記憶體單元佈局的電路圖。
第7圖說明第1、2圖的靜態隨機存取記憶體單元佈局的另一電路圖。
第8圖說明此處所述之實施例中各種材料層的未對準的影響。
第9圖顯示本發明之另一靜態隨機存取記憶體的實施例的俯視圖。
第10圖顯示此處所述之新型靜態隨機存取記憶體單元的鰭式場效電晶體的鰭片的剖面圖。
第11圖顯示此處所述之新型靜態隨機存取記憶體單元的鰭式場效電晶體的鰭片的剖面圖。
第12圖顯示此處所述之新型靜態隨機存取記憶體單元的鰭式場效電晶體的鰭片的剖面圖。
第13圖顯示此處所述之新型靜態隨機存取記憶體單 元的鰭式場效電晶體的鰭片的剖面圖。
100‧‧‧半導體裝置
102‧‧‧佈局圖
104‧‧‧邊界
106‧‧‧N型井
108‧‧‧P型井
F1~F4‧‧‧鰭片
BL-N、BLB-N‧‧‧連接窗
CBUTT1~CBUTT4‧‧‧針腳連接窗
CVdd-N1‧‧‧第一延伸連接窗
CVdd-N2‧‧‧第二延伸連接窗
CVss-N1‧‧‧第三延伸連接窗
CVss-N2‧‧‧第四延伸連接窗
CWL1‧‧‧第二閘電極
CWL2‧‧‧第四閘電極
d1~d2‧‧‧距離
DN‧‧‧第五延伸連接窗
G1‧‧‧第一閘電極
G2‧‧‧第三閘電極
PD-1‧‧‧第一拉降式電晶體
PD-2‧‧‧第二拉降式電晶體
PU-1‧‧‧第一拉升式電晶體
PU-2‧‧‧第二拉升式電晶體
PG-1‧‧‧第一傳輸閘電晶體
PG-2‧‧‧第二傳輸閘電晶體
SNB‧‧‧第六延伸連接窗
V0‧‧‧介層連接層

Claims (10)

  1. 一種靜態隨機存取記憶體單元，包括：一拉升式電晶體，該拉升式電晶體係為一鰭式場效電晶體，並包括一半導體材料所構成的一鰭片以及位於該鰭片之內的一主動區；以及一連接窗，位於該拉升式電晶體的該主動區之上，並包括朝向一第一方向的一開槽連接窗，該拉升式電晶體的該主動區朝向一第二方向，其中該第二方向不垂直於該第一方向。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶體單元，其中該第二方向與該第一方向的夾角為35到80度。
  3. 如申請專利範圍第1項所述之靜態隨機存取記憶體單元，其中該拉升式電晶體係為一P通道金屬氧化物半導體元件，其中該拉升式電晶體係為一第一拉升式電晶體，其中該連接窗係為一第一連接窗，該靜態隨機存取記憶體單元更包括：一第二拉升式電晶體，該第二拉升式電晶體係為一鰭式場效電晶體；以及一第二連接窗，位於該第二拉升式電晶體的一主動區之上，其中該第二連接窗包括朝向該第一方向的一開槽連接窗，該第二拉升式電晶體的該主動區朝向一第三方向，並且該第三方向不垂直於該第一方向；其中該第一拉升式電晶體的鰭片係為一第一鰭片，其中該第二拉升式電晶體的鰭片係為一第二鰭片，該第一鰭片與該第二鰭片於該等主動區內具有一彎曲形狀，該靜態隨機存取記憶體更包括： 一第一拉降式電晶體，耦接至該第一拉升式電晶體；一第二拉降式電晶體，耦接至該第二拉升式電晶體；一第一傳輸閘電晶體，耦接至該第一拉降式電晶體；以及一第二傳輸閘電晶體，耦接至該第二拉降式電晶體，其中該第一傳輸閘電晶體與該第一拉降式電晶體的主動區包括由半導體材料所構成的一第三鰭片，其中該第二傳輸閘電晶體與該第二拉降式電晶體的主動區包括由半導體材料所構成的一第四鰭片，其中該第三鰭片與該第四鰭片為筆直的且分別位於該第一鰭片與該第二鰭片的兩側。
  4. 一種靜態隨機存取記憶體單元，包括：一第一反相器，包括一第一n型元件與一第一p型元件，該第一p型元件係為一鰭式金屬氧化物半導體場效電晶體，該第一p型元件包括具有一彎曲型佈局的一主動區；一第一閘電極，位於該第一p型元件之上；一第二反相器，包括一第二n型元件與一第二p型元件，該第一p型元件係為一鰭式金屬氧化物半導體場效電晶體，該第二p型元件包括具有一彎曲型佈局的一主動區；以及一第二閘電極，位於該第二p型元件之上，其中該第一反相器的輸出耦接至該第二反相器的輸入，而該第二反相器的輸出耦接至該第一反相器的輸入。
  5. 如申請專利範圍第4項所述之靜態隨機存取記憶體單元，其中該第一n型元件包括至少一個具有汲極的鰭式金屬氧化物半導體場效電晶體，該第二n型元件包括至少 一個具有汲極的鰭式金屬氧化物半導體場效電晶體，該第一p型元件與該第二p型元件分別包括一汲極，該靜態隨機存取記憶體單元更包括：一第一延伸連接窗，同時耦接至該第一n型元件的汲極與該第一p型元件的汲極；以及一第二延伸連接窗，同時耦接至該第二n型元件的汲極與該第二p型元件的汲極；其中該第一延伸連接窗係同時耦接至該第一n型元件的一汲極節點與該第一p型元件的一汲極節點，該第一p型元件的源極電性耦接至一電源供應節點，該第一n型元件的源極電性耦接至一電性接地節點，其中該電源供應節點與該電性接地節點之間具有一第一距離，而該第一n型元件的該汲極節點與該第一p型元件的該汲極節點之間具有一第二距離，且該第一距離大於該第二距離至少20%。
  6. 如申請專利範圍第4項所述之靜態隨機存取記憶體單元，更包括：一第一傳輸閘電晶體，耦接至該第一反相器；一第二傳輸閘電晶體，耦接至該第二反相器；一位元線，與一字元線耦接至該第一傳輸閘電晶體；一反相位元線，與該字元線耦接至該第二傳輸閘電晶體；一電性接地線，耦接至該第一n型元件與該第二n型元件；以及一電源供應線，耦接至該第一p型元件與該第二p型元件。
  7. 如申請專利範圍第4項所述之靜態隨機存取記憶體單元，其中該第一p型元件或該第二p型元件係為一拉升式電晶體，該拉升式電晶體包括具有一第一寬度的一汲極區或一源極區，以及具有一第二寬度的一通道區，其中該第二寬度比該第一寬度狹窄至少10%。
  8. 一種靜態隨機存取記憶體單元陣列，包括：複數個靜態隨機存取記憶體單元，排列為複數個行與列；一電源供應線與一電性接地線，用以提供電源予該等靜態隨機存取記憶體單元，複數個位元線與複數個反相位元線，用以存取該等行之靜態隨機存取記憶體單元中的一行；以及複數個字元線，用以存取該等列之靜態隨機存取記憶體單元中的一列，其中該靜態隨機存取記憶體單元陣列中的每一個靜態隨機存取記憶體單元包括：一第一反相器，包括一第一p型元件，該第一p型元件的主動區包括一彎曲型鰭片；一第二反相器，交叉耦接至該第一反相器，該第二反相器包括一第二p型元件，該第二p型元件的主動區係為一彎曲型鰭片；一第一傳輸閘電晶體，耦接至該第一反相器；以及一第二傳輸閘電晶體，耦接至該第二反相器。
  9. 如申請專利範圍第8項所述之靜態隨機存取記憶體單元陣列，其中該第一反相器、該第二反相器、該第一傳輸閘電晶體、該第二傳輸閘電晶體的複數個閘電極平行於 該等字元線的一接線方向。
  10. 如申請專利範圍第8項所述之靜態隨機存取記憶體單元陣列，其中該第一反相器、該第二反相器、該第一傳輸閘電晶體或該第二傳輸閘電晶體的複數個電晶體包括：一含矽磊晶層，位於複數個源極區與複數個汲極區之上；以及一矽化物層，全部或部分形成於該含矽磊晶層之上。
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