CN108735746B

CN108735746B - 一种半导体器件及其制造方法和电子装置

Info

Publication number: CN108735746B
Application number: CN201710240877.1A
Authority: CN
Inventors: 李勇
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2017-04-13
Filing date: 2017-04-13
Publication date: 2021-04-06
Anticipated expiration: 2037-04-13
Also published as: CN108735746A

Abstract

本发明提供一种半导体器件及其制造方法和电子装置，所述半导体器件包括：半导体衬底，所述半导体衬底包括上拉晶体管区和下拉晶体管区；第一外延层，覆盖所述半导体衬底的表面，所述第一外延层具有第一导电类型；第一凸起结构和第二凸起结构，间隔设置在所述第一外延层的表面上，所述第一凸起结构位于所述上拉晶体管区，所述第二凸起结构位于所述下拉晶体管区；第一栅极结构，形成在所述第一外延层的表面上并包围所述第一凸起结构和所述第二凸起结构位于底部的侧面；第二外延层，分别设置在所述第一凸起结构和所述第二凸起结构的顶面上，并且相邻第二外延层之间彼此隔离，所述第二外延层具有第二导电类型。

Description

一种半导体器件及其制造方法和电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术

随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。静态随机存取存储器(Static Random Access Memory，简称SRAM)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。

逻辑的能量效率的任何显著改进通常需要非常低的电源电压(VDD)并同时保持低的漏电流。隧穿场效应晶体管(TFET)是未来领先晶体管的最佳选择，因为其陡峭的亚阈值摆幅(SS)的电位使得能够实现更高效的低电源电压操作。与金属-氧化物半导体场效应晶体管(MOSFET)相反，TFET基本上不局限于60mV/dec的亚阈值摆幅，因此对于工作电压范围，TFET电路可以具有较低的漏电流或较高的性能

但是如何为垂直(Vertical)TFET设计SRAM位单元(bit cell)是一个值得思考的问题，并且关于该类设计的报导很少。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明一方面提供一种半导体器件的制造方法，所述方法包括：

半导体衬底，所述半导体衬底包括上拉晶体管区和下拉晶体管区；

第一外延层，覆盖所述半导体衬底的表面，所述第一外延层具有第一导电类型，位于所述上拉晶体管区的所述第一外延层用作上拉晶体管的源极或者漏极，位于所述下拉晶体管区的所述第一外延层用作下拉晶体管的源极或者漏极；

第一凸起结构和第二凸起结构，间隔设置在所述第一外延层的表面上，所述第一凸起结构位于所述上拉晶体管区，所述第二凸起结构位于所述下拉晶体管区；

第一栅极结构，形成在所述第一外延层的表面上并包围所述第一凸起结构和所述第二凸起结构位于底部的侧面；

第二外延层，分别设置在所述第一凸起结构和所述第二凸起结构的顶面上，并且相邻第二外延层之间彼此隔离，所述第二外延层具有第二导电类型。

进一步，被所述第一栅极结构包围的所述第一凸起结构的部分具有所述第一导电类型，被所述第一栅极结构包围的所述第二凸起结构的部分具有所述第二导电类型。

进一步，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。

进一步，所述第一栅极结构包括形成在所述第一凸起结构和所述第二凸起结构侧面以及所述第一外延层表面的界面层，以及形成在所述第一凸起结构和所述第二凸起结构外侧的所述界面层表面上的栅极材料层。

进一步，在所述第二外延层与所述第一栅极结构之间还设置有隔离层，并且所述隔离层覆盖所述第一栅极结构的表面。

进一步，还包括设置在所述半导体衬底上以及所述第一栅极结构上的层间介电层，所述第二外延层嵌入在层间介电层中，并且相邻第二外延层之间由所述层间介电层隔离。

进一步，在所述层间介电层中还形成有间隔设置的第一接触和第二接触，其中，所述第一接触电连接所述第一凸起结构上的所述第二外延层，所述第二接触电连接所述第二凸起结构上的所述第二外延层。

进一步，还包括：

第三凸起结构，设置在所述第一外延层上，并与所述第一凸起结构和所述第二凸起结构间隔设置；

第二栅极结构，形成在所述第一外延层的表面上并包围所述第三凸起结构位于底部的侧面，其中，所述第二栅极结构和所述第一栅极结构间隔设置，所述第二外延层还设置在所述第三凸起结构的顶面上；

第三接触，电连接设置在所述第三凸起结构上的所述第二外延层。

进一步，所述半导体衬底具有所述第一导电类型。

进一步，所述第一凸起结构、所述第二凸起结构和所述第三凸起结构均为垂直于所述第一外延层表面的柱状结构。

本发明再一方面提供一种半导体器件的制造方法，包括：

提供半导体衬底，所述半导体衬底包括上拉晶体管区和下拉晶体管区；

形成第一外延层，以覆盖所述半导体衬底的表面，所述第一外延层具有第一导电类型，其中，位于所述上拉晶体管区的所述第一外延层用作上拉晶体管的源极或者漏极，位于所述下拉晶体管区的所述第一外延层用作下拉晶体管的源极或者漏极；

在所述第一外延层的表面上形成间隔设置的第一凸起结构和第二凸起结构，所述第一凸起结构位于所述上拉晶体管区，所述第二凸起结构位于所述下拉晶体管区；

形成第一栅极结构，以覆盖所述第一外延层露出的部分表面并包围所述第一凸起结构和所述第二凸起结构位于底部的侧面；

在所述第一凸起结构和所述第二凸起结构的顶面上形成第二外延层，并且相邻第二外延层之间彼此隔离，所述第二外延层具有第二导电类型。

进一步，形成所述第一凸起结构和所述第二凸起结构的方法包括以下步骤：

在所述第一外延层的表面形成第三外延层；

在所述第三外延层中形成具有所述第一导电类型的第一阱区，在所述第一阱区外侧的所述第三外延层中形成具有所述第二导电类型的第二阱区；

对所述第一阱区的所述第三外延层和所述第二阱区的所述第三外延层进行构图和蚀刻，以形成所述第一凸起结构和所述第二凸起结构。

进一步，形成所述第一栅极结构的方法包括以下步骤：

在所述第一凸起结构和所述第二凸起结构露出的表面以及所述第一外延层露出的表面形成界面层；

形成栅极材料层，以覆盖所述半导体衬底，并使所述栅极材料层的顶面与所述第一凸起结构和所述第二凸起结构的顶面齐平；

回蚀刻去除部分厚度的所述栅极材料层。

进一步，形成所述第二外延层的方法包括以下步骤：

形成第一层间介电层，以覆盖所述第一栅极结构、所述第一凸起结构、所述第二凸起结构以及所述半导体衬底的表面，其中，所述第一层间介电层的顶面高于所述第一凸起结构和所述第二凸起结构的顶面；

在所述第一层间介电层中形成第一凹槽和第二凹槽，其中，所述第一凹槽露出所述第一凸起结构的顶面，所述第二凹槽露出所述第二凸起结构的顶面；

在所述第一凹槽中露出的所述第一凸起结构的顶面上以及所述第二凹槽中露出的所述第二凸起结构的顶面上形成所述第二外延层。

进一步，在形成所述第一层间介电层之前，还包括以下步骤：

在所述第一栅极结构的表面以及从所述第一栅极结构中露出的所述第一凸起结构和所述第二凸起结构的表面形成隔离层。

进一步，在形成所述第一凹槽和所述第二凹槽时，还包括以下步骤：

对所述第一凸起结构和所述第二凸起结构进行回蚀刻，停止于所述隔离层的表面。

进一步，所述第二外延层的宽度大于所述第一凸起结构和所述第二凸起结构的宽度。

进一步，在形成所述第二外延层之后，还包括以下步骤：

沉积第二层间介电层，以覆盖所述第一层间介电层的表面以及所述第二外延层；

形成与所述第一凸起结构上的所述第二外延层电连接的第一接触，以及形成与所述第二凸起结构上的所述第二外延层电连接的第二接触，其中，所述第一接触和所述第二接触均贯穿所述第二层间介电层。

进一步，还包括以下步骤：

在形成所述第一凸起结构和所述第二凸起结构的同时，在所述第一外延层的表面上形成第三凸起结构；

在形成所述第一栅极结构的同时，形成第二栅极结构，所述第二栅极结构覆盖所述第一外延层露出的部分表面并包围所述第三凸起结构位于底部的侧面；

在所述第一凸起结构和所述第二凸起结构的顶面上形成第二外延层的同时，在所述第三凸起结构的顶面上形成所述第二外延层。

本发明另一方面提供一种电子装置，所述电子装置包括前述的半导体器件。

本发明的半导体器件结构包括SRAM存储单元，该SRAM存储单元包括上拉晶体管和下拉晶体管，上拉晶体管和下拉晶体管各自包括第一凸起结构和第二凸起结构，不同晶体管之间共用第一外延层作为各自的源极或漏极，以实现不同晶体管的源极和漏极的电连接，本发明的半导体器件结构更加简单，工艺过程裕度更大，并且该半导体器件利用TFET作为上拉晶体管和下拉晶体管，因此本发明的半导体器件具有更低的漏电流和更高的性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了本发明一个实施方式的半导体器件的俯视图；

图2A至图2I示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图；

图3示出了本发明一个实施方式的半导体器件的制造方法的工艺流程图；

图4示出了本发明一实施例中的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细步骤以及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

为了解决前述的技术问题，本发明提供一种半导体器件，所述半导体器件主要包括：

下面，参考图1和图2I对本发明的半导体器件做详细描述，其中，图1示出了本发明一个实施方式的半导体器件的俯视图，图2I为剖面示意图，沿图1中剖面线(双箭头直线)获得图2I的剖面示意图。

具体地，如图1和图2I所示，本发明的半导体器件包括半导体衬底100。

半导体衬底100为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

示例性地，所述半导体衬底100可以包含各种有源器件，例如SRAM器件，用于形成SRAM器件的区域在此定义为存储器件区，在本发明的一具体地实施方式中在所述半导体衬底上形成包含多个SRAM存储单元的存储阵列，例如其中所述每个SRAM存储单元包含至少一个下拉晶体管(Pull down NMOS，PD)、一个上拉晶体管(Pull up PMOS，PU)以及一个传输门晶体管(PG)。作为优选，所述下拉晶体管为N-TFET晶体管，所述上拉晶体管为P-TFET晶体管，传输门晶体管为N-TFET晶体管。

在一个示例中，所述半导体器件包括第一外延层101，所述第一外延层101覆盖所述半导体衬底100的表面，所述第一外延层具有第一导电类型。

在一个示例中，所述第一外延层101和所述半导体衬底100具有相同的导电类型。

值得一提的是，在本文中涉及的第一导电类型为P型，第二导电类型为N型，或者所述第一导电类型为N型，第二导电类型为P型。

本实施例中，主要以所述半导体衬底为P型导电类型，所述第一外延层为N型导电类型的情形为例，对本发明的半导体器件进行说明。

第一外延层101的厚度可以根据实际器件需求进行合理设定，例如所述第一外延层的厚度范围为20埃至1000埃。

其中，第一外延层101的材料可以包括任意适合的半导体材料，例如Ge、Si或者其它适合的化合物半导体材料等。本实施例中，所述第一外延层的材料包括Si。

在一个示例中，第一外延层101为掺杂杂质重掺杂的外延层。根据外延层的导电类型选择适合的掺杂杂质，例如，所述第一外延层101为N型掺杂的外延层101，尤其是N型重掺杂的外延层101时，其掺杂到外延层的掺杂杂质可以为任意适合的N型掺杂杂质，例如P、As或他们的组合，同理，在所述第一外延层101为P型掺杂的外延层，尤其是P型掺杂的外延层101时，其掺杂到外延层的掺杂杂质可以为任意适合的P型掺杂杂质，例如硼。本实施例中，所述第一外延层101为重掺杂的P型外延层。

进一步地，本发明的半导体器件还包括间隔设置在所述第一外延层101表面上的第一凸起结构1021和第二凸起结构1022。

在一个示例中，还包括第三凸起结构1023，所述第三凸起结构设置在所述第一外延层上，并与所述第一凸起结构和所述第二凸起结构间隔设置。

其中，所述第一凸起结构1021、所述第二凸起结构1022和所述第三凸起结构1023位于所述半导体衬底的不同的晶体管区，例如，所述第一凸起结构形成在SRAM存储单元的上拉晶体管区，所述第一凸起结构用作上拉晶体管的沟道，所述第二凸起结构形成在SRAM存储单元的下拉晶体管区，所述第二凸起结构用作下拉晶体管的沟道，所述第三凸起结构形成在SRAM存储单元的传输门晶体管区，用作传输门晶体管的沟道，则在所述下拉晶体管和所述传输门晶体管均为N型TFET时，所述第一凸起结构和所述第三凸起结构的具有相同的导电类型，例如均为P型、N型或者本征等，所述下拉晶体管为P型TFET时，所述第二凸起结构具有与所述第一凸起结构相反的导电类型。

在一个示例中，所述第一凸起结构1021、所述第二凸起结构1022和所述第三凸起结构1023的均为轻掺杂的。

本实施例中，所述第一凸起结构1021和所述第三凸起结构1023为N型，例如N型轻掺杂，所述第二凸起结构1022为P型，例如P型轻掺杂。

所述第一凸起结构1021、所述第二凸起结构1022和所述第三凸起结构1023的材料选自Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或其他III-V族的二元或三元化合物。本实施例中，所述第一凸起结构1021、所述第二凸起结构1022和所述第三凸起结构1023的材料包括Si。

较佳地，所述第一凸起结构1021、所述第二凸起结构1022和所述第三凸起结构1023均为垂直于所述第一外延层101表面的柱状结构。

其中，柱状结构可以为类似圆柱形结构，或者，也可以为其他任意的形状例如横截面形状为椭圆形、矩形，以及任意的多边形的柱状结构，该横截面是用与所述第一外延层表面平行的面去截凸起结构所获得截面。

在一个示例中，所述第一凸起结构1021、所述第二凸起结构1022和所述第三凸起结构1023的数量可以根据实际器件结构的需要进行合理选择，例如，所述第二凸起结构1022的数目为至少1个，若设置2个及以上所述第二凸起结构1022时，相邻的所述第二凸起结构1022间隔设置。

进一步地，本发明的半导体器件还包括第一栅极结构103a，形成在所述第一外延层101的表面上并包围所述第一凸起结构1021和所述第二凸起结构1022，本实施例中，所述第一栅极结构103a横跨上拉晶体管区和下拉晶体管区，并覆盖部分所述第一外延层101的表面，所述上拉晶体管和所述下拉晶体管共用所述第一栅极结构103a。

在一个示例中，本发明的半导体器件还包括第二栅极结构103b，第二栅极结构103b形成在所述第一外延层101的表面上并包围所述第三凸起结构1023位于底部的侧面，其中，所述第二栅极结构103b和所述第一栅极结构103a间隔设置，所述第二栅极结构103b在传输门晶体管区内延伸，所述第二栅极结构103b和所述第一栅极结构103a间隔平行设置。

在一个示例中，被所述第一栅极结构103a包围的所述第一凸起结构1021的部分具有所述第一导电类型，被所述第一栅极结构103b包围的所述第二凸起结构1022的部分具有所述第二导电类型，例如，第一导电类型为P型，第二导电类型为N型。

示例性地，所述第一栅极结构103a包括形成在所述第一凸起结构1021和所述第二凸起结构1022侧面以及所述第一外延层101表面的界面层1031，以及形成在所述第一凸起结构和所述第二凸起结构外侧的所述界面层1031表面上的栅极材料层1032，并且所述第一栅极结构103a的顶面低于所述第一凸起结构1021和所述第二凸起结构1022的顶面。值得一提的是，所述第一凸起结构和所述第二凸起结构外侧的界面层1031是指除了位于所述第一凸起结构和所述第二凸起结构侧面上的界面层之外的其他位于所述第一外延层101表面上的界面层。

示例性地，所述第二栅极结构103b包括形成在所述第三凸起结构侧边以及所述第一外延层101表面的界面层1031，以及形成在所述第三凸起结构外侧的所述界面层1031表面上的栅极材料层1032，并且所述第二栅极结构103b的顶面低于所述第三凸起结构1023的顶面。

其中，所述第一栅极结构103a和所述第二栅极结构103b的俯视形状可以为长条形。

其中，所述界面层(IL)1031可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。

所述栅极材料层1032可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极材料层1032也可以包括掺杂的多晶硅、未掺杂的多晶硅或多晶硅-锗合金材料(即，具有从每立方厘米大约1e18到大约1e22个掺杂原子的掺杂浓度)。本实施例中，栅极材料层1032包括具有厚度从大约50到大约2000埃的多晶硅材料。

进一步地，本发明的半导体器件还包括分别设置在所述第一凸起结构1021、所述第二凸起结构1022和所述第三凸起结构1023的顶面上的第二外延层107，并且相邻第二外延层107之间彼此隔离，所述第二外延层具有第二导电类型。

示例性地，所述第一栅极结构103a和所述第二外延层107彼此之间相互隔离。

可选地，所述第二外延层107的材料选自Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或其他III-V族的二元或三元化合物。本实施例中，所述第二外延层107的材料包括Si。

其中，所述第二外延层107具有第二导电类型，也即与所述第一外延层101相反的导电类型，本实施例中，所述第一外延层101为P型，则所述第二外延层107为N型，例如第二外延层107为重掺杂的N型外延层。

在一个示例中，在所述第一外延层101为P型外延层时，位于所述第一凸起结构1021下方的第一外延层101作为上拉晶体管的漏极，位于所述第二凸起结构1022下方的第一外延层101作为下拉晶体管的源极，位于所述第三凸起结构1023下方的第一外延层101作为传输门晶体管的源极，因此，第一外延层101的设置可直接实现上拉晶体管的漏极、下拉晶体管的源极和传输门晶体管的源极的电连接，同时，所述第二外延层107为N型，则位于所述第一凸起结构1021顶面上的第二外延层107作为上拉晶体管的源极，位于所述第二凸起结构1022顶面上的第二外延层107作为下拉晶体管的漏极，位于所述第三凸起结构1023顶面上的所述第二外延层107作为传输门晶体管的漏极。

在另一个示例中，在所述第一外延层101为N型外延层时，位于所述第一凸起结构1021下方的第一外延层101作为上拉晶体管的源极，位于所述第二凸起结构1022下方的第一外延层101作为下拉晶体管的漏极，位于所述第三凸起结构1023下方的第一外延层101作为传输门晶体管的漏极，因此，通过设置第一外延层101，即可实现上拉晶体管的源极、下拉晶体管的漏极和传输门晶体管的漏极的电连接，同时，所述第二外延层107为P型，则位于所述第一凸起结构1021顶面上的第二外延层107作为上拉晶体管的漏极，位于所述第二凸起结构1022顶面上的第二外延层107作为下拉晶体管的源极，位于所述第三凸起结构1023顶面上的所述第二外延层107作为传输门晶体管的源极。

在一个示例中，所述第二外延层107的宽度大于所述第一凸起结构1021、第二凸起结构1022和第三凸起结构1023的宽度，其中，第一凸起结构1021、第二凸起结构1022和第三凸起结构1023为圆柱形时，第一凸起结构1021、第二凸起结构1022和第三凸起结构1023的宽度是指圆柱形底面的直径。

在一个示例中，在所述第二外延层107与所述第一栅极结构103a之间以及所述第二外延层107和所述第二栅极结构103b之间还设置有隔离层104，并且所述隔离层104覆盖所述第一栅极结构103a和所述第二栅极结构103b的表面。

所述隔离层104的材料非限制性实例包括氧化物、氮化物和氮氧化物，尤其是，硅的氧化物、氮化物和氮氧化物。

在一个示例中，还包括设置在所述半导体衬底上以所述第一栅极结构上的层间介电层，所述第二外延层107嵌入在层间介电层中，并且相邻第二外延层107之间由所述层间介电层隔离。进一步地，所述层间介电层覆盖所述第一栅极结构103a、第二栅极结构103b以及露出的半导体衬底100的表面。

示例性地，所述层间介电层包括第一层间介电层105和第二层间介电层108，其中，所述第一层间介电层105覆盖所述第一栅极结构103a、第二栅极结构103b以及露出的半导体衬底100的表面，其中，在所述第一层间介电层105中设置有第一凹槽、第二凹槽和第三凹槽，其中，所述第一凹槽露出所述第一凸起结构的顶面，所述第二凹槽露出所述第三凸起结构的顶面，所述第二外延层分别形成在所述第一凹槽、所述第二凹槽和所述第三凹槽的底部，所述第二层间介电层108覆盖所述第二外延层107，并填充满所述第一凹槽、所述第二凹槽和所述第三凹槽，第二层间介电层108还可进一步的覆盖所述第一层间介电层105的表面。

第一层间介电层105和第二层间介电层108可以使用例如SiO₂、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。第一层间介电层105和第二层间介电层108还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。

在一个示例中，在所述层间介电层中还形成有间隔设置的第一接触1091、第二接触1092和第三接触1093，其中，所述第一接触1091电连接所述第一凸起结构1021上的所述第二外延层107，所述第二接触1092电连接所述第二凸起结构1022上的所述第二外延层107，第三接触1093电连接设置在所述第三凸起结构1023上的所述第二外延层107。

其中，每个接触(例如第一接触1091、第二接触1092和第三接触1093)均包括形成在接触开口的底部和侧壁上的扩散阻挡层，例如氮化钛等，以及填充所述接触孔开口的金属层，例如W、Cu等。

至此完成了对本发明的半导体器件的主要结构的描述的，对于完整的器件还包括其他的元件，在此不做一一赘述。

综上所述，本发明的半导体器件包括SRAM存储单元，所述SRAM存储单元包括上拉晶体管、下拉晶体管和传输门晶体管，该些晶体管均为垂直(vertical)TFET，例如，上拉晶体管为P型垂直TFET，该P型垂直TFET包括第一凸起结构、第一凸起结构下方的P型第一外延层(作为漏极)、第一凸起结构顶面上的N型第二外延层(作为源极)和第一栅极结构，下拉晶体管为N型垂直TFET，该N型垂直TFET包括第二凸起结构、第二凸起结构下方的P型第一外延层(作为源极)、第二凸起结构顶面上的N型第二外延层(作为漏极)和第一栅极结构，传输门晶体管为N型垂直TFET，该N型垂直TFET包括第三凸起结构、第三凸起结构下方的P型第一外延层(作为源极)、第三凸起结构顶面上的N型第二外延层(作为漏极)和第二栅极结构，因此，本发明的半导体器件结构能够很容易的实现SRAM存储单元中各个晶体管之间的电连接，而且结构简单，并且由于使用了垂直TFET，可以显著降低器件的漏电流，降低Vdd，提高器件的性能和可靠性。

实施例二

下面，参考图2A至图2I以及图3对本发明的半导体器件的制造方法做详细描述，其中，图2A至图2I示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图，其中沿图1中剖面线(双箭头直线)获得图2I的剖面示意图。

本发明还提供一种前述实施例一中的半导体器件的制造方法，如图3所示，该制造方法主要包括以下步骤：

步骤S1，提供半导体衬底，所述半导体衬底包括上拉晶体管区和下拉晶体管区；

步骤S2，形成第一外延层，以覆盖所述半导体衬底的表面，所述第一外延层具有第一导电类型，其中，位于所述上拉晶体管区的所述第一外延层用作上拉晶体管的源极或者漏极，位于所述下拉晶体管区的所述第一外延层用作下拉晶体管的源极或者漏极；

步骤S3，在所述第一外延层的表面上形成间隔设置的第一凸起结构和第二凸起结构，所述第一凸起结构位于所述上拉晶体管区，所述第二凸起结构位于所述下拉晶体管区；

步骤S4，形成第一栅极结构，以覆盖所述第一外延层露出的部分表面并包围所述第一凸起结构和所述第二凸起结构位于底部的侧面；

步骤S5，在所述第一凸起结构和所述第二凸起结构的顶面上形成第二外延层，并且相邻第二外延层之间彼此隔离，所述第二外延层具有第二导电类型。

本发明的半导体器件的制造方法简单，工艺裕度更大，形成的半导体器件具有低的漏电流和高的性能。

首先，执行步骤一，提供半导体衬底，所述半导体衬底包括上拉晶体管区和下拉晶体管区，形成第一外延层，以覆盖所述半导体衬底的表面，所述第一外延层具有第一导电类型。

具体地，如图2A所示，提供半导体衬底100，形成第一外延层101，以覆盖所述半导体衬底100的表面，所述第一外延层101具有第一导电类型，其中，位于所述上拉晶体管区的所述第一外延层用作上拉晶体管的源极或者漏极，位于所述下拉晶体管区的所述第一外延层用作下拉晶体管的源极或者漏极。

可以使用本领域技术人员熟知的任何适合的选择性外延生长方法形成所述第一外延层101，可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。所述选择性外延生长可以在UHV/CVD反应腔中进行。所述选择性外延生长是在压强为1～100托且温度为500～1000摄氏度的工艺条件下进行的。

其中，所述第一外延层101为掺杂杂质重掺杂的外延层。根据外延层的导电类型选择适合的掺杂杂质，例如，所述第一外延层101为N型掺杂的第一外延层101，尤其是N型重掺杂的第一外延层101时，其掺杂到外延层的掺杂杂质可以为任意适合的N型掺杂杂质，例如P、As或他们的组合，同理，在所述外延层101为P型掺杂的外延层，尤其是P型掺杂的第一外延层101时，其掺杂到外延层的掺杂杂质可以为任意适合的P型掺杂杂质，例如硼。本实施例中，所述第一外延层101为重掺杂的P型外延层。

第一外延层101可以为原位掺杂的外延层，也可以为形成外延层后再通过离子注入等方式向所述外延层中注入掺杂杂质。

接着，执行步骤二，在所述第一外延层的表面上形成间隔设置的第一凸起结构和第二凸起结构。

具体地，如2D所示，在所述第一外延层101的表面上形成间隔设置的第一凸起结构1021、第二凸起结构1022和第三凸起结构1023。

可采用本领域技术人员熟知的任何适合的自下而上(bottom-up)方法或者自上而下(top-down)方法来形成第一凸起结构1021、第二凸起结构1022和第三凸起结构1023，其中，自下而上生长方法通常指外延生长的方法，而自上而下通常指蚀刻的方法。

在一个示例中，形成第一凸起结构1021、第二凸起结构1022和第三凸起结构1023的方法包括以下步骤：

首先，如图2B所示，在所述第一外延层101的表面形成第三外延层102。

第三外延层102的材料选自Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或其他III-V族的二元或三元化合物。本实施例中，第三外延层102的材料包括Si。

进一步地，所述第三外延层102为未掺杂的外延层。

形成所述第三外延层102的方法可以是本领域技术人员熟知的任何适合的选择性外延生长的方法，例如低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。

由于第三外延层102用于形成第一凸起结构1021、第二凸起结构1022和第三凸起结构1023，因此第三外延层102的厚度取决于预定形成的该些凸起结构的高度，较佳地，可以使第三外延层102的厚度大于或等于该些凸起结构的最终高度。

接着，如图2C所示，在所述第三外延层102中形成具有所述第一导电类型的第一阱区，在所述第一阱区外侧的所述第三外延层102中形成具有所述第二导电类型的第二阱区。

示例性地，在SRAM存储单元的下拉晶体管区和传输门晶体管区的第三外延层中形成N型阱区(NW)，该N型阱区可以为轻掺杂的，其掺杂浓度可以低于第一外延层101的掺杂浓度，在SRAM存储单元的上拉晶体管区的第三外延层中形成P型阱区(PW)，该P型阱区可以为轻掺杂的，其掺杂浓度第一低于所述第一外延层101的掺杂浓度。

其中，第一阱区和所述第二阱区的掺杂深度等于第三外延层102的厚度。

可以使用本领域技术人员熟知的任何适合的方法形成所述第一阱区和所述第二阱区，较佳地，通过离子注入的方法形成所述第一阱区和所述第二阱区。

示例性地，预定在SRAM存储单元的下拉晶体管区和传输门晶体管区的第三外延层中形成N型阱区(NW)，则可通过离子注入N型掺杂离子，例如磷或砷等而形成N型阱区，预定在SRAM存储单元的上拉晶体管区的第三外延层中形成P型阱区(PW)，则可通过离子注入P型掺杂离子，例如硼等而形成P型阱区。

接着，如图2D所示，对所述第一阱区的所述第三外延层和所述第二阱区的所述第三外延层进行构图和蚀刻，以形成所述第一凸起结构1021和所述第二凸起结构1022。

示例性地，在传输门晶体管区内的所述第三外延层中形成有与所述第二阱区导电类型相同的阱区，或者，也亦可以使所述第二阱区同样形成在所述传输门晶体管内的所述第三外延层中。

在一个示例中，在第三外延层上形成图案化的光刻胶层(未示出)，该图案化的光刻胶层定义预定形成的第一凸起结构、第二凸起结构和第三凸起结构的形状和尺寸，再以所述光刻胶层掩膜，蚀刻所述第三外延层，停止于所述第一外延层101的表面，以形成第一凸起结构1021、第二凸起结构1022和第三凸起结构1023，再将所述光刻胶层使用例如灰化的方法去除。

可以使用干法蚀刻或者湿法蚀刻的方法对所述第三外延层进行蚀刻，在此不做具体限制。

接着，执行步骤三，形成第一栅极结构，以覆盖所述第一外延层露出的部分表面并包围所述第一凸起结构和所述第二凸起结构位于底部的侧面。

具体地，如图2E所示，形成第一栅极结构103a，以覆盖所述第一外延层101露出的部分表面并包围所述第一凸起结构1021和所述第二凸起结构1022。

在一个示例中，在形成所述第一栅极结构103a的同时，形成第二栅极结构103b，所述第二栅极结构103b覆盖所述第一外延层101露出的部分表面并包围所述第三凸起结构1023位于底部的侧面，进一步地，所述第一栅极结构103a和所述第二栅极结构103b间隔平行设置，所述第二栅极结构103b在传输门晶体管区内延伸，如图1所示。

本实施例中，所述第一栅极结构103a横跨上拉晶体管区和下拉晶体管区，并覆盖部分所述第一外延层101的表面，所述上拉晶体管和所述下拉晶体管共用所述第一栅极结构103a。

其中，如图1所示，所述第一栅极结构103a和所述第二栅极结构103b的俯视形状可以为长条形。

在一个示例中，形成所述第一栅极结构和所述第二栅极结构的方法包括以下步骤：

首先，如图2E所示，在所述第一凸起结构1021、所述第二凸起结构1022和第三凸起结构1023露出的表面以及所述第一外延层101露出的表面形成界面层1031。

可以采用热氧化、化学氧化、化学气相沉积(CVD)、原子层沉积(ALD)或者物理气相沉积(PVD)等适合的工艺形成界面层。

界面层1031的厚度可根据实际工艺需要进行合理设定，例如，界面层1031的厚度范围可以为5埃至10埃。

接着，继续如图2E所示，形成栅极材料层1032，以覆盖所述半导体衬底，所述栅极材料层1032形成在所述第一凸起结构1021、所述第二凸起结构1022、第三凸起结构1023外侧的所述界面层1031表面上，并使所述栅极材料层1032的顶面与所述第一凸起结构和所述第二凸起结构的顶面齐平，还可进一步地使所述栅极材料层1032的顶面与所述第一凸起结构、所述第二凸起结构和所述第三凸起结构的顶面上的界面层齐平。

例如，沉积栅极材料层1032以覆盖整个半导体衬底，再对栅极材料层1032进行例如化学机械研磨的平坦化步骤，停止于所述第一凸起结构、所述第二凸起结构和所述第三凸起结构的顶面上的界面层表面。

其中，所述栅极材料层1032可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极材料层1032也可以包括掺杂的多晶硅、未掺杂的多晶硅或多晶硅-锗合金材料(即，具有从每立方厘米大约1e18到大约1e22个掺杂原子的掺杂浓度)。

所述栅极材料层1032的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。

接着，如图2F所示，回蚀刻去除部分厚度的所述栅极材料层1032。

可以使用本领域技术人员熟知的任何适合的回蚀刻方法去除部分厚度的所述栅极材料层，例如干法蚀刻或者湿法蚀刻的方法。

干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。

本实施例中，减薄后的栅极材料层1032包括具有厚度从大约50到大约2000埃的多晶硅材料。

然后图案化所述界面层1031和栅极材料层1032，以形成所述第一栅极结构103a和第二栅极结构103b。具体地，在所述栅极材料层1032上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述栅极材料层1032，最后去除光刻胶层。

之后，在一个示例中，如图2F，还可选择性地，在所述第一栅极结构103a和所述第二栅极结构103b的表面以及从所述第一栅极结构103a中露出的所述第一凸起结构1021和所述第二凸起结构1022的表面和从所述第二栅极结构103b中露出的所述第三凸起结构1023的表面形成隔离层104。

其中，所述隔离层104的材料非限制性实例包括氧化物、氮化物和氮氧化物，尤其是，硅的氧化物、氮化物和氮氧化物。

可以使用例如化学气相沉积、物理气相沉积等方法形成所述隔离层104，其中所述隔离层104的厚度范围可以为5埃至50埃，该数值范围仅作为示例，并不构成对本发明的限制。

接着，执行步骤四，在所述第一凸起结构和所述第二凸起结构的顶面上形成第二外延层，并且相邻第二外延层之间彼此隔离，所述第二外延层具有第二导电类型。

具体地，如图2H所示，在所述第一凸起结构1021、所述第二凸起结构1022和所述第三凸起结构1023的顶面上形成第二外延层107，并且相邻第二外延层107之间彼此隔离，所述第二外延层具有第二导电类型。

在一个示例中，形成所述第二外延层的方法包括以下步骤：

首先，如图2G所示，形成第一层间介电层105，以覆盖所述第一栅极结构103a、第二栅极结构103b、所述第一凸起结构1021、所述第二凸起结构1022、所述第三凸起结构1023以及所述半导体衬底100的表面，其中，所述第一层间介电层105的顶面高于所述第一凸起结构1021、所述第二凸起结构1022和所述第三凸起结构1023的顶面。

示例性地，在形成有隔离层104时，所述第一层间介电层105形成在所述隔离层104表面上。

可以使用例如化学气相沉积、物理气相沉积等方法形成所述第一层间介电层105。

可选地，在沉积第一层间介电层之后，还可对第一层间介电层的表面进行平坦化(例如化学机械研磨)。

接着，如图2H所示，在所述第一层间介电层105中形成第一凹槽1061、第二凹槽1062和第一凹槽1063，其中，所述第一凹槽1061露出所述第一凸起结构1021的顶面，所述第二凹槽1062露出所述第二凸起结构的顶面，所述第三凹槽露1063出所述第三凸起结构1023的顶面。

进一步地，在形成所述第一凹槽、第二凹槽和所述第三凹槽时，还包括对所述第一凸起结构1021、所述第二凸起结构1022和所述第三凸起结构1023进行回蚀刻的步骤，该回蚀刻可以停止于所述隔离层104的表面，也可以通过该回蚀刻仅使第一凸起结构1021、所述第二凸起结构1022和所述第三凸起结构1023的高度降低。

示例性地，可以使第一凹槽的宽度大于第一凸起结构1021的宽度，使第二凹槽的宽度大于第二凸起结构1022的宽度，使第三凹槽的宽度大于第三凸起结构1023的宽度。

形成上述凹槽的方法可以使本领域常用的光刻构图和刻蚀方法，在此不做具体限制。

继续如图2H所示，在所述第一凹槽1061中露出的所述第一凸起结构1021的顶面上以及所述第二凹槽1062中露出的所述第二凸起结构1022的顶面上形成所述第二外延层107，在所述第三凹槽1063中露出的所述第三凸起结构1023的顶面上形成所述第二外延层107。

可以使用本领域技术人员熟知的任何适合的选择性外延生长方法形成所述第二外延层107，可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。所述选择性外延生长可以在UHV/CVD反应腔中进行。所述选择性外延生长是在压强为1～100托且温度为500～1000摄氏度的工艺条件下进行的。

其中，所述第二外延层107为掺杂杂质重掺杂的外延层。根据外延层的导电类型选择适合的掺杂杂质，例如，所述第二外延层107为N型掺杂的外延层，尤其是N型重掺杂的外延层时，其掺杂到外延层的掺杂杂质可以为任意适合的N型掺杂杂质，例如P、As或他们的组合，同理，在所述第二外延层107为P型掺杂的外延层，尤其是P型掺杂的外延层时，其掺杂到外延层的掺杂杂质可以为任意适合的P型掺杂杂质，例如硼。

本实施例中，第二外延层107为N型杂质重掺的外延层，例如磷掺杂的硅外延层。

第二外延层107可以为原位掺杂的外延层，也可以为形成外延层后再通过离子注入等方式向所述外延层中注入掺杂杂质。

其中，所述第二外延层的宽度大于所述第一凸起结构1021、所述第二凸起结构1022和第三凸起结构1023各自的宽度。

示例性地，所述第二外延层107分别形成在所述第一凹槽1061、所述第二凹槽1062和所述第三凹槽1063的底部

在一个示例中，在形成所述第二外延层107之后，还包括以下步骤：

首先，如图2I所示，沉积第二层间介电层108，以覆盖所述第一层间介电层105的表面以及所述第二外延层107。

其中，所述第二层间介电层108覆盖所述第二外延层107，并填充满所述第一凹槽、所述第二凹槽和所述第三凹槽，第二层间介电层108还可进一步的覆盖所述第一层间介电层105的表面。

接着，继续如图2I所示，形成与所述第一凸起结构1021上的所述第二外延层107电连接的第一接触1091，形成与所述第二凸起结构1022上的所述第二外延层107电连接的第二接触1092，以及形成于所述第三凸起结构1023上的所述第二外延层107电连接的第三接触1093，其中，所述第一接触1091、所述第二接触1092和所述第三接触1092均贯穿所述第二层间介电层108。

形成所述第一接触1091、所述第二接触1092和所述第三接触1092的方法可以使用本领域常用的方法，例如，先在预定区域蚀刻形成接触开口，再在接触开口的底部和侧壁上形成扩散阻挡层，再使用导电材料例如金属层填充接触开口，以形成各个接触。

其中，扩散阻挡层可以包括例如氮化钛的材料，金属层的材料例如包括W、Cu等。

至此，完成了对本发明的半导体器件的制造方法的关键步骤的解释和说明，对于完整的器件制备还需其他的步骤，在此不做一一赘述。

综上所述，本发明的半导体器件的制造方法简单，工艺裕度更大，形成的半导体器件具有低的漏电流和高的性能。

同样本发明的制造方法形成的半导体器件具有前述实施例一中半导体器件的各个优点。

实施例三

本发明还提供了一种电子装置，包括实施例一所述的半导体器件，所述半导体器件根据实施例二所述方法制备得到。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

其中，图4示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。

其中所述移动电话手机包括实施例一所述的半导体器件，所述半导体器件包括：

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件，其特征在于，包括：

2.如权利要求1所述的半导体器件，其特征在于，被所述第一栅极结构包围的所述第一凸起结构的部分具有所述第一导电类型，被所述第一栅极结构包围的所述第二凸起结构的部分具有所述第二导电类型。

3.如权利要求1所述的半导体器件，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。

4.如权利要求1所述的半导体器件，其特征在于，所述第一栅极结构包括形成在所述第一凸起结构和所述第二凸起结构侧面以及所述第一外延层表面的界面层，以及形成在所述第一凸起结构和所述第二凸起结构外侧的所述界面层表面上的栅极材料层。

5.如权利要求1所述的半导体器件，其特征在于，在所述第二外延层与所述第一栅极结构之间还设置有隔离层，并且所述隔离层覆盖所述第一栅极结构的表面。

6.如权利要求1所述的半导体器件，其特征在于，还包括设置在所述半导体衬底上以及所述第一栅极结构上的层间介电层，所述第二外延层嵌入在所述层间介电层中，并且相邻第二外延层之间由所述层间介电层隔离。

7.如权利要求6所述的半导体器件，其特征在于，在所述层间介电层中还形成有间隔设置的第一接触和第二接触，其中，所述第一接触电连接所述第一凸起结构上的所述第二外延层，所述第二接触电连接所述第二凸起结构上的所述第二外延层。

8.如权利要求1所述的半导体器件，其特征在于，还包括：

9.如权利要求1所述的半导体器件，其特征在于，所述半导体衬底具有所述第一导电类型。

10.如权利要求8所述的半导体器件，其特征在于，所述第一凸起结构、所述第二凸起结构和所述第三凸起结构均为垂直于所述第一外延层表面的柱状结构。

11.一种半导体器件的制造方法，其特征在于，包括：

12.如权利要求11所述的制造方法，其特征在于，形成所述第一凸起结构和所述第二凸起结构的方法包括以下步骤：

在所述第一外延层的表面形成第三外延层；

13.如权利要求12所述的制造方法，其特征在于，形成所述第一栅极结构的方法包括以下步骤：

回蚀刻去除部分厚度的所述栅极材料层。

14.如权利要求11所述的制造方法，其特征在于，形成所述第二外延层的方法包括以下步骤：

15.如权利要求14所述的制造方法，其特征在于，在形成所述第一层间介电层之前，还包括以下步骤：

16.如权利要求15所述的制造方法，其特征在于，在形成所述第一凹槽和所述第二凹槽时，还包括以下步骤：

17.如权利要求11或14所述的制造方法，其特征在于，所述第二外延层的宽度大于所述第一凸起结构和所述第二凸起结构的宽度。

18.如权利要求14所述的制造方法，其特征在于，在形成所述第二外延层之后，还包括以下步骤：

19.如权利要求11所述的制造方法，其特征在于，还包括以下步骤：

20.一种电子装置，其特征在于，所述电子装置包括如权利要求1至10之一所述的半导体器件。