CN103208496A - Sram单元和阵列 - Google Patents

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Abstract

公开了静态随机存取存储器（SRAM）单元和SRAM单元阵列。在一个实施例中，SRAM单元包括上拉晶体管。上拉晶体管包括鳍式场效应晶体管（FinFET），其具有半导体材料的鳍。有源区域设置在鳍内。接触件设置在上拉晶体管的有源区域的上方。接触件是在第一方向上设置的槽式接触件。在第二方向上设置上拉晶体管的有源区域。第二方向不与第一方向垂直。

Description

SRAM单元和阵列
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及SRAM单元和阵列。
背景技术
作为实例，半导体器件被用于各种电子应用，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底的上方顺序沉积绝缘层或介电层、导电层和半导体材料层以及使用光刻对各种材料层进行图案化以在其上形成电路部件和元件来制造半导体器件。
存储器件是用于存储数字信息的半导体器件。一种类型的存储器件是静态随机存取存储器（SRAM）器件，其是不要求如动态随机存取存储器（DRAM）器件的周期性刷新来存储信息的存储器件。SRAM器件使用双稳态锁存电路来存储数据位。一些最近的SRAM器件的设计将鳍式场效应晶体管（FinFET）作为SRAM单元的晶体管器件。FinFET是具有在集成电路的半导体表面外垂直凸起的鳍式半导体沟道的晶体管结构。
半导体工业持续通过不断减小最小部件尺寸来提高各种电子部件的集成密度，这允许更多的部件集成到给定面积中。在许多应用中期望减小SRAM单元的大小，以提高器件性能、减小功率要求和允许更多的SRAM单元位于集成电路管芯上的给定量的表面积内。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种静态随机存取存储器（SRAM）单元，包括：上拉晶体管，所述上拉晶体管包括鳍型场效应晶体管（FinFET），所述上拉晶体管包括半导体材料的鳍、设置在所述鳍内的有源区域；以及接触件，设置在所述上拉晶体管的所述有源区域的上方，其中，所述接触件包括在第一方向上设置的槽式接触件，所述上拉晶体管的所述有源区域设置在第二方向上，其中，所述第二方向不与所述第一方向垂直。
在该SRAM单元中，所述第二方向被定位为相对于所述第一方向具有大约35至50度的夹角。
在该SRAM单元中，所述上拉晶体管包括p沟道金属氧化物半导体（PMOS）器件，其中，所述上拉晶体管包括第一上拉晶体管，所述接触件包括第一接触件，所述SRAM单元还包括：第二上拉晶体管，包括FinFET；以及第二接触件，设置在所述第二上拉晶体管的有源区域的上方，其中，所述第二接触件包括在所述第一方向上设置的槽式接触件，其中，在第三方向上设置所述第二上拉晶体管的有源区域，其中，所述第三方向不与所述第一方向垂直。
在该SRAM单元中，所述第一上拉晶体管的鳍包括第一鳍，所述第二上拉晶体管的鳍包括第二鳍，所述第一鳍和所述第二鳍在有源区域中包括弯曲形状，所述SRAM单元还包括：第一下拉晶体管，连接至所述第一上拉晶体管；第二下拉晶体管，连接至所述第二上拉晶体管；第一传输门晶体管，连接至所述第一下拉晶体管；以及第二传输门晶体管，连接至所述第二下拉晶体管，其中，所述第一传输门晶体管的有源区域和所述第一下拉晶体管的有源区域包括半导体材料的第三鳍，所述第二传输门晶体管的有源区域和所述第二下拉晶体管的有源区域包括半导体材料的第四鳍，以及其中，所述第三鳍和所述第四鳍基本上平直并且分别设置在所述第一鳍和所述第二鳍的任一侧。
根据本发明的另一方面，提供了一种静态随机存取存储器（SRAM）单元，包括：第一反相器，包括第一n型器件和第一p型器件，所述第一n型器件和所述第一p型器件包括鳍型金属氧化物半导体场效应晶体管（MOSFET），所述第一p型器件在有源区域中包括弯曲状布局；第一栅电极，设置在所述第一p型器件的有源区域的上方；第二反相器，包括第二n型器件和第二p型器件，所述第二n型器件和所述第二p型器件包括鳍型MOSFET，所述第二p型器件在有源区域中包括弯曲状布局；以及第二栅电极，设置在所述第二p型器件的有源区域的上方，其中，所述第一反相器的输出端连接至所述第二反相器的输入端，以及所述第二反相器的输出端连接至所述第一反相器的输入端。
在该SRAM单元中，所述第一n型器件包括具有漏极的至少一个鳍型MOSFET，所述第二n型器件包括具有漏极的至少一个鳍型MOSFET，其中，所述第一p型器件和所述第二p型器件都包括漏极，所述SRAM单元还包括：第一加长接触件，将所述第一n型器件的漏极和所述第一p型器件的漏极连接在一起；以及第二加长接触件，将所述第二n型器件的漏极和所述第二p型器件的漏极连接在一起。
在该SRAM单元中，所述第一加长接触件将所述第一n型器件的漏极节点和所述第一p型器件的漏极节点连接在一起，其中，所述第一p型器件的源极电连接至Vdd节点，所述第一n型器件的源极电连接至Vss节点，以及其中，所述Vdd节点与所述Vss节点之间的第一距离比所述第一n型器件的漏极节点与所述第一p型器件的漏极节点之间的第二距离大至少约20%。
该SRAM单元还包括：第一传输门晶体管，连接至所述第一反相器；第二传输门晶体管，连接至所述第二反相器；位线和字线，连接至所述第一传输门晶体管；位线条和字线，连接至所述第二传输门晶体管；Vss线，连接至所述第一n型器件和所述第二n型器件；以及Vdd线，连接至所述第一p型器件和所述第二p型器件。
在该SRAM单元中，所述第一p型器件或所述第二p型器件包括上拉晶体管，所述上拉晶体管包括具有第一宽度的源极区域或漏极区域以及具有第二宽度的沟道区域，其中，所述第二宽度比所述第一宽度窄至少约10%。
在该SRAM单元中，所述SRAM单元包括具有x间距和y间距的位单元，其中，所述第一p型器件包括第一上拉晶体管，所述第一上拉晶体管包括设置在第一鳍内的鳍型有源区域上方的第一栅电极，所述第一n型器件包括第一下拉晶体管，所述第一下拉晶体管包括设置在第二鳍内的鳍型有源区域上方的所述第一栅电极，其中，所述SRAM单元还包括第一传输门晶体管，所述第一传输门晶体管包括设置在所述第二鳍内的鳍型有源区域上方的第二栅电极，其中，所述第二p型器件包括第二上拉晶体管，所述第二上拉晶体管包括设置在第三鳍内的鳍型有源区域上方的第三栅电极，所述第二n型器件包括第二下拉晶体管，所述第二下拉晶体管包括设置在第四鳍内的鳍型有源区域上方的所述第三栅电极，其中，所述SRAM单元还包括第二传输门晶体管，所述第二传输门晶体管包括设置在所述第四鳍内的鳍型有源区域上方的第四栅电极，其中，所述第一栅电极、所述第二栅电极、所述第三栅电极和所述第四栅电极的布线方向包括第一方向，以及设置在所述第一栅电极下方的第一鳍内的鳍型有源区域的布线方向包括第二方向，所述第二方向不同于所述第一方向，所述第二方向不与所述第一方向垂直。
在该SRAM单元中，每个位单元还包括：位线、位线条、字线、CVdd线和CVss线，其中，所述位线和所述位线条的布线方向包括第三方向，所述字线的布线方向包括第四方向，其中，所述第四方向基本上与所述第一方向平行，所述第三方向基本上与所述第一方向垂直，并且所述第二方向与所述第一方向的交叉角包括大约35至80度范围内的角度。
根据本发明的又一方面，提供了一种静态随机存取存储器（SRAM）单元阵列，具有以多行和多列配置的多个SRAM单元，所述SRAM单元阵列包括：Vdd线和Vss线，用于向所述多个SRAM单元提供电能；多条位线和多个位线条，用于访问所述多列中的列；以及多条字线，用于访问所述多行中的行，其中，所述SRAM单元阵列中的每个SRAM单元都包括：第一反相器，包括具有有源区域的第一p型器件，所述第一p型器件包括弯曲状鳍，第二反相器，与所述第一反相器交叉连接，所述第二反相器包括具有有源区域的第二p型器件，所述第二p型器件包括弯曲状鳍，第一传输门晶体管，连接至所述第一反相器，和第二传输门晶体管，连接至所述第二反相器。
在该SRAM单元阵列中，所述第一反相器的栅电极、所述第二反相器的栅电极、所述第一传输门晶体管的栅电极和所述第二传输门晶体管的栅电极被设置为与所述多条字线的布线方向平行。
在该SRAM单元阵列中，所述第一反相器或所述第二反相器的晶体管、所述第一传输门晶体管或所述第二传输门晶体管包括：含Si外延层，设置在源极区域和漏极区域的上方；以及硅化物层，完全或部分地形成在所述含Si外延层的上方。
在该SRAM单元阵列中，所述第一反相器的晶体管、所述第二反相器的晶体管、所述第一传输门晶体管或所述第二传输门晶体管的源极区域和漏极区域包括含碳（C）外延层、含磷（P）外延层、SiP外延层、SiC外延层或它们的组合，或者其中，所述第一反相器或所述第二反相器的晶体管的源极区域和漏极区域包括含Ge外延层、SiGe外延层或它们的组合。
在该SRAM单元阵列中，所述第一反相器的晶体管和所述第二反相器的晶体管包括单个鳍或多个鳍。
在该SRAM单元阵列中，所述多条字线设置在第一金属层中，所述SRAM单元阵列还包括设置在所述第一金属层上方的介电材料，以及其中，所述多条位线、所述多个位线条、用于所述Vdd线的接触件和用于所述Vss线的接触件被设置在第二金属层中，所述第二金属层设置在所述介电材料的上方。
在该SRAM单元阵列中，所述多个SRAM单元的每一个都包括位单元，所述位单元具有x间距和y间距并且还包括第一Vss（CVss）节点、第二CVss节点、第一Vdd（CVdd）节点、第二CVdd节点、第一N数据节点、第一P数据节点、第一N数据节点条、第一P数据节点条、多个单元接触件和多个单元器件，其中，所述多个单元接触件用作通孔与基本上跟随第一布线方向的有源区域之间的连接路径，其中，所述多个单元接触件包括：第一加长接触件，连接至所述第一CVdd节点；第二加长接触件，连接至所述第二CVdd节点；第三加长接触件，连接至所述第一CVss节点；第四加长接触件，连接至所述第二CVss节点；第五加长接触件，连接至所述第一P数据节点和所述第一N数据节点；以及第六加长接触件，连接至第二P数据节点条和第二N数据节点条，其中，所述第一加长接触件和所述第三加长接触件具有在x间距方向上的投影覆盖，所述第二加长接触件和所述第四加长接触件具有在x间距方向上的投影覆盖，所述第三加长接触件和所述第五加长接触件具有在y间距方向上的部分投影覆盖，所述第四加长接触件和所述第六加长接触件具有在y间距方向上的部分投影覆盖，其中，在所述y间距方向上没有用于所述第一加长接触件和所述第五加长接触件的投影覆盖，在所述y间距方向上，没有用于所述第一加长接触件和所述第六加长接触件的投影覆盖；其中，所述第一反相器包括连接至第一下拉器件的第一上拉器件，所述第二反相器包括连接至第二下拉器件的第二上拉器件，其中，所述第一上拉器件包括设置在作为第一鳍的弯曲部分的有源区域上方的第一栅电极，所述第一下拉器件包括设置在作为第二鳍的一部分的有源区域上方的所述第一栅电极，所述第一传输门晶体管包括设置在作为所述第二鳍的一部分的有源区域上方的第二栅电极，其中，所述第二上拉器件包括设置在作为第三鳍的弯曲部分的有源区域上方的第三栅电极，所述第二下拉器件包括设置在作为第四鳍的一部分的有源区域上方的所述第三栅电极，所述第二传输门晶体管包括设置在作为所述第四鳍的一部分的有源区域上方的第四栅电极，其中，所述第一栅电极、所述第二栅电极、所述第三栅电极和所述第四栅电极的布线方向包括第一方向，设置在所述第一栅电极下方的第一有源区域的布线方向包括第二方向，所述第二方向不同于所述第一方向；其中，每个位单元进一步包括位线、位线条、字线、CVdd线和CVss线；其中，所述位线和所述位线条的布线方向包括第三方向，所述字线的布线方向包括第四方向，其中，所述第四方向基本上与所述第一方向平行，所述第三方向基本上与所述第一方向垂直；以及其中，每个位单元进一步包括连接至所述第三栅电极和所述第五加长接触件的第一对接接触件以及连接至所述第一栅电极和所述第六加长接触件的第二对接接触件。
在该SRAM单元阵列中，每个位单元进一步包括位线节点、位线条节点、连接在所述位线节点和上覆位线之间的第七接触件、连接在所述位线条节点和上覆位线条之间的第八接触件，其中，所述第七接触件和所述第八接触件位于第一接触件组层中，其中，每个位单元进一步包括设置在所述第一接触件组层上方的第二接触件组层，以及其中，所述第二接触件组层包括连接至所述第一加长接触件的第九接触件、连接至所述第二加长接触件的第十接触件、连接至所述第三加长接触件的第十一接触件、连接至所述第四加长接触件的第十二接触件、连接至所述第七接触件的第十三接触件和连接至所述第八接触件的第十四接触件。
在该SRAM单元阵列中，第二有源区域和第三有源区域的布局形状包括弯曲线，其中，每条弯曲线都在每个SRAM单元内不连续并且不完全横跨SRAM单元边界来延伸。
附图说明
为了更好地理解本公开内容及其优点，现在将结合附图进行以下描述作为参考，其中：
图1是根据本公开内容实施例的新SRAM单元布局的一部分的俯视图；
图2是SRAM单元布局的另一部分的俯视图；
图3A、图3B、和图3C是图1和图2所示布局的多个部分的截面图；
图4示出了图1的布局的定向；
图5示出了图1的布局的角度和尺寸；
图6是图1和图2所示SRAM单元布局的示意图；
图7是图1和图2的SRAM单元布局的另一示意图；
图8示出了本文所述实施例的各种材料层的覆盖未对准的效应；
图9示出了根据本公开内容的SRAM单元布局的另一实施例的俯视图；以及
图10至图13示出了本文所述新SRAM单元的晶体管的FinFET的鳍的横截面图。
除非另有指定，否则不同附图中的对应符号和标号通常是指对应部件。绘制附图以清楚地示出实施例的相关方面，并且不需要按比例绘制。
具体实施方式
以下详细讨论各个实施例的制造和使用。然而，应该理解，本公开内容提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的特定实施例仅仅是制造和使用本公开内容的具体方式，并不用于限制本公开内容的范围。
本公开内容的实施例涉及SRAM单元和阵列。本文将描述用于SRAM单元和SRAM单元阵列的新布局。
首先，参照图1，示出了根据本公开内容实施例的SRAM单元布局的俯视图。图1中的示图示出了用于包括6个晶体管（6T）SRAM单元的半导体器件100的一部分的前道工序（FEOL）布局102，其中，SRAM单元的两个上拉晶体管PU-1和PU-2的有源区域包括相对于栅电极G1和G2以非垂直角度定位的半导体材料的鳍F1和F2，其中，栅电极G1和G2分别设置在鳍F1和F2的上方。图2是图1所示6T SRAM单元布局的另一俯视图。示出了金属层的后道工序（BEOL）布局110，该后道工序（BEOL）布局110覆盖图1所示的6T SRAM单元的FEOI布局102。
图3A、图3B和图3C是图1和图2所示布局的多个部分的截面图，示出了SRAM单元的一些FEOL器件和BEOL金属层。图3A示出了形成在金属层M1、M2和M3中的接触件和导电片段以及形成在通孔层V0、V1和V2中的导电通孔，这些导电通孔将导电片段（conductive segment）连接至下面的部件。介电材料（未示出）形成在每个通孔层V0、V1和V2中的通孔之间以及每个金属层M1、M2和M3中的接触件和导电片段之间。图3B示出了鳍F2、F3和F4以及上覆的金属层M2的截面。图3C示出了沿着鳍F4和金属层M2中的位线条（BLB）与图3B所示示图垂直的截面。在图6和图7中示出了SRAM单元的示意图130和140。
再次参照图1，接下来将更加详细地描述新SRAM单元的FEOL布局102。示出了用于单个SRAM单元的布局102，在104处示出SRAM单位单元的边界。每个单元都包括四个鳍F1、F2、F3和F4。鳍F1、F2、F3和F4包括半导体材料的鳍，这些半导体鳍远离SRAM单元形成在其上的工件或衬底（参见图3A的工件112）垂直凸起。鳍F1、F2、F3和F4包括FinFET器件的鳍。鳍F1、F2、F3和F4包括栅电极G1、G2、CWL1和CWL2下方的晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2的有源区域。栅电极G1、G2、CWL1和CWL2包括槽式接触件（slot contact），并且在本文也被称为栅极接触件。栅电极CWL1和CWL2还在BEOL中用作字线WL的接触件，因此在本文也被称为字线接触件。鳍F1、F2、F3和F4还在晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2的有源区域的任一侧上形成源极区域和漏极区域。
如图所示，鳍F1和F2在鳍F1和F2的有源区域中的栅电极G1和G2的下方弯曲，而鳍F3和F4在栅电极CWL1和CWL2的下方平直。鳍F1和F2在SRAM单元内不连续，并且不完全横跨SRAM单元边界104延伸。相反，鳍F3和F4完全从SRAM单元边界104的一个边缘到相对边缘延伸。鳍F3和F4沿着整个长度基本平直，并且分别设置在鳍F1和F2的任一侧。
SRAM单元包括两个上拉晶体管PU-1和PU-2、两个下拉晶体管PD-1和PD-2以及两个传输门晶体管PG-1和PG-2。以与晶体管PU-2、PD-2和PG-2互补的布置的方式来形成晶体管PU-1、PD-1和PG-1。第一下拉晶体管PD-1连接至第一上拉晶体管PU-1，以及第二下拉晶体管PD-2连接至第二上拉晶体管PU-2。第一传输门晶体管PG-1连接至第一下拉晶体管PD-1，以及第二传输门晶体管PG-2连接至第二下拉晶体管PD-2。
在图1中还示出了各种部件（诸如接触件CVss-N1，用于Vss节点1的接触件；CVdd-N1，用于Vdd节点1的接触件；CVss-N2，用于Vss节点2的接触件；CVdd-N2，用于Vdd节点2的接触件；BL-N，位线节点接触件；BLB-N，位线条节点接触件；DN，数据节点接触件；SNB，存储节点条接触件；以及对接接触件CBUTT1、CBUTT2、CBUTT3和CBUTT4），这些部件提供晶体管、其他部件和SRAM单元的配线之间的互连。根据一些实施例，接触件CVss-N1、CVdd-N1、CVss-N2、CVdd-N2、BL-N、BLB-N、DN和SNB被延长，并包括槽式接触件。
例如，延长的数据节点DN接触件将第一下拉晶体管PD-1的漏极和第一上拉晶体管PU-1的漏极连接在一起。例如，延长的数据节点DN接触件将第一下拉晶体管PD-1的漏极节点（未示出）和第一上拉晶体管PU-1的漏极节点（也没有示出）连接在一起。类似地，延长的存储节点条（bar）SNB接触件将第二下拉晶体管PD-2的漏极和第二上拉晶体管PU-2的漏极连接在一起。第一上拉晶体管PU-1的源极使用接触件CVdd-N1电连接至Vdd节点，以及第一下拉晶体管PD-1的源极使用接触件CVss-N1电连接至Vss节点。分别使用CVdd-N2和CVss-N2对用于第二上拉晶体管PU-2和第二下拉晶体管PD-2的Vdd和Vss节点进行类似连接。
鳍F1和F2的弯曲形状布局导致包括Vdd节点至Vss节点之间的尺寸d1的第一有源区域距离以及包括上拉晶体管PU-1和下拉晶体管PD-1（还有PU-2和PD-2）的漏极节点之间的尺寸d2的第二有源区域距离。例如，在一些实施例中，尺寸d1可以比尺寸d2大至少约20%。
如图3A中的通孔层V0的截面图所示，通孔V0形成在通孔层中以进行层之间的连接。栅极接触件和字线接触件G1、G2、CWL1和CWL2可以形成在包括接触件118的接触件层C0中。还可以形成其他接触件116以提供与衬底112和其他区域的连接。可以在单一步骤中形成接触件116。可选地，如图3A中的虚线所示，可以在两个步骤中形成接触件116；可以在第一接触件组层中形成接触件116的下部，以及可以在第二接触件组层中（例如，在与形成接触件118相同的层C0中）形成接触件116的上部。可以在工件112中（例如，在器件或存储单元之间）形成可以包括浅沟槽隔离区域或其它绝缘区域的隔离区域114。
图2示出了图3A、图3B和图3C中所示的金属层M1、V1和M2的BEOL布局110的俯视图。通孔V1提供金属层M1和M2之间的连接。字线WL和接合焊盘形成在第一金属层M1中。用于Vdd线（CVdd线）的接触件、用于Vss线（CVss线）的接触件、位线BL和位线条BLB形成在第二金属层M2中。介电材料（未示出）设置在金属层M1和M2之间，并且通孔V1形成在介电材料中。
再次参照图1，根据本公开内容的实施例，上拉晶体管PU-1和PU-2包括鳍型金属氧化物半导体场效应晶体管（MOSFET）。在一些实施例中，下拉晶体管PD-1和PD-2也包括鳍型MOSFET。例如，传输门晶体管PG-1和PG-2也可以包括鳍型MOSFET。在工件112中形成的N阱106的上方形成上拉晶体管PU-1和PU-2并且上拉晶体管PU-1和PU-2包括p型器件。例如，晶体管PU-1和PU-2可以包括p沟道金属氧化物半导体（PMOS）器件。下拉晶体管PD-1和PD-2形成在P阱108的上方并包括n型器件。传输门晶体管PG-1和PG-2也形成在P阱108的上方并包括n型器件。
上拉晶体管PU-1和下拉晶体管PD-1进行连接以形成第一反相器132（参见图6和图7的示意图），并且上拉晶体管PU-2和下拉晶体管PD-2进行连接以形成第二反相器134。反相器132和134进行交叉连接；例如，第一反相器132的输出连接至第二反相器134的输入，以及第二反相器134的输出连接至第一反相器132的输入。
新的SRAM单元布局在每个单元中利用平直的鳍F3和F4以及弯曲的鳍F1和F2，并且将槽式接触件用于单元局部互连件。由于上拉晶体管PU-1的鳍F1和上拉晶体管PU-2的鳍F2的弯曲形状以及由于布局，该布局提供了减小的总单元尺寸。例如，用于上拉晶体管PU-1和PU-2的有源区域的布局形状在俯视图中包括弯曲线。鳍F1和F2在栅电极G1和G2的下方以非垂直角度进行设置，由此晶体管PU-1和PU-2的有源区域也以非垂直角度进行设置。在分别接近栅电极G1和G2的基本垂直的方向上形成鳍F1和F2的剩余部分。例如，在除上拉晶体管PU-1和PU-2的有源区域之外的区域中，即，在接近有源区域的形成在鳍F1和F2中的晶体管PU-1和PU-2的源极和漏极区域中，上拉晶体管PU-1和PU-2的半导体材料的鳍F1和F2基本上垂直于栅接触件G1和G2。
上拉晶体管PU-1和PU-2的弯曲鳍F1和F2有效地使用集成电路管芯上的空间。此外，半导体材料的鳍F3和F4以及栅极接触件G1和G2被晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2共享，进一步增加了面积效率（area efficiency）。例如，鳍F3的多个部分用作晶体管PD-1和PG-1的有源区域，鳍F4的多个部分用作晶体管PD-2和PG-2的有源区域。栅极接触件（或栅电极G1）的多个部分用作晶体管PU-1和PD-1的栅极接触件，以及栅极接触件G2的多个部分用作晶体管PU-2和PD-2的栅极接触件。
参照图1和图2，位线BL（图2）使用位线节点BL-N（图1）连接至第一传输门晶体管PG-1，以及字线WL使用字线接触件CWL1（其还有用作第一传输门晶体管PG-1的栅电极）连接至第一传输门晶体管PG-1。位线条BLB和字线WL分别使用位线条节点BLB-N和字线接触件CWL2（也为栅电极）连接至第二传输门晶体管PG-2。Vss线使用接触件CVss-N1连接至第一下拉晶体管PD-1，以及Vss线使用接触件CVss-N2连接至第二下拉晶体管PD-2。Vdd线使用接触件CVdd-N1连接至第一上拉晶体管PU-1，以及Vdd线使用接触件CVdd-N2连接至第二上拉晶体管PU-2。
图4示出了图1所示布局的多个部分的定向。以x间距和y间距配置SRAM单元。在包括x方向或x间距的第一方向120上配置接触件CVss-N1、CVdd-N1、CVss-N2、CVdd-N2、BL-N、BLB-N、DN和SNB。在包括y方向或y间距的第二方向122上配置或定向鳍F3和F4。鳍F1和F2的非弯曲部分也在第二方向122上进行定向。第二方向基本上与第一方向120垂直。
图5示出了根据实施例的新SRAM单元的多个部分的角度、方向和尺寸。分别在方向124和125上定向鳍F1和F2的弯曲部分，方向124和125不同于第一方向120和第二方向122。鳍F1和F2的弯曲部分（包括晶体管PU-1和PU-2的有源区域）分别以与第一方向120不垂直的角度126进行定向。例如，在一些实施例中，有源区域可以以相对于第一方向120大约35至80度的角度来定位。
可替换地，可以在本文中使用术语“第一方向、第二方向和第三方向”（以及其他方向），以引入本公开内容的特定章节，诸如权利要求。
例如，栅极接触件G1可以包括在第一方向120上设置的槽式接触件，并且上拉晶体管PU-1的有源区域可以设置在第二方向124上，第二方向124不同于第一方向120。第二方向124与第一方向120不垂直。栅极接触件G2可以设置在第一方向120上，并且上拉晶体管PU-2的有源区域可以设置在第三方向125上，第三方向125不同于第一方向120。第三方向125与第一方向120也不垂直。例如，第三方向125可以不同于第二方向124，或者第三方向125可以包括与第二方向124基本相同的方向。
可替换地，还可以在本文中使用术语“第一鳍、第二鳍、第三鳍”和附加数量的鳍以及术语“第一栅电极、第二栅电极、第三栅电极”以及附加数量的栅电极，以引入本公开内容的特定章节，诸如权利要求。例如，在一个实施例中，SRAM单元包括具有x间距和y间距的位单元。SRAM单元包括第一p型器件，其包括第一上拉晶体管PU-1，该第一上拉晶体管PU-1包括设置在第一鳍F1内的鳍型有源区域上方的第一栅电极G1。SRAM单元包括第一n型器件，其包括第一下拉晶体管PD-1，该第一下拉晶体管PD-1包括设置在第二鳍F3内的鳍型有源区域上方的第一栅电极G1。SRAM单元包括第一传输门晶体管PG-1，其包括设置在第二鳍F3内的鳍型有源区域上方的第二栅电极CWL1。晶体管PU-2、PD-2和PG-2具有类似配置。SRAM单元包括第二p型器件，其包括第二上拉晶体管PU-2，该第二上拉晶体管PU-2包括设置在第三鳍F2内的鳍型有源区域上方的第三栅电极G2的。SRAM单元包括第二n型器件，其包括第二下拉晶体管PD-2，该第二下拉晶体管PD-2包括设置在第四鳍F4内的鳍型有源区域上方的第三栅电极G2。SRAM单元还包括第二传输门晶体管PG-2，其包括设置在第四鳍F4内的鳍型有源区域上方的第四栅电极CWL2。第一栅电极G1、第二栅电极CWL1、第三栅电极G2和第四栅电极CWL2的布线方向包括第一方向。设置在第一栅电极G1下方的第一鳍F1内的鳍型有源区域的布线方向包括第二方向，第二方向不同于第一方向，并且第二方向与第一方向不垂直。每个SRAM单元都包括位单元，其进一步包括位线BL、位线条BLB、字线WL、CVdd线和CVss线，其中，位线BL和位线条BLB的布线方向包括第三方向，其中，字线WL的布线方向包括第四方向。第四方向基本上与第一方向平行，并且第三方向基本上与第一方向垂直。第二方向与第一方向的交叉角（cross-angle）包括大约35至80度范围内的角度。
图5还示出了与有源区域中的弯曲部分相比，弯曲鳍F1和F2可以包括在y间距122上对准的平直部分的不同宽度。例如，鳍F1在源极区域和漏极区域的俯视图中具有第一宽度w1，以及在具有弯曲形状布局的有源区域中具有第二宽度w2。在一些实施例中，第二宽度w2可以比第一宽度w1窄至少约10%。
图6是图1和图2所示SRAM单元布局的示意图，示出了单端口SRAM单元电路的电连接。图7是图1和图2的SRAM单元布局的另一示意图，功能性示出了反相器132和134。通过字线WL控制传输门晶体管PG-1和PG-2的栅极，字线WL确定是否选择当前的SRAM单元。由上拉晶体管PU-1和PU-2以及下拉晶体管PD-1和PD-2形成的锁存器将数据位存储为“0”或“1”。所存储的位可以通过位线BL和位线条BLB写入SRAM单元或从SRAM单元中读出。SRAM单元通过正电源节点Vdd和电源节点Vss供电，它门可以为电接地或电源反馈。
图8示出了本文所述实施例的栅电极G1和G2与鳍F1和F2有源区域未对准的效果。优选地，鳍F1和F2的弯曲部分为晶体管PU-1和PU-2提供有源区域的附加量或长度。例如，栅电极G1和G2下方的鳍F1和F2的长度比鳍F1和F2非弯曲且以垂直角度在栅电极G1和G2的下方平直的情况下的长度长。如果鳍F1和F2与栅电极G1和G2的对准为“偏离”或未对准，则导致鳍F1和F2的弯曲部分不位于栅电极G1和G2下方的未对准144以及鳍F1和F2的平直部分位于栅电极G1和G2下方的未对准146，优选地，由于由鳍F1和F2的有角部分或弯曲部分创建的较长有源区域，没有对器件性能产生负面影响。
在图1中，仅为每个晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2示出了一个鳍F1、F2、F3和F4；可选地，晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2可以包括两个或多个鳍。例如，图9示出了根据本公开内容的SRAM单元布局的另一实施例的俯视图，其中，晶体管PD-1和PG-1以及PD-2和PG-2分别包括两个鳍F3和F5以及F4和F6。根据实施例，晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2可以包括一个鳍或者多个鳍。在一些实施例中，作为实例，晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2可以包括大约1至16个鳍。可选地，对于每个晶体管，可以使用17个以上的鳍。
图10至图13示出了本文所述实施例的多个部分的截面图，示出新SRAM单元的晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2的FinFET的鳍F 1、F2、F3、F4、F5或F6（在图10至图13中的150处示出）。可以使用工件112的多种方法和类型来制造鳍F1、F2、F3、F4、F5和F6。在一些实施例中，如图10的截面图所示，工件112包括衬底，其包括块状衬底。例如，衬底112可以包括体Si、体SiP、体SiGe、体SiC、体Ge或其组合。鳍150由包括块状衬底的工件112形成，并且可包括场氧化物或其他绝缘材料的绝缘材料152设置在鳍150之间。栅极介电层和栅极（统一示为栅叠层154）形成在鳍150的上方，并且绝缘材料156形成在栅叠层154的上方。在160处示出鳍150的有源区域。
在其他实施例中，如图11所示，鳍150可以由包括绝缘体上半导体（SOI）衬底的工件112形成。SOI衬底包括设置在绝缘材料152的两侧的两层半导体材料112a和112b。在该实施例中，图案化半导体材料112b的一层以形成鳍150。例如，工件112可以包括SOI-Si工件、SOI-SiGe工件或者其组合，和如图10所述的块状衬底。
作为实例，栅叠层154的栅极介电层可以包括氧化物、氮氧化物、高介电常数（k）材料或者其多层或组合。例如，栅叠层154的栅极可以包括多晶硅、具有硅化物或金属层的多晶硅或者其多层或组合。如果包括，则硅化物层可以包括例如难熔金属、镍、钴、Pt、Ti、或者其组合。晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2的栅极结构（例如，栅叠层154）可以包括多晶硅栅极/SiON结构、金属栅极/高k电介质结构、硅化物/金属/高k电介质结构或者其组合。可选地，栅极结构可以包括其他材料。
在一些实施例中，如图12和图13所示，鳍150可以包括在鳍顶面上方生长的外延层158。例如，外延层158可以包括用于增强迁移率的一种或多种掺杂物。如图12所示，外延层158对于宽间隔隔开的鳍150可以是非合并的，或者如图13所示，外延层158对于紧密间隔的鳍150可以是合并的并且可以包括合并区域162。鳍型有源区域160设置在鳍150的顶部附近。例如，在有源区域160的任一侧（例如，在图10至图13中进出纸张）上，源极和漏极区域形成在鳍150上。
在一些实施例中，例如，晶体管PG-1、PG-2、PD-1和PD-2的源极和漏极区域可以包括含碳（C）外延层、含磷（P）外延层、SiP外延层、SiC外延层或其组合。在其他实施例中，晶体管PU-1和PU-2的源极和漏极区域可以包括含Ge外延层、SiGe外延磁层或者其组合。在又一些实施例中，晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2可以包括设置在源极和漏极区域上方的含Si外延层以及完全或部分形成在含Si外延层上方的硅化物层。可选地，源极和漏极区域上方的任选外延层可以包括其他材料。
例如，SRAM单元可以包括贝塔比1单元设计，其中，下拉晶体管PD-1和PD-2以及传输门晶体管PG-1和PG-2包括相同类型的FinFET晶体管。本文所描述的晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2可以包括2D-FinFET结构、3D-FinFET结构或其组合。
本公开内容的实施例包括本文所描述的新SRAM单元。实施例还包括包含SRAM单元的SRAM单元阵列。例如，本文所述多个SRAM单元可以以行和列进行配置，并且使用字线WL以及位线BL和BLB进行寻址。SRAM单元阵列包括用于向SRAM单元提供电能的Vdd线和Vss线。SRAM单元包括新晶体管PU-1和PU-2，他们具有包括本文所述的弯曲状的鳍F1和F2的有源区域。阵列中的每个SRAM单元都具有第一反相器132和与第一反相器132交叉连接的第二反相器134。每个反相器132和134的至少一个晶体管包括上拉晶体管PU-1和PU-2，他们具有本文所述弯曲状的鳍F1或F2。每个反相器132和134的至少一个晶体管还包括下拉晶体管PD-1和PD-2，他们具有包括平直鳍F3或F4的有源区域。阵列中的每个SRAM单元还包括两个传输门晶体管PG-1和PG-2。
对于每个SRAM单元，从图1和图2可以看出，第一反相器132的栅电极（例如，用于上拉晶体管PU-1和下拉晶体管PD-1的栅电极G1）、第二反相器134的栅电极G2以及传输门晶体管PG-1和PG-2的栅电极CWL1和CWL2分别被设置为与多条字线WL的布线方向平行。
根据一个实施例，SRAM单元阵列包括本文所述的多个SRAM单元，其中，每个SRAM单元都包括具有x间距和y间距的位单元。每个SRAM单元都包括第一Vss（CVss）节点、第二CVss节点、第一Vdd（CVdd）节点、第二CVdd节点、第一N数据节点、第一P数据节点条（包括通过接触件DN连接的晶体管PU-1和PD-1的漏极区域）、第一N数据节点条、第一P数据节点条（包括通过接触件SNB连接的晶体管PU-2和PD-2的漏极区域）、多个单元接触件以及多个单元器件（包括晶体管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2）。多个单元接触件用作通孔与基本上跟随第一布线方向的有源区域之间的连接路径。多个单元接触件包括：第一加长接触件CVdd-N1，连接至第一CVdd节点；第二加长接触件CVdd-N2，连接至第二CVdd节点；第三加长接触件CVss-N1，连接至第一CVss节点；第四加长接触件CVss-N2，连接至第二CVss节点；第五加长接触件DN，连接至第一P数据节点和第一N数据节点；以及第六加长接触件SNB，连接至第二P数据节点条和第二N数据节点条。第一加长接触件CVdd-N1和第三加长接触件CVss-N1具有在x间距方向上的投影覆盖（projectionoverlay），以及第二加长接触件CVdd-N2和第四加长接触件CVss-N2具有在x间距方向上的投影覆盖（参见图4，用于示出x和y方向上的投影覆盖）。第三加长接触件CVss-N1和第五加长接触件DN具有在y间距方向上的部分投影覆盖，以及第四加长接触件CVss-N2和第六加长接触件SNB具有在y间距方向上的部分投影覆盖。在y间距方向上，没有用于第一加长接触件CVdd-N1和第五加长接触件DN的覆盖，以及在y间距方向上，没有用于第一加长接触件CVdd-N1和第六加长接触件SNB的投影覆盖。第一反相器132包括连接至第一下拉器件PD-1的第一上拉器件PU-1，以及第二反相器134包括连接至第二下拉器件PD-2的第二上拉器件PU-2。第一上拉器件PU-1包括第一栅电极G1，被设置在作为第一鳍F1的弯曲部分的有源区域上方，以及第一下拉器件PD-1包括第一栅电极G1，被设置在作为平直第二鳍F3的一部分的有源区域上方。第一传输门晶体管PG-1包括第二栅电极CWL1，被设置在作为平直第二鳍F3的一部分的第二有源区域上方。第二上拉器件PU-2包括第三栅电极G2，被设置在作为第三鳍F2的弯曲部分的有源区域上方。第二下拉器件PD-2包括第三栅电极G2，被设置在作为平直第四鳍F4的一部分的有源区域上方。第二传输门晶体管PG-2包括第四栅电极CWL2，被设置在作为平直鳍F4的一部分的第四有源区域上方。第一栅电极G1、第二栅电极CWL1、第三栅电极G2和第四栅电极CWL2的布线方向包括在x间距上定向的第一方向120（参见图5）。设置在第一栅电极G1下方的第一有源区域的布线方向包括第二方向124，第二方向124不同于第一方向120。每个位单元进一步包括位线BL、位线条BLB、字线WL、CVdd线和CVss线。位线BL和位线条BLB的布线方向包括第三方向（例如，参见图2，在y间距上定向），以及字线WL的布线方向包括第四方向（例如，在x间距上定向），其中，第四方向基本上与第一方向120平行，其中，第三方向基本上与第一方向120垂直。每个位单元进一步包括连接至第三栅电极G2和第五加长接触件DN的第一对接接触件CBUTT2以及连接至第一栅电极G1和第六加长接触件SNB的第二对接接触件CBUTT3。
每个位单元进一步包括：位线节点、位线条节点、连接在位线节点和上覆位线BL之间的第七接触件、连接在位线条节点和上覆位线条BLB之间的第八接触件，其中，第七接触件和第八接触件是位于第一接触件组层（例如，位于图3A中的接触件层C0的下方）中的通孔。每个位单元都进一步包括设置在第一接触件组层上方的第二接触件组层（例如，在图3A中形成接触件118相同的接触件层C0中），其中，第二接触件组层包括连接至第一加长接触件CVdd-N1的第九接触件、连接至第二加长接触件CVdd-N2的第十接触件、连接至第三加长接触件CVss-N1的第十一接触件、连接至第四加长接触件CVss-N2的第十二接触件、连接至第七接触件的第十三接触件以及连接至第八接触件的第十四接触件。
本公开内容实施例的优点包括提供了面积效率较高的新SRAM单元布局以及提供了尺寸减小、节省集成电路管芯上的实际区域的较小SRAM单元。根据本文所述实施例，可以在芯片上放置更多的SRAM单元。由于新SRAM单元的加长接触件，实现了宽工艺裕度。增加了鳍有源区域的结合区域的接触件线端（line end），也增加了接触件线端工艺裕度。新SRAM单元具有低接触件阻抗和增加的稳定性。还实现了接触件层和有源层之间的宽未对准裕度。对于到有源区域的线端延伸和线端之间的间隔实现了积极布局规则（Aggressive layout rule）。在制造工艺流程中，可以容易地实现新SRAM单元结构和设计。
根据本公开内容的一个实施例，SRAM单元包括上拉晶体管。上拉晶体管包括具有半导体材料的鳍的FinFET。有源区域设置在鳍内。接触件设置在上拉晶体管的有源区域的上方。接触件为在第一方向上设置的槽式接触件。在第二方向上设置上拉晶体管的有源区域。第二方向与第一方向不垂直。
根据另一实施例，SRAM单元包括第一反相器，包括第一n型器件和第一p型器件。第一P型器件包括鳍型MOSFET，并在有源区域中具有弯曲状布局。SRAM单元包括设置在第一p型器件的有源区域上方的第一栅电极。SRAM还包括第二反相器，包括第二n型器件和第二p型器件。第二P型器件包括鳍型MOSFET，并在有源区域中具有弯曲状布局。第二栅电极设置在第二p型器件的有源区域的上方。第一反相器的输出连接至第一反相器的输入，以及第二反相器的输出连接至第一反相器的输入。
根据又一实施例，公开了SRAM单元阵列。SRAM单元阵列具有在多行和多列中配置的多个SRAM单元。SRAM单元阵列包括用于向多个SRAM单元提供电能的Vdd线和Vss线。SRAM单元阵列包括：多条位线和多个位线条，用于访问多列中的列；以及多条字线，用于访问多行中的行。SRAM单元阵列中的每个SRAM单元都包括：第一反相器，包括第一p型器件，其具有包括弯曲状鳍的有源区域；以及第二反相器，与第一反相器交叉连接，第二反相器包括第二p型器件，其具有包括弯曲状鳍的有源区域。每个SRAM单元还包括连接至第一反相器的第一传输门晶体管和连接至第二反相器的第二传输门晶体管。
尽管已经详细描述了本公开内容的实施例及其优点，但应该理解，在不背离由所附权利要求限定的公开内容的精神和范围的情况下，可以进行各种改变、替换和变化。例如，本领域技术人员应该理解，本文所述的部件、功能、工艺、以及材料中的一些可以改变，而保持在本公开内容的范围内。此外，本申请的范围不限于说明书中描述的工艺、机器、制造、物质组分、装置、方法和步骤的特定实施例。本领域的技术人员应该容易地从本发明的公开内容中理解，可以根据公开利用现有或稍后开发的执行与本文所描述对应实施例基本相同的功能或实现基本相同的结果的工艺、机器、制造、物质组分、装置、方法和步骤。因此，所附权利要求用于在其范围内包括这些工艺、机器、制造、物质组分、装置、方法或步骤。

Claims (10)

1.一种静态随机存取存储器（SRAM）单元，包括：
上拉晶体管，所述上拉晶体管包括鳍型场效应晶体管（FinFET），所述上拉晶体管包括半导体材料的鳍、设置在所述鳍内的有源区域；以及
接触件，设置在所述上拉晶体管的所述有源区域的上方，其中，所述接触件包括在第一方向上设置的槽式接触件，所述上拉晶体管的所述有源区域设置在第二方向上，其中，所述第二方向不与所述第一方向垂直。
2.根据权利要求1所述的SRAM单元，其中，所述第二方向被定位为相对于所述第一方向具有大约35至50度的夹角。
3.根据权利要求1所述的SRAM单元，其中，所述上拉晶体管包括p沟道金属氧化物半导体（PMOS）器件，其中，所述上拉晶体管包括第一上拉晶体管，所述接触件包括第一接触件，所述SRAM单元还包括：
第二上拉晶体管，包括FinFET；以及
第二接触件，设置在所述第二上拉晶体管的有源区域的上方，其中，所述第二接触件包括在所述第一方向上设置的槽式接触件，其中，在第三方向上设置所述第二上拉晶体管的有源区域，其中，所述第三方向不与所述第一方向垂直。
4.根据权利要求3所述的SRAM单元，其中，所述第一上拉晶体管的鳍包括第一鳍，所述第二上拉晶体管的鳍包括第二鳍，所述第一鳍和所述第二鳍在有源区域中包括弯曲形状，所述SRAM单元还包括：
第一下拉晶体管，连接至所述第一上拉晶体管；
第二下拉晶体管，连接至所述第二上拉晶体管；
第一传输门晶体管，连接至所述第一下拉晶体管；以及
第二传输门晶体管，连接至所述第二下拉晶体管，其中，所述第一传输门晶体管的有源区域和所述第一下拉晶体管的有源区域包括半导体材料的第三鳍，所述第二传输门晶体管的有源区域和所述第二下拉晶体管的有源区域包括半导体材料的第四鳍，以及其中，所述第三鳍和所述第四鳍基本上平直并且分别设置在所述第一鳍和所述第二鳍的任一侧。
5.一种静态随机存取存储器（SRAM）单元，包括：
第一反相器，包括第一n型器件和第一p型器件，所述第一n型器件和所述第一p型器件包括鳍型金属氧化物半导体场效应晶体管（MOSFET），所述第一p型器件在有源区域中包括弯曲状布局；
第一栅电极，设置在所述第一p型器件的有源区域的上方；
第二反相器，包括第二n型器件和第二p型器件，所述第二n型器件和所述第二p型器件包括鳍型MOSFET，所述第二p型器件在有源区域中包括弯曲状布局；以及
第二栅电极，设置在所述第二p型器件的有源区域的上方，其中，所述第一反相器的输出端连接至所述第二反相器的输入端，以及所述第二反相器的输出端连接至所述第一反相器的输入端。
6.根据权利要求5所述的SRAM单元，其中，所述第一n型器件包括具有漏极的至少一个鳍型MOSFET，所述第二n型器件包括具有漏极的至少一个鳍型MOSFET，其中，所述第一p型器件和所述第二p型器件都包括漏极，所述SRAM单元还包括：
第一加长接触件，将所述第一n型器件的漏极和所述第一p型器件的漏极连接在一起；以及
第二加长接触件，将所述第二n型器件的漏极和所述第二p型器件的漏极连接在一起。
7.根据权利要求6所述的SRAM单元，其中，所述第一加长接触件将所述第一n型器件的漏极节点和所述第一p型器件的漏极节点连接在一起，其中，所述第一p型器件的源极电连接至Vdd节点，所述第一n型器件的源极电连接至Vss节点，以及其中，所述Vdd节点与所述Vss节点之间的第一距离比所述第一n型器件的漏极节点与所述第一p型器件的漏极节点之间的第二距离大至少约20%。
8.根据权利要求5所述的SRAM单元，还包括：第一传输门晶体管，连接至所述第一反相器；第二传输门晶体管，连接至所述第二反相器；位线和字线，连接至所述第一传输门晶体管；位线条和字线，连接至所述第二传输门晶体管；Vss线，连接至所述第一n型器件和所述第二n型器件；以及Vdd线，连接至所述第一p型器件和所述第二p型器件。
9.根据权利要求5所述的SRAM单元，其中，所述第一p型器件或所述第二p型器件包括上拉晶体管，所述上拉晶体管包括具有第一宽度的源极区域或漏极区域以及具有第二宽度的沟道区域，其中，所述第二宽度比所述第一宽度窄至少约10%。
10.一种静态随机存取存储器（SRAM）单元阵列，具有以多行和多列配置的多个SRAM单元，所述SRAM单元阵列包括：
Vdd线和Vss线，用于向所述多个SRAM单元提供电能；
多条位线和多个位线条，用于访问所述多列中的列；以及
多条字线，用于访问所述多行中的行，其中，所述SRAM单元阵列中的每个SRAM单元都包括：
第一反相器，包括具有有源区域的第一p型器件，所述第一p型器件包括弯曲状鳍，
第二反相器，与所述第一反相器交叉连接，所述第二反相器包括具有有源区域的第二p型器件，所述第二p型器件包括弯曲状鳍，
第一传输门晶体管，连接至所述第一反相器，和
第二传输门晶体管，连接至所述第二反相器。
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