CN110970437B - 半导体器件和电路 - Google Patents

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Abstract

用于核心(逻辑)器件和SRAM器件的共同优化的结构和方法包括具有逻辑部分和存储器部分的半导体器件。在一些实施例中，逻辑器件设置在逻辑部分内。在一些情况下，逻辑器件包括单鳍N型FinFET和单鳍P型FinFET。在一些示例中，静态随机存取存储器(SRAM)器件设置在存储器部分内。SRAM器件包括设置在两个P阱区域之间的N阱区域，其中两个P阱区域包括N型FinFET传输门(PG)晶体管和N型FinFET下拉(PD)晶体管，并且其中N阱区域包括P型FinFET上拉(PU)晶体管。本发明的实施例还涉及半导体器件和电路。

Description

半导体器件和电路
技术领域
本发明的实施例涉及半导体器件和电路。
背景技术
电子工业已经经历了对更小和更快的电子器件的不断增长的需求，这些电子器件同时能够支持更多数量的日益复杂和惊细的功能。因此，半导体工业中存在制造低成本、高性能和低功率集成电路(IC)的持续趋势。到目前为止，这些目标已经在很大程度上通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)并且由此提高生产效率和降低相关成本来实现。然而，这种缩放还增加了半导体制造工艺的复杂性。因此，实现半导体IC和器件的持续进步需要半导体制造工艺和技术的类似进步。
最近，已经引入了多栅极器件以努力通过增加栅极-沟道耦合，减小关态电流和减少短沟道效应(SCE)来改善栅极控制。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET已经用于各种应用中，例如，用于实现逻辑器件/电路并且提供静态随机存取存储器(SRAM)器件等。通常，逻辑器件关注于性能(例如，高Ion/Ioff比率、低寄生电容等)，而SRAM器件可以专注于优化单元尺寸和改善单元操作电压以及其他要求。然而，逻辑和SRAM性能和/或设计要求的优化一直具有挑战性。仅作为一个示例，减小FinFET鳍临界尺寸(CD)可以改善逻辑器件的Ion/Ioff性能，但是也可能降低SRAM闩锁性能。因此，现有的技术没有在所有方面都证明完全令人满意。
发明内容
本发明的实施例提供了一种半导体器件，包括：逻辑部分和存储器部分；逻辑器件，设置在所述逻辑部分内，其中，所述逻辑器件包括单鳍N型鳍式场效应晶体管和单鳍P型鳍式场效应晶体管；以及静态随机存取存储器(SRAM)器件，设置在所述存储器部分内，其中，所述静态随机存取存储器器件包括设置在两个P阱区域之间的N阱区域，其中，所述两个P阱区域包括N型鳍式场效应晶体管传输门(PG)晶体管和N型鳍式场效应晶体管下拉(PD)晶体管，并且其中，所述N阱区域包括P型鳍式场效应晶体管上拉(PU)晶体管。
本发明的另一实施例提供了一种电路，包括：第一电路区域和第二电路区域；逻辑电路，设置在所述第一电路区域内，其中，所述逻辑电路包括双鳍N型鳍式场效应晶体管和双鳍P型鳍式场效应晶体管；以及存储器电路，设置在所述第二电路区域内，其中，所述存储器电路包括第一多个单鳍N型鳍式场效应晶体管和第二多个单鳍P型鳍式场效应晶体管。
本发明的又一实施例提供了一种半导体器件，包括：多个逻辑部分和多个存储器部分，设置在衬底上；多个互补金属氧化物半导体器件，设置在所述多个逻辑部分内，其中，每个互补金属氧化物半导体器件包括具有第一鳍宽度(W1)的单鳍N型鳍式场效应晶体管和具有第二鳍宽度(W2)的单鳍P型鳍式场效应晶体管；以及多个静态随机存取存储器(SRAM)器件，设置在所述多个存储器部分内，其中，所述多个静态随机存取存储器器件布置成多个行和列，其中，每个静态随机存取存储器器件包括设置在P阱区域内的N型鳍式场效应晶体管传输门(PG)晶体管和N型鳍式场效应晶体管下拉(PD)晶体管以及设置在N阱区域内的P型鳍式场效应晶体管上拉(PU)晶体管，其中，所述N型鳍式场效应晶体管下拉晶体管具有第三鳍宽度(W3)，其中，所述P型鳍式场效应晶体管上拉晶体管具有第四鳍宽度(W4)，并且其中，所述第一鳍宽度(W1)窄于所述第三鳍宽度(W3)。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一个或多个方面的FinFET器件的实施例的立体图；
图2提供了根据本发明的各个方面的SRAM单元的示例性电路图，该SRAM单元可以在SRAM阵列的存储器单元中实现；
图3提供了根据一些实施例的逻辑器件的示例性平面图；
图4提供了根据一些实施例的沿着与由图3的截面CC’所限定的平面基本平行的平面的图3的逻辑器件的截面图；
图5提供了根据一些实施例的SRAM单元的示例性平面图；
图6提供了根据一些实施例的沿着与由图5的截面DD’所限定的平面基本平行的平面的图5的SRAM单元的截面图；
图7提供了根据一些实施例的另一逻辑器件的示例性平面图；
图8提供了根据一些实施例的沿着与由图7的截面EE’所限定的平面基本平行的平面的图7的逻辑器件的截面图；和
图9是根据一个或多个实施例的制造半导体器件的示例性方法900。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或示例。下面描述了组件和布置的具体实施例或示例以简化本发明。当然这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。此外，当用“约”、“近似”等描述数字或数字范围时，该术语旨在包括包含所描述的数字的合理范围内的数字，诸如所描述的数量的+/-10％或本领域技术人员理解的其他值。例如，术语“约5nm”包括4.5nm至5.5nm的尺寸范围。
还应注意，本发明以多栅极晶体管或鳍型多栅极晶体管(在此称为FinFET器件)的形式呈现实施例。这种器件可以包括P型金属氧化物半导体FinFET器件或N型金属氧化物半导体FinFET器件。FinFET器件可以是双栅极器件、三栅极器件、体器件、绝缘体上硅(SOI)器件和/或其他配置。普通技术人员可以认识到可以受益于本发明的方面的半导体器件的其他实施例。例如，如本文所述的一些实施例还可以应用于全环栅(GAA)器件、Omega-栅极(Ω-栅极)器件或Pi-栅极(Π-栅极)器件。
本发明一般涉及半导体器件及其形成方法。具体地，本发明的实施例提供用于逻辑电路和SRAM单元共同优化的工艺和/或结构，以同时实现高速和低功耗。
FinFET已成为高性能和低泄漏应用(例如，用于逻辑器件和/或电路)的受欢迎候选者。在各种示例中，FinFET晶体管采用窄鳍宽度用于短沟道控制、Ion/Ioff比率改善以及栅极长度的连续缩放。然而，这种窄的鳍宽度导致较小的顶部源极/漏极区域，并且因此影响了接触件与源极/漏极着陆裕度并且增大了接触电阻。为了解决这个问题，提出了更长的接触件布局，但是栅极与接触件电容仍然是一个主要问题。具有多个鳍的FinFET器件已经用于高速应用，但是这种器件遭受增加的泄漏和功耗。在一些实施例中，可以使用单鳍FinFET器件来减轻泄漏和功耗问题，但是这也可能导致器件速度的损失。
对于SRAM单元，其中单元尺寸优化和单元操作电压是关键，N+和N阱(NW)区域之间以及P+和P-阱(PW)区域之间的隔离规则通常被推动(减小)以实现更小的SRAM单元尺寸。然而，由于热/注入外扩散效应，窄鳍宽度(例如，逻辑器件所需)也对N阱/P阱掺杂效率产生负面影响，导致轻掺杂阱区域。在一些情况下，轻掺杂阱区域将导致N+/PW/NW结构和P+/NW/PW结构的更糟糕的泄漏。在各种示例中，更薄和更轻掺杂的鳍阱区域也不利地影响阱电阻并且降低SRAM单元闩锁性能。因此，现有技术没有在所有方面都证明完全令人满意。
本发明的实施例提供优于现有技术的优点，但应理解，其他实施例可以提供不同的优点，并非所有优点都必须在本文中讨论，并且并非所有实施例都需要特定的优点。例如，这里讨论的实施例包括用于核心(逻辑)器件和SRAM器件的共同优化的结构和方法。在各个实施例中，半导体器件可以包括单独的器件结构，以满足逻辑器件要求和SRAM要求。在一些情况下，逻辑晶体管可以具有用于改善Iin/Ioff比率的窄鳍CD，并且SRAM器件可以具有更厚的鳍CD(例如，与逻辑器件相比)以避免闩锁(例如，通过提供改善的阱电阻和N+PW/NW、P+/NW/PW隔离泄漏改善)。在一些示例中，逻辑晶体管可以具有用于接触件与栅极电容减小的较短栅电极端盖，并且SRAM器件可以具有较长的栅电极端盖，用于Vt稳定性改善和Vcc_min减小。在一些实施例中，逻辑晶体管可以具有更宽的阱隔离间隔规则(例如，N+OD到N_阱，P+OD到P_阱)以用于闩锁和阱隔离泄漏改进，并且SRAM器件可以推动(减小)窄阱隔离间隔规则(例如，N+OD到N_阱，P+OD到P_阱)以用于单元尺寸减小。通常，本文公开的各个实施例提供逻辑器件性能、SRAM单元缩放和制造工艺裕度的同时优化。下面讨论另外的实施例和优点和/或对于拥有本发明内容的本领域技术人员显而易见。
因为本文描述的一个或多个实施例是使用FinFET来举例说明的，例如用于逻辑器件和用于SRAM器件，所以下面参考图1和图2提供对这种器件的描述。然而，应该理解，其他类型的器件可以受益于本文描述的一个或多个实施例。
首先参考图1，其中示出了示例性FinFET器件100。FinFET器件100包括一个或多个基于鳍的多栅极场效应晶体管(FET)。FinFET器件100包括衬底102、从衬底102延伸的至少一个鳍元件104、隔离区域106以及设置在鳍元件104上和周围的栅极结构108。衬底102可以是半导体衬底，诸如硅衬底。衬底可以包括各种层，包括形成在半导体衬底上的导电或绝缘层。根据本领域已知的设计要求，衬底可以包括各种掺杂配置。衬底还可以包括其他半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底可以包括化合物半导体和/或合金半导体。此外，在一些实施例中，衬底可以包括外延层(epi层)，衬底可以是应变的以提高性能，衬底可以包括SOI结构，和/或衬底可以具有其他合适的增强部件。
与衬底102一样，鳍元件104可以包括硅或另一种元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP；或它们的组合。可以使用包括光刻和蚀刻工艺的合适工艺来制造鳍104。光刻工艺可以包括在衬底上面(例如，在硅层上)形成光刻胶(抗蚀剂)，将光刻胶暴露于图案，执行曝光后烘烤工艺，以及显影光刻胶以形成包括光刻胶的掩模元件。在一些实施例中，可以使用电子束(e束)光刻工艺来执行图案化光刻胶以形成掩模元件。然后可以使用掩模元件来保护衬底的区域，同时蚀刻工艺在硅层中形成凹槽，从而留下延伸的鳍104。可以使用干蚀刻、湿蚀刻和/或其他合适的工艺来蚀刻凹槽。还可以使用在衬底102上形成鳍104的方法的许多其他实施例。
多个鳍104中的每个还包括源极区域105和漏极区域107，其中源极/漏极区域105、107形成在鳍104中、上和/或周围。可以在鳍104上方外延生长源极/漏极区域105、107。晶体管的沟道区域沿着与由图1的截面AA’限定的平面基本平行的平面设置在鳍104内、在栅极结构108下面。在一些示例中，鳍的沟道区域包括诸如锗的高迁移率材料，以及上面讨论的任何化合物半导体或合金半导体和/或它们的组合。高迁移率材料包括电子迁移率大于硅的那些材料。例如，在某些情况下，高于在室温(300K)下具有约1350cm2/V-s的固有电子迁移率和约480cm2/V-s的空穴迁移率的Si。
隔离区域106可以是浅沟槽隔离(STI)部件。可选地，可以在衬底102上和/或内实现场氧化物、LOCOS部件和/或其他合适的隔离部件。隔离区域106可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或本领域已知的其他合适材料组成。在实施例中，隔离结构是STI部件，并且通过在衬底102中蚀刻沟槽来形成。然后可以用隔离材料填充沟槽，然后进行化学机械抛光(CMP)工艺。然而，其他实施例也是可能的。在一些实施例中，隔离区域106可以包括多层结构，例如，具有一个或多个衬垫层。
栅极结构108包括栅极堆叠件，栅极堆叠件包括栅极介电层110以及形成在栅极介电层上方的金属层112。在一些实施例中，栅极介电层110可以包括形成在鳍104的沟道区域上方的界面层和位于界面层上方的高k介电层。栅极介电层110的界面层可以包括介电材料，诸如氧化硅层(SiO2)或氮氧化硅(SiON)。栅极介电层110的高k介电层可以包括HfO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或其他合适的材料。在其他实施例中，栅极介电层110可以包括二氧化硅或其他合适的电介质。栅极介电层110可以通过化学氧化、热氧化、原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)和/或其他合适的方法形成。
金属层112可以包括导电层，诸如W、TiN、TaN、WN、Re、Ir、Ru、Mo、Al、Cu、Co、Ni、它们的组合和/或其他合适的组合物。在一些实施例中，金属层112可以包括用于N型FinFET的第一组金属材料和用于P型FinFET的第二组金属材料。因此，FinFET器件100可以包括双功函金属栅极配置。例如，第一金属材料(例如，用于N型器件)可以包括具有基本上与衬底导带的功函数对准的功函数的金属，或者至少基本上与鳍104的沟道区域的导带的功函数对准的金属。类似地，例如，第二金属材料(例如，用于P型器件)可以包括具有基本上与衬底价带的功函数对准的功函数的金属，或者至少基本上与鳍104的沟道区域的价带的功函数对准的金属。因此，金属层112可以为FinFET器件100(包括N型和P型FinFET器件100)提供栅电极。在一些实施例中，金属层112可以可选地包括多晶硅层。可以使用PVD、CVD、电子束(e束)蒸发和/或其他合适的工艺来形成金属层112。在一些实施例中，侧壁间隔件形成在栅极结构108的侧壁上。侧壁间隔件可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合。
现在参考图2，其中示出了根据本发明的各个方面的SRAM单元200的示例性电路图，该SRAM单元200可以在SRAM阵列的存储器单元中实现。虽然图2示出了单端口SRAM单元，但是应该理解，在不脱离本发明的范围的情况下，可以在多端口SRAM单元(例如，诸如双端口SRAM单元)中同样地实现各种公开的实施例。为了清楚起见，已经简化了图2，以更好地理解本发明的发明构思。可以在SRAM单元200中添加附加部件，并且在SRAM单元200的其他实施例中可以替换、修改或消除下面描述的一些部件。
SRAM单元200包括六个晶体管：传输门晶体管PG-1、传输门晶体管PG-2、上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1和下拉晶体管PD-2。因此，在一些示例中，SRAM单元200可以被称为6T SRAM单元。在操作中，传输门晶体管PG-1和传输门晶体管PG-2提供对SRAM单元200的存储部分的存取，SRAM单元200包括交叉耦合的一对反相器，反相器210和反相器220。反相器210包括上拉晶体管PU-1和下拉晶体管PD-1，并且反相器220包括上拉晶体管PU-2和下拉晶体管PD-2。在一些实施方式中，上拉晶体管PU-1、PU-2配置为P型FinFET，并且下拉晶体管PD-1、PD-2配置为N型FinFET。例如，上拉晶体管PU-1、PU-2的每个包括设置在N型鳍结构(包括一个或多个N型鳍)的沟道区域上方的栅极结构，使得栅极结构介于N型鳍结构的P型源极/漏极区域(例如，P型外延源极/漏极部件)，其中栅极结构和N型鳍结构设置在N型阱区域上方；并且下拉晶体管PD-1、PD-2的每个包括设置在P型鳍结构(包括一个或多个P型鳍)的沟道区域上方的栅极结构，使得栅极结构介于P型鳍结构的N型源极/漏极区域(例如，N型外延源极/漏极部件)，其中栅极结构和P型鳍结构设置在P型阱区域上方。在一些实施方式中，传输门晶体管PG-1、PG-2也配置为N型FinFET。例如，传输门晶体管PG-1、PG-2的每个包括设置在P型鳍结构(包括一个或多个P型鳍)的沟道区域上方的栅极结构，使得栅极结构介于P型鳍结构的N型源极/漏极区域(例如，N型外延源极/漏极部件)，其中栅极结构和P型鳍结构设置在P型阱区域上方。
上拉晶体管PU-1的栅极介于源极(与电源电压(VDD)电耦合)和第一公共漏极(CD1)，并且下拉晶体管PD-1的栅极介于源极(与电源电压(VSS)电耦合)和第一公共漏极。上拉晶体管PU-2的栅极介于源极(与电源电压(VDD)电耦合)和第二公共漏极(CD2)，并且下拉晶体管PD-2的栅极介于源极(与电源电压(VSS)电耦合)和第二公共漏极。在一些实施方式中，第一公共漏极(CD1)是以真实形式存储数据的存储节点(SN)，并且第二公共漏极(CD2)是以互补形式存储数据的存储节点(SNB)。上拉晶体管PU-1的栅极和下拉晶体管PD-1的栅极与第二公共漏极耦合，并且上拉晶体管PU-2的栅极和下拉晶体管PD-2的栅极与第一公共漏极耦合。传输门晶体管PG-1的栅极介于源极(与位线BL电耦合)和漏极，该漏极与第一公共漏极电耦合。传输门晶体管PG-2的栅极介于源极(与互补位线BLB电耦合)和漏极，该漏极与第二公共漏极电耦合。传输门晶体管PG-1、PG-2的栅极与字线WL电耦合。在一些实施方式中，传输门晶体管PG-1、PG-2在读取操作和/或写入操作期间提供对存储节点SN、SNB的存取。例如，响应于由WL施加到传输门晶体管PG-1、PG-2的栅极的电压，传输门晶体管PG-1、PG-2分别将存储节点SN、SN-B耦合到位线BL、BLB。
鉴于以上关于图1和图2的讨论，现在描述本发明的各个实施例。图3和图7提供了根据一些实施例的逻辑器件的示例性平面图。图5提供了根据一些实施例的SRAM单元的示例性平面图。在一些实施例中，所示出和描述的逻辑和SRAM器件可以制造在同一衬底上，例如，作为提供逻辑和SRAM器件的共同优化的集成半导体器件的一部分。图4提供了沿着与由图3的CC’部分所限定的平面基本平行的平面的图3的逻辑器件的截面图；图6提供了沿着与由图5的DD’部分所限定的平面基本平行的平面的图5的SRAM单元的截面图；和图8提供了沿着与图7的截面EE’所限定的平面基本平行的平面的图7的逻辑器件的截面图。应当理解，所给出的各种附图和任何随附的描述仅仅是示例性的，并不旨在限制超出所附权利要求中具体叙述的内容。另外，为了清楚起见，已经简化了所示出和描述的各种图，以更好地理解本发明的发明构思，并且在不脱离本发明的范围的情况下，可以添加、替换、修改或消除各种部件。
现在参考图3至图6，在一些实施例中，半导体器件(例如，在给定衬底上)可以包括多个逻辑器件300(例如，在半导体器件的逻辑部分内)和多个SRAM器件400(例如，在半导体器件的存储器部分内)。图3示出了逻辑器件300的示例性平面图，并且图4提供了沿着与由图3的截面CC’所限定的平面基本平行的平面的逻辑器件300的截面图。在一些实施例中，逻辑器件300包括互补金属氧化物半导体(CMOS)反相器单位单元302。如图所示，单位单元302具有与栅极布线方向平行(例如，平行于栅极316)的X间距‘X1’和与鳍有源区域布线方向(例如，平行于鳍308、314)平行的Y间距‘Y1’。在一些实施例中，X间距‘X1’大于Y间距‘Y1’。例如，在某些情况下，X间距‘X1’比Y间距‘Y1’大大约2至3倍。通常，在各个实施例中，逻辑器件300可以包括反相器、AND门、NAND门、OR门、NOR门、触发器、扫描逻辑或组合逻辑。在一些示例中，这种逻辑器件可以互连以形成包括多个逻辑单元(例如，逻辑器件300)的电路。在一些实施例中，逻辑器件300包括多个CMOS器件。在一些情况下，各种CMOS器件(例如，诸如逻辑器件300的CMOS反相器)可以由单鳍N型FinFET和单鳍P型FinFET形成。
例如，逻辑器件300包括形成在N阱区域306上方并且包括单个鳍308的P型FinFET304，以及形成在P阱区域312上方并且包括单个鳍314的N型FinFET 310。在一些实施例中，X间距‘X1’从N阱区域306的左边缘到P阱区域312的右边缘限定。举例来说，鳍308与鳍314间隔开间隔‘S1’。在各种情况下，鳍308、314可以类似于上面参考图1所讨论的鳍元件104。鳍切割区域322、324识别切割鳍308、314的区域，例如，以提供与相邻器件的隔离。在一些实施例中，Y间距‘Y1’限定在鳍切割区域322、324之间。逻辑器件300还包括栅极316，栅极316垂直跨越P型FinFET 304的鳍308和N型FinFET 310的鳍314两者。在一些实施例中，栅极316延伸超过(悬垂)鳍308、314的端盖长度‘E1’。在各种示例中，栅极316可以类似于上面参考图1所讨论的栅极结构108。因此，栅极316可以包括形成在鳍308的沟道区域318上方和鳍314的沟道区域320上方的介电层316A(例如，包括界面层和高k介电层)，以及形成在介电层316A上方的金属层316B。在一些实施例中，端盖长度‘E1’比金属层316B的厚度‘T1’大至少两倍。逻辑器件300还可以包括隔离区域334，隔离区域334在一些情况下可以类似于如上面参考图1所讨论的隔离区域106。
在一些实施例中，P型FinFET 304和N型FinFET 310中的每个包括位于鳍308、314的部分上的源极/漏极区域，源极/漏极区域邻近栅极316并且在栅极316的任一侧上，并且因此邻近沟道区域318、320并且在沟道区域318、320的任一侧上。在一些示例中，P型FinFET304和N型FinFET 310的源极/漏极区域可以类似于上面参考图1讨论的源极/漏极区域105、107。在一些示例中，多个接触件可以直接(物理地)连接到源极/漏极区域。例如，P型FinFET304可以包括连接到P型FinFET 304的相应源极/漏极区域的源极接触件326和漏极接触件328。类似地，N型FinFET 310可以包括连接到N型FinFET 310的相应源极/漏极区域的源极接触件330和漏极接触件332。在一些实施例中，X间距‘X1’从源极接触件326的左边缘到源极接触件330的右边缘限定。
图5示出了SRAM器件400的示例性平面图，而图6提供了沿着与由图5的截面DD’限定的平面基本平行的平面的SRAM器件400的截面图。特别地，SRAM器件400示出了SRAM单位单元502，SRAM单位单元502具有与栅极布线方向平行(例如，与栅极518、520、522、524平行)的X间距‘X2’和与鳍有源区域布线方向平行(例如，平行于鳍510、512、514、516)的Y间距‘Y2’。在一些示例中，X间距‘X2’大于Y间距‘Y2’。例如，在某些情况下，X间距‘X2’比Y间距‘Y2’大大约2至3倍。在一些实施例中，SRAM器件400可以包括多个SRAM单位单元502，多个SRAM单位单元502例如布置成多个列和行(例如，以提供存储器阵列)。在一些情况下，SRAM单位单元502可以包括设置在两个P阱区域506、508之间的N阱区域504。在一些实施例中，X间距‘X2’从P阱区域506的左边缘到P阱区域508的右边缘限定。在一些实施例中，P阱区域506包括N型FinFET传输门(PG-1)晶体管和N型FinFET下拉(PD-1)晶体管，并且P阱区域508包括N型FinFET传输门(PG-2)晶体管和N型FinFET下拉(PD-2)晶体管。在一些示例中，N阱区域504可以包括第一P型FinFET上拉(PU-1)和第二P型FinFET上拉(PU-2)晶体管。
在各个实施例中，使用单鳍FinFET形成PG-1、PG-2、PD-1、PD-2、PU-1和PU-2晶体管。例如，PG-1、PG-2、PD-1和PD-2晶体管可以由单鳍N型FinFET形成，并且PU-1和PU-2晶体管可以由单鳍P型FinFET形成。如图5的示例中所示，PG-1和PD-1晶体管包括单个鳍510，PG-2和PD-2晶体管包括单个鳍512，并且PU-1和PU-2晶体管分别包括单个鳍514和516。在各种示例中，可以限定鳍间隔‘S2’(例如，诸如在鳍510和鳍514之间，或在其他鳍对之间)。鳍510、512、514和516可以类似于上面参考图1所讨论的鳍元件104。
SRAM器件400的PG-1、PG-2、PD-1、PD-2、PU-1和PU-2晶体管中的每个还包括栅极，如图5的示例中所示。例如，PG-1包括垂直跨越鳍510的沟道区域534的栅极518，PG-2包括垂直跨越鳍512的沟道区域526的栅极520，PD-1和PU-1包括栅极522，栅极522垂直横跨鳍510的沟道区域528并跨越鳍514的沟道区域530，并且PD-2和PU-2包括栅极524，栅极524垂直跨越鳍512的沟道区域536并跨越鳍516的沟道区域538。在一些实施例中，栅极可以延伸超过(悬垂)鳍端盖长度‘E2’(例如，栅极522延伸超过鳍510或另一栅极延伸超过其上方设置栅极的相应鳍)。在各种示例中，栅极518、520、522和524可以类似于上面参考图1所讨论的栅极结构108。因此，栅极518、520、522、524可以包括形成在鳍的相应沟道区域上方的介电层(例如，包括界面层和高k介电层)以及形成在介电层上方的金属层，各个栅极设置在沟道区域上方。作为一个示例，如图5和图6所示，PG-2的栅极520可以包括形成在鳍512的沟道区域526上方的介电层520A和形成在介电层520A上方的金属层520B，并且PD-1和PU-1的栅极522可以包括形成在鳍510的沟道区域528上方和鳍514的沟道区域530上方的介电层522A，以及形成在介电层522A上方的金属层522B。在一些实施例中，端盖长度‘E2’比金属层522B的厚度‘T2’大至少两倍。SRAM器件400还可以包括隔离区域532，隔离区域532在一些情况下可以类似于如上面参考图1所讨论的隔离区域106。
在各个实施例中，SRAM器件400的PG-1、PG-2、PD-1、PD-2、PU-1和PU-2晶体管中的每个包括在它们相应的鳍的部分上的源极/漏极区域，源极/漏极区域邻近它们相应的栅极并且在栅极的任一侧上，并且因此邻近它们相应的沟道区域并且在它们相应的沟道区域的任一侧上(例如，诸如沟道区域526、528、530、534、536和538)。在一些示例中，PG-1、PG-2、PD-1、PD-2、PU-1和PU-2晶体管中的每个的源极/漏极区域可以类似于以上参考图1讨论的源极/漏极区域105、107。在一些示例中，多个接触件可以直接(物理地)连接到SRAM器件400的源极/漏极区域。例如，PG-1晶体管可以包括连接到PG-1晶体管的相应源极/漏极区域的源极接触件540(位线节点‘BL’)和漏极接触件542(第一公共漏极)，PG-2晶体管可以包括连接到PG-2晶体管的相应源极/漏极区域的源极接触件544(位线条节点‘BLB’)和漏极接触件546(第二公共漏极)，PD-1晶体管可以包括连接到PD-1晶体管的相应源极/漏极区域的源极接触件548(CVss节点)和漏极接触件542(第一公共漏极)，PD-2晶体管可以包括连接到PD-2晶体管的相应源极/漏极区域的源极接触件550(CVss节点)和漏极接触件546(第二公共漏极)，PU-1晶体管可以包括连接到PU-1晶体管的相应源极/漏极区域的源极接触件552(CVdd节点)和漏极接触件542(第一公共漏极，并且PU-2晶体管可以包括连接到PU-2晶体管的相应源极/漏极区域的源极接触件554(CVdd节点)和漏极接触件546(第二公共漏极)。在一些情况下，X间距‘X2’限定在源极接触件548(CVss节点)和源极接触件550(CVss节点)之间。在一些实施例中，Y间距‘Y2’限定在源极接触件544(BLB)、548(CVss节点)或552(CVdd节点)与源极接触件540(BL)、550(CVss节点)或554(CVdd节点)之间。
关于图3和图4的逻辑器件300，注意，N型FinFET 310在鳍314的沟道区域320中具有第一鳍宽度(W1)，并且P型鳍FET 304在鳍308的沟道区域318中具有第二鳍宽度(W2)。关于图5和图6的SRAM器件400，注意，PD晶体管(例如，PD-1和PD-2晶体管)在例如鳍510的沟道区域528和/或在鳍512的沟道区域536中具有第三鳍宽度(W3)。此外，PU晶体管(例如，PU-1和PU-2晶体管)在例如鳍514的沟道区域530中和/或鳍516的沟道区域538中具有第四鳍宽度(W4)。
在一些情况下，逻辑器件300的第一鳍宽度(W1)窄于SRAM器件400的第三鳍宽度(W3)。在一些实施例中，逻辑器件300的第一鳍宽度(W1)比SRAM器件400的第三鳍宽度(W3)窄至少5％，并且逻辑器件300的第二鳍宽度(W2)比SRAM器件400的第四鳍宽度(W4)窄至少5％。在一些情况下，逻辑器件300的第一鳍宽度(W1)比SRAM器件400的第三鳍宽度(W3)窄至少10％。举例来说，还可以限定鳍有源区域鳍宽度比率，其中例如W3/W1大于1.05，并且其中W4/W2大于1.05。如上所述，逻辑器件300的N型FinFET 310具有第一端盖长度‘E1’，并且SRAM器件400的PD晶体管(例如，PD-1或PD-2晶体管)具有第二端盖长度‘E2’。在一些实施例中，第二端盖长度‘E2’比第一端盖长度‘E1’长至少10％。在一些实施例中，可以限定端盖长度比率，其中例如E2/E1大于1.1。另外，如上所述，逻辑器件300的CMOS结构(例如，包括P型FinFET 304和N型FinFET 310)在P型FinFET 304的沟道区域318和N型FinFET 310的沟道区域320之间(例如，在鳍308和鳍314之间)具有第一有源区域间隔‘S1’。此外，SRAM器件400的CMOS结构(例如，诸如N型FinFET PD-1和P型FinFET PU-1)在PD沟道区域和PU沟道区域之间(例如，诸如在N型FinFET PD-1的沟道区域528和P型FinFET PU-1的沟道区域530之间)具有第二有源区域间隔‘S2’。在一些实施例中，第一有源区域间隔‘S1’比第二有源区域间隔‘S2’大至少20％。另外，在一些实施例中并且关于单位单元302的X间距‘X1’、Y间距‘Y1’以及SRAM单位单元502的X间距‘X2’、Y间距‘Y2’，X间距‘X1’与X间距‘X2’基本相同。在一些实施例中，Y间距‘Y1’可以与Y间距‘Y2’基本相同或者更大。因此，在各种示例中，Y间距‘Y1’/‘Y2’的比率可以等于1、1.5、2、2.5或3。此外，在一些示例中，逻辑器件300和SRAM器件400的栅极介电材料和/或厚度(例如，介电层316A和/或介电层522A)基本相同。
现在参考图7和图8，图7示出了逻辑器件700的示例性平面图，而图8提供了沿着与由图7的截面EE’限定的平面基本平行的平面的逻辑器件700的截面图。在一些实施例中，可以使用逻辑器件700来代替逻辑器件300。因此，在一些情况下，半导体器件(例如，在给定衬底上)可以包括多个逻辑器件700和多个SRAM器件(例如，诸如SRAM器件400)。在各个方面，逻辑器件700与如上面参考图3和图4所讨论的逻辑器件300基本相同。这样，上面参考逻辑器件300描述的一个或多个部件也可以应用于逻辑器件700。因此，为了清楚起见，下面可以仅简要地讨论逻辑器件700的一些部件。
逻辑器件700可以包括CMOS反相器单位单元702，CMOS反相器单位单元702具有与栅极布线方向平行(例如，与栅极716平行)的X间距‘X1’和与鳍有源区域布线方向平行(例如，平行于鳍708、709、714、715)的Y间距‘Y1’。在一些实施例中，X间距‘X1’大于Y间距‘Y1’。例如，在某些情况下，X间距‘X1’比Y间距‘Y1’大大约2至3倍。虽然示出为包括反相器，但逻辑器件700可以包括如上所述的各种其他逻辑门、器件或电路。在一些实施例中，逻辑器件700包括使用双鳍N型FinFET和双鳍P型FinFET形成的多个CMOS器件。
例如，逻辑器件700包括形成在N阱区域706上方并且包括双鳍(例如，鳍708和鳍709)的P型FinFET 704，以及形成在P阱区域712上方并且包括双鳍(例如，鳍714和鳍715)的N型FinFET 710。在一些实施例中，X间距‘X1’从N阱区域706的左边缘到P阱区域712的右边缘限定。鳍切割区域722、724识别切割鳍的区域，例如，为相邻器件提供隔离。在一些实施例中，Y间距‘Y1’限定在鳍切割区域722、724之间。逻辑器件700还包括栅极716，栅极716垂直跨越P型FinFET 704的双鳍和N型FinFET 710的双鳍。栅极716可以包括形成在P型FinFET704的双鳍的沟道区域718上方和N型FinFET 710的双鳍的沟道区域720上方的介电层716A(例如，包括界面层和高k介电层)以及形成在介电层716A上方的金属层716B。在各个实施例中，逻辑器件700还可以包括隔离区域734。
在一些情况下，P型FinFET 704和N型FinFET 710中的每个包括在双鳍的部分上的源极/漏极区域，源极/漏极区域邻近栅极716并且在栅极716的任一侧上，并且因此邻近沟道区域718、720并且在沟道区域718、720的任一侧上。在一些示例中，多个接触件可以直接(物理地)连接到源极/漏极区域。例如，P型FinFET 704可以包括连接到P型FinFET 704的相应源极/漏极区域的源极接触件726和漏极接触件728。类似地，N型FinFET 710可以包括连接到N型FinFET 710的相应源极/漏极区域的源极接触件730和漏极接触件732。在一些实施例中，X间距‘X1’从源极接触件726的左边缘到源极接触件730的右边缘限定。
在各个实施例中，并且关于图7和图8的逻辑器件700，注意，N型FinFET 710的双鳍(鳍714、715)的每个在沟道区域720中具有第一鳍宽度(W1)，并且P型FinFET 704的双鳍(鳍708、709)的每个在沟道区域718中具有第二鳍宽度(W2)。如上所述，并且关于图5和图6的SRAM器件400，PD晶体管(例如，PD-1和PD-2晶体管)具有第三鳍宽度(W3)，并且PU晶体管(例如，PU-1和PU-2晶体管)具有第四鳍宽度(W4)。
在一些实施例中，逻辑器件700的第一鳍宽度(W1)比SRAM器件400的第三鳍宽度(W3)窄至少5％，并且逻辑器件700的第二鳍宽度(W2)比SRAM器件400的第四鳍宽度(W4)窄至少5％。在一些情况下，逻辑器件700的第一鳍宽度(W1)比SRAM器件400的第三鳍宽度(W3)窄至少10％。举例来说，有源区域鳍宽度比率(例如，对于逻辑器件700和SRAM器件400)可以包括：W3/W1大于1.05，以及W4/W2大于1.05。逻辑器件700的N型FinFET 710具有第一端盖长度‘E1’，并且SRAM器件400的PD晶体管(例如，PD-1或PD-2晶体管)具有第二端盖长度‘E2’。在一些实施例中，第二端盖长度‘E2’比第一端盖长度‘E1’长至少10％。此外，逻辑器件700的CMOS结构(例如，包括P型FinFET 704和N型FinFET 710)在P型FinFET 704的沟道区域718和N型FinFET 710的沟道区域720之间(例如，在鳍709和鳍715之间)具有第一有源区域间隔‘S1’。并且。在各种示例中，SRAM器件400在如上所述的PD沟道区域和PU沟道区域之间具有第二有源区域间隔‘S2’。在一些实施例中，第一有源区域间隔‘S1’比第二有源区域间隔‘S2’大至少20％。关于单位单元702的X间距‘X1’、Y间距‘Y1’和SRAM单元502的X间距‘X2’、Y间距‘Y2’，X间距‘X1’与X间距‘X2’基本相同。在一些实施例中，Y间距‘Y1’可以与Y间距‘Y2’基本相同或者更大。因此，在各种示例中，Y间距‘Y1’/‘Y2’的比率可以等于1、1.5、2、2.5或3。此外，在一些示例中，逻辑器件700和SRAM器件400的栅极介电材料和/或厚度(例如，介电层716A和/或介电层522A)基本相同。
作为上述公开的进一步描述，鳍宽度(W1-W4)可以限定在鳍顶部部分、鳍中部部分或鳍底部部分内。另外，栅极的结构(例如，诸如栅极316、518、520、522、524、716)可以包括从诸如多晶硅栅极/SiON结构、金属/高k介电结构、Al/难熔金属/高k介电结构、硅化物/高k介电结构或它们的组合的组中选择的多种材料结构。在一些实施例中，逻辑器件300、700和SRAM器件400的N型FinFET可以包括N型掺杂(例如，磷(P31或其他)、As或两者)外延生长的源极/漏极区域。在一些实施例中，逻辑器件300、700具有第一源极/漏极外延宽度，并且SRAM器件400具有第二外延宽度，其中第二外延宽度比第一外延宽度宽至少5％。在一些实施例中，逻辑器件300、700和SRAM器件400的P型FinFET可以包括P型掺杂(例如，硼、B11或其他)外延生长的源极/漏极区域。在一些实施例中，逻辑器件300、700具有第三S/D外延宽度，并且SRAM器件400具有第四外延宽度，其中第四外延宽度比第三外延宽度宽至少5％。在一些实施例中，N型掺杂源极/漏极区域的材料包括外延轮廓，并且外延材料可选自包括SiP、SiC、SiPC、SiAs、Si或它们的组合的组。在一些情况下，P型掺杂源极/漏极区域的材料包括外延轮廓，并且外延材料可以选自包括SiGe、SiGeC、Ge或它们的组合的组。在一些实施例中，接触层(例如，接触源极/漏极区域)可以包括多种金属材料，金属材料可以选自包括Ti、TiN、TaN、Co、W、Al、Ru、Cu或它们的组合的组。在一些实施例中，所公开的器件的衬底材料可以选自包括体硅、SiP、SiGe、SiC、SiPC、Ge、SOI-Si、SOI-SiGe、III-VI材料、它们的组合或者如上所述的其他材料的组。在一些实施例中，本文所公开的晶体管可以包括选自包括2D-finFET结构、3D-finFET结构或它们的组合的组的FinFET结构。
现在参考图9，示出了根据一个或多个实施例的制造半导体器件(例如，包括器件100、200、300、400或700中的一个或多个)的示例性一般方法900。应当理解，方法900的部分和/或由此制造的半导体器件可以通过众所周知的CMOS技术工艺流程制造，因此这里仅简要描述一些工艺。
方法900开始于框902，其中提供衬底(例如，诸如硅衬底)。在一些示例中，衬底可以包括各种材料和/或配置，如上面关于图1的衬底102所讨论的。方法900进行到框904，其中形成鳍结构。在一些实施例中，鳍结构的形成包括在衬底上沉积第一组介电层(例如，具有介于约100A-2000A之间的厚度)。可以形成伪图案，其中例如光刻和蚀刻步骤可以用于部分地去除第一组介电层，留下第一组介电层的部分以及伪图案。在一些实施例中，然后沉积第二组介电层(例如，具有介于约20A-700A之间的厚度)并且回蚀刻第二组介电层以在伪图案的相对侧壁上形成至少两个间隔件。在一些情况下，去除伪图案(例如，通过湿蚀刻、干蚀刻或它们的组合)，使得间隔件保留。可以执行光刻工艺以暴露第一鳍部分(例如，逻辑器件的鳍部分或SRAM器件的鳍部分)，并且可以执行额外的蚀刻工艺以用于间隔件层CD向下修整。在一些实施例中，剩余的间隔件层可以用作硬掩模以部分地去除Si衬底。在一些情况下，可以执行另一光刻和蚀刻工艺(例如，切割层工艺)以去除不必要的鳍区域。在形成鳍线之后，方法900前进到框906，其中可以执行阱和沟道掺杂。此后，方法900前进到框908，其中形成栅极结构。举例来说，栅极结构可以包括上面讨论的一个或多个栅极结构(例如，包括栅极介电层和位于栅极介电层上方的金属层)。然后，方法900进行到框910，其中形成器件源极/漏极区域，诸如上面讨论的源极/漏极区域。然后，方法900进行到框912，其中可以形成接触件、VIA和金属互连层。在一些实施例中，方法900可以继续进一步处理以形成本领域中已知的各种部件和区域。
因此，本文描述的各个实施例提供优于现有技术的若干优点。应当理解，并非所有优点都必须在本文中讨论，没有特别的优点是所有实施例都需要的，并且其他实施例可以提供不同的优点。例如，这里讨论的实施例包括用于核心(逻辑)器件和SRAM器件的共同优化的结构和方法。在各个实施例中，半导体器件可以包括单独的器件结构，以满足逻辑器件要求和SRAM要求。在一些情况下，逻辑晶体管可以具有用于改善Iin/Ioff比率的窄鳍CD，并且SRAM器件可以具有更厚的鳍CD(例如，与逻辑器件相比)以避免闩锁(例如，通过提供改善的阱电阻和N+PW/NW、P+/NW/PW隔离泄漏改善)。在一些示例中，逻辑晶体管可以具有用于接触件与栅极电容减小的较短栅电极端盖，并且SRAM器件可以具有较长的栅电极端盖，用于Vt稳定性改善和Vcc_min减小。在一些实施例中，逻辑晶体管可以具有更宽的阱隔离间隔规则(例如，N+OD到N_阱，P+OD到P_阱)以用于闩锁和阱隔离泄漏改善，并且SRAM器件可以推动(减小)窄阱隔离间隔规则(例如，N+OD到N_阱，P+OD到P_阱)用于单元尺寸减小。通常，本文公开的各个实施例提供逻辑器件性能、SRAM单元缩放和制造工艺裕度的同时优化。对于具有本发明内容的本领域技术人员来说，另外的实施例和优点是显而易见的。
因此，本发明的实施例之一描述了包括逻辑部分和存储器部分的半导体器件。在一些实施例中，逻辑器件设置在逻辑部分内。在一些情况下，逻辑器件包括单鳍N型FinFET和单鳍P型FinFET。在一些示例中，静态随机存取存储器(SRAM)器件设置在存储器部分内。SRAM器件包括设置在两个P阱区域之间的N阱区域，其中两个P阱区域包括N型FinFET传输门(PG)晶体管和N型FinFET下拉(PD)晶体管，并且其中N阱区域包括P型FinFET上拉(PU)晶体管。
在上述半导体器件中，其中，所述逻辑器件包括反相器、AND门、NAND门、OR门、NOR门、触发器、扫描逻辑或组合逻辑。
在上述半导体器件中，其中，所述逻辑器件在所述单鳍N型鳍式场效应晶体管的沟道区域与所述单鳍P型鳍式场效应晶体管的沟道区域之间具有第一有源区域间隔‘S1’，并且其中，所述静态随机存取存储器器件在下拉沟道区域和上拉沟道区域之间具有第二有源区域间隔‘S2’。
在上述半导体器件中，其中，所述逻辑器件在所述单鳍N型鳍式场效应晶体管的沟道区域与所述单鳍P型鳍式场效应晶体管的沟道区域之间具有第一有源区域间隔‘S1’，并且其中，所述静态随机存取存储器器件在下拉沟道区域和上拉沟道区域之间具有第二有源区域间隔‘S2’，其中，所述第一有源区域间隔‘S1’比所述第二有源区域间隔‘S2’大至少20％。
在上述半导体器件中，其中，形成在所述单鳍N型鳍式场效应晶体管上方的第一栅极具有第一端盖长度‘E1’，并且其中，形成在所述N型鳍式场效应晶体管下拉晶体管上方的第二栅极具有第二端盖长度‘E2’。
在上述半导体器件中，其中，形成在所述单鳍N型鳍式场效应晶体管上方的第一栅极具有第一端盖长度‘E1’，并且其中，形成在所述N型鳍式场效应晶体管下拉晶体管上方的第二栅极具有第二端盖长度‘E2’，其中，所述第二端盖长度‘E2’比所述第一端盖长度‘E1’长至少10％。
在上述半导体器件中，其中，形成在所述单鳍N型鳍式场效应晶体管上方的第一栅极具有第一端盖长度‘E1’，并且其中，形成在所述N型鳍式场效应晶体管下拉晶体管上方的第二栅极具有第二端盖长度‘E2’，其中，端盖长度比率E2/E1大于1.1。
在上述半导体器件中，其中，所述逻辑器件包括具有第一X间距‘X1’和第一Y间距‘Y1’的第一单位单元，其中，所述静态随机存取存储器器件包括具有第二X间距‘X2’和第二Y间距‘Y2’的第二单位单元，并且其中，所述第一X间距‘X1’与所述第二X间距‘X2’相同。
在上述半导体器件中，其中，所述N型鳍式场效应晶体管传输门晶体管和所述N型鳍式场效应晶体管下拉晶体管包括单鳍N型鳍式场效应晶体管，并且其中，所述P型鳍式场效应晶体管上拉晶体管包括单鳍P型鳍式场效应晶体管。
在上述半导体器件中，其中，所述单鳍N型鳍式场效应晶体管在第一沟道区域中具有第一鳍宽度(W1)，其中，所述单鳍P型鳍式场效应晶体管在第二沟道区域中具有第二鳍宽度(W2)，其中，所述N型鳍式场效应晶体管下拉晶体管在第三沟道区域中具有第三鳍宽度(W3)，并且其中，所述P型鳍式场效应晶体管上拉晶体管在第四沟道区域中具有第四鳍宽度(W4)。
在上述半导体器件中，其中，所述单鳍N型鳍式场效应晶体管在第一沟道区域中具有第一鳍宽度(W1)，其中，所述单鳍P型鳍式场效应晶体管在第二沟道区域中具有第二鳍宽度(W2)，其中，所述N型鳍式场效应晶体管下拉晶体管在第三沟道区域中具有第三鳍宽度(W3)，并且其中，所述P型鳍式场效应晶体管上拉晶体管在第四沟道区域中具有第四鳍宽度(W4)，其中，所述第一鳍宽度(W1)比所述第三鳍宽度(W3)窄至少5％，并且其中，所述第二鳍宽度(W2)比所述第四鳍宽度(W4)窄至少5％。
在上述半导体器件中，其中，所述单鳍N型鳍式场效应晶体管在第一沟道区域中具有第一鳍宽度(W1)，其中，所述单鳍P型鳍式场效应晶体管在第二沟道区域中具有第二鳍宽度(W2)，其中，所述N型鳍式场效应晶体管下拉晶体管在第三沟道区域中具有第三鳍宽度(W3)，并且其中，所述P型鳍式场效应晶体管上拉晶体管在第四沟道区域中具有第四鳍宽度(W4)，其中，第一鳍宽度比率W3/W1大于1.05，并且其中，第二鳍宽度比率W4/W2大于1.05。
在另一实施例中，讨论的是包括第一电路区域和第二电路区域的电路。在一些实施例中，逻辑电路设置在第一电路区域内。在一些情况下，逻辑电路包括双鳍N型FinFET和双鳍P型FinFET。在各个实施例中，存储器电路设置在第二电路区域内。在一些示例中，存储器电路包括第一多个单鳍N型FinFET和第二多个单鳍P型FinFET。
在上述电路中，其中，所述存储器电路包括布置成多个列和行的多个静态随机存取存储器(SRAM)单位单元。
在上述电路中，其中，所述存储器电路包括布置成多个列和行的多个静态随机存取存储器(SRAM)单位单元，其中，所述多个静态随机存取存储器单位单元中的每个静态随机存取存储器单位单元包括设置在两个P阱区域之间的N阱区域，其中，所述两个P阱区域包括N型鳍式场效应晶体管传输门(PG)晶体管和N型鳍式场效应晶体管下拉(PD)晶体管，并且其中，所述N阱区域包括P型鳍式场效应晶体管上拉(PU)晶体管。
在上述电路中，其中，所述逻辑电路在所述双鳍N型鳍式场效应晶体管的沟道区域与所述双鳍P型鳍式场效应晶体管的沟道区域之间具有第一有源区域间隔‘S1’，其中，所述存储器电路的静态随机存取存储器器件在下拉沟道区域和上拉沟道区域之间具有第二有源区域间隔‘S2’，并且其中，所述第一有源区域间隔‘S1’比所述第二有源区域间隔‘S2’大至少20％。
在上述电路中，其中，形成在所述双鳍N型鳍式场效应晶体管上方的第一栅极具有第一端盖长度‘E1’，其中，形成在所述存储器电路的N型鳍式场效应晶体管下拉晶体管上方的第二栅极具有第二端盖长度‘E2’，并且其中，所述第二端盖长度‘E2’比所述第一端盖长度‘E1’长至少10％。
在上述电路中，其中，所述存储器电路包括布置成多个列和行的多个静态随机存取存储器(SRAM)单位单元，其中，所述多个静态随机存取存储器单位单元中的每个静态随机存取存储器单位单元包括设置在两个P阱区域之间的N阱区域，其中，所述两个P阱区域包括N型鳍式场效应晶体管传输门(PG)晶体管和N型鳍式场效应晶体管下拉(PD)晶体管，并且其中，所述N阱区域包括P型鳍式场效应晶体管上拉(PU)晶体管，其中，所述双鳍N型鳍式场效应晶体管在第一沟道区域中具有第一鳍宽度(W1)，其中，所述N型鳍式场效应晶体管下拉晶体管在第三沟道区域中具有第三鳍宽度(W3)，并且其中，所述第一鳍宽度(W1)比所述第三鳍宽度(W3)窄至少10％。
在又一个实施例中，讨论了一种半导体器件，包括设置在衬底上的多个逻辑部分和多个存储器部分。在一些示例中，多个CMOS器件设置在多个逻辑部分内，其中每个CMOS器件包括具有第一鳍宽度(W1)的单鳍N型FinFET和具有第二鳍宽度(W2)的单鳍P型FinFET。在一些实施例中，多个静态随机存取存储器(SRAM)器件设置在多个存储器部分内，其中多个SRAM器件布置成多个行和列。在一些情况下，每个SRAM器件包括设置在P阱区域内的N型FinFET传输门(PG)晶体管和N型FinFET下拉(PD)晶体管以及设置在N阱区域内的P型FinFET上拉(PU)晶体管。在一些实施例中，N型FinFET PD晶体管具有第三鳍宽度(W3)，并且P型FinFET PU晶体管具有第四鳍宽度(W4)。在各种示例中，第一鳍宽度(W1)窄于第三鳍宽度(W3)。
在上述半导体器件中，其中，每个互补金属氧化物半导体器件在所述单鳍N型鳍式场效应晶体管的沟道区域和所述单鳍P型鳍式场效应晶体管的沟道区域之间具有第一有源区域间隔‘S1’，其中，每个静态随机存取存储器器件在下拉沟道区域和上拉沟道区域之间具有第二有源区域间隔‘S2’，其中，所述第一有源区域间隔‘S1’比所述第二有源区域间隔‘S2’大至少20％；并且其中，形成在所述单鳍N型鳍式场效应晶体管上方的第一栅极具有第一端盖长度‘E1’，其中，形成在所述N型鳍式场效应晶体管下拉晶体管上方的第二栅极具有第二端盖长度‘E2’，并且其中，所述第二端盖长度‘E2’比所述第一端盖长度‘E1’长至少10％。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
逻辑部分和存储器部分；
逻辑器件，设置在所述逻辑部分内，其中，所述逻辑器件包括单鳍N型鳍式场效应晶体管和单鳍P型鳍式场效应晶体管；以及
静态随机存取存储器(SRAM)器件，设置在所述存储器部分内，其中，所述静态随机存取存储器器件包括设置在两个P阱区域之间的N阱区域，其中，所述两个P阱区域包括N型鳍式场效应晶体管传输门(PG)晶体管和N型鳍式场效应晶体管下拉(PD)晶体管，并且其中，所述N阱区域包括P型鳍式场效应晶体管上拉(PU)晶体管，
其中，形成在所述单鳍N型鳍式场效应晶体管上方的第一栅极具有第一端盖长度‘E1’，并且其中，形成在所述N型鳍式场效应晶体管下拉晶体管上方的第二栅极具有第二端盖长度‘E2’。
2.根据权利要求1所述的半导体器件，其中，所述逻辑器件包括反相器、AND门、NAND门、OR门、NOR门、触发器、扫描逻辑或组合逻辑。
3.根据权利要求1所述的半导体器件，其中，所述逻辑器件在所述单鳍N型鳍式场效应晶体管的沟道区域与所述单鳍P型鳍式场效应晶体管的沟道区域之间具有第一有源区域间隔‘S1’，并且其中，所述静态随机存取存储器器件在下拉沟道区域和上拉沟道区域之间具有第二有源区域间隔‘S2’。
4.根据权利要求3所述的半导体器件，其中，所述第一有源区域间隔‘S1’比所述第二有源区域间隔‘S2’大至少20％。
5.根据权利要求1所述的半导体器件，其中，所述逻辑器件包括具有第一源极/漏极外延宽度的第一外延源/漏极区域，所述静态随机存取存储器包括具有第二源极/漏极外延宽度的第二外延源/漏极区域，所述第二源极/漏极外延宽度大于第一源极/漏极外延宽度。
6.根据权利要求1所述的半导体器件，其中，所述第二端盖长度‘E2’比所述第一端盖长度‘E1’长至少10％。
7.根据权利要求1所述的半导体器件，其中，端盖长度比率E2/E1大于1.1。
8.根据权利要求1所述的半导体器件，其中，所述逻辑器件包括具有第一X间距‘X1’和第一Y间距‘Y1’的第一单位单元，其中，所述静态随机存取存储器器件包括具有第二X间距‘X2’和第二Y间距‘Y2’的第二单位单元，并且其中，所述第一X间距‘X1’与所述第二X间距‘X2’相同。
9.根据权利要求1所述的半导体器件，其中，所述N型鳍式场效应晶体管传输门晶体管和所述N型鳍式场效应晶体管下拉晶体管包括单鳍N型鳍式场效应晶体管，并且其中，所述P型鳍式场效应晶体管上拉晶体管包括单鳍P型鳍式场效应晶体管。
10.根据权利要求1所述的半导体器件，其中，所述单鳍N型鳍式场效应晶体管在第一沟道区域中具有第一鳍宽度W1，其中，所述单鳍P型鳍式场效应晶体管在第二沟道区域中具有第二鳍宽度W2，其中，所述N型鳍式场效应晶体管下拉晶体管在第三沟道区域中具有第三鳍宽度W3，并且其中，所述P型鳍式场效应晶体管上拉晶体管在第四沟道区域中具有第四鳍宽度W4。
11.根据权利要求10所述的半导体器件，其中，所述第一鳍宽度W1比所述第三鳍宽度W3窄至少5％，并且其中，所述第二鳍宽度W2比所述第四鳍宽度W4窄至少5％。
12.根据权利要求10所述的半导体器件，其中，第一鳍宽度比率W3/W1大于1.05，并且其中，第二鳍宽度比率W4/W2大于1.05。
13.一种电路，包括：
第一电路区域和第二电路区域；
逻辑电路，设置在所述第一电路区域内，其中，所述逻辑电路包括双鳍N型鳍式场效应晶体管和双鳍P型鳍式场效应晶体管；以及
存储器电路，设置在所述第二电路区域内，其中，所述存储器电路包括第一多个单鳍N型鳍式场效应晶体管和第二多个单鳍P型鳍式场效应晶体管，
其中，所述逻辑电路包括包括具有第一X间距‘X1’的第一单位单元，所述存储器电路包括具有第二X间距‘X2’的第二单位单元，并且所述第一X间距‘X1’与所述第二X间距‘X2’相同。
14.根据权利要求13所述的电路，其中，所述存储器电路包括布置成多个列和行的多个静态随机存取存储器(SRAM)单位单元。
15.根据权利要求14所述的电路，其中，所述多个静态随机存取存储器单位单元中的每个静态随机存取存储器单位单元包括设置在两个P阱区域之间的N阱区域，其中，所述两个P阱区域包括N型鳍式场效应晶体管传输门(PG)晶体管和N型鳍式场效应晶体管下拉(PD)晶体管，并且其中，所述N阱区域包括P型鳍式场效应晶体管上拉(PU)晶体管。
16.根据权利要求13所述的电路，其中，所述逻辑电路在所述双鳍N型鳍式场效应晶体管的沟道区域与所述双鳍P型鳍式场效应晶体管的沟道区域之间具有第一有源区域间隔‘S1’，其中，所述存储器电路的静态随机存取存储器器件在下拉沟道区域和上拉沟道区域之间具有第二有源区域间隔‘S2’，并且其中，所述第一有源区域间隔‘S1’比所述第二有源区域间隔‘S2’大至少20％。
17.根据权利要求13所述的电路，其中，形成在所述双鳍N型鳍式场效应晶体管上方的第一栅极具有第一端盖长度‘E1’，其中，形成在所述存储器电路的N型鳍式场效应晶体管下拉晶体管上方的第二栅极具有第二端盖长度‘E2’，并且其中，所述第二端盖长度‘E2’比所述第一端盖长度‘E1’长至少10％。
18.根据权利要求15所述的电路，其中，所述双鳍N型鳍式场效应晶体管在第一沟道区域中具有第一鳍宽度(W1)，其中，所述N型鳍式场效应晶体管下拉晶体管在第三沟道区域中具有第三鳍宽度(W3)，并且其中，所述第一鳍宽度(W1)比所述第三鳍宽度(W3)窄至少10％。
19.一种半导体器件，包括：
多个逻辑部分和多个存储器部分，设置在衬底上；
多个互补金属氧化物半导体器件，设置在所述多个逻辑部分内，其中，每个互补金属氧化物半导体器件包括具有第一鳍宽度(W1)的单鳍N型鳍式场效应晶体管和具有第二鳍宽度(W2)的单鳍P型鳍式场效应晶体管；以及
多个静态随机存取存储器(SRAM)器件，设置在所述多个存储器部分内，其中，所述多个静态随机存取存储器器件布置成多个行和列，其中，每个静态随机存取存储器器件包括设置在P阱区域内的N型鳍式场效应晶体管传输门(PG)晶体管和N型鳍式场效应晶体管下拉(PD)晶体管以及设置在N阱区域内的P型鳍式场效应晶体管上拉(PU)晶体管，其中，所述N型鳍式场效应晶体管下拉晶体管具有第三鳍宽度（W3），其中，所述P型鳍式场效应晶体管上拉晶体管具有第四鳍宽度（W4），并且其中，所述第一鳍宽度（W1）窄于所述第三鳍宽度（W3），
其中，形成在所述单鳍N型鳍式场效应晶体管上方的第一栅极具有第一端盖长度‘E1’，并且其中，所述第一栅极包括金属栅极层，所述第一端盖长度‘E1’是所述金属栅极层的厚度的至少两倍。
20.根据权利要求19所述的半导体器件，
其中，每个互补金属氧化物半导体器件在所述单鳍N型鳍式场效应晶体管的沟道区域和所述单鳍P型鳍式场效应晶体管的沟道区域之间具有第一有源区域间隔‘S1’，其中，每个静态随机存取存储器器件在下拉沟道区域和上拉沟道区域之间具有第二有源区域间隔‘S2’，其中，所述第一有源区域间隔‘S1’比所述第二有源区域间隔‘S2’大至少20％；并且
其中，形成在所述单鳍N型鳍式场效应晶体管上方的第一栅极具有第一端盖长度‘E1’，其中，形成在所述N型鳍式场效应晶体管下拉晶体管上方的第二栅极具有第二端盖长度‘E2’，并且其中，所述第二端盖长度‘E2’比所述第一端盖长度‘E1’长至少10％。
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