KR102023665B1 - 정적 랜덤 액세스 메모리 - Google Patents

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Abstract

SRAM을 제조하는 방법에 있어서, 제1 더미 패턴들은 기판 위에 형성되며, 기판 상에 제1 내지 제3 마스크층들이 형성된다. 중간 더미 패턴들은 제1 더미 패턴들의 측벽들 상에 형성된다. 제1 더미 패턴들은 제거되어, 중간 더미 패턴들을 남긴다. 제3 마스크층은 중간 더미 패턴들을 사용함으로써 패터닝되며, 그에 의해 제2 마스크층이 패터닝되어, 제2 더미 패턴들을 형성한다. 측벽 스페이서들은 제2 더미 패턴들의 측벽들 상에 형성된다. 제2 더미 패턴들은 제거되어, 기판 위에 하드 마스크 패턴들로서 측벽 스페이서층들을 남기고, 그에 의해 제1 마스크층이 패터닝된다. 기판은 패터닝된 제1 마스크층을 사용함으로써 패터닝된다. 복수의 SRAM 셀들 각각은 셀 경계선에 의하여 정의되며, 그 내부에는 단 2개의 제1 더미 패턴들만이 포함된다.

Description

정적 랜덤 액세스 메모리{STATIC RANDOM ACCESS MEMORY}
개시물은 반도체 소자, 더 구체적으로는 전계 효과 트랜지스터(FET, field effect transistor) 소자들을 갖는 반도체 정적 랜덤 액세스 메모리(SRAM, static random access memory) 소자 및 그 제조 프로세스에 관한 것이다.
반도체 산업이 더욱 높은 소자 밀도, 더 높은 퍼포먼스, 더 낮은 전력 소모 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드들로 진보함에 따라, 제조 및 설계 문제들로부터의 도전과제들은 핀 전계 효과 트랜지스터(Fin FET, fin field effect transistor)와 같은 3차원 설계들의 발전을 초래하였다. Fin FET 소자에서, 추가의 측벽들을 이용하고 단 채널 효과를 억제하는 것이 가능하다.
본 개시물의 일 양상에 따라, 복수의 정적 랜덤 액세스 메모리(SRAM, static random access memory) 셀들을 포함하는 SRAM을 제조하는 방법은 다음 동작들을 포함한다. 기판 위에 제1 더미 패턴들이 형성되며, 제1 마스크층, 제2 마스크층 및 제3 마스크층이 기판 상에 이 순서대로 형성된다. 제1 더미 패턴들 사이의 공간을 채우기 위하여 제1 더미 패턴들의 측벽들 상에 중간 더미 패턴들이 형성된다. 제1 더미 패턴들은 제거되어, 기판의 제3 마스크층 위에 중간 더미 패턴들을 남긴다. 중간 더미 패턴들을 사용함으로써 제3 마스크층은 패터닝된다. 패터닝된 제3 마스크층을 사용함으로써 제2 마스크층은 패터닝되어, 제2 더미 패턴들을 형성한다. 제2 더미 패턴들의 측벽들 상에 측벽 스페이서층들이 형성된다. 제2 더미 패턴들은 제거되어, 기판 위에 하드 마스크 패턴들로서 측벽 스페이서층들을 남긴다. 에칭 마스크로서 하드 마스크 패턴들을 사용함으로써, 제1 마스크층은 패터닝된다. 에칭 마스크로서 패터닝된 제1 마스크층을 사용함으로써, 기판은 패터닝된다. 복수의 SRAM 셀들 각각은 셀 경계선에 의하여 정의된다. 셀 경계선 내에 단 2개의 제1 더미 패턴들만이 포함된다.
본 개시물의 다른 양상에 따라, 복수의 정적 랜덤 액세스 메모리(SRAM) 셀들을 포함하는 SRAM을 제조하는 방법이 제공된다. 복수의 SRAM 셀들 각각은, 제1 방향으로 연장되는 하단측, 제1 방향으로 연장되고 하단측에 대향되는 상단측, 제1 방향에 교차하는 제2 방향으로 연장되는 좌측, 및 제2 방향으로 연장되고 좌측에 대향되는 우측을 갖는 셀 경계선에 의하여 정의된다. 복수의 SRAM 셀들 각각은, 제2 방향으로 제1 측으로부터 제2 측까지 연장되는 제1 핀 구조물, 제2 방향으로 제1 측으로부터 제2 측을 향해 연장되며, 제2 방향으로 제1 핀 구조물보다 짧은 제2 핀 구조물, 제2 방향으로 제2 측으로부터 제1 측을 향해 연장되며, 제2 방향으로 제1 핀 구조물보다 짧은 제3 핀 구조물, 및 제2 방향으로 제1 측으로부터 제2 측까지 연장되는 제4 핀 구조물을 포함한다. 방법은 기판에 형성된 제1 하드 마스크들을 사용함으로써 기판을 패터닝하여, 제1 내지 제4 핀 구조물들을 형성하는 단계를 포함한다. 제1 하드 마스크 패턴들은, 기판 상에 제1 더미 패턴들을 형성하는 단계; 제1 더미 패턴들 위에 제1 재료의 블랭킷층을 형성하는 단계; 제1 재료의 블랭킷층을 에칭하여, 제1 더미 패턴들의 측벽들 상에 제1 마스크 패턴들을 형성하는 단계; 및 제1 더미 패턴들을 제거하여, 제1 하드 마스크 패턴들을 남기는 단계에 의하여 형성된다. 제1 더미 패턴들은, 기판 ― 제1 마스크층, 제2 마스크층 및 제3 마스크층이 기판 상에 이 순서대로 형성됨 ― 상에 제2 더미 패턴들을 형성하는 단계; 제2 더미 패턴들 위에 제2 재료의 블랭킷층을 형성하는 단계; 제2 재료의 블랭킷층을 에칭하여, 제2 더미 패턴들의 측벽들 상에 그리고 제2 더미 패턴들 사이에 중간 더미 패턴들을 형성하는 단계; 제2 더미 패턴들을 제거하여, 중간 더미 패턴들을 남기는 단계; 중간 더미 패턴들을 에칭 마스크로서 사용함으로써, 제3 마스크층을 패터닝하는 단계; 및 패터닝된 제3 마스크층을 에칭 마스크로서 사용함으로써 제2 마스크층을 패터닝하여, 제1 더미 패턴들을 형성하는 단계에 의하여 형성된다. 하나의 SRAM 셀의 셀 경계선 내에, 단 2개의 제2 더미 패턴들만이 포함된다.
본 개시물의 다른 양상에 따라, 정적 랜덤 액세스 메모리(SRAM)는 복수의 SRAM 셀들을 포함한다. 복수의 SRAM 셀들 각각은, 제1 방향으로 연장되는 하단측, 제1 방향으로 연장되고 하단측에 대향되는 상단측, 제1 방향에 교차하는 제2 방향으로 연장되는 좌측, 및 제2 방향으로 연장되고 좌측에 대향되는 우측을 갖는 셀 경계선에 의하여 정의된다. 복수의 SRAM 셀들 각각은, 제2 방향으로 제1 측으로부터 제2 측까지 연장되는 제1 핀 구조물; 제2 방향으로 제1 측으로부터 제2 측을 향해 연장되며, 제2 방향으로 제1 핀 구조물보다 짧은 제2 핀 구조물; 제2 방향으로 제2 측으로부터 제1 측을 향해 연장되며, 제2 방향으로 제1 핀 구조물보다 짧은 제3 핀 구조물; 및 제2 방향으로 제1 측으로부터 제2 측까지 연장되는 제4 핀 구조물을 포함한다. 복수의 SRAM 셀들은 m-행×n-열 행렬로 배열되고, n 및 m은 2 이상의 자연수들이다. 상단측의 길이의 1/4의 거리 내에서 제1 방향으로 m-행×n-열 행렬 외부의 영역에는 핀 구조물이 배치되지 않는다.
본 개시내용은 첨부 도면들과 함께 판독될 때, 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야의 표준 관행에 따라, 다양한 피쳐들은 축적에 따라 도시되지 않으며, 단지 예시를 목적으로 사용된다는 것이 강조된다. 사실상, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1a는 SRAM 단위 셀의 예시적인 회로도이다.
도 1b는 본 개시물의 일 실시예에 따른 SRAM 단위 셀의 예시적 레이아웃이다.
도 1c는 복수의 SRAM 단위 셀들의 예시적 배열이다.
도 1d는 본 개시물의 일 실시예에 따른 복수의 SRAM 단위 셀들의 예시적 배열이다.
도 1e는 Fin FET의 예시적 사시도를 보여준다.
도 2a-12c는 본 개시물의 일 실시예에 따른 SRAM 소자의 예시적인 순차적 제조 프로세스들을 보여준다.
도 13a-16c는 본 개시물의 다른 실시예에 따른 SRAM 소자를 위한 핀 구조물들을 제조하기 위한 예시적인 순차적 프로세스들을 보여준다.
다음의 개시내용은 발명의 상이한 피쳐들을 구현하기 위한 복수의 상이한 실시예들 또는 예시들을 제공한다는 것이 이해될 것이다. 컴포넌트들 및 장치(arrangement)들의 특정 예시들이 본 개시내용을 간략화하기 위해 하기에서 설명된다. 물론, 이들은 단지 예시들이며, 제한하는 것으로 의도되지는 않는다. 예를 들어, 엘리먼트들의 치수들은 개시된 범위 또는 값들로 제한되지 않으나, 소자의 원하는 특성들 및/또는 프로세스 조건들에 좌우될 수 있다. 또한, 뒤따르는 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은 제1 피쳐 및 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 제1 피쳐 및 제2 피쳐가 직접 접촉하지 않도록 제1 피쳐와 제2 피쳐 사이에 추가의 피쳐들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 다양한 피쳐들은 간략화 및 명료성을 위해 상이한 스케일들로 임의적으로 도시될 수 있다.
뿐만 아니라, 공간적으로 상대적인 용어들, 예컨대 "밑", "아래", "하부", "위", "상부" 등은 도면들에 예시된 바와 같이 한 엘리먼트 또는 피쳐의 다른 엘리먼트(들) 또는 피쳐(들)에 대한 관계를 설명하기 위하여, 설명의 용이성을 목적으로 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 개시된 배향 외에, 사용시 또는 동작시 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다르게 배향(90도 또는 다른 배향들로 회전)될 수 있으며, 본 명세서에서 사용되는 공간적으로 상대적인 기술자들은 이에 따라 유사하게 해석될 수 있다. 또한, 용어 "~로 만들어진"은 "~를 포함하는", 또는 "~로 구성되는" 중 어느 하나를 의미할 수 있다.
뿐만 아니라, 본 개시물에 도시된 레이아웃 구조들은 설계 레이아웃들이며, 반드시 반도체 소자로서 제조되는 정확한 물리적 구조들을 보여주는 것은 아니다.
도 1a는 SRAM 단위 셀의 예시적인 회로도이다. SRAM 단위 셀은 데이터 저장 노드 및 상보형 데이터 저장 노드를 갖는 2개의 교차 결합된 인버터들을 포함한다. 제1 인버터의 출력은 제2 인버터의 입력에 결합되고, 제2 인버터의 출력은 제1 인버터의 입력에 결합된다. SRAM은 제1 인버터의 출력 및 제2 인버터의 입력에 결합된 제1 패스-게이트 FET 소자(PG1)와, 제2 인버터의 출력 및 제1 인버터의 입력에 결합된 제2 패스-게이트 FET 소자(PG2)를 더 포함한다. 제1 및 제2 패스-게이트 FET 소자들의 게이트들은 워드 라인(WL)에 결합되고, 제1 패스-게이트 FET 소자(PG1)의 소스/드레인은 제1 비트 라인(BL)에 결합되고, 제2 패스-게이트 FET 소자(PG2)의 소스/드레인은 제1 비트 라인(BL)의 상보물(complement)인 제2 비트 라인(BLB)에 결합된다. 본 개시물에서, FET 소자의 소스 및 드레인은 상호교환가능하게 사용될 수 있다.
제1 인버터는 첫번째 제1-도전성-타입 FET 소자(PU1) 및 첫번째 제2-도전성-타입 FET 소자(PD1)를 포함한다. 제2 인버터는 두번째 제1-도전성-타입 FET 소자(PU2) 및 두번째 제2-도전성-타입 FET 소자(PD2)를 포함한다. 제1 패스-게이트 소자(PG1) 및 제2 패스-게이트 소자(PG2)는 제2-도전성 타입 소자들이다. 제1 실시예에서, 제1 도전성 타입은 P-타입이고 제2 도전성 타입은 N-타입이다. 물론, 다른 실시예에서, 제1 도전성 타입은 N-타입이고 제2 도전성 타입은 P-타입이며, 그러한 경우에 SRAM의 나머지 엘리먼트들이 본 기술분야의 공통적 지식에 따라 적절히 수정되는 것이 가능하다.
SRAM은 제1 P-타입 웰(PW1), 제2 P-타입 웰(PW2) 및 N-타입 웰(NW)을 더 포함한다. 도 1a에 도시된 바와 같이, 제1 패스-게이트 소자(PG1)(N-타입) 및 제1 N-타입 FET 소자(PD1)는 제1 P-타입 웰(PW1) 내에 배치되고, 제2 패스-게이트 FET 소자(PG2)(N-타입) 및 제2 N-타입 FET 소자(PD2)는 제2 P-타입 웰(PW2) 내에 배치되고, 제1 P-타입 FET 소자(PU1) 및 제2 P-타입 FET 소자(PU2)는 N-타입 웰(NW) 내에 배치된다.
도 1b는 본 개시물의 제1 실시예에 따른 SRAM 단위 셀의 예시적 레이아웃이다. 도 1b에서, 하부층 엘리먼트들 중 단지 일부만이 예시된다.
SRAM 단위 셀은 셀 경계선(CELB)에 의하여 정의되고, 제1 내지 제4 핀 구조물들(FI, F2, F3 및 F4)을 포함하며, 핀 구조물들 각각은 Y(열) 방향으로 연장되고, X(행) 방향으로 배열된다. 4개의 핀 구조물들(FI, F3, F4 및 F2)은 이 순서로 X 방향으로 배열된다. 셀 경계선(CELB)은 X 방향으로 연장되는 하단측, X 방향으로 연장되고 하단측에 대향되는 상단측, Y 방향으로 연장되는 좌측, 및 Y 방향으로 연장되고 좌측에 대향되는 우측을 갖는다.
SRAM 단위 셀은 6개의 트랜지스터들을 포함한다. 제1 패스-게이트 소자(PG1)는 제1 게이트 전극(GA1) 및 제1 핀 구조물(F1)에 의하여 형성되는 핀 전계 효과 트랜지스터(Fin FET)(PG1)이다. 제1 N-타입 FET 소자(PD1)는 제2 게이트 전극(GA2) 및 제1 핀 구조물(F1)에 의하여 형성되는 Fin FET이다. 제1 P-타입 FET 소자(PU1)는 제2 게이트 전극(GA2) 및 제3 핀 구조물(F3)에 의하여 형성되는 Fin FET이다. 제2 패스-게이트 FET 소자(PG2)는 제3 게이트 전극(GA3) 및 제2 핀 구조물(F2)에 의하여 형성되는 Fin FET이다. 제2 N-타입 FET 소자(PD2)는 제4 게이트 전극(GA4) 및 제2 핀 구조물(F2)에 의하여 형성되는 Fin FET이다. 제2 P-타입 FET 소자(PU2)는 제4 게이트 전극(GA4) 및 제4 핀 구조물(F4)에 의하여 형성되는 Fin FET이다. SRAM 단위 셀 내의 Fin FET 전부는 채널 및 소스/드레인으로서 기능하는 단 하나의 활성 핀 구조물을 포함한다.
SRAM 소자 및 SRAM 단위 셀은 콘택들, 비아들 및 금속 배선들과 같은 상부층 구조물들을 더 포함하며, 이들의 상세한 설명은 본 개시물에서는 생략된다.
SRAM 소자는 X(행) 및 Y(열) 방향들로 배열되는 복수의 SRAM 단위 셀들을 포함한다. 도 1c는 4개의 SRAM 단위 셀들, 제1 내지 제4 SRAM 단위 셀들(SR1, SR2, SR3 및 SR4)의 예시적 레이아웃을 보여준다. 제1 SRAM(SR1)은 예를 들어, 도 2에 의하여 도시된 레이아웃 구조들을 갖는다. 제2 SRAM(SR2)은 Y 방향에 평행한 축에 관하여 제1 SRAM(SR1)의 수평으로 뒤집힌 레이아웃인 레이아웃을 갖는다. 제3 SRAM(SR3)은 X 방향에 평행한 축에 관하여 제1 SRAM(SR1)의 수직으로 뒤집힌 레이아웃인 레이아웃을 갖는다. 제4 SRAM(SR4)은 Y 방향에 평행한 축에 관하여 제3 SRAM(SR3)의 수평으로 뒤집힌 레이아웃인 레이아웃을 갖는다. 열 방향(Y)을 따라, 복수의 제1 SRAM들(SR1) 및 복수의 제3 SRAM들(SR3)은 대안적으로 배열된다.
도 1d는 3 행들 및 3 열들을 보이는 SRAM 어레이를 보여준다. 각각의 SRAM 단위 셀은 상기 진술된 바와 같은 도 1b의 레이아웃 구조 및 그것의 뒤집힌 구조들을 갖는다.
도 1d에 도시된 바와 같이, 하나의 SRAM 단위 셀의 핀 구조물들은 Y 방향의 인접한 SRAM 단위 셀들의 대응 핀 구조물들에 연결되어, 각각 하나의 연속하는 패턴을 형성한다. 유사하게, 하나의 SRAM 단위 셀의 게이트 전극들은 X 방향으로 인접한 SRAM 단위 셀들의 대응 게이트 전극에 연결되어, 각각 하나의 연속하는 패턴을 형성한다.
도 1e는 Fin FET의 예시적인 사시도를 보여준다. Fin FET(1)은 다른 피쳐들 중에서도 기판(10), 핀 구조물(20), 게이트 유전체(30) 및 게이트 전극(40)을 포함한다. 이 실시예에서, 기판(10)은 실리콘 기판이다. 대안적으로, 기판(10)은 다른 원소 반도체, 예컨대 게르마늄; IV-IV족 화합물 반도체들, 예컨대 SiC 및 SiGe, III-V족 화합물 반도체들, 예컨대 GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 화합물 반도체; 또는 이들의 조합물들을 포함할 수 있다. 핀 구조물(20)은 기판 위에 배치된다. 핀 구조물(20)은 기판과 동일한 재료로 이루어질 수 있으며, 기판(10)으로부터 계속해서 연장될 수 있다. 이 실시예에서, 핀 구조물은 Si로 이루어진다. 핀 구조물(20)의 실리콘층은 진성일 수 있거나, 또는 n-타입 불순물 또는 a p-타입 불순물로 적절히 도핑될 수 있다.
게이트 전극(40) 아래의 핀 구조물(20)의 하부 부분은 웰 영역으로서 지칭되고, 핀 구조물(20)의 상부 부분은 채널 영역으로서 지칭된다. 게이트 전극(40) 아래에, 웰 영역이 격리 절연층(50)에 내장되고, 채널 영역이 격리 절연층(50)으로부터 돌출된다. 핀 구조물들(20) 사이의 공간들 및/또는 하나의 핀 구조물과 기판(10) 위에 형성된 다른 엘리먼트 사이의 공간은 절연 재료를 포함하는 격리 절연층(50)(또는 소위 "얕은-트렌치 격리(STI, shallow-trench-isolation)" 층)에 의하여 채워진다. 격리 절연층(50)을 위한 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, 불소 도핑 실리케이트 글라스(FSG, fluorine-doped silicate glass) 또는 로우-k 유전체 재료를 포함할 수 있다.
격리 절연층(50)으로부터 돌출되는 채널 영역은 게이트 유전체층(30)에 의하여 커버되고, 게이트 유전체층(30)은 게이트 전극(40)에 의하여 추가로 커버된다. 게이트 전극(40)에 의하여 커버되지 않는 채널 영역의 부분은 MOS FET의 소스 및/또는 드레인으로서 기능한다.
특정 실시예들에서, 게이트 유전체층(30)은 유전체 재료, 예컨대 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 재료, 다른 적절한 유전체 재료, 및/또는 이들의 조합물들을 포함한다. 하이-k 유전체 재료의 예들은 Hf02, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(Hf02-Al203) 합금, 다른 적절한 하이-k 유전체 재료들, 및/또는 이들의 조합물들을 포함한다.
게이트 전극(40)은 임의의 적절한 재료, 예컨대 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈룸, 텅스텐, 코발트, 몰리브덴, 탄탈룸 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAIN, TaCN, TaC, TaSiN, 금속 합금들, 다른 적절한 재료들, 및/또는 이들의 조합물들을 포함한다. 게이트 구조물은 게이트-라스트(gate-last) 또는 교체 게이트 방법을 사용하여 형성될 수 있다.
몇몇 실시예들에서, 하나 이상의 일함수 조정층들(미도시)이 게이트 유전체층과 게이트 전극 사이에 개재될 수 있다. 일함수 조정층들은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, NiSi, PtSi 또는 TiAlC, 또는 임의의 다른 적절한 재료들의 단일층, 또는 이들 재료들 중 둘 이상의 다층과 같은 도전성 재료로 이루어진다. n-채널 Fin FET에 대해, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi, 또는 임의의 다른 적절한 재료들 중 하나 이상이 일함수 조정층으로서 사용되며, p-채널 Fin FET에 대해, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co, 또는 임의의 다른 적절한 재료들 중 하나 이상이 일함수 조정층으로서 사용된다. 일함수 조정층은 상이한 금속층들을 사용할 수 있는 n-채널 Fin FET 및 p-채널 Fin FET에 대해 개별적으로 형성될 수 있다.
소스 및 드레인 영역들 내에 불순물들을 적절히 도핑함으로써 또는 적절한 재료를 에피택셜하게 성장시킴으로써, 소스 및 드레인 영역들은 또한 게이트 전극(40)에 의하여 커버되지 않는 핀 구조물(20) 내에 형성된다. Si 또는 Ge의 합금 및 Co, Ni, W, Ti 또는 Ta와 같은 금속은 소스 및 드레인 영역들 상에 형성될 수 있다.
도 2a-12c는 본 개시물의 일 실시예에 따른 SRAM에 대한 핀 구조물들을 제조하기 위한 예시적인 순차적 프로세스들을 보여준다. 도 2a, 3a, ... 12a는 모두 후속하여 형성된 4개의 인접한 SRAM 단위 셀들 내의 핀 구조물 레이아웃을 예시하는 동일한 도면이다. 도 2b, 3b, ... 12b는 각각의 제조 스테이지에서의 평면도들을 보여주며, 도 2c, 3c, ... 12c는 각각의 제조 스테이지에서 도 2b, 3b, ... 12b에서의 X1-X1 또는 X2-X2를 따르는 단면도들을 보여준다. 도 2a-12c에 의하여 보여지는 프로세스들 이전에, 그 동안에, 그리고 그 이후에 추가의 동작들이 제공될 수 있으며, 하기 설명된 동작들 중 일부는 방법의 추가적 실시예들에서 교체되거나 또는 제거될 수 있는 것으로 이해된다.
도 2a는 후속하여 형성된 4개의 인접한 SRAM 단위 셀들 내의 핀 구조물 레이아웃을 보여준다. 4개의 SRAM 단위 셀들의 레이아웃은 도 1c와 동일하다.
하나의 SRAM 단위 셀, 예를 들어, SR1에서, 각각 도 1b의 제1 내지 제4 핀 구조물들에 대응하는 4개의 핀 구조물들(22, 24, 26 및 28)이 제공된다. 핀 구조물들은 제2 방향(Y 방향)으로 연장되고, 제1 방향(X 방향)으로 배열된다.
하나의 샐 내에, 즉, 하나의 셀 경계선 내에, 제1 핀 구조물(22)은 셀 경계선의 하단측과 하단측에 대향된 셀 경계선의 상단측 사이에 연장된다. 제2 핀 구조물(24)은 셀 경계선의 하단측과 하단측에 대향된 셀 경계선의 상단측 사이에 연장된다. 제3 핀 구조물(26)은 하단측으로부터 연장되며, 제1 핀 구조물보다 짧다. 제4 핀 구조물(28)은 상단측으로부터 연장되며, 제2 핀 구조물보다 짧다. 제1 내지 제4 핀 구조물들은 미리 결정된 간격을 두고 X 방향으로 배열된다. 미리 결정된 간격은 이 실시예에서 일정하다. 다른 실시예들에서, 제1 핀 구조물과 제3 핀 구조물 사이의 간격은 제3 핀 구조물과 제4 핀 구조물 사이의 간격과 상이할 수 있다.
핀 구조물들의 폭(L1)은 몇몇 실시예들에서 약 20 nm 내지 80 nm의 범위이고, 다른 실시예들에서 약 5 nm 내지 약 30 nm의 범위이다. 인접한 핀 구조물들 사이의 공간(S1)은 몇몇 실시예들에서 약 20 nm 내지 약 100 nm의 범위이고, 다른 실시예들에서 약 30 nm 내지 약 80 nm의 범위이다.
도 2b 및 2c에 도시된 바와 같이, 제1 마스크층(12), 제2 마스크층(14) 및 제3 마스크층(16)이 기판(10) 위에 형성된다. 제1 마스크층 및 제3 마스크층 각각은 Si02, SiN, SiON, SiCN 또는 SiOCN의 하나 이상의 층들을 포함한다. 일 실시예에서, 제1 마스크층(12)은 아래 놓인 Si02 층, 아래 놓인 Si02 층 상에 배치된 SiN 층, 및 SiN 층 상에 배치된 상부 Si02 층을 포함한다. 제3 마스크층(16)은 SiN 층, 및 SiN 층 상에 배치된 Si02 층을 포함한다. 제2 마스크층(14)은 실리콘 산화물에 관하여 높은 에칭 선택도를 갖는 재료의 하나 이상의 층을 포함한다. 일 실시예에서, 제2 마스크층(14)은 폴리실리콘층을 포함한다.
제1 더미 패턴(100)은 제3 마스크층(16) 위에 형성된다. 제1 더미 패턴(100)은 유기 재료들 또는 무기 재료들의 하나 이상의 층들로 이루어진다. 일 실시예에서, 제1 더미 패턴(100)은 폴리실리콘을 포함한다. 제1 재료의 블랭킷층은 제3 마스크층(16) 위에 형성되고, 그 후 제1 더미 패턴들(100)을 형성하기 위하여 리소그래피 동작 및/또는 에칭 동작을 포함하는 패터닝 동작이 수행된다. 몇몇 실시예들에서, 하나의 SRAM 단위 셀의 셀 경계선 내에, 동일한 폭을 갖는 단 2개의 제1 더미 패턴들이 포함된다.
제1 더미 패턴(100)을 위한 블랭킷층은 화학 기상 증착(CVD, chemical vapor deposition)에 의하여 형성되며, 물리 기상 증착(PVD, physical vapor deposition) 또는 원자층 증착(ALD, atomic layer deposition)이 블랭킷층을 형성하는데 사용될 수 있다.
제1 더미 패턴들(100)은 Y 방향으로 연장되는 라인-앤드-스페이스 패턴(lines-and-spaces pattern)으로 형성된다. 제1 더미 패턴(100)의 폭(W1)은 약 2L1+S1로 조정된다. 도 2a 및 2b에 도시된 바와 같이, 제1 더미 패턴(100)의 좌측 에지는 실질적으로 제1 핀 구조물(22)(또는 제4 핀 구조물(28))의 좌측 에지에 대응하며, 제1 더미 패턴(100)의 우측 에지는 실질적으로 제3 핀 구조물(26)(또는 제2 핀 구조물(24))의 우측 에지에 대응한다.
제1 더미 패턴(100)의 두께(T1)는 약 30 nm 내지 약 100 nm의 범위이다.
제1 더미 패턴들(100)이 형성된 이후에, 제2 재료의 블랭킷층(110)은 제1 더미 패턴들(100) 위에 형성된다. 제2 재료는 실리콘 산화물 및 실리콘 질화물과 같은 무기 재료이며, 제1 재료와 상이하다. 이 실시예에서, CVD에 의하여 형성되는 실리콘 질화물이 사용된다.
제3 마스크층(16)의 상부면으로부터의 제2 재료의 두께(T2)는 약 30 nm 내지 약 200 nm의 범위이다.
X 방향으로 셀 경계선 내에 제1 더미 패턴들(102 및 104)과 제1 더미 패턴들(106 및 108) 사이의 공간들(103 및 105)은 제2 재료에 의해 완전히 채워진다. 몇몇 실시예들에서, 도 3c에 도시된 바와 같이, X 방향으로 인접한 SRAM 단위 셀들의 셀 경계선을 따르는 제1 더미 패턴들(104 및 106) 사이의 공간(107)에 따라, 리세스(90)가 공간(107) 위에 형성된다. 예를 들어, 공간(107)이 약 65 nm 이상일 때, 리세스(90)가 형성된다. 이 공간에서, 제2 재료의 두께(T2')는 제1 더미 패턴들의 제2 재료의 두께와 실질적으로 동일하며, 이는 약 30 nm 내지 약 100 nm의 범위이다.
다음으로, 이방성 에칭이 제2 재료의 블랭킷층 상에 수행된다. 도 4b 및 4c에 도시된 바와 같이, 제1 더미 패턴들(102 및 104) 사이의 그리고 제1 더미 패턴들(106 및 108) 사이의 공간(103 및 105)은 중간 더미 패턴들(112 및 114)을 형성하는 제2 재료에 의하여 완전히 채워진다. 제2 재료는 또한 제1 더미 패턴들(102 및 106)의 좌측 상에 그리고 제1 더미 패턴들(104 및 108)의 우측 상에 측벽 스페이서로서 남아있어, 추가의 중간 더미 패턴들(111, 113, 115 및 117)을 형성한다.
다음으로, 5b 및 5c에 도시된 바와 같이, 제1 더미 패턴들은 건식 및/또는 습식 에칭에 의해 제거된다. 제1 더미 패턴들의 제거 이후에, Y 방향으로 연장되는 중간 더미 패턴들(111, 112, 113, 115, 114 및 117)이 X 방향으로 이 순서대로 형성된다.
그 후, 도 6b 및 6c에 도시된 바와 같이, 에칭 마스크로서 중간 더미 패턴들을 사용함으로써, 제3 마스크층(16)은 패터닝되고, 후속하여, 패터닝된 제3 마스크층을 사용함으로써, 제2 마스크층(14)은 제2 더미 패턴들(111', 112', 113', 115', 114' 및 117')로 패터닝되고, 각각 공간들(121, 123, 125, 127 및 129)에 의하여 분리된다. 제2 마스크층의 에칭 이후에, 패터닝된 제3 마스크층(16)은 제거된다.
제2 더미 패턴들(112' 및 114')의 폭들은 실질적으로 서로 동일하고, 제1 더미 패턴들(100)의 폭과 실질적으로 동일하며, 제2 더미 패턴들(111', 113', 115' 및 117')의 폭들은 실질적으로 서로 동일하고, 제2 더미 패턴들(112' 및 114')의 폭들보다 작다. 제2 더미 패턴들(112' 및 114')의 폭은 제3 핀 구조물과 제4 핀 구조물 사이의 공간(S2)과 실질적으로 동일하다. 제1 내지 제4 핀 구조물들이 하나의 단위 셀 내에 동일한 간격으로 배열될 때, 공간(S1)은 공간(S2)과 동일하다.
상기 설명된 바와 같이, 제1 더미 패턴(100)의 폭은 2L1+S1이다. 상기 설명된 동작들에 의하여, 광학적 리소그래피의 해상도 제한을 넘어설 수 있는, 더 작은 라인폭(S1 또는 S2)을 갖는 패턴들(제2 더미 패턴들)이 획득될 수 있다. 치수(S1 또는 S2)가 해상도 제한을 넘어서지 않더라도, 제1 더미 패턴들(100)에 대한 패터닝 동작에서의 프로세스 마진은 증가될 수 있다.
그 후, 도 7b 및 7c에 도시된 바와 같이, 제3 재료의 블랭킷층(120)은 제2 더미 패턴들 위에 형성된다. 제3 재료는 실리콘 산화물, 실리콘 질화물 또는 폴리실리콘과 같은 무기 재료이며, 제2 재료와 상이하다. 이 실시예에서, CVD에 의하여 형성되는 실리콘 산화물이 사용된다. 제1 마스크층(12)의 상부면으로부터의 제3 재료의 두께(T3)은 약 5 nm 내지 약 50 nm의 범위이다.
제3 재료층의 두께는 제2 더미 패턴들의 공간들보다 충분히 작기 때문에, 제3 재료층은 공간들을 완전히 채우지 않으며, 제2 더미 패턴들 위에 컨포멀하게 형성된다.
다음으로, 제3 재료의 블랭킷층 상에 이방성 에칭이 수행된다. 도 8b 및 8c에 도시된 바와 같이, 제3 재료는 제2 더미 패턴들의 좌측 및 우측 상에 측벽 스페이서들로서 남아있고, 제2 더미 패턴들의 제거 이후에, 마스크 패턴들(121A, 121B, 122A, 122B, 123A, 123B, 124A, 124B, 125A, 125B, 128A 및 128B)이 도 9b 및 9c에 도시된 바와 같이 형성된다.
마스크 패턴들의 폭(L2)은 결국 형성된 핀 구조물들의 폭(L1)과 실질적으로 동일하거나 또는 살짝 더 크다. 폭(L2)은 약 7 nm 내지 약 20 nm의 범위이다.
제1 및 제2 더미 패턴들과 제1, 제2 및 제3 재료들의 블랭킷층들의 치수들 및/또는 두께를 조정함으로써, 마스크 패턴의 원하는 폭 및 위치들이 획득될 수 있다.
다음으로, 도 10b 및 10c에 도시된 바와 같이, 개구들(135)을 갖는 레지스트 패턴(130)이 마스크 패턴들 위에 형성된다. 도 10c는 도 10b의 라인(X2-X2)에 따른 단면도이다. X 방향으로 셀 경계선 및 마스크 패턴들(122A, 122B, 124A 및 124B)의 부분들에 인접하게 위치되는 마스크 패턴들(121A, 123B, 125B 및 128B)이 개구들(135)를 통해 노출된다.
그 후, 마스크 패턴들의 노출된 부분들은 에칭 동작들에 의해 제거되고, 레지스트 패턴(130)은 제거된다. 도 11b 및 11c에 도시된 바와 같이, 형성될 핀 구조물들에 대응하는 마스크 패턴들(121B, 122A, 122B, 123A, 125B, 124A, 124B 및 128A)이 기판(10) 상에 남아있다. 셀 경계선 내의 인접한 마스크 패턴들 사이의 공간은 이 실시예에서 일정하다.
도 12b 및 12c에 도시된 바와 같이, 에칭 마스크들로서 마스크 패턴들(121B, 122A, 122B, 123A, 125B, 124A, 124B 및 128A)을 사용함으로써, 제1 마스크층(12)은 패터닝되고, 그 후 에치 마스크로서 패터닝된 제1 마스크층(12)을 사용함으로써, 트렌치 에칭이 기판(10) 상에 수행되어, 핀 구조물들(20)을 형성한다.
상기 설명된 바와 같이, 이 실시예에서, X 방향으로 셀 경계선에 인접하게 위치되는 마스크 패턴들(121A, 123B, 125B 및 128B)은 제거된다. 따라서, 셀 경계선에 인접하게 핀 구조물들이 형성되지 않는다. 특히, SRAM 어레이가 SRAM 단위 셀들의 m-행×n-열 행렬(m 및 n은 2 이상의 자연수들임)에 의하여 형성될 때, X 방향의 SRAM 어레이 외부의 외부 영역(OR, outside region)은(도 1d 참고) 어떠한 핀 구조물들도 포함하지 않는다. 도 1d에 도시된 바와 같이, 외부 영역(OR)은 X 방향으로 폭(Le)을 갖는 영역으로서 정의되며, 폭(Le)은 X 방향의 하나의 SRAM 단위 셀의 폭(Lc)의 1/4이다.
대안으로서, 제2 및 제3 마스크층이 반드시 사용될 필요는 없을 수 있다. 그러한 경우에, 제1 더미 패턴들이 기판 위에 형성되고, 제2 더미 패턴들이 제1 더미 패턴들 사이의 공간을 채우기 위해 제1 더미 패턴들의 측벽들 상에 형성되고, 제1 더미 패턴들이 제거되어, 기판 위에 제2 더미 패턴들을 낙민다. 측벽 스페이서층들은 제2 더미 패턴들의 측벽들 상에 형성된다. 제2 더미 패턴들은 제거되어, 기판 위에 하드 마스크 패턴들로서 측벽 스페이서층들을 남긴다. 기판은 에칭 마스크로서 하드 마스크 패턴들을 사용함으로써 패터닝된다.
도 13a-16c는 본 개시물의 다른 실시예들에 따른 SRAM 소자를 위한 핀 구조물들을 제조하기 위한 예시적인 순차적 프로세스들을 보여준다. 도 13a, 14a, 15a 및 16a는 모두 후속하여 형성되는 4개의 인접한 SRAM 단위 셀들 내의 핀 구조물 레이아웃을 예시하는 도 2a와 동일한 도면들이다. 도 13b, 14b, 15b 및 16b는 각각의 제조 스테이지에서의 평면도들을 보여주며, 도 13c, 14c, 15c 및 16c는 각각의 제조 스테이지에서의 도 13b, 14b, 15b 및 16b의 X1-X1에 따른 단면도들을 보여준다. 추가적인 동작들은 도 13a-16c에 의하여 보여지는 프로세스들 이전에, 그 동안에, 그 이후에 제공될 수 있으며, 하기에 설명되는 동작들 중 일부는 방법의 추가적 실시예들에서 교체되거나 제거될 수 있다.
본 실시예는 도 3b, 3c 내지 9b, 9c를 제외하고, 실질적으로 전술한 실시예와 유사하다.
도 3b 및 3c와 달리, 도 13c에 도시된 바와 같이 제2 재료의 더 두꺼운 블랭킷층(110')이 제1 더미 패턴들(100) 위에 형성된다.
에칭 백 동작 또는 화학 기계적 연마(CMP, chemical mechanical polishing) 동작과 같은 평탄화 동작을 사용함으로써, 도 14b 및 14c에 도시된 바와 같이, 제2 재료가 공간들(103, 105 및 107) 내에 완전히 채워지도록, 제2 재료층의 상부 부분은 제거된다. 도 4c와 달리, 중간 더미 패턴(119)이 공간(107) 내에 형성된다. 특히, 공간(107)이 약 50 nm 이하일 때, 공간(107)은 제2 재료에 의하여 완전히 채워진다.
그 후, 도 15b 및 15c에 도시된 바와 같이, 제1 더미 패턴들(100)은 제거되어, 중간 더미 패턴들(111, 112, 119, 114 및 117)을 남기고, 그 후 제2 더미 패턴들(111', 112', 119', 114' 및 117')이 에칭 마스크로서 중간 더미 패턴을 사용함으로써 형성된다.
도 7b, 7c 및 8b 및 8c와 유사하게, 제3 재료의 블랭킷층이 제2 더미 패턴들 위에 형성되고, 뒤이어 제3 재료의 블랭킷층 상에 이방성 에칭이 수행된다. 도 16b 및 16c에 도시된 바와 같이, 제3 재료는 제2 더미 패턴들의 좌측 및 우측 상에 측벽 스페이서들로서 남아있고, 제2 더미 패턴들의 제거 이후에, 도 16b 및 16c에 도시된 바와 같이 마스크 패턴들(121B, 122A, 122B, 123A, 124A, 124B, 125B, 128A 및 128B)이 형성된다.
그 후, 도 10b 및 10c와 유사하게, 제2 더미 패턴들은 제거되어, 마스크 패턴들(121B, 122A, 122B, 123A, 124A, 124B, 125B, 128A 및 128B)을 남긴다. 그 이후, 도 11b, 11c 내지 12b, 12c에 관하여 동일하거나 유사한 동작들이 수행되고, 핀 구조물들이 획득된다.
이 실시예에서, 도 9b 및 9c와 달리, 셀 경계선 주위에 하드 마스크들이 형성되지 않는다. 여분의 하드 마스크들이 외부 영역(OR)에 형성되는 경우, 그러한 여분의 하드 마스크들은 도 10b 및 10c의 패터닝 동작들에 의하여 제거될 수 있다.
여기 설명된 다양한 실시예들 또는 예시들은 현존하는 기술에 대해 여러 장점들을 제공한다. 예를 들어, 본 개시물에서, 광학적 리소그래피의 해상도 제한을 넘어설 수 있는, 더 작은 라인폭(S1 또는 S2)을 갖는 패턴들(제2 더미 패턴들)이 획득될 수 있다. 치수들(S1 또는 S2)이 해상도 제한을 넘어서지 않더라도, 제1 더미 패턴들을 위한 패터닝 동작에서의 프로세스 마진은 증가될 수 있다.
모든 장점들이 반드시 여기에 논의된 것은 아니며, 특정 장점이 모든 실시예들 또는 예시들에 대해 요구되는 것이 아니고, 다른 실시예들 또는 예시들은 상이한 장점들을 제공할 수 있다는 것이 이해될 것이다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록, 수 개의 실시예들의 피쳐들의 개요를 서술한다. 본 기술분야의 당업자들은 그들이 본 명세서에 도입된 실시예들 또는 예시들의 동일한 목적들을 실행하고/실행하거나 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계 또는 수정하기 위한 기반으로서 본 개시내용을 용이하게 사용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 그러한 등가적 구조들이 본 개시물의 사상 및 범위를 벗어나지 않으며, 그들이 본 개시물의 사상 및 범위를 벗어나지 않고 본 발명에 대한 다양한 변화들, 대체들 및 변경들을 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 복수의 정적 랜덤 액세스 메모리(SRAM, static random access memory) 유닛 셀들을 포함하는 SRAM을 제조하는 방법에 있어서,
    기판 위에 제1 마스크층, 제2 마스크층 및 제3 마스크층을 이 순서대로 형성하는 단계;
    상기 제3 마스크층 위에 제1 더미 패턴들을 형성하는 단계로서, 상기 복수의 SRAM 유닛 셀들 각각은 상기 기판 상의 평면도에서 셀 경계선(CELB, cell boundary)에 의해 정의되도록 구성되고, 평면도에서 상기 셀 경계선(CELB) 내에 단 2개의 제1 더미 패턴들만이 포함되고, 상기 2개의 제1 더미 패턴들은 서로 동일한 치수들을 가지고, 상기 제1 더미 패턴들은 Y 방향으로 연장되고 상기 Y 방향에 수직인 X 방향으로 배열되는 것인, 상기 제1 더미 패턴들을 형성하는 단계;
    상기 제1 더미 패턴들 위에 중간 더미 패턴들을 위한 블랭킷층을 형성하는 단계로서, 상기 블랭킷층은, 평면도에서 상기 셀 경계선(CELB) 위에 적어도 하나의 리세스를 가지고, 상기 셀 경계선(CELB) 내의 제1 더미 패턴들 사이에는 리세스를 가지지 않고, 상기 셀 경계선(CELB) 내의 제1 더미 패턴들 사이의 공간을 완전히 채우는 것인, 블랭킷층을 형성하는 단계;
    상기 제1 더미 패턴들의 상부 표면들 위에 배치된 블랭킷층의 제1 부분과, 상기 Y 방향으로 연장되는 셀 경계선(CELB)의 일부 위에 배치된 블랭킷층의 제2 부분을 제거하여, 상기 제1 더미 패턴들의 측벽들 상에 중간 더미 패턴들을 형성하는 단계로서, 상기 중간 더미 패턴들은 상기 셀 경계선(CELB) 내의 상기 제1 더미 패턴들 사이의 공간을 완전히 채우고, 상기 Y 방향으로 연장되는 셀 경계선(CELB)의 일부 위에는 배치되지 않는 것인, 중간 더미 패턴들을 형성하는 단계;
    상기 제1 더미 패턴들을 제거하여, 상기 제3 마스크층 위에 상기 중간 더미 패턴들을 남기는 단계;
    상기 중간 더미 패턴들을 에칭 마스크로서 사용함으로써 상기 제3 마스크층을 패터닝하는 단계;
    상기 패터닝된 제3 마스크층을 에칭 마스크로서 사용함으로써 상기 제2 마스크층을 패터닝하여, 제2 더미 패턴들을 형성하는 단계;
    상기 제2 더미 패턴들의 측벽들 상에 측벽 스페이서층들을 형성하는 단계;
    상기 제2 더미 패턴들을 제거하여, 상기 기판 위에 하드 마스크 패턴들로서 상기 측벽 스페이서층들을 남기는 단계;
    에칭 마스크로서 상기 하드 마스크 패턴들을 사용함으로써, 상기 제1 마스크층을 패터닝하는 단계; 및
    에칭 마스크로서 상기 패터닝된 제1 마스크층을 사용함으로써, 상기 기판을 패터닝하는 단계를 포함하는 것인, SRAM을 제조하는 방법.
  2. 제1항에 있어서,
    상기 제1 더미 패턴들은 폴리실리콘(poly-silicon)으로 만들어지는 것인, SRAM을 제조하는 방법.
  3. 제1항에 있어서,
    상기 제2 더미 패턴들은 실리콘 질화물계 물질로 만들어지는 것인, SRAM을 제조하는 방법.
  4. 제1항에 있어서,
    상기 측벽 스페이서층들을 형성하는 단계는,
    상기 제2 더미 패턴들 위에 상기 측벽 스페이서층들을 위한 블랭킷층을 형성하는 단계; 및
    상기 블랭킷층 상에 이방성 에칭을 수행하여, 상기 제2 더미 패턴들의 상기 측벽들 상에 상기 측벽 스페이서층들을 남기는 단계
    를 포함하는 것인, SRAM을 제조하는 방법.
  5. 제1항에 있어서,
    상기 제2 더미 패턴들을 제거한 이후에 그리고 상기 기판을 패터닝하기 이전에, 상기 측벽 스페이서층들 중에서 여분의 패턴들을 제거하는 단계를 더 포함하는, SRAM을 제조하는 방법.
  6. 복수의 정적 랜덤 액세스 메모리(SRAM) 유닛 셀들을 포함하는 SRAM을 제조하는 방법에 있어서,
    상기 복수의 SRAM 유닛 셀들 각각은, X 방향으로 연장되는 하단측, 상기 X 방향으로 연장되고 상기 하단측에 대향되는 상단측, 상기 X 방향에 교차하는 Y 방향으로 연장되는 좌측, 및 상기 Y 방향으로 연장되고 상기 좌측에 대향되는 우측을 갖는 셀 경계선(CELB)에 의하여, 기판 상의 평면도에서 정의되도록 구성되고, 상기 복수의 SRAM 유닛 셀들 각각은,
    상기 Y 방향으로 제1 측으로부터 제2 측까지 연장되는 제1 핀 구조물;
    상기 Y 방향으로 상기 제1 측으로부터 상기 제2 측을 향해 연장되며, 상기 Y 방향으로 상기 제1 핀 구조물보다 짧은 제2 핀 구조물;
    상기 Y 방향으로 상기 제2 측으로부터 상기 제1 측을 향해 연장되며, 상기 Y 방향으로 상기 제1 핀 구조물보다 짧은 제3 핀 구조물; 및
    상기 Y 방향으로 상기 제1 측으로부터 상기 제2 측까지 연장되는 제4 핀 구조물
    을 포함하며,
    상기 방법은,
    기판 위에 제1 마스크층, 제2 마스크층 및 제3 마스크층을 이 순서대로 형성하는 단계;
    상기 제3 마스크층 위에 제1 더미 패턴들을 형성하는 단계로서, 평면도에서 상기 셀 경계선(CELB) 내에 단 2개의 제1 더미 패턴들만이 포함되고, 상기 2개의 제1 더미 패턴들은 서로 동일한 치수들을 가지고, 상기 제1 더미 패턴들은 상기 Y 방향으로 연장되고 상기 X 방향으로 배열되는 것인, 상기 제1 더미 패턴들을 형성하는 단계;
    상기 제1 더미 패턴들 위에 중간 더미 패턴들을 위한 블랭킷층을 형성하는 단계로서, 상기 블랭킷층은, 평면도에서 상기 셀 경계선(CELB) 위에 적어도 하나의 리세스를 가지고, 상기 셀 경계선(CELB) 내의 제1 더미 패턴들 사이에는 리세스를 가지지 않고, 상기 셀 경계선(CELB) 내의 제1 더미 패턴들 사이의 공간을 완전히 채우는 것인, 블랭킷 층을 형성하는 단계;
    상기 제1 더미 패턴들의 상부 표면들 위에 배치된 블랭킷층의 제1 부분과, 상기 Y 방향으로 연장되는 셀 경계선(CELB)의 일부 위에 배치된 블랭킷 층의 제2 부분을 제거하여, 상기 제1 더미 패턴들의 측벽들 상에 중간 더미 패턴들을 형성하는 단계로서, 상기 중간 더미 패턴들은 상기 셀 경계선(CELB) 내의 상기 제1 더미 패턴들 사이의 공간을 완전히 채우고, 상기 Y 방향으로 연장되는 셀 경계선 (CELB)의 일부 위에는 배치되지 않는 것인, 중간 더미 패턴들을 형성하는 단계;
    상기 제1 더미 패턴들을 제거하여, 상기 제3 마스크층 위에 상기 중간 더미 패턴들을 남기는 단계;
    상기 중간 더미 패턴들을 에칭 마스크로서 사용함으로써 상기 제3 마스크층을 패터닝하는 단계;
    상기 패터닝된 제3 마스크층을 에칭 마스크로서 사용함으로써 상기 제2 마스크층을 패터닝하여, 제2 더미 패턴들을 형성하는 단계;
    상기 제2 더미 패턴들의 측벽들 상에 측벽 스페이서층들을 형성하는 단계;
    상기 제2 더미 패턴들을 제거하여, 상기 기판 위에 하드 마스크 패턴들로서 상기 측벽 스페이서층들을 남기는 단계;
    에칭 마스크로서 상기 하드 마스크 패턴들을 사용함으로써, 상기 제1 마스크층을 패터닝하는 단계; 및
    에칭 마스크로서 상기 패터닝된 제1 마스크층을 사용함으로써, 상기 기판을 패터닝하는 단계
    를 포함하는 것인, SRAM을 제조하는 방법.
  7. 제6항에 있어서,
    상기 제1 더미 패턴들은 폴리실리콘으로 만들어지는 것인, SRAM을 제조하는 방법.
  8. 제6항에 있어서,
    상기 하드 마스크 패턴들의 형성에 있어서, 상기 제2 더미 패턴들의 제거 이후에, 상기 하드 마스크 패턴들 중 2개가 상기 제2 및 제3 핀 구조물에 대응하는 길이를 갖도록, 상기 하드 마스크 패턴들의 일부분이 제거되는 것인, SRAM을 제조하는 방법.
  9. 제6항에 있어서,
    상기 하드 마스크 패턴들이 형성될 때, 여분의 하드 마스크 패턴들이 형성되고, 상기 여분의 하드 마스크 패턴들은 상기 제1 핀 구조물에 대응하는 상기 하드 마스크 패턴들 중 하나와 상기 셀 경계선(CELB)의 좌측 사이에 그리고 상기 제4 핀 구조물에 대응하는 상기 하드 마스크 패턴들 중 하나와 상기 셀 경계선(CELB)의 우측 사이에 형성되며,
    상기 하드 마스크 패턴들의 일부분을 제거할 때, 상기 여분의 하드 마스크 패턴들은 제거되는 것인, SRAM을 제조하는 방법.
  10. 삭제
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