TWI843531B - 記憶體元件及其形成方法 - Google Patents

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TWI843531B
TWI843531B TW112114412A TW112114412A TWI843531B TW I843531 B TWI843531 B TW I843531B TW 112114412 A TW112114412 A TW 112114412A TW 112114412 A TW112114412 A TW 112114412A TW I843531 B TWI843531 B TW I843531B
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林鑫成
周韜
劉致為
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台灣積體電路製造股份有限公司
國立臺灣大學
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]

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Abstract

一種記憶體元件包含第一下拉電晶體、第一閘門電晶體、第二下拉電晶體、第二閘門電晶體、第一上拉電晶體和第二上拉電晶體。第一電源線、第一位元線和第二位元線，第一電源線包含彼此分離的第一部分和第二部分，其中在一剖面圖中，第一電源線的第二部分沿著一方向側向地位於第一位元線和第二位元線之間。第一導通孔電性連接至第一下拉電晶體的源/汲極區。第二導通孔電性連接至第一閘門電晶體的源/汲極區。第三導通孔電性連接至第二下拉電晶體的源/汲極區。第四導通孔電性連接至第二閘門電晶體的源/汲極區。

Description

記憶體元件及其形成方法
本揭露是關於一種記憶體元件及其形成方法。
半導體積體電路(integratedcircuit；IC)工業歷經了快速的成長，其中每一代皆有比上一代更小且更複雜之電路。然而，這些進步也伴隨著製程複雜度的提升，為實現這些進展，類似的積體電路製程發展是必須的。
積體電路的演化的過程中，功能密度(如每個晶片內的互連接元件之數量)不斷提升，而元件尺寸(如製程所能製造出的最小組件)則不斷縮小。尺寸縮小的製程一般提供了生產效率的提升以及減少相關的浪費。尺寸的縮小亦增加了相對較高的功耗值，這可以藉由使用低功耗元件(例如互補金屬氧化物半導體元元件來解決。
根據本揭露的部分實施例，一種記憶體元件包含基板。第一下拉電晶體、第一閘門電晶體、第二下拉電 晶體和第二閘門電晶體，位於基板上方的第一水平。第一上拉電晶體和第二上拉電晶體，位於第一水平上方的第二水平。第一電源線、第一位元線和第二位元線，第一電源線包含彼此分離的第一部分和第二部分，其中在一剖面圖中，第一電源線的第二部分沿著一方向側向地位於第一位元線和第二位元線之間。第一導通孔，接觸第一電源線的第一部分的上表面且電性連接至第一下拉電晶體的源/汲極區。第二導通孔，接觸第一位元線的上表面且電性連接至第一閘門電晶體的源/汲極區。第三導通孔，接觸第一電源線的第二部分的上表面且電性連接至第二下拉電晶體的源/汲極區。第四導通孔，接觸第二位元線的上表面且電性連接至第二閘門電晶體的源/汲極區，其中在一上視圖中，第一導通孔沿著方向側向地對齊第四導通孔，且第二導通孔沿著方向側向地對齊第三導通孔。
根據本揭露的部分實施例，一種記憶體元件包含基板。第一下拉電晶體、第一閘門電晶體、第二下拉電晶體和第二閘門電晶體，位於基板上方的第一水平。第一上拉電晶體和第二上拉電晶體，位於第一水平上方的第二水平，其中第一上拉電晶體的閘極結構垂直地重疊於第一下拉電晶體的閘極結構，且第二上拉電晶體的閘極結構垂直地重疊於第二下拉電晶體的閘極結構。第一電源線、第一位元線，和第二位元線，其中第一電源線包含彼此分離的第一部分和第二部分。第一導通孔，接 觸第一電源線的第一部份的上表面且電性連接至第一下拉電晶體的源/汲極區。第二導通孔，接觸第一電源線的第二部份的上表面且電性連接至第二下拉電晶體的源/汲極區。第三導通孔，接觸第一位元線的上表面且電性連接至第一閘門電晶體的源/汲極區。第四導通孔，接觸第二位元線的上表面且電性連接至第二閘門電晶體的源/汲極區。第一襯層、第二襯層、第三襯層和第四襯層，分別襯著於第一電源線的第一部份的側壁、第一電源線的第二部份的側壁、第一位元線的側壁和第二位元線的側壁。第一介電材料、第二介電材料、第三介電材料和第四介電材料，分別襯著於第一導通孔的側壁、第二導通孔的側壁、第三導通孔的側壁和第四導通孔的側壁，其中第一襯層、第二襯層、第三襯層和第四襯層由不同於第一介電材料、第二介電材料、第三介電材料和第四介電材料的材料所組成。
根據本揭露的部分實施例，一種記憶體元件的形成方法方法包含形成突出於基板上方的第一半導體條和第二半導體條。形成第一隔離結構、第二隔離結構、第三隔離結構於基板上方，其中第一半導體條位於第一隔離結構和第二隔離結構之間，且第二半導體條位於第二隔離結構和第三隔離結構之間。圖案化第二隔離結構和第三隔離結構以分別在第二隔離結構和第三隔離結構中形成第一溝槽和第二溝槽。分別在第一溝槽和第二溝槽中形成第一金屬線和第二金屬線。在形成第一金屬線和 第二金屬線之後，圖案化第一隔離結構和第二隔離結構以分別在第一隔離結構和第二隔離結構中形成第三溝槽和第四溝槽。分別在第三溝槽和第四溝槽中形成第三金屬線和第四金屬線。形成電性連接至第三金屬線的第一下拉電晶體、電性連接至第一金屬線的第一閘門電晶體、電性連接至第四金屬線的第二下拉電晶體，和電性連接至第二金屬線的第二閘門電晶體。形成第一上拉電晶體和第二上拉電晶體，垂直堆疊於第一下拉電晶體、第一閘門電晶體、第二下拉電晶體和第二閘門電晶體上方。
10:SRAM元件
90:基板
102,104:相反器
103,105:儲存節點/輸出端
110,111:半導體層
112,114,116,118:半導體通道層
125:閘極間隔物
126:內間隔物
130:虛設閘極介電質
131:虛設閘極電極
132,134,136,138:虛設閘極結構
150,185:層間介電層
152,154,156,158:閘極結構
171,172,173,174,175,176:源/汲極接觸
180,181:半導體層
191,192,193,194,195,196:金屬間介電層
210,211:半導體層
212,214:半導體通道層
230:虛設閘極介電質
231:虛設閘極電極
225:閘極間隔物
226:內間隔物
232,234:虛設閘極結構
252,254:閘極結構
271,272,273,274:源/汲極接觸
300:閘極介電層
302:功函數金屬層
304:填充金屬
312,314:半導體條
315,316,317:隔離結構
321,322,323,324:襯層
331,332,333,334:介電材料
A-A,B-B:線
BL,BLB:位元線
FN11,FN12,FN21,FN22:鰭結構
D1,D2,D3:距離
LV1:第一水平
LV2:第二水平
MA1,MA2:遮罩
ML11,ML12,ML13,ML14,ML31,ML32,ML41,ML51,ML52:金屬線
MV11,MV12,MV13,MV14,MV21,MV22,MV23,MV24,MV31,MV32,MV33,MV34,MV41,MV42,MV51,MV52,MV201,MV202,MV301,MV302,MV401,MV402,MV403,MV404,MV501,MV502,MV503,MV504,MV601,MV602,MV603,MV604,MV703,MV704,MV803,MV804:金屬導通孔
O1,O2,O3:開口
PD-1,PD-2:下拉電晶體/電晶體
PG-1,PG-2:閘門電晶體/電晶體
PU-1,PU-2:上拉電晶體/電晶體
SD11,SD12,SD13,SD14,SD15,SD16,SD21,SD22,SD23,SD24:源/汲極磊晶結構
TR1,TR2,TR3:溝槽
Vdd,Vss:電源線
WL:字元線
當藉由附圖閱讀時，自以下詳細描述，最佳地理解本揭露內容的態樣。注意，根據該行業中的標準實務，各種特徵未按比例繪製。事實上，為了論述的清晰起見，可任意地增大或減小各種特徵的尺寸。
第1圖為本揭露之部分實施例之六個電晶體的SRAM元件的電路圖。
第2A圖、第2B圖和第2C圖為本揭露之部分實施例之SRAM元件的立體圖。
第2D圖和第2E圖為本揭露之部分實施例之SRAM元件的剖面圖。
第3圖至第31圖為本揭露之部分實施例之形成SRAM元件的方法的多個階段。
第32圖為本揭露之部分實施例之SRAM元件的立體圖。
以下揭露內容提供許多不同實施例或實例，用於實施提供的標的的不同特徵。以下描述組件及配置的具體實例以簡化本揭露內容。當然，此等僅為實例，且並不意欲為限制性。舉例而言，在接下來的描述中，第一特徵在第二特徵上方或上的形成可包括第一與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一與第二特徵之間使得第一與第二特徵可不直接接觸的實施例。此外，在各種實例中，本揭露內容可重複參考數字及/或字母。此重複係為了簡單且清晰的目的，且自身並不規定論述的不同實施例及/或組態之間的關係。
另外，為了易於描述，諸如「在......之下(beneath)」、「在......下方(below)」、「下部(lower)」、「在......上方(above)」及「上部(upper)」及類似者的空間相對術語可在本文中用以描述如在圖中圖示的一個元件或特徵與另一元件或特徵的關係。除了圖中描繪的定向之外，該些空間相對術語意欲亦涵蓋在使用或操作中的元件的不同定向。可將設備以其他方式定向(旋轉90度或以其他定向)，且同樣地可將本文中使用的空間相對描述詞相應地作出解釋。
如本文所用，「大約」、「基本上」或「實質上」可以表示在給定值或範圍的20%以內、或10%以內、或5%以內。然而，本領域的技術人員將理解到，整個說明書所引用的值或範圍僅為範例，且可以隨著積體電路的縮小而減小。本文給出的數值為近似值，意味著如果沒有明確說明，可以代表「大約」、「基本上」或「實質上」。
除非另有定義，本文使用的所有術語(包括技術和科學術語)的含意與本揭露所屬領域的一般技術人員普遍理解的含義相同。也應當理解，除非明確定義，在常用詞典中定義的那些術語應當被解釋為具有與它們在相關技術和本公開的上下文中的含義一致的含義，並且不會以理想化的方式被解釋或過於正式的意義。
閘極全環繞(gateallaround；GAA)電晶體結構可以藉由任何合適的方法圖案化。例如，可以使用一種或多種光微影製程對結構進行圖案化，包括雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，其允許具有比單一直接光微影製程間距更小的間距的圖案。例如，在一個實施例中，犧牲層形成在基板上方並使用光微影製程圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。移除犧牲層，然後可以使用剩餘的間隔物來圖案化閘極全環繞結構。
本揭露涉及積體電路(IC)結構及其形成方法。 更具體地，本揭露的一些實施例涉及閘極全環繞元件。閘極全環繞元件包括閘極結構(或其部分)形成在通道區的四側上(例如，圍繞通道區的一部分)的元件。閘極全環繞元件的通道區域可以包括奈米片通道、條形通道和/或其他合適的通道配置。在一些實施例中，閘極全環繞元件的通道區域可以具有多個垂直間隔的水平奈米片或水平條，使得閘極全環繞元件成為堆疊的水平閘極全環繞(stackedhorizontalGAA；S-HGAA)元件。本文介紹的閘極全環繞元件包括p型金屬氧化物半導體閘極全環繞元件和n型金屬氧化物半導體閘極全環繞元件堆疊在一起。此外，閘極全環繞元件可以具有一個或多個通道區域(例如，奈米片)，其與單個、連續的閘極結構或多個閘極結構相關聯。一般技術人員可以理解其他示例性半導體元件亦可受益於本揭露的不同樣態。在一些實施例中，奈米片可以替換地稱為奈米線、奈米板、奈米環或具有奈米級尺寸(例如，幾奈米)的奈米結構，這取決於它們的幾何形狀。此外，本揭露的實施例還可以應用於各種金屬氧化物半導體電晶體(例如，互補場效應電晶體(CFET)和鰭式場效應電晶體(FinFET))。
本文討論的一些實施例是在使用後閘極(gate-last)製程形成的奈米場效電晶體的背景下討論的。在其他實施例中，可以使用先閘極(gate-first)製程。此外，一些實施例的態樣可應用於平面場效電晶體之類的平面元件或於鰭式場效電晶體(FinFET)。例 如，鰭式場效電晶體可以包括基板上的鰭，鰭用作用為鰭式場效電晶體的通道區。類似地，平面場效電晶體可以包括基板，其中部分基板作為平面場效電晶體的通道區。
本揭露將會藉由上下文所描述的實施例討論，靜態隨機存取記憶體(SRAM)形成全閘極環繞配置。然而，本揭露的實施例也可以應用於各種半導體元件。不同的實施例將在下文搭配不同圖式進行說明。
靜態隨機存取儲存器(SRAM)是一種使用雙穩態鎖存電路來儲存位元的揮發性半導體記憶體。SRAM中的位元儲存在四個電晶體(電晶體PU-1、電晶體PU-2、電晶體PD-1和電晶體PD-2)上，它們形成兩個交叉耦合的相反器。該儲存單元有兩個穩定狀態，用於表示0和1。兩個額外的存取電晶體(電晶體PG-1和電晶體PG-2)電性連接到兩個交叉耦合的相反器，用於控制記憶體單元的讀寫操作期間的存取。
第1圖為本揭露之部分實施例之六個電晶體的SRAM元件的電路圖。SRAM元件10包括由上拉電晶體(pull-uptransistor)PU-1和下拉電晶體(pull-downtransistor)PD-1形成的第一相反器102。SRAM元件10還包括由上拉電晶體PU-2和下拉電晶體PD-2形成的第二相反器104。此外，第一相反器102與第二相反器104均耦接於電源線Vdd與電源線Vss之間。在一些實施例中，電源線Vss可以是接 地電位。在一些實施例中，上拉電晶體PU-1和PU-2可以是p型電晶體，而下拉電晶體PD-1和PD-2可以是n型電晶體，本揭露的保護範圍不限於此。
在第1圖中，第一相反器102和第二相反器104交叉耦合。即，第一相反器102具有連接到第二相反器104的輸出的輸入。類似地，第二相反器104具有連接到第一相反器102的輸出的輸入。第一相反器102的輸出稱為儲存節點103。同樣地，第二相反器104的輸出稱為儲存節點105。在正常操作模式下，儲存節點103與儲存節點105處於相反的邏輯狀態。藉由採用雙交叉-耦合的相反器，SRAM元件10可以使用鎖存結構來保持數據，使得只要藉由Vdd供電，儲存的數據就不會丟失而無需施加刷新周期。
在使用6TSRAM元件的SRAM元件中，單元依照行和列排列。SRAM陣列的列由位元線(信號線)對形成，即第一位元線BL和第二位元線BLB。SRAM元件的單元設置在各個位元線對之間。如第1圖所示，SRAM元件10位於位元線BL與位元線BLB之間。
在第1圖中，SRAM元件10還包括連接在位元線BL和第一相反器102的輸出端103之間的第一閘門電晶體(pass-gatetransistor)PG-1。SRAM元件10還包括第二閘門電晶體PG-2連接在位元線BLB和第二相反器104的輸出端105之間。第一閘門電晶體PG-1和第二閘門電晶體PG-2的閘極連接到字元線 WL，其連接SRAM陣列中同一行的SRAM元件。
在操作中，如果閘門電晶體PG-1和PG-2不打開，只要藉由Vdd提供電力，SRAM元件10將無限期地保持儲存節點103和105處的互補值。這是因為這對交叉耦合相反器中的每個相反器都驅動另一個相反器的輸入，從而維持儲存節點處的電壓。這種情況將保持穩定，直到SRAM斷電，或者執行寫入周期更改儲存節點上的儲存數據。
在第1圖的電路圖中，上拉電晶體PU-1、PU-2為p型電晶體。下拉電晶體PD-1、PD-2和閘門電晶體PG-1、PG-2是n型電晶體。然而，在一些其他實施例中，上拉電晶體PU-1、PU-2是n型電晶體，而下拉電晶體PD-1、PD-2和閘門電晶體PG-1、PG-2是p型電晶體。
第1圖中的SRAM元件10的結構在6T-SRAM的上下文中被描述。然而，本領域的普通技術人員應該理解，本文描述的不同實施例的特徵可以用於形成其他類型的元件，例如8T-SRAM記憶體元件，或除SRAM之外的記憶體元件，例如標准單元，門控二極管或ESD(靜電放電)設備。此外，本公開的實施例可以用作獨立的記憶體元件或是與其他積體電路一起形成的記憶體元件等。
第2A圖、第2B圖和第2C圖為本揭露之部分實施例之SRAM元件的立體圖。第2D圖和第2E圖為 本揭露之部分實施例之SRAM元件的剖面圖。更詳細地，第2C圖的透視圖移除了第2A圖的透視圖中的非導電元件。第2D圖和第2E圖為分別沿著第2A圖的A-A線和B-B線的剖面圖。
圖示為一SRAM元件10。SRAM元件10包括基板90。基板90可以由矽或其他半導體材料製成。備選地或附加地，基板90可以包括諸如鍺的其他元素半導體材料。在一些實施例中，基板90由諸如碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)或磷化銦(InP)的化合物半導體製成。在一些實施例中，基板90由合金半導體製成，例如矽鍺(SiGe)、碳化矽鍺(SiGeC)、磷化鎵砷(GaAsP)或磷化鎵銦(GaInP)。在一些實施例中，基板90包括磊晶層。例如，基板90具有覆蓋塊狀半導體(bulksemiconductor)的磊晶層。
在一些實施例中，SRAM元件10是6T-SRAM，其中SRAM元件10的SRAM單元包括設置在基板90上方的閘門電晶體PG-1、閘門電晶體PG-2、下拉電晶體PD-1、下拉電晶體PD-2、上拉電晶體PU-1和上拉電晶體PU-2。在一些實施例中，電晶體PD-1、電晶體PD-2和電晶體PG-1、電晶體PG-2位於第一水平LV1。另一方面，電晶體PU-1和電晶體PU-2位於垂直於第一水平LV1上方的第二水平LV2。也就是說，電晶體PU-1和電晶體PU-2堆疊在電晶體PD-1、電晶體PD-2、電晶體PG-1、電晶體PG-2之 上。
更詳細地，如圖所示。在第2B圖和第2C圖中，電晶體PG-1和電晶體PD-1沿著Y方向排列，電晶體PG-2和電晶體PD-2沿著Y方向排列。電晶體PG-1和電晶體PD-2沿著X方向排列，電晶體PG-2和電晶體PD-1沿著X方向排列。如圖所示。在第2D圖和第2E圖中，電晶體PU-1和電晶體PD-1沿著Z方向排列，電晶體PU-2和電晶體PD-2沿著Z方向排列。在第2D圖中，電晶體PU-1沿著Z方向與電晶體PD-1垂直重疊。在第2E圖中，電晶體PU-2沿著Z方向與電晶體PD-2垂直重疊。
在不同實施例中，電晶體PG-1、電晶體PG-2、電晶體PD-1、電晶體PD-2、電晶體PU-1和電晶體PU-2具有閘極全環繞(GAA)配置。也就是說，電晶體PG-1、電晶體PG-2、電晶體PD-1、電晶體PD-2、電晶體PU-1和電晶體PU-2中的每一者的通道區可以包括層疊排列的多個半導體通道層，且每個半導體通道層被對應的閘極結構包圍。
參照第2D圖和第2E圖，電晶體PG-1可以包括沿著Z方向一層一層地排列的半導體通道層112。電晶體PD-1可以包括沿著Z方向一層一層地排列的半導體通道層114。電晶體PD-2可以包括沿著Z方向一層一層地排列的半導體通道層116。電晶體PG-2可以包括沿著Z方向一層一層地排列的半導體通道層118。電 晶體PU-1可以包括沿著Z方向一層一層地排列的半導體通道層212。電晶體PU-2可包括沿著Z方向一層一層地排列的半導體通道層214。
SRAM元件10的電晶體PG-1、電晶體PG-2、電晶體PD-1、電晶體PD-2、電晶體PU-1和電晶體PU-2中的每一者包括閘極結構。例如，電晶體PG-1包括環繞每個半導體通道層112的閘極結構152。電晶體PD-1包括環繞每個半導體通道層114的閘極結構154。電晶體PD-2包括環繞每個半導體通道層116的閘極結構156。電晶體PG-2包括環繞每個半導體通道層118的閘極結構158。電晶體PU-1包括環繞每個半導體通道層212的閘極結構252。電晶體PU-2包括環繞每個半導體通道層214的閘極結構254。
如第2D圖和第2E圖的剖面圖所示，每個閘極結構152、154、156、158、252和254包括閘極介電層300、閘極介電層300上方的功函數金屬層302，和功函數金屬層302上方的填充金屬304。在一些實施例中，閘極介電層300包括一層高k介電質。在一些其他實施例中，閘極介電層300包括多層結構，例如介面層和高k介電材料。高k介電材料的範例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高k介電材料，和/或其組合。介面層的範例包括氧化矽(SiO2)、氮化矽(SiN)、氮氧化矽 (SiON)、hBN、氧化鋁(Al2O3)、其他合適的介電材料和/或它們的組合。
功函數金屬層302可以是n型或p型功函數層。示例性的p型功函數金屬包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合適的p型功函數材料或其組合。示例性n型功函數金屬包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料或其組合。功函數層可以包括多個層。填充金屬304可以包括鎢(W)、鋁(Al)、銅(Cu)或其他合適的導電材料。
SRAM元件10還包括設置在每個閘極結構152、154、156和158的相對側壁上的閘極間隔物125，以及設置在每個閘極結構252和254的相對側壁上的閘極間隔物225。在一些實施例中，閘極間隔物125和225可以由絕緣介質材料形成，例如氮化矽基材料。基於氮化矽的材料的示例可以是SiN、SiON、SiOCN或SiCN及其組合。
SRAM元件10還包括垂於位於兩個相鄰的半導體通道層112、114、116和118之間的內間隔物126，以及垂於位於兩個相鄰的半導體通道層212和214之間垂直的內間隔物226。在一些實施例中，內間隔物126和226可以由絕緣介電材料形成，例如基於氮化矽的材料。基於氮化矽的材料的實例可以是SiN、 SiON、SiOCN或SiCN及其組合。
在不同實施例中，SRAM元件10的電晶體PG-1、電晶體PG-2、電晶體PD-1、電晶體PD-2、電晶體PU-1和電晶體PU-2中的每一者包括源/汲極區，位於其各自的半導體通道層的相對兩側，且位於其各自的閘極結構的相對兩側。例如，電晶體PG-1包括源/汲極磊晶結構SD11和SD12，分別位於閘極結構152的兩側，且與每個半導體通道層112的兩端接觸。電晶體PD-1包括源/汲極磊晶結構SD12和SD13，分別位於閘極結構154的兩側，且與每個半導體通道層114的兩端接觸。電晶體PD-2包括源/汲極磊晶結構SD14和SD15，分別位於閘極結構156的兩側，且與每個半導體通道層116的兩端接觸。電晶體PG-2包括源/汲極磊晶結構SD15和SD16，分別位於閘極結構158的兩側，且與每個半導體通道層118的兩端接觸。電晶體PU-1包括源/汲極磊晶結構SD21和SD22，分別位於閘極結構252的兩側，且與每個半導體通道層212的兩端接觸。電晶體PU-2包括源/汲極磊晶結構SD23和SD24，分別位於閘極結構254的兩側，並且與每個半導體通道層214的兩端接觸。如第2D圖和第2E圖所示中，電晶體PG-1和電晶體PD-1可共用相同的源/汲極磊晶結構SD12，電晶體PG-2和電晶體PD-2可共用相同的源/汲極磊晶結構SD15。
半導體通道層112、閘極結構152以及源/汲極 磊晶結構SD11和SD12可以共同作為電晶體PG-1。半導體通道層114、閘極結構154和源/汲極磊晶結構SD12和SD13可以共同作為電晶體PD-1。半導體通道層116、閘極結構156和源/汲極磊晶結構SD14和SD15可以共同作為電晶體PD-2。半導體通道層118、閘極結構158和源/汲極磊晶結構SD15和SD16可以共同作為電晶體PG-2。半導體通道層212、閘極結構252以及源/汲極磊晶結構SD21、SD22可以共同作為電晶體PU-1。半導體通道層214、閘極結構254以及源/汲極磊晶結構SD23、SD24可以共同作為電晶體PU-2。
在一些實施例中，源/汲極磊晶結構SD11、SD12、SD13、SD14、SD15和SD16可以包括與源/汲極磊晶結構SD21、SD22、SD23和SD24不同的導電類型。在電晶體PD-1、電晶體PD-2、電晶體PG-1和電晶體PG-2是n型電晶體且電晶體PU-1和電晶體PU-2是p型電晶體的一些實施例中，源/汲極磊晶結構SD11、SD12、SD13、SD14、SD15、SD16為n型磊晶結構，源/汲極磊晶結構SD21、SD22、SD23、SD24為p型磊晶結構。另一方面，在電晶體PD-1、電晶體PD-2、電晶體PG-1和電晶體PG-2是p型電晶體且電晶體PU-1和電晶體PU-2是n型電晶體的一些實施例中，源/汲極磊晶結構SD11、SD12、SD13、SD14、SD15、SD16為p型磊晶結構，源/汲極磊晶 結構SD21、SD22、SD23、SD24為n型磊晶結構。n型摻雜劑的範例可為磷(P)、砷(As)或銻(Sb)等。p型摻雜劑範例可為硼(B)、鎵(Ga)、銦(In)、鋁(Al)等。在一些實施例中，源/汲極磊晶結構SD11、SD12、SD13、SD14、SD15、SD16、SD21、SD22、SD23和SD24可以包括Si、SiGe、Ge、III-V族材料等。在一些實施例中，源/汲極磊晶結構SD11、SD12、SD13、SD14、SD15、SD16、SD21、SD22、SD23和SD24可以包括用於N型元件(例如NFET)的磊晶材料，例如SiP、SiAs、碳化矽等。另一方面，源/汲極磊晶結構SD11、SD12、SD13、SD14、SD15、SD16、SD21、SD22、SD23和SD24可以包括用於P型元件(例如PFET)的磊晶材料，例如SiGeB，SiCB、GeSn(例如Ge0.9Sn0.1)等。
SRAM元件10還包括源/汲極接觸171、172、173、174、175、176、177、176、271、272、273和274，分別覆蓋源/汲極磊晶結構SD11、SD12、SD13、SD14、SD15、SD16、SD21、SD22、SD23和SD24。在一些實施例中，源/汲極接觸171、172、173、174、175、176、177、176、271、272、273和274可以由諸如金屬的導電材料製成。導電材料可包括一層或多層的Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN，或任何其他合適的材料。
如第2B圖和第2C圖所示，SRAM元件10還 包括金屬線ML11、ML12、ML13和ML14。在一些實施例中，金屬線ML11、ML12、ML13和ML14設置在基板90上方並沿著X方向排列。在一些實施例中，金屬線ML11、ML12、ML13和ML14各自包括沿著Y方向延伸的長度方向(lengthwisedirection)。金屬線ML11、ML12、ML13和ML14的水平位置位於電晶體PD-1、電晶體PD-2、電晶體PG-1、電晶體PG-2下方。
在一些實施例中，金屬線ML11、ML12、ML13和ML14中的每一者的寬度(沿著X方向)在約1nm到大約1μm的範圍內，長度(沿著Y方向)在約100nm到約20μm的範圍內，而厚度(沿著Z方向)在約1nm到約1μm的範圍內。
SRAM元件10還包括金屬導通孔MV11、MV12、MV13和MV14。在一些實施例中，當從上方觀察時(參見第13圖)，金屬導通孔MV11沿著X方向至少部分地與金屬導通孔MV14對齊。金屬導通孔MV12至少部分地沿著X方向與金屬導通孔MV13對齊。
在一些實施例中，金屬導通孔MV11與覆蓋源/汲極磊晶結構SD13的源/汲極接觸173的底表面以及金屬線ML11的頂表面接觸。即，金屬線ML11與電晶體PD-1的源/汲極磊晶結構SD13電性連接。
在一些實施例中，金屬導通孔MV12與覆蓋源/ 汲極磊晶結構SD11的源/汲極接觸171的底表面以及金屬線ML12的頂表面接觸。即，金屬線ML12與電晶體PG-1的源/汲極磊晶結構SD11電性連接。
在一些實施例中，金屬導通孔MV13與覆蓋源/汲極磊晶結構SD14的源/汲極接觸174的底表面以及金屬線ML13的頂表面接觸。即，金屬線ML13與電晶體PD-2的源/汲極磊晶結構SD14電性連接。
在一些實施例中，金屬導通孔MV14與覆蓋源/汲極磊晶結構SD16的源/汲極接觸176的底表面以及金屬線ML14的頂表面接觸。即金屬線ML14與電晶體PG-2的源/汲極磊晶結構SD16電性連接。
在電晶體PU-1、電晶體PU-2是p型電晶體且電晶體PD-1、電晶體PD-2、電晶體PG-1、電晶體PG-2是n型電晶體的一些實施例中，金屬線ML11和ML13可共同作為SRAM元件10的電源線Vss(見第1圖)。換句話說，金屬線ML11和ML13可被視為電源線Vss的第一和第二部分。金屬線ML12可以作為SRAM元件10的位元線BL(見第1圖)，金屬線ML14可以作為SRAM元件10的位元線BLB(見第1圖)。或者，金屬線ML12可以作為SRAM元件10的位元線BLB，金屬線ML14可以作為SRAM元件10的位元線BL。
在電晶體PU-1、電晶體PU-2是n型電晶體並且電晶體PD-1、電晶體PD-2、電晶體PG-1、電晶體 PG-2是p型電晶體的一些實施例中，金屬線ML11和ML13可共同作為SRAM元件10的電源線Vdd。換句話說，金屬線ML11及ML13可被視為電源線Vdd的第一及第二部分。金屬線ML12可以作為SRAM元件10的位元線BL，金屬線ML14可以作為SRAM元件10的位元線BLB。或者，金屬線ML12可以作為SRAM元件10的位元線BLB，金屬線ML14可作為SRAM元件10的位元線BL。
SRAM元件10還包括金屬導通孔MV21、MV22和MV23。在一些實施例中，金屬導通孔MV21、MV22和MV23的水平位置位於垂直於電晶體PD-1、電晶體PD-2、電晶體PG-1、電晶體PG-2的第一水平LV1和電晶體PU-1、電晶體PU-2的第二水平LV2之間。在一些實施例中，金屬導通孔MV21與閘極結構154的頂表面和閘極結構252的底表面接觸。也就是說，電晶體PD-1的閘極結構154電性連接到電晶體PU-1的閘極結構252。
在一些實施例中，金屬導通孔MV22與覆蓋源/汲極磊晶結構SD12的源/汲極接觸172的頂表面和覆蓋源/汲極磊晶結構SD21的源/汲極接觸271的底表面接觸。即，電晶體PD-1和電晶體PG-1的源/汲極磊晶結構SD12與電晶體PU-1的源/汲極磊晶結構SD21電性連接。
在一些實施例中，金屬導通孔MV23與覆蓋源/ 汲極磊晶結構SD15的源/汲極接觸175的頂表面和覆蓋源/汲極磊晶結構SD24的源/汲極接觸274的底表面接觸。即，電晶體PD-2和電晶體PG-2的源/汲極磊晶結構SD15與電晶體PU-2的源/汲極磊晶結構SD24電性連接。
在一些實施例中，還有一個金屬導通孔MV24(參見第19圖，第2B圖和第2C圖中未示出，因為被金屬導通孔MV21、MV22和MV23遮蔽)與閘極結構156的頂表面和閘極結構254的底表面接觸。也就是說，電晶體PD-2的閘極結構156電性連接到電晶體PU-2的閘極結構254。
SRAM元件10還包括金屬導通孔MV31、MV32、MV33和MV34，以及金屬線ML31和ML32。在一些實施例中，金屬導通孔MV31、MV32、MV33和MV34以及金屬線ML31和ML32的水平位置垂直高於電晶體PU-1、電晶體PU-2的第二水平LV2。在一些實施例中，金屬導通孔MV31與覆蓋源/汲極磊晶結構SD21的源/汲極接觸271的頂表面以及金屬線ML31的底表面接觸。金屬導通孔MV32與閘極結構254的頂表面和金屬線ML31的底表面接觸。因此，電晶體PU-1的源/汲極磊晶結構SD21電性連接至電晶體PU-2的閘極結構254。
在一些實施例中，金屬導通孔MV33與閘極結構252的頂表面和金屬線ML32的底表面接觸。金屬導 通孔MV34與覆蓋源/汲極磊晶結構SD24的源/汲極接觸274的頂表面以及和金屬線ML32的底表面接觸。因此，電晶體PU-2的源/汲極磊晶結構SD24電性連接到電晶體PU-1的閘極結構252。
SRAM元件10還包括金屬線ML41以及金屬導通孔MV41和MV42。在一些實施例中，金屬線ML41的水平位置垂直高於電晶體PU-1、電晶體PU-2的第二水平LV2且高於金屬線ML31和ML32的水平位置。在一些實施例中，金屬導通孔MV41與閘極結構152的頂表面和金屬線ML41的底表面接觸。因此，電晶體PG-1的閘極結構152電性連接至金屬線ML41。在一些實施例中，金屬導通孔MV42與閘極結構158的頂表面和金屬線ML41的底表面接觸。因此，電晶體PG-2的閘極結構158電性連接到金屬線ML41。
在一些實施例中，金屬線ML41可以做為SRAM元件10的字元線WL(見第1圖)。因此，電晶體PG-1的閘極結構152和電晶體PG-1的閘極結構158電晶體電性連接到字元線WL。
SRAM元件10還包括金屬線ML51和ML52，以及金屬導通孔MV51和MV52。在一些實施例中，金屬線ML51和ML52的水平位置垂直高於電晶體PU-1、電晶體PU-2的第二水平LV2且高於金屬線ML41和ML42的水平位置。在一些實施例中，金屬導通孔MV51與覆蓋源/汲極磊晶結構SD22的源/汲極接 觸272的頂表面以及金屬線ML51的底表面接觸。因此，電晶體PU-1的源/汲極磊晶結構SD22電性連接到金屬線ML51。
在一些實施例中，金屬導通孔MV52與覆蓋源/汲極磊晶結構SD23的源/汲極接觸273的頂表面以及金屬線ML52的底表面接觸。因此，電晶體PU-2的源/汲極磊晶結構SD23電性連接到金屬線ML52。
在電晶體PU-1、電晶體PU-2是p型電晶體且電晶體PD-1、電晶體PD-2、電晶體PG-1、電晶體PG-2是n型電晶體的一些實施例中，金屬線ML51和ML52可以共同作為SRAM元件10的電源線Vdd(見第1圖)。換句話說，金屬線ML51和ML52可以視為電源線Vdd的第一和第二部分。
在電晶體PU-1、電晶體PU-2是n型電晶體並且電晶體PD-1、電晶體PD-2、電晶體PG-1、電晶體PG-2是p型電晶體的一些實施例中，金屬線ML51和ML52可以共同作為SRAM元件10的電源線Vss。換句話說，金屬線ML51和ML52可以視為電源線Vss的第一和第二部分。
SRAM元件10還包括在基板90上方突出的半導體條312和314。在一些實施例中，半導體條312和314可以包括與基板90相同的材料。例如，半導體條312和314可以由矽(Si)或其他合適的半導體材料製成。在一些實施例中，每個半導體條312和314沿著 Y方向延伸。電晶體PG-1和電晶體PD-1設置在半導體條312上方，電晶體PG-2和電晶體PD-2設置在半導體條314上方。
在一些實施例中，金屬線ML11、ML12、ML13和ML14的頂表面低於半導體條312和314的頂表面。金屬線ML11和ML12設置在半導體條312的相對兩側，金屬線ML13與ML14設置於半導體條314的相對兩側。在一些實施例中，金屬線ML12與ML13位於半導體條312與314之間。
如第2C圖所示，沿著X方向，金屬線ML12與ML13之間的距離D1小於金屬線ML11與ML12之間的距離D2，且小於金屬線ML13和ML14之間的距離D3。這是因為金屬線ML12和ML13之間沒有半導體條(見第2A圖)。
參考金屬線ML11和金屬導通孔MV11(見第2A圖)，SRAM元件10還包括襯層321，其位於金屬線ML11的側壁並且位於金屬導通孔MV11的相對側。在一些實施例中，襯層321可以進一步延伸到金屬線ML11的頂表面。SRAM元件10還包括與金屬導通孔MV11的側壁接觸的介電材料331。在一些實施例中，介電材料331藉由襯層321與金屬線ML11分離。
參考金屬線ML12和金屬導通孔MV12(見第2A圖和第2B圖)，SRAM元件10還包括襯層322，其位於金屬線ML12的側壁和位於金屬導通孔MV12 的相對側(由於被遮蔽未在第2A圖中示出)。在一些實施例中，襯層322可以進一步延伸到金屬線ML12的頂表面。SRAM元件10還包括與金屬導通孔MV12的側壁接觸的介電材料332(由於被遮蔽未在第2A圖中示出)。在一些實施例中，介電材料332藉由襯層322與金屬線ML12分離。
參考金屬線ML13和金屬導通孔MV13(見第2A圖和第2B圖)，SRAM元件10還包括襯層323，其位於金屬線ML13的側壁和位於金屬導通孔MV13的相對側(由於被遮蔽未在第2A圖中示出)。在一些實施例中，襯層323可以進一步延伸到金屬線ML13的頂表面。SRAM元件10還包括與金屬導通孔MV13的側壁接觸的介電材料333(由於被遮蔽未在第2A圖中示出)。在一些實施例中，介電材料333藉由襯層323與金屬線ML13分離。
參考金屬線ML14和金屬導通孔MV14(見第2A圖和第2B圖)，SRAM元件10還包括襯層324，其位於金屬線ML14的側壁並且位於金屬導通孔MV14的相對側。在一些實施例中，襯層324可以進一步延伸到金屬線ML14的頂表面。SRAM元件10還包括與金屬導通孔MV14的側壁接觸的介電材料334。在一些實施例中，介電材料334藉由襯層324與金屬線ML14分離。
SRAM元件10還包括在基板90上方並與半導 體條312和314相鄰的隔離結構315和316。更詳細地，隔離結構315與半導體條312相鄰，其中金屬線ML11位於半導體條312和隔離結構315之間。在一些實施例中，襯層321還與半導體條312、隔離結構315和基板90的頂表面接觸。類似地，隔離結構316鄰近半導體條314，其中金屬線ML14在半導體條314和隔離結構316之間。在一些實施例中，襯層324還與半導體條314、隔離結構316和基板90的頂表面接觸。
在一些實施例中，襯層322與半導體條312、襯層323和基板90的頂表面接觸。襯層323與半導體條314、襯層322和基板90的頂表面接觸。
襯層321、322、323和324可以由合適的介電材料製成。例如，襯層321、322、323和324可以由氮化矽製成。介電材料331、332、333和334可以由合適的介電材料製成。例如，介電材料331、332、333和334可以由氧化矽製成。隔離結構315和316可以是淺溝槽隔離(STI)結構、合適的隔離結構、前述的組合等。在一些實施例中，隔離結構315和316可以由氧化物(例如氧化矽)、氮化物(例如氮化矽)或其組合製成。在一些實施例中，隔離結構315和316由與介電材料331、332、333和334相同的材料製成。
SRAM元件還包括橫向圍繞電晶體PD-1、電晶體PG-1、電晶體PD-2和電晶體PG-2的層間介電層150。SRAM元件還包括設置在層間介電層150上方 的半導體層180。SRAM元件還包括設置在半導體層180上方並且橫向圍繞電晶體PU-1和電晶體PU-2的層間介電層185。SRAM元件還包括金屬間介電層191、192、193、194、195和196。
在一些實施例中，金屬導通孔MV21、MV22、MV23和MV24設置在半導體層180中。金屬導通孔MV31、MV32、MV33和MV34設置在金屬間介電層191中。金屬線ML31和ML32設置在金屬間介電層192中。金屬線ML41設置在金屬間介電層194中。金屬線ML51和ML52設置在金屬間介電層196中。金屬導通孔MV41和MV42設置在半導體層180和金屬間介電層191、192、193和194。金屬導通孔MV51和MV52設置在金屬間介電層191、192、193、194和195中。
在一些實施例中，層間介電層150和185以及金屬間介電層191、192、193、194、195和196可以包括氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(TEOS)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低k介電材料和/或其他合適的介電材料。低k介電材料的示例包括但不限於氟化石英玻璃(FSG)、碳摻雜氧化矽、無定形氟化碳、聚對二甲苯、雙苯並環丁烯(BCB)或聚酰亞胺。
在一些實施例中，上述金屬線和金屬導通孔可以由合適的導電材料製成，例如金屬。在一些實施例中， 導電材料可以包括Pt、Ti、TiN、Al、W、WN、Ru、RuO、Ta、Ni、Co、Cu、Ag、Au等。
第3圖至第31圖為本揭露之部分實施例之形成SRAM元件的方法的多個階段。
參考第3圖。提供基板90。接著，半導體層110和半導體層111交替地沉積在基板90上。在一些實施例中，半導體層110由SiGe製成。例如，半導體層110的鍺百分比(原子百分比濃度)的範圍約10%和約50%之間，且可以具有更高或更低的鍺百分比。然而，應當理解，在整個討論過程中列舉的數值僅為範例，且可以改變為不同的值。例如，半導體層110可以從Si0.5Ge0.5變化到Si0.9Ge0.1，其中Si和Ge之間的比例可以根據實施例而變化，本揭露不限於此。在一些實施例中，半導體層111可以是不含鍺的純矽層。半導體層111也可以是實質上純的矽層，例如，具有低於約1%的鍺百分比。在一些實施例中，半導體層110和111可以使用合適的沉積製程沉積在基板90上，例如化學氣相沉積(CVD)、分子束磊晶(MBE)或其他合適的製程。
參考第4A圖、第4B圖和第4C圖，其中第4B圖和第4C圖分別是沿第4A圖的B-B線和C-C線的剖面圖。圖案化半導體層110和111以及基板90以形成鰭結構FN11和FN12。在一些實施例中，鰭結構FN11包括半導體條312和半導體條312上方的半導體層110和111所形成的一堆疊。鰭結構FN12包括半導體條 314和半導體條314上方的半導體層110和111所形成的一堆疊。在一些實施例中，半導體層110和111以及基板90可以藉由例如在半導體層110和111的堆疊上方形成圖案化遮罩來圖案化，其定義鰭結構FN11和FN12的圖案，然後執行蝕刻製程以移除半導體層110和111以及基板90之不需要的部分。圖案化製程後，溝槽形成在基板90中，且半導體條312和314形成在兩個相鄰的溝槽之間。
參考第5圖。隔離結構315、316和317形成在基板90上方並且橫向圍繞鰭結構FN11和FN12。更詳細地，鰭結構FN11位於隔離結構315與317之間，而鰭結構FN12位於隔離結構316與317之間。隔離結構315、316與317可藉由例如沉積在基板90上方填充介電材料並填充鰭結構FN11和FN12以外的區域，然後執行平坦化製程(例如，化學機械拋光；CMP)以移除多餘的介電材料，直到最頂層的半導體層110曝露出來。
然後，在基板90上方形成圖案化遮罩MA1。圖案化遮罩MA1包括曝露部分隔離結構316和317的開口O1。在一些實施例中，鰭結構FN11、FN12和隔離結構315被圖案遮罩MA1覆蓋。在一些實施例中，圖案化遮罩MA1可以是光阻。
參考第6圖，進行蝕刻製程以移除隔離結構316和317的曝露部分，以形成溝槽TR1。溝槽TR1形成 後，移除圖案化遮罩MA1。
參考第7圖。形成金屬線ML12和ML14在溝槽TR1中，且分別形成襯層322和324在金屬線ML12和ML14上。在一些實施例中，沿著溝槽TR1沉積襯層材料(例如，介電材料)，然後在襯層材料上沉積導電材料，並執行平坦化製程(例如，CMP)以移除多餘的襯層材料和多餘的導電材料直到最頂層的半導體層110曝露。因此，形成金屬線ML12和ML14以及襯層322和324。
參考第8圖。在基板90上方形成圖案化遮罩MA2。圖案化遮罩MA2包括曝露部分隔離結構315和317的開口O2。在一些實施例中，鰭結構FN1、FN2、隔離結構316、金屬線ML12與ML14以及襯層322與324被圖案化遮罩MA2覆蓋。在一些實施例中，圖案化遮罩MA2可以是光阻。
參考第9圖，進行蝕刻製程以移除隔離結構315和317的曝露部分，以形成溝槽TR2。溝槽TR2形成後，移除圖案化遮罩MA2。在一些實施例，蝕刻製程完成後，鰭結構FN11和FN12之間的隔離結構315被完全移除。
參考第10圖。在溝槽TR2中形成金屬線ML11和ML13，且分別形成襯層321和323在金屬線ML11和ML13上。在一些實施例中，沿著溝槽TR2沉積襯層材料(例如，介電質材料)，然後在襯層材料上沉積導 電材料，並執行平坦化製程(例如，CMP)以移除多餘的襯層材料和多餘的導電材料直到最頂層的半導體層110曝露。因此，形成金屬線ML11和ML13以及襯層321和323。金屬線ML12和ML14在金屬線ML11和ML13之前形成。然而在其他實施例中，金屬線ML11和ML13可以在金屬線ML12和ML14之前形成。
參考第11圖。以鰭結構FN11和FN12、隔離結構315和316以及襯層321、322、323、和324作為蝕刻遮罩，回蝕刻金屬線ML11、ML12、ML13和ML14。在回蝕刻製程之後，金屬線ML11、ML12、ML13和ML14的頂表面的位置被降低到低於半導體條312和314的頂表面。
在金屬線ML11、ML12、ML13和ML14被回蝕之後，形成襯層材料覆蓋被回蝕的金屬線ML11、ML12、ML13和ML14的頂表面。在一些實施例中，襯層材料可以與襯層321、322、323和324的材料相同。因此，經回蝕的金屬線ML11、ML12、ML13和ML14上的襯層材料可以分別視為襯層321、322、323和324的延伸部分。
接著，分別在金屬線ML11、ML12、ML13和ML14上形成介電材料331、332、333和334。在一些實施例中，介電材料331、332、333和334可以藉由例如在基板90上沉積介電材料並填充襯層321、322、323和324中的空間，然後執行平坦化製程(例 如，CMP)以移除多餘的介電材料，直到曝露出最頂層的半導體層110。
參考第12圖。在基板90上方形成圖案化遮罩MA3。圖案化遮罩MA3包括曝露部分介電材料331、332、333和334的開口O3。然後，執行蝕刻製程，以經由圖案化遮罩MA3的開口O3移除介電材料331、332、333及334的曝露部分，並在介電材料331、332、333及334中形成溝槽TR3直到金屬線ML11、ML12、ML13和ML14曝露。在一些實施例中，襯層321、322、323和324的延伸部分可以被蝕刻以曝露下方的金屬線ML11、ML12、ML13和ML14。在一些實施例中，溝槽TR3定義了在後續步驟中所形成的金屬導通孔MV11、MV12、MV13和MV14的位置。
參考第13圖。在形成溝槽TR3之後，移除圖案化遮罩MA3。然後，在溝槽TR3中形成金屬導通孔MV11、MV12、MV13和MV14，且分別與金屬線ML11、ML12、ML13和ML14接觸。在一些實施例中，金屬導通孔MV11、MV12、MV13和MV14可以藉由例如在溝槽TR3中填充導電材料，並執行平坦化製程(例如，CMP)以移除多餘的導電材料直到最頂層的半導體層110曝露。
參考第14圖。以鰭結構FN11、FN12作為蝕刻遮罩，回蝕刻金屬導通孔MV11、MV12、MV13和MV14，隔離結構315和316，襯層321、322、323 和324，介電材料331、332、333和334。在一些實施例中，執行回蝕製程以將金屬導通孔MV11、MV12、MV13和MV14、隔離結構315和316、襯層321、322、323和324、介電材料331、332、333和334的位置降低至最底部的半導體層111的下方。
參考第15A圖、第15B圖和第15C圖，其中第15B圖和第15C圖分別是沿第15A圖的B-B線和C-C線的剖面圖。在基板90上方形成虛設閘極結構132、134、136和138並跨越鰭結構FN11和FN12。在一些實施例中，虛設閘極結構132、134、136和138中的每一者包括虛設閘極介電質130和虛設閘極介電質130上方的虛設閘極電極131。虛設閘極介電質130可以是例如氧化矽、氮化矽、其組合等，且可以經由可接受的技術沉積或熱成長來形成。虛設閘極電極131可以是導電或非導電材料，且可以包括非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬。
虛設閘極結構132、134、136和138可以藉由例如在基板90上方沉積虛設閘極介電質層和虛設閘極層，然後圖案化虛設閘極介電質層和虛設閘極層來形成。在一些實施例中，可以藉由物理氣相沉積(PVD)、化學氣相沉積(CVD)、濺射沉積或用於沉積所選材料的其他技術來沉積虛設閘極電極131。在一些實施例中，虛設閘極介電質130可以藉由熱氧化形成。
如第15B圖和第15C圖所示，分別在每個虛設閘極結構132、134、136和138的相對側壁上形成閘極間隔物125。在一些實施例中，閘極間隔物125可以藉由例如在基板90上沉積間隔物層，然後進行非等向性刻蝕製程移除間隔物層的水平部分，使得間隔物層的垂直部分保留在虛設閘極結構132、134、136和138的側壁上。
在形成閘極間隔物125之後，執行蝕刻製程以移除由虛設閘極結構132、134、136和138以及閘極間隔物125曝露的半導體層110和111的堆疊的部分，以在鰭結構FN11和FN12內形成源/汲極凹槽。在一些實施例中，被虛設閘極結構132、134、136和138覆蓋的半導體層111的剩餘部分可分別稱為半導體通道層112、114、116和118。
參考第16A圖、第16B圖和第16C圖，其中第16B圖和第16C圖分別是沿第16A圖的線B-B和C-C的剖面圖。橫向刻蝕半導體層110被源/汲極凹槽曝露的部分以形成側壁凹槽，然後在側壁凹槽中形成內間隔物126(參見第16B圖和第16C圖)。可以藉由諸如CVD、ALD等的共形沉積製程來沉積內間隔物126。內間隔物126例如可以藉由在基板90上沉積內間隔物層並填充半導體層110的側壁凹槽，然後進行非等向性刻蝕以移除側壁凹槽外的間隔物層來形成。
然後，分別在源/汲極凹槽中形成源/汲極磊晶結 構SD11、SD12、SD13、SD14、SD15和SD16。在一些實施例中，源/汲極磊晶結構SD11、SD12、SD13、SD14、SD15和SD16的形成可以包括選擇性磊晶生長(selective epitaxial growth；SEG)製程。
參考第17A圖、第17B圖和第17C圖，其中第17B圖和第17C圖分別是沿第17A圖的B-B線和C-C線的剖面圖。層間介電層150形成在基板90上方並覆蓋源/汲極磊晶結構SD11、SD12、SD13、SD14、SD15和SD16。在一些實施例中，層間介電層150可以藉由例如在基板90上方沉積介電材料，接著執行CMP製程以移除多餘的介電材料直到虛設閘極結構132、134、136和138曝露。
在層間介電層150形成之後。移除虛設閘極結構132、134、136和138以在每對閘極間隔物125之間形成閘極溝槽。然後，移除藉由閘極溝槽曝露的部分半導體層110，使得半導體通道層112、114、116和118懸掛在基板90上方。
在基板90上方形成金屬閘極結構152、154、156和158。更詳細地，金屬閘極結構152、154、156和158形成在閘極間隔物125之間的閘極溝槽中並環繞對應的半導體通道層112、114、116和118。在一些實施例中，金屬閘極結構152、154、156和158可以藉由下列方法形成，例如依序地在基板90上方沉積閘極介電層300、功函數金屬層302和填充金屬304，並填 充閘極間隔物125之間的閘極溝槽，然後進行CMP製程移除閘極介電層300的多餘材料、功函數金屬層302的多餘材料以及填充金屬304的多餘材料直到曝露層間介電層150。
參考第18A圖、第18B圖和第18C圖，其中第18B圖和第18C圖分別是沿第18A圖的B-B線和C-C線的剖面圖。移除部分的層間介電層150以形成曝露源/汲極磊晶結構SD11、SD12、SD13、SD14、SD15和SD16的開口。然後在開口中形成源/汲極接觸171、172、173、174、175和176並分別覆蓋源/汲極磊晶結構SD11、SD12、SD13、SD14、SD15和SD16。在一些實施例中，源/汲極接觸171、172、173、174、175和176可以藉由下列方法形成，例如在開口中沉積導電材料，然後進行CMP製程移除多餘的導電材料直到閘極結構152、154、156和158曝露。
參考第19圖。在層間介電層150上方形成半導體層180。在一些實施例中，可以使用合適的沉積製程在層間介電層150上方形成半導體層180。在一些其他實施例中，半導體層180可以使用合適的接合製程接合到層間介電層150。
在層間介電層150上方形成半導體層180之後，在半導體層180中形成金屬導通孔MV21、MV22、MV23、MV24、MV201、MV202。在一些實施例中，金屬導通孔MV21、MV22、MV23、MV24、MV201、 MV202可藉由下列方法形成，例如藉由圖案化半導體層180以在半導體層180中形成開口、在開口中填充導電材料、然後進行CMP製程以移除多餘的導電材料直到半導體層180曝露。在一些實施例中，金屬導通孔MV21、MV22、MV23、MV24分別與閘極結構154、源/汲極接觸172、源/汲極接觸175、閘極結構156的頂表面接觸。此外，金屬導通孔MV201和MV202分別與閘極結構152和閘極結構158的頂表面接觸。
參考第20圖。在半導體層180上方形成交替的半導體層210、211的堆疊，以及半導體層181。在一些實施例中，半導體層210由鍺製成，而半導體層211由鍺錫(GeSn)製成。在一些實施例中，半導體層211的鍺百分比(原子百分比濃度)約為95%。例如，半導體層211可以包括Ge0.95Sn0.05。在一些實施例中，半導體層211的鍺百分比大於半導體層210的鍺百分比。在一些實施例中，半導體層181可以由矽製成。
在一些實施例中，交替的半導體層210、211的堆疊可以沉積在半導體層181之上。之後，半導體層210、211和半導體層181的結構被轉移到半導體層180上方並和半導體層180接合。
在其他實施例中，半導體層210和211可以使用合適的沉積製程沉積在半導體層180之上，然後半導體層181形成在最頂層的半導體層210上方。半導體層210和211和半導體層181可以使用合適的沉積製程來 沉積，例如化學氣相沉積(CVD)、分子束磊晶(MBE)或其他合適的製程。
參考第21圖。回蝕刻半導體層181以曝露最頂部的半導體層210。接著，圖案化半導體層210和半導體層211的堆疊以形成鰭結構FN21和FN22。在一些實施例中，鰭結構FN21和FN22中的每一者包括半導體層210和211的堆疊。鰭結構FN21內的半導體層211可以稱為半導體通道層212，而鰭結構FN22內的半導體層211可以稱為半導體通道層214。
參考第22A圖、第22B圖和第22C圖，其中第22B圖和第22C圖分別是沿第22A圖的B-B線和C-C線的剖面圖。虛設閘極結構232和234形成在半導體層180上方並跨越鰭結構FN21和FN22。在一些實施例中，虛設閘極結構232和234中的每一者包括虛設閘極介電質230和虛設閘極介電質230上方的虛設閘極電極231。虛設閘極介電質230可以是例如氧化矽、氮化矽、其組合等，且可藉由可接受的技術沉積或熱生長形成。虛設閘極電極231可以是導電或非導電材料，且可以包括非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬。虛設閘極結構232和234使用與上述形成虛設閘極結構132、134、136和138類似的方法形成，因此為了簡潔起見將不再贅述。
參照第22B圖和第22C圖，分別在每個虛設閘 極結構232和234的相對側壁上形成閘極間隔物225。在一些實施例中，可以使用與上述形成閘極間隔物125類似的方法來形成閘極間隔物225，因此為了簡潔起見將不再贅述。
參考第23A圖、第23B圖和第23C圖，其中第23B圖和第23C圖分別是沿第23A圖的B-B線和C-C線的剖面圖。橫向刻蝕部分半導體層210形成側壁凹槽，然後在側壁凹槽中形成內間隔物226。可以使用與形成內間隔物126類似的方法來形成內間隔物226。
分別形成虛設閘極結構232和234的相對側上形成源/汲極磊晶結構SD21、SD22、SD23和SD24。在一些實施例中，源/汲極磊晶結構SD21、SD22、SD23和SD24可以使用與形成源/汲極磊晶結構SD11、SD12、SD13、SD14、SD15和SD16類似的方法形成，因此相關為簡潔起見不再贅述。
參考第24A圖、第24B圖和第24C圖，其中第24B圖和第24C圖分別是沿第24A圖的B-B線和C-C線的剖面圖。層間介電層185形成在半導體層180上方並覆蓋源/汲極磊晶結構SD21、SD22、SD23和SD24。在一些實施例中，層間介電層185可以藉由例如在半導體層180上沉積介電材料，隨後進行CMP製程以移除多餘的介電材料直到曝露虛設閘極結構232和234來形成。
在形成層間介電層185之後。移除虛設閘極結 構232和234以在每對閘極間隔物225之間形成閘極溝槽。然後，移除經由閘極溝槽曝露的部分半導體層210，使得半導體通道層212和214懸掛在基板90上方。
在基板90上方形成金屬閘極結構252和254。更詳細地，金屬閘極結構252和254形成在閘極間隔物225之間的閘極溝槽中且分別環繞半導體通道層212和214。在一些實施例中，金屬閘極結構252和254可以藉由下列方法形成，例如在基板90上依序沉積閘極介電層300、功函數金屬層302和填充金屬304，並填充閘極間隔物225之間的閘極溝槽，接著進行CMP製程以移除閘極介電層300的多餘材料、功函數金屬層302的多餘材料和填充金屬304的多餘材料，直到層間介電層185曝露。
參考第25A圖、第25B圖和第25C圖，其中第25B圖和第25C圖分別是沿第25A圖的B-B線和C-C線的剖面圖。移除部分層間介電層185以形成曝露源/汲極磊晶結構SD21、SD22、SD23和SD24的開口，且開口曝露半導體層180中的金屬導通孔MV201和MV202。接著在開口中形成源/汲極接觸271、272、273和274分別覆蓋源/汲極磊晶結構SD21、SD22、SD23和SD24。此外，金屬導通孔MV301和MV302形成在開口中並且分別與半導體層180中的金屬導通孔MV201和MV202接觸。在一些實施例中，源/汲極接 觸271、272、273和274以及金屬導通孔MV301和MV302可藉由下列方法形成，例如可藉由在開口中沉積導電材料，然後進行CMP製程移除多餘的導電材料直到閘極結構252和254曝露。
參考第26圖。在層間介電層185上方形成金屬間介電層191。接著，在金屬間介電層191中形成金屬導通孔MV31、MV32、MV33、MV34、MV401、MV402、MV403和MV404。更詳細地，金屬導通孔MV31、MV32、MV33和MV34分別接觸源/汲極接觸271、閘極結構254、閘極結構252和源/汲極接觸274。金屬導通孔MV401和MV402分別接觸金屬導通孔MV301和MV302。金屬導通孔MV403、MV404分別接觸源/汲極接觸272和273。
參考第27圖。在金屬間介電層191上方形成金屬間介電層192。接著，在金屬間介電層192中形成金屬線ML31和ML32以及金屬導通孔MV501、MV502、MV503和MV504。更詳細地，金屬線ML31與金屬導通孔MV31和MV32接觸。金屬線ML32與金屬導通孔MV33和MV34接觸。金屬導通孔MV501和MV502分別接觸金屬導通孔MV401和MV402。金屬導通孔MV503和MV504分別接觸金屬導通孔MV403和MV404。
參考第28圖。在金屬間介電層192上方形成金屬間介電層193。之後，在金屬間介電層193中形成 金屬導通孔MV601、MV602、MV603和MV604。更詳細地，金屬導通孔MV601和MV602分別接觸金屬導通孔MV501和MV502。金屬導通孔MV603和MV604分別接觸金屬導通孔MV503和MV504。在一些實施例中，金屬導通孔MV201、MV301、MV401、MV501和MV601共同形成第2A圖至第2E圖所討論的金屬導通孔MV41。類似地，金屬導通孔MV202、MV302、MV402、MV502和MV602共同形成第2A圖至第2E圖所討論的金屬導通孔MV42。
參考第29圖。在金屬間介電層193上方形成金屬間介電層194。接著，在金屬間介電層194中形成金屬線ML41和金屬導通孔MV703和MV704。更詳細地，金屬線ML41接觸金屬導通孔MV601與MV602。金屬導通孔MV703和MV704分別接觸金屬導通孔MV603和MV604。
參考第30圖。在金屬間介電層194上方形成金屬間介電層195。接著，在金屬間介電層195中形成金屬導通孔MV803和MV804。更詳細地，金屬導通孔MV803和MV804分別接觸金屬導通孔MV703和MV704接觸。在一些實施例中，金屬導通孔MV303、MV403、MV503、MV603和MV703共同形成第2A圖至第2E圖所討論的金屬導通孔MV51。類似地，金屬導通孔MV304、MV404、MV504、MV604和MV704共同形成第2A圖至第2E圖所討論的金屬導通 孔MV52。
參考第31圖。在金屬間介電層195上方形成金屬間介電層196。接著，在金屬間介電層196中形成金屬線ML51和ML52。更詳細地，金屬線ML51和ML52分別接觸金屬導通孔MV803和MV804接觸。因此，SRAM元件10形成。
第32圖為本揭露之部分實施例之SRAM元件的立體圖。第32圖與第2C圖具有實質上相同的結構，相似的元件具有相同的符號，且為了簡潔起見將不再贅述。第32圖與第2C圖之間的差異在於金屬導通孔MV13和MV14的位置，其中第32圖中金屬導通孔MV13與源/汲極接觸176的底表面接觸，金屬導通孔MV14與源/汲極接觸174的底表面接觸。在一些實施例中，金屬導通孔MV11沿X方向至少部分地與金屬導通孔MV13對齊。金屬導通孔MV12至少部分地沿著X方向與金屬導通孔MV14對齊。
在電晶體PU-1、電晶體PU-2是p型電晶體且電晶體PD-1、電晶體PD-2、電晶體PG-1、電晶體PG-2是n型電晶體的一些實施例中，金屬線ML11和ML14可以共同作為SRAM元件10的電源線Vss(見第1圖)。換句話說，金屬線ML11和ML14可以視為是電源線Vss的第一和第二部分。金屬線ML12可以作為SRAM元件10的位元線BL(見第1圖)，金屬線ML13可以作為SRAM元件10的位元線BLB(見第1 圖)。或者，金屬線ML12可以作為SRAM元件10的位元線BLB，金屬線ML13可以作為SRAM元件10的位元線BL。
在電晶體PU-1、電晶體PU-2是n型電晶體並且電晶體PD-1、電晶體PD-2、電晶體PG-1、電晶體PG-2是p型電晶體的一些實施例中，金屬線ML11和ML14可共同作為SRAM元件10的電源線Vdd。換句話說，金屬線ML11及ML14可視為電源線Vdd的第一及第二部分。金屬線ML12可以作為SRAM元件10的位元線BL，金屬線ML13可以作為SRAM元件10的位元線BLB。或者，金屬線ML12可以作為SRAM元件10的位元線BLB。SRAM元件10，金屬線ML13可作為SRAM元件10的位元線BL。
根據上述實施例，可以看出本揭露在製造積體電路方面提供了優勢。然而，應當理解，其他實施例可以提供額外的優點，並且並非所有優點都必須在本文中公開，並且所有實施例都不需要特定的優點。本公開的實施例提供具有CFET配置的SRAM結構，其中電晶體PU-1和電晶體PU-2堆疊在電晶體PD-1、電晶體PG-1、電晶體PD-2、電晶體PG-2之上。此外，信號線(例如位元線)和電源線(例如Vdd或Vss)設置在電晶體PD-1、電晶體PG-1、電晶體PD-2、電晶體PG-2和信號線(例如字元線)下方。電源線(例如Vss或Vdd)設置於電晶體PU-1及電晶體PU-2上方。這種配置可 以藉由堆疊電晶體來實現小SRAM單元面積。本揭露的實施例提供具有交錯金屬繞線配置的SRAM結構，以藉由電源線(例如Vdd或Vss)分隔信號線(例如位元線BL、BLB)。這種配置可以防止位元線BL和位元線BLB之間的信號耦合。因此，位元線BLB處的壓降可以減小，這將提高讀取速度，進而提高元件表現。
根據本揭露的部分實施例，一種記憶體元件包含基板。第一下拉電晶體、第一閘門電晶體、第二下拉電晶體和第二閘門電晶體，位於基板上方的第一水平。第一上拉電晶體和第二上拉電晶體，位於第一水平上方的第二水平。第一電源線、第一位元線和第二位元線，第一電源線包含彼此分離的第一部分和第二部分，其中在一剖面圖中，第一電源線的第二部分沿著一方向側向地位於第一位元線和第二位元線之間。第一導通孔，接觸第一電源線的第一部分的上表面且電性連接至第一下拉電晶體的源/汲極區。第二導通孔，接觸第一位元線的上表面且電性連接至第一閘門電晶體的源/汲極區。第三導通孔，接觸第一電源線的第二部分的上表面且電性連接至第二下拉電晶體的源/汲極區。第四導通孔，接觸第二位元線的上表面且電性連接至第二閘門電晶體的源/汲極區，其中在一上視圖中，第一導通孔沿著方向側向地對齊第四導通孔，且第二導通孔沿著方向側向地對齊第三導通孔。
在部分實施例中，記憶體元件還包含第一半導體 條，自基板上方突出且側向地位於第一電源線的第一部分和第一位元線之間。第二半導體條，自基板上方突出且側向地位於第一電源線的第二部分和第二位元線之間。
在部分實施例中，第一位元線和第一電源線的第二部分之間的距離短於第一電源線的第一部分和第一位元線之間的距離。
在部分實施例中，記憶體元件還包含襯層襯著於第一位元線的側壁和底表面。
在部分實施例中，記憶體元件還包含介電材料襯著於第一導通孔的側壁，其中襯層延伸至介電材料的側壁。
在部分實施例中，記憶體元件還包含字元線，電性連接至第一閘門電晶體的閘極結構和第二閘門電晶體的閘極結構。第二電源線，電性連接至第一上拉電晶體的源/汲極區和第二上拉電晶體的源/汲極區。
在部分實施例中，第一上拉電晶體垂直地重疊於第一下拉電晶體，且第二上拉電晶體垂直地重疊於第二下拉電晶體。
根據本揭露的部分實施例，一種記憶體元件包含基板。第一下拉電晶體、第一閘門電晶體、第二下拉電晶體和第二閘門電晶體，位於基板上方的第一水平。第一上拉電晶體和第二上拉電晶體，位於第一水平上方的第二水平，其中第一上拉電晶體的閘極結構垂直地重疊 於第一下拉電晶體的閘極結構，且第二上拉電晶體的閘極結構垂直地重疊於第二下拉電晶體的閘極結構。第一電源線、第一位元線，和第二位元線，其中第一電源線包含彼此分離的第一部分和第二部分。第一導通孔，接觸第一電源線的第一部分的上表面且電性連接至第一下拉電晶體的源/汲極區。第二導通孔，接觸第一電源線的第二部分的上表面且電性連接至第二下拉電晶體的源/汲極區。第三導通孔，接觸第一位元線的上表面且電性連接至第一閘門電晶體的源/汲極區。第四導通孔，接觸第二位元線的上表面且電性連接至第二閘門電晶體的源/汲極區。第一襯層、第二襯層、第三襯層和第四襯層，分別襯著於第一電源線的第一部分的側壁、第一電源線的第二部分的側壁、第一位元線的側壁和第二位元線的側壁。第一介電材料、第二介電材料、第三介電材料和第四介電材料，分別襯著於第一導通孔的側壁、第二導通孔的側壁、第三導通孔的側壁和第四導通孔的側壁，其中第一襯層、第二襯層、第三襯層和第四襯層由不同於第一介電材料、第二介電材料、第三介電材料和第四介電材料的材料所組成。
在部分實施例中，第一襯層、第二襯層、第三襯層和第四襯層分別延伸至第一介電材料、第二介電材料、第三介電材料和第四介電材料的側壁。
在部分實施例中，第一介電材料、第二介電材料、第三介電材料和第四介電材料分別和第一電源線的 第一部分、第一電源線的第二部分、第一位元線和第二位元線隔開。
在部分實施例中，第一襯層、第二襯層、第三襯層和第四襯層分別延伸至第一電源線的第一部分、第一電源線的第二部分、第一位元線和第二位元線的上表面。
在部分實施例中，記憶體元件還包含半導體條，位於基板上，其中第一襯層和第三襯層接觸半導體條。
在部分實施例中，第二襯層接觸第三襯層。
在部分實施例中，第一電源線、第一位元線和第二位元線低於第一水平。
在部分實施例中，記憶體元件還包含字元線，電性連接至第一閘門電晶體的閘極結構和第二閘門電晶體的閘極結構。第二電源線，電性連接至第一上拉電晶體的源/汲極區和第二上拉電晶體的源/汲極區。
根據本揭露的部分實施例，一種方法包含形成突出於基板上方的第一半導體條和第二半導體條。形成第一隔離結構、第二隔離結構、第三隔離結構於基板上方，其中第一半導體條位於第一隔離結構和第二隔離結構之間，且第二半導體條位於第二隔離結構和第三隔離結構之間。圖案化第二隔離結構和第三隔離結構以分別在第二隔離結構和第三隔離結構中形成第一溝槽和第二溝槽。分別在第一溝槽和第二溝槽中形成第一金屬線和第二金屬線。在形成第一金屬線和第二金屬線之後，圖案化第一隔離結構和第二隔離結構以分別在第一隔離結構 和第二隔離結構中形成第三溝槽和第四溝槽。分別在第三溝槽和第四溝槽中形成第三金屬線和第四金屬線。形成電性連接至第三金屬線的第一下拉電晶體、電性連接至第一金屬線的第一閘門電晶體、電性連接至第四金屬線的第二下拉電晶體，和電性連接至第二金屬線的第二閘門電晶體。形成第一上拉電晶體和第二上拉電晶體，垂直堆疊於第一下拉電晶體、第一閘門電晶體、第二下拉電晶體和第二閘門電晶體上方。
在部分實施例中，方法還包含在形成第一金屬線和第二金屬線之前，分別在第一溝槽和第二溝槽中形成第一襯層和第二襯層。在形成第三金屬線和第四金屬線之前，分別在第三溝槽和第四溝槽中形成第三襯層和第四襯層。回蝕刻第一金屬線、第二金屬線、第三金屬線和第四金屬線，使得第一金屬線、第二金屬線、第三金屬線和第四金屬線的上表面降低至低於第一襯層、第二襯層、第三襯層和第四襯層的頂端的位置。
在部分實施例中，方法還包含在回蝕刻第一金屬線、第二金屬線、第三金屬線和第四金屬線之後，形成第一導通孔、第二導通孔、第三導通孔和第四導通孔，分別接觸於第一金屬線、第二金屬線、第三金屬線和第四金屬線。
在部分實施例中，方法還包含在形成第一導通孔、第二導通孔、第三導通孔和第四導通孔之前，分別在第一金屬線、第二金屬線、第三金屬線和第四金屬線 上方形成第一介電材料、第二介電材料、第三介電材料和第四介電材料，其中第一導通孔、第二導通孔、第三導通孔和第四導通孔分別形成在第一介電材料、第二介電材料、第三介電材料和第四介電材料之中。
在部分實施例中，其中第一金屬線作為第一位元線，第二金屬線作為第二位元線，第三金屬線和第四金屬線共同作為第一電源線，其中方法還包含形成字元線，電性連接至第一閘門電晶體和第二閘門電晶體。形成第二電源線，電性連接至第一上拉電晶體和第二上拉電晶體。
前文概括了若干實施例的特徵，使得熟習此項技術者可更好地理解本揭露內容的態樣。熟習此項技術者應瞭解，其可易於將本揭露內容用作用於設計或修改其他處理程序及結構以用於實行相同目的及/或達成本文中介紹的實施例的相同優勢的基礎。熟習此項技術者亦應認識到，此等等效構造不脫離本揭露內容的精神及範疇，且在不脫離本揭露內容的精神及範疇的情況下，其可進行各種改變、取代及更改。
10:SRAM元件
152,154,156,158:閘極結構
171,172,173,174,175,176:源/汲極接觸
252,254:閘極結構
271,272,273,274:源/汲極接觸
D1,D2,D3:距離
LV1:第一水平
LV2:第二水平
ML11,ML12,ML13,ML14,ML31,ML32,ML41,ML51,ML52:金屬線
MV11,MV12,MV13,MV14,MV21,MV22,MV23,MV31,MV32,MV33,MV34,MV41,MV42,MV51,MV52:金屬導通孔
PD-1,PD-2:下拉電晶體/電晶體
PG-1,PG-2:閘門電晶體/電晶體
PU-1,PU-2:上拉電晶體/電晶體
SD11,SD12,SD13,SD16,SD22,SD24:源/汲極磊晶結構
A-A,B-B:線

Claims (10)

  1. 一種記憶體元件，包含：一基板；一第一下拉電晶體、一第一閘門電晶體、一第二下拉電晶體和一第二閘門電晶體，位於該基板上方的一第一水平；一第一上拉電晶體和一第二上拉電晶體，位於該第一水平上方的一第二水平；一第一電源線、一第一位元線和一第二位元線，該第一電源線包含彼此分離的一第一部分和一第二部分，其中在一剖面圖中，該第一電源線的該第二部分沿著一方向側向地位於該第一位元線和該第二位元線之間；一第一導通孔，接觸該第一電源線的該第一部分的一上表面且電性連接至該第一下拉電晶體的一源/汲極區；一第二導通孔，接觸該第一位元線的一上表面且電性連接至該第一閘門電晶體的一源/汲極區；一第三導通孔，接觸該第一電源線的該第二部分的一上表面且電性連接至該第二下拉電晶體的一源/汲極區；以及一第四導通孔，接觸該第二位元線的一上表面且電性連接至該第二閘門電晶體的一源/汲極區，其中在一上視圖中，該第一導通孔沿著該方向側向地對齊該第四導通孔，且該第二導通孔沿著該方向側向地對齊該第三導通孔。
  2. 如請求項1所述的記憶體元件，還包含： 一第一半導體條，自該基板上方突出且側向地位於該第一電源線的該第一部分和該第一位元線之間；以及一第二半導體條，自該基板上方突出且側向地位於該第一電源線的該第二部分和該第二位元線之間。
  3. 如請求項1所述的記憶體元件，其中該第一位元線和該第一電源線的該第二部分之間的一距離短於該第一電源線的該第一部分和該第一位元線之間的一距離。
  4. 如請求項1所述的記憶體元件，還包含：一字元線，電性連接至該第一閘門電晶體的一閘極結構和該第二閘門電晶體的一閘極結構；以及一第二電源線，電性連接至該第一上拉電晶體的一源/汲極區和該第二上拉電晶體的一源/汲極區。
  5. 一種記憶體元件，包含：一基板；一第一下拉電晶體、一第一閘門電晶體、一第二下拉電晶體和一第二閘門電晶體，位於該基板上方的一第一水平；一第一上拉電晶體和一第二上拉電晶體，位於該第一水平上方的一第二水平，其中該第一上拉電晶體的一閘極結構垂直地重疊於該第一下拉電晶體的一閘極結構，且該第 二上拉電晶體的一閘極結構垂直地重疊於該第二下拉電晶體的一閘極結構；一第一電源線、一第一位元線，和一第二位元線，其中該第一電源線包含彼此分離的一第一部分和一第二部分；一第一導通孔，接觸該第一電源線的該第一部分的一上表面且電性連接至該第一下拉電晶體的一源/汲極區；一第二導通孔，接觸該第一電源線的該第二部分的一上表面且電性連接至該第二下拉電晶體的一源/汲極區；一第三導通孔，接觸該第一位元線的一上表面且電性連接至該第一閘門電晶體的一源/汲極區；一第四導通孔，接觸該第二位元線的一上表面且電性連接至該第二閘門電晶體的一源/汲極區；一第一襯層、一第二襯層、一第三襯層和一第四襯層，分別襯著於該第一電源線的該第一部分的側壁、該第一電源線的該第二部分的側壁、該第一位元線的側壁和該第二位元線的側壁；以及一第一介電材料、一第二介電材料、一第三介電材料和一第四介電材料，分別襯著於該第一導通孔的側壁、該第二導通孔的側壁、該第三導通孔的側壁和該第四導通孔的側壁，其中該第一襯層、該第二襯層、該第三襯層和該第四襯層由不同於該第一介電材料、該第二介電材料、該第三介電材料和該第四介電材料的材料所組成。
  6. 如請求項5所述的記憶體元件，其中該第 一襯層、該第二襯層、該第三襯層和該第四襯層分別延伸至該第一介電材料、該第二介電材料、該第三介電材料和該第四介電材料的側壁。
  7. 如請求項5所述的記憶體元件，其中該第一電源線、該第一位元線和該第二位元線低於該第一水平。
  8. 一種形成記憶體元件的方法，包含：形成突出於一基板上方的一第一半導體條和一第二半導體條；形成一第一隔離結構、一第二隔離結構、一第三隔離結構於該基板上方，其中該第一半導體條位於該第一隔離結構和該第二隔離結構之間，且該第二半導體條位於該第二隔離結構和該第三隔離結構之間；圖案化該第二隔離結構和該第三隔離結構以分別在該第二隔離結構和該第三隔離結構中形成一第一溝槽和一第二溝槽；分別在該第一溝槽和該第二溝槽中形成一第一金屬線和一第二金屬線；在形成該第一金屬線和該第二金屬線之後，圖案化該第一隔離結構和該第二隔離結構以分別在該第一隔離結構和該第二隔離結構中形成一第三溝槽和一第四溝槽；分別在該第三溝槽和該第四溝槽中形成一第三金屬線和 一第四金屬線；形成電性連接至該第三金屬線的一第一下拉電晶體、電性連接至該第一金屬線的一第一閘門電晶體、電性連接至該第四金屬線的一第二下拉電晶體，和電性連接至該第二金屬線的一第二閘門電晶體；以及形成一第一上拉電晶體和一第二上拉電晶體，垂直堆疊於該第一下拉電晶體、該第一閘門電晶體、該第二下拉電晶體和該第二閘門電晶體上方。
  9. 如請求項8所述的方法，還包含：在形成該第一金屬線和該第二金屬線之前，分別在該第一溝槽和該第二溝槽中形成一第一襯層和一第二襯層；在形成該第三金屬線和該第四金屬線之前，分別在該第三溝槽和該第四溝槽中形成一第三襯層和一第四襯層；以及回蝕刻該第一金屬線、該第二金屬線、該第三金屬線和該第四金屬線，使得該第一金屬線、該第二金屬線、該第三金屬線和該第四金屬線的上表面降低至低於該第一襯層、該第二襯層、該第三襯層和該第四襯層的頂端的一位置。
  10. 如請求項9所述的方法，還包含在回蝕刻該第一金屬線、該第二金屬線、該第三金屬線和該第四金屬線之後，形成一第一導通孔、一第二導通孔、一第三導通孔和一第四導通孔，分別接觸於該第一金屬線、 該第二金屬線、該第三金屬線和該第四金屬線。
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