TW202105530A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202105530A
TW202105530A TW109120020A TW109120020A TW202105530A TW 202105530 A TW202105530 A TW 202105530A TW 109120020 A TW109120020 A TW 109120020A TW 109120020 A TW109120020 A TW 109120020A TW 202105530 A TW202105530 A TW 202105530A
Authority
TW
Taiwan
Prior art keywords
semiconductor layers
gate
semiconductor
region
channel
Prior art date
Application number
TW109120020A
Other languages
English (en)
Inventor
廖忠志
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202105530A publication Critical patent/TW202105530A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

在此提供一種半導體裝置及其製造方法。依據本揭露，此半導體裝置包括：包括第一複數個通道構件的第一環繞式閘極電晶體及包括第二複數個通道構件的第二環繞式閘極電晶體。上述第一複數個通道構件具有第一節距(P1)，且上述第二複數個通道構件具有小於上述第一節距(P1)的第二節距(P2)。

Description

半導體裝置
本發明實施例係有關於一種半導體裝置，且特別係有關於一種具有環繞式閘極結構的半導體裝置及其製造方法。
半導體積體電路工業已經歷快速成長。積體電路之材料和設計方面的技術進步已經產生了數代的積體電路，其中每一代都比上一代具有更小且更複雜的電路。在積體電路的發展過程中，隨著幾何尺寸(亦即，利用製程所製造的最小裝置尺寸或線寬)的降低，功能密度(functional density，亦即，每一晶片面積中內連接的裝置數量)已普遍增加。尺寸縮減之製程具有提升生產效率及降低相關成本的優點。然而，隨著如此的尺寸縮減，加工與製造積體電路的複雜性也隨之增加。
舉例而言，隨著積體電路技術朝著更小的技術節點發展，已經導入多閘極(multi-gate)裝置，以藉由增加閘極-通道耦合(gate-channel coupling)、降低截止狀態電流(OFF-state current)及降低短通道效應(short-channel effects, SCEs)，以改善閘極控制。多閘極裝置通常是指以下的裝置：具有閘極結構或其一部分設置在通道區域的多於一側上。鰭式場效電晶體(Fin-like FETs, FinFETs)及環繞式閘極(gate-all-around, GAA)電晶體(這兩者也被稱為非平面式電晶體)是多閘極裝置的示範例，在高效能和低漏電流的應用中，這些裝置已成為普遍且有潛力的候選方案。鰭式場效電晶體具有升高的通道，且此通道的多於一側受到閘極所包覆(例如，閘極包覆從基板延伸的半導體材料的「鰭」的頂部及側壁)。與平面式電晶體相比，如此的配置方式提供了更佳的通道控制，並且大幅降低了短通道效應(特別是，藉由降低次臨界漏電流(sub-threshold leakage) (亦即，處於「截止」狀態的鰭式場效電晶體的源極與汲極之間的耦合))。環繞式閘極電晶體具有部分地或完全地圍繞通道區域而延伸的閘極結構，而可從兩側或更多側提供對通道區域的存取。環繞式閘極電晶體的通道區域可以由奈米線(nanowire)、奈米片(nanosheet)、其他奈米結構及/或其他合適的結構形成。在一些實施例中，如此的通道區域包含垂直堆疊的多個奈米線(其水平延伸，而提供水平配向的溝道)。如此的環繞式閘極電晶體可被稱為垂直堆疊的水平環繞式閘極(vertically-stacked horizontal GAA, VGAA)電晶體。
積體電路裝置包括具有不同功能的電晶體，例如，輸入/輸出功能及核心功能。這些不同的功能要求電晶體具有不同的結構。同時，具有相似的製程視窗以製造這些不同的電晶體是有利的。雖然現有的環繞式閘極電晶體及製程已普遍能夠符合其預期目的，然而其仍無法完全滿足所有方面的需求。
本發明之一實施例係揭示一種半導體裝置，包括：包括第一複數個通道構件的第一環繞式閘極電晶體及包括第二複數個通道構件的第二環繞式閘極電晶體。上述第一複數個通道構件具有第一節距(P1)，且上述第二複數個通道構件具有小於上述第一節距(P1)的第二節距(P2)。
本發明之一實施例係揭示一種半導體裝置，包括：輸入/輸出(I/O)區域，上述輸入/輸出區域包括具有第一複數個通道構件的第一環繞式閘極電晶體；以及核心區域，上述核心區域包括具有第二複數個通道構件的第二環繞式閘極電晶體。上述第一複數個通道構件具有第一節距(P1)，且上述第二複數個通道構件具有小於上述第一節距(P1)的第二節距(P2)。
本發明之一實施例係揭示一種一種半導體裝置的製造方法。上述方法包括：形成第一複數個交替排列的半導體層於基板的第一區域及第二區域之上，其中上述第一複數個交替排列的半導體層包括被第二複數個第二半導體層插入交錯的第一複數個第一半導體層。上述方法進一步包括：移除位於上述基板的上述第一區域上的上述第一複數個交替排列的半導體層；以及形成第二複數個交替排列的半導體層於上述基板的上述第一區域之上，其中上述第二複數個交替排列的半導體層包括被第四複數個第二半導體層插入交錯的第三複數個第一半導體層。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同部件(feature)。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本說明書敘述了一第一部件形成於一第二部件之上或上方，即表示其可能包含上述第一部件與上述第二部件是直接接觸的實施例，亦可能包含了有額外的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。另外，以下揭露的不同範例可能重複使用相同的參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞，例如“在…下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含部件的裝置之不同方位。裝置能夠以其他方式定向(旋轉90度或其他方向)，並且本文中所使用的空間相關用詞可以同樣地被相應地解釋。
此外，當使用“大約”、“近似於”或其他類似的用語等描述一個個數值或一個數值範圍時，此術語旨在涵蓋在包括所述數值的合理範圍內的數字，例如在所述數值的+/- 10%，或是本技術領域中具有通常知識者所理解的其他數值。舉例而言，技術用語“大約5 nm”涵蓋從4.5 nm至5.5 nm的尺寸範圍。
本揭露是有關於環繞式閘極電晶體，更具體而言，是有關於在半導體裝置中的輸入/輸出(I/O)環繞式閘極電晶體及核心(core)環繞式閘極電晶體。依據本揭露之一些實施例，半導體裝置包括提供輸入/輸出功能的第一類型環繞式閘極電晶體以及提供核心功能的第二類型環繞式閘極電晶體。為了確保製程視窗及效能，第一類型環繞式閘極電晶體中的通道構件的第一節距(或第一垂直節距)大於第二類型環繞式閘極電晶體中的通道構件的第二節距(或第二垂直節距)。第一類型環繞式閘極電晶體及第二類型環繞式閘極電晶體由不同的磊晶半導體堆疊製成，以實現這種不同的節距。此外，第一類型環繞式閘極電晶體包括比第二類型環繞式閘極電晶體的第二閘極介電層厚的第一閘極介電層。
第1圖是依據本揭露之一實施例之用於製造半導體裝置的方法100的流程圖。下文將結合第2、3、4A、4B、5A、5B、6A、6B、7A、7B、8A及8B圖以描述第1圖，第2、3、4A、4B、5A、5B、6A、6B、7A、7B、8A及8B圖是依據第1圖的方法100在工件上製造半導體裝置之前的各個階段的工件在製程不同步驟的局部剖面示意圖。在本揭露中，為了容易參考，工件與半導體裝置可以互換地指代，因為在製程結束時工件將變成半導體裝置並且可以共享相同的圖式標記。對於方法100的附加實施例，可以在方法100之前、之間及之後提供額外的步驟，並且可以移動、替換或省略所述的一些步驟。在半導體狀的其他實施例中，可以在第2、3、4A、4B、5A、5B、6A、6B、7A、7B、8A及8B圖所繪示的半導體裝置中添加額外的部件，並且可以替換、修改或省略下文所描述的某些部件。
請參照第1圖及第2圖，方法100包括步驟方塊102，形成第一複數個交替排列的半導體層2041於工件200中的基板202的第一區域10及第二區域20之上。在一些實施例中，基板202包括矽。替代地或額外地，基板202包括另一種元素半導體，例如，鍺；化合物半導體，例如，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦及/或銻化銦；合金半導體，例如，矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)及/或砷磷化銦鎵(GaInAsP)；或上述之組合。在一些實施例中，基板202包括一種或複數種III-V族材料、一種或複數種II-IV族材料或上述之組合。在一些實施例中，基板202是絕緣體上覆半導體基板，例如，絕緣體上覆矽(silicon-on-insulator, SOI)基板，絕緣體上覆矽鍺(silicon germanium-on-insulator, SGOI)基板或絕緣體上覆鍺(germanium-on-insulator, GOI)基板。可藉由使用氧注入隔離(separation by implantation of oxygen, SIMOX)、晶片接合及/或其他合適的方法，而製造絕緣體上覆半導體基板。基板202可包括依據半導體裝置200的設計需求而配置的各種摻雜區域，例如，p型摻雜區域(或p型井)2021P與2022P，以及n型摻雜區域(或n型井)2021N與2022N，或是上述之組合。P型摻雜區域，例如2021P與2022P，包括p型摻質，例如，硼、銦、其他p型摻質或上述之組合。N型摻雜區域，例如2021N與2022N，包括n型摻質，例如，磷、砷、其他n型摻質或上述之組合。在一些實施例中，基板202包括由p型摻質和n型摻質的組合所形成的摻雜區域。各種摻雜區域可直接形成在基板202上及/或基板202中，例如，提供p型井結構、n型井結構、雙重井(dual-well)結構、凸起結構或上述之組合。可進行離子佈植製程、擴散製程及/或其他合適的摻雜製程，以形成各種摻雜區域。在一些實施例中，形成p型環繞式閘極裝置於n型井之上，且形成n型環繞式閘極裝置於p型井之上。
第一區域10與第二區域20是包括具有不同功能的電晶體的裝置區域。在一些實施例中，第一區域10是核心裝置區域(或核心區域)，且第二區域20是輸入/輸出裝置區域(或輸入/輸出區域)。在那些實施例中，核心裝置區域是指包括邏輯單元，例如、逆變器(inverter)、反及閘(NAND)、反或閘(NOR)、及閘(AND)、或閘(OR)、正反器(Flip-Flop)、以及記憶體單元，例如，靜態隨機存取記憶體(SRAM)的裝置區域、動態隨機存取存儲器(DRAM)及快閃存記憶體。輸入/輸出裝置區域是指連接核心裝置區域與外部/周邊電路(例如，位於印刷電路板(PCB)上有半導體裝置200安裝於其上的電路)之間的裝置區域。輸入/輸出裝置區域的操作電壓相似於外部電壓(外部/周邊電路的電壓位準(voltage level))，並且高於核心裝置區域的操作電壓。為了適應較高的操作電壓，與核心裝置區域中的電晶體相比，輸入/輸出裝置區域中的電晶體可具有較厚的閘極介電層與較長的通道。在習知製程中，輸入/輸出裝置區域和核心裝置區域中的電晶體由相同的交替排列的半導體層所形成。由於較厚的閘極介電層會減少用於沉積功函數金屬層與金屬閘極填充層的空間，因此在輸入/輸出裝置區域中的電晶體的較厚的閘極介電層會明顯降低製程視窗與產品良率。如下文所述，本揭露的實施例提供了優點，因為這些實施例藉由針對不同的裝置區域形成不同的交替排列的半導體層以適應不同的裝置屬性(例如，不同的閘極介電層厚度或不同的操作電壓)，以分離在不同的裝置區域中的環繞式閘極電晶體裝置的形成。雖然在不同的裝置區域中形成不同的交替排列的半導體層，但是在不同的區域中的環繞式閘極電晶體裝置的形成可以共享通用的製程以降低成本，並具有相似的製程視窗以提高產品良率。
在第2圖所繪示的實施例中，第一複數個交替半導體層2041包括被複數個第二半導體層204B插入交錯的複數個第一半導體層204A。亦即，兩個相鄰的第一半導體層204A將一個第二半導體層204B夾在中間。複數個第一半導體層204A由第一半導體材料所形成，且複數個第二半導體層204B由與第一半導體材料不同的第二半導體材料所形成。在一些實施例中，第一半導體材料是矽或基本上由矽所組成，且第二半導體材料是鍺或基本上由鍺所組成。可藉由交替地沉積或磊晶成長複數個第一半導體層204A與複數個第二半導體層204B，以形成第一複數個交替排列的半導體層2041。在第2圖所繪示的實施例中，複數個第一半導體層204A中的每一個包括第一厚度L1，且複數個第二半導體層204B中的每一個包括第二厚度L2。在一些實施例中，第一厚度L1相對於第二厚度L2之比率(L1/L2)在大約0.5至大約2.0之間。在一些實施方式中，在將第一複數個交替排列的半導體層2041圖案化為鰭狀結構(鰭形主動區域)之後，可選擇性地移除通道區域中的複數個第二半導體層204B的一部分，以釋放由複數個第一半導體層204A所形成的通道構件。就此點而言，第二半導體層204B的功能是作為犧牲半導體層，並且可以如此稱呼。
請參照第1圖及第3圖，方法100包括步驟方塊104，移除位於基板202的第二區域20之上的第一複數個交替排列的半導體層2041。在一些實施例中，可使用光微影(photolithography)技術從第二區域20移除第一複數個交替排列的半導體層2041。舉例而言，可以在第一複數個交替排列的半導體層2041上形成一個或複數個硬罩幕層。在一些實施例中，如此的一個或複數個硬罩幕層可以由半導體氧化物(例如，氧化矽)或半導體氮化物(例如，氮化矽)所形成，並且可使用化學氣相沉積(CVD)、流動式化學氣相沉積(flowable CVD, FCVD)、旋轉塗佈(spin-on coating)或其他合適的技術而沉積。之後，使用化學氣相沉積、流動式化學氣相沉積、旋轉塗佈或其他合適的技術在一個或複數個硬罩幕層上沉積光阻層。然後，將光阻層暴露於從經過圖案化的罩幕反射或穿過經過圖案化的罩幕的輻射。在進行曝光後烘烤(post-exposure bake)之後，經過曝光的光阻層可以經歷化學變化，此化學變化允許光阻層的曝光部分或未曝光部分被顯影劑移除，而形成經過圖案化的光阻層。在步驟方塊104，經過圖案化的光阻層可在覆蓋位於第一區域10中的一個或複數個硬罩幕層的同時，暴露位於第二區域20中的一個或複數個硬罩幕層。然後，可使用經過圖案化的光阻層作為蝕刻罩幕，圖案化一個或複數個硬罩幕層，以形成經過圖案化的硬罩幕。經過圖案化的硬罩幕覆蓋位於第一區域10中的第一複數個交替排列的半導體層2041，同時暴露位於第二區域20中的第一複數個交替排列的半導體層2041。然後，藉由合適的蝕刻製程，例如，乾式蝕刻製程或濕式蝕刻製程，移除位於第二區域20中的暴露的第一複數個交替排列的半導體層2041。
請參照第1圖、第4A圖及第4B圖，方法100包括步驟方塊106，形成第二複數個交替排列的半導體層2042於第二區域20之上。在第4A圖所繪示的實施例中，第二複數個交替排列的半導體層2042包括被複數個第四半導體層204D插入交錯的複數個第三半導體層204C。亦即，兩個相鄰的第三半導體層204C將一個第四半導體層204D夾在中間。相似於上述複數個第一半導體層204A及複數個第二半導體層204B，複數個第三半導體層204C由第一半導體材料所形成，且複數個第四半導體層204D由與第一半導體材料不同的第二半導體材料所形成。在一些實施例中，第一半導體材料是矽或基本上由矽所組成，且第二半導體材料是鍺或基本上由鍺所組成。可藉由交替地沉積或磊晶成長，複數個第三半導體層204C與複數個第四半導體層204D，以形成第二複數個交替排列的半導體層2042。在第4A圖所繪示的實施例中，複數個第三半導體層204C中的每一個包括第三厚度L3，且複數個第四半導體層204D中的每一個包括第四厚度L4。在一些實施例中，第三厚度L3相對於第四厚度L4之比率(L3/L4)在大約0.4至大約1.2之間。在一些實施例中，在將第二複數個交替排列的半導體層2042圖案化為鰭狀結構(鰭形主動區域)之後，可選擇性地移除通道區域中的複數個第四半導體層204D的一部分，以釋放由複數個第三半導體層204C所形成的通道構件。就此點而言，第四半導體層204D的功能是作為犧牲半導體層，並且可以如此稱呼。在一些實施例中，第三厚度L3可以等於或大於第一厚度L1，並且第四厚度L4可以是L2的大約1.1倍至大約1.5倍。在一些實施例中，第一複數個交替排列的半導體層2041中的第一半導體層204A的層節距(layer pitch)小於第二複數個交替排列的半導體層2042中的第三半導體層204C的層節距。第二區域20是輸入/輸出裝置區域，且位於第二區域20中的電晶體可能需要較厚的閘極介電層。在那些實施例中，第四半導體層204D (即，犧牲半導體層)的較大的第四厚度L4可以提供較多的空間用於形成功函數層和金屬閘極填充層，因而增加製程視窗。
此外，在第4B圖所繪示的實施例中，第三複數個交替排列的半導體層2043沉積在第二區域20之上，且包括被複數個第六半導體層204F插入交錯的複數個第五半導體層204E。亦即，兩個相鄰的第五半導體層204E將一個第六半導體層204F夾在中間。相似於上述複數個第一半導體層204A及複數個第二半導體層204B，複數個第五半導體層204E由第一半導體材料所形成，且複數個第六半導體層204F由與第一半導體材料不同的第二半導體材料所形成。在一些實施例中，第一半導體材料是矽或基本上由矽所組成，且第二半導體材料是鍺或基本上由鍺所組成。可藉由交替地沉積或磊晶成長，複數個第五半導體層204E與複數個第六半導體層204F，以形成第三複數個交替排列的半導體層2043。在第4B圖所繪示的實施例中，複數個第五半導體層204E中的每一個包括第五厚度L5，且複數個第六半導體層204F中的每一個包括第六厚度L6。在一些實施例中，第五厚度L5相對於第六厚度L6之比率(L5/L6)在大約0.4至大約1.2之間。在一些實施例中，在將第三複數個交替排列的半導體層2043圖案化為鰭狀結構(鰭形主動區域)之後，可選擇性地移除通道區域中的複數個第六半導體層204F的一部分，以釋放由複數個第五半導體層204E所形成的通道構件。就此點而言，第六半導體層204F的功能是作為犧牲半導體層，並且可以如此稱呼。在一些實施例中，第五厚度L5可以等於或大於第一厚度L1，並且第六厚度L6可以是L2的大約1.1倍至大約1.5倍。在一些實施例中，第一複數個交替排列的半導體層2041中的第一半導體層204A的層節距小於第三複數個交替排列的半導體層2043中的第五半導體層204E的層間距。第二區域20是輸入/輸出裝置區域，且位於第二區域20中的電晶體可能需要較厚的閘極介電層。在那些實施例中，第六半導體層204F (即，犧牲半導體層)的較大的第六厚度L6可以提供較多的空間用於形成功函數層和金屬閘極填充層，因而增加製程視窗。
第一複數個交替排列的半導體層2041可以包括第一數量(N1)的第一半導體層204A，且第二複數個交替排列的半導體層2042可以包括第二數量(N2)的第三半導體層204C。在第4A圖所繪示的實施例中，N1等於N2。亦即，即將形成於第一區域10中的環繞式閘極電晶體與即將形成於第二區域20中的環繞式閘極電晶體具有相同數量的通道構件。在一些實例中，N1在3與10之間。舉例而言，N1可以是4或5。在第4A圖中，第一複數個交替排列的半導體層2041包括4個第一半導體層204A，而第二複數個交替排列的半導體層2042包括4個第三半導體層204C。在一些其他實施例中，即將形成於第二區域20中的環繞式閘極電晶體可以具有不同數量的通道構件。在第4B圖中繪示出一個例子。在此，在第二區域20之上形成第三複數個交替排列的半導體層2043，以取代第二複數個交替排列的半導體層2042。第三複數個交替排列的半導體層2043可包括複數個第五半導體層204E及複數個第六半導體層204F。在第4B圖所繪示的實施例中，第三複數個交替排列的半導體層2043包括第三數量(N3)的第五半導體層204E，且N3小於N1。在一些實施例中，N3等於(N1-1)或(N1-2)。舉例而言，在N1為4的實施例中，N3可為3或2。第一數量N1、第二數量N2和第三數量N3分別對應於環繞式閘極電晶體中的通道構件的數量。舉例而言，由第一複數個交替排列的半導體層2041所形成的環繞式閘極電晶體的每一者均包括N1個通道構件；由第二複數個交替排列的半導體層2042所形成的環繞式閘極電晶體的每一者均包括N2個通道構件；且由第三複數個交替排列的半導體層204所3形成的環繞式閘極電晶體的每一者均包括N3個通道構件。在第4B圖所繪示的實施例中，即將形成於第一區域10中的環繞式閘極電晶體具有比即將形成於第二區域20中的環繞式閘極電晶體更多的通道構件。
請參照第1圖、第5A圖及第5B圖，方法100包括步驟方塊108，在第一區域10與第二區域20中分別形成第一鰭狀結構205A與第二鰭狀結構205B。在第5A圖所繪示的實施例中，可圖案化位於第一區域10上方的第一複數個交替排列的半導體層2041，以形成第一鰭狀結構(或第一鰭形主動區域) 205A，且可圖案化位於第二區域20上的第二複數個交替排列的半導體層2042第二鰭狀物上的第二鰭狀物，以形成第二鰭狀結構(或第二鰭形主動區域) 205B。此外，在第5B圖所繪示的實施例中，可圖案化位於第二區域20上方的第三複數個交替排列的半導體層2043，以形成第三鰭狀結構(或第三鰭形主動區域) 205C。在步驟方塊108，可藉由使用合適的製程，例如，光微影及蝕刻製程，以圖案化第一鰭狀結構205A、第二鰭狀結構205B或第三鰭狀結構205C。在一些實施例中，使用乾式蝕刻或電漿製程從對應的交替排列的半導蝕刻鰭狀結構。在一些其他實施例中，可藉由雙重微影成像(double-patterning lithography, DPL)製程、四重微影成像(quadruple-patterning lithography, QPL)或多重微影成像(multiple-patterning lithography, MPL)製程而形成鰭狀結構。一般而言，雙重微影成像製程、四重微影成像製程及多重微影成像製程是將結合光微影與自對準製程，而允許創造具有較小節距的圖案，例如，其節距小於使用單一直接光微影製程所能夠得到的節距。如第5A圖所繪示，第一鰭狀結構205A可從包括p型摻雜區域2021P及n型摻雜區域2021N的相應的摻雜區域延伸，且第二鰭狀結構205B可從包括p型摻雜區域2022P及n型摻雜區域2022N的相應的摻雜區域延伸。相似地，如第5B圖所繪示，當在第二區域20中形成第三鰭狀結構205C而不是第二鰭狀結構205B時，第三鰭狀結構205C可從包括p型摻雜區域2022P及n型摻雜區域2022N的相應的摻雜區域延伸。。如第5A圖及第5B圖所繪示，在一些實施例中，在步驟方塊108中也蝕刻基板202。
請參照第1圖、第6A圖及第6B圖，方法100包括步驟方塊110，分別形成第一虛設閘極結構207與第二虛設閘極結構207’於第一鰭狀結構205A的第一通道區域與第二鰭狀結構205B的第二通道區域(或第三鰭狀結構205C的第三通道區域)之上。在一些實施例中，在形成第一虛設閘極結構207與第二虛設閘極結構207’之前，在鰭狀結構之間形成介電隔離部件206。介電隔離部件206也可被稱為淺溝槽隔離(STI)部件206。在第二區域20是輸入/輸出區域的實施例中，位於第二區域20中的第二虛設閘極結構207’可以是長形的虛設閘極結構，其具有位於第一區域10中的第一虛設閘極結構207的閘極長度的大約1.5倍至大約4倍之間的閘極長度。為了容易參考，第一虛設閘極結構207與第二虛設閘極結構閘極結構207’可統稱為虛設閘極結構207。在一些實施例中，採用閘極後製(gate-last)製程流程，首先形成虛設閘極結構207，以作為將在後續形成的金屬閘極結構208的佔位結構(如第7A圖及第7B圖所繪示)。因為金屬閘極結構208是在稍後用以替換虛設閘極結構207的製程形成，所以可避免各種製程對金屬閘極結構208的損傷。在一些實施例中，亦可在第一虛設閘極結構207與第一鰭狀結構205A之間或在第二虛設閘極結構207’與第二鰭狀結構205B之間形成虛設閘極介電層(未繪示)。虛設閘極結構207可由多晶矽形成。如對應於第4A圖及第4B圖的上述記載，在第6A圖所繪示的實施例中，即將形成於第一區域10與第二區域20中的環繞式閘極電晶體具有相同數量的通道構件；在第6B圖所繪示的實施例中，即將形成於第二區域20中的環繞式閘極電晶體具有比即將形成於第一區域10中的通道構件更少的通道構件。
在一些實施例中，形成一個或複數個閘極間隔物(或閘極間隔物層) 220於虛設閘極結構207之上(繪示於第8A圖及第8B圖中)。一個或複數個閘極間隔物220沿著虛設閘極結構207的側表面(或側壁)而設置。一個或複數個間隔物220可在金屬閘極結構208與相鄰的源極/汲極接觸之間提供隔離，並且還可在後續移除虛設閘極結構207時保護與虛設閘極結構207相鄰的結構。在一些實施例中，可以與虛設閘極結構207一起形成一個或複數個介電虛設閘極結構218 (繪示於第8A圖及第8B圖中)。介電虛設閘極結構218用於分隔半導體裝置的單元。在一些實施例中，一個或複數個閘極間隔物中的每一者可以包括一種或複數種選自以下的介電材料：氧化矽、氧氮化矽、氮化矽、氧碳氮化矽(silicon oxycarbonitride)、介電常數小於4的低介電常數(low-k)介電材料或上述之組合。
在一些實施例中，第6A圖及第6B圖所繪示的虛設閘極結構207可進行虛設閘極切割製程，而形成閘極末端介電部件(gate end dielectric feature)，例如第7A圖及第7B圖所繪示的閘極末端介電部件210。
請參照第1圖，方法100包括步驟方塊112，形成源極/汲極部件222相鄰於虛設閘極結構207。第8A圖及第8B圖主要用於說明在步驟方塊122可對工件200進行的其他製程，其繪示了在方法100的步驟方塊112處所形成的源極/汲極部件222的相對位置和結構。在一些實施例中，凹陷化第6A圖及第6B圖中的第一鰭狀結構205A的源極/汲極區域、第6A圖中的第二鰭狀結構205B的源極/汲極區域及第6B圖中的第三鰭狀結構205C的源極/汲極區域，以暴露出第一鰭狀結構205A、第二鰭狀結構205b及第三鰭狀結構的通道區域的側壁。在一些實施例中，可部分地並選擇性地蝕刻第一鰭狀結構205A的複數個第二半導體層204B、第二鰭狀結構205B的複數個第四半導體層204D及第三鰭狀結構205C的複數個第六半導體層204F，以形成複數個凹部。然後，可以間隔物介電材料沉積在工件200上，包括沉積在凹部內。然後，將沉積的間隔物介電材料回蝕刻(pull back)，以在凹部中形成內部間隔物(inner spacer，例如，第8A圖及第8B圖所繪示的內部間隔物230)，而暴露出第一鰭狀結構205A的複數個第一半導體層204A、第二鰭狀結構205B的複數個第三半導體層204C及第三鰭狀結構205C的複數個第五半導體層204E。亦即，第一鰭狀結構205A的複數個第一半導體層204A、第二鰭狀結構205B的複數個第三半導體層204C及第三鰭狀結構205C的複數個第五半導體層204E是藉由內部間隔物而部分地隔開。然後，n型半導體材料(例如，磷摻雜的矽(phosphorous-doped silicon, SiP)、碳摻雜的矽(carbon-doped silicon, SiC)、砷摻雜的矽(arsenic-doped silicon, SiAs)、矽或上述之組合)或是p型半導體材料(例如，矽鍺(SiGe)、碳摻雜矽鍺(carbon-doped silicon germanium, SiGeC)、鍺或上述之組合)可磊晶形成在位於基板202、複數個第一半導體層204A、複數個第三半導體層204C及複數個第五半導體層204E上的源極/汲極區域之中，以形成源極/汲極部件222。雖然並未單獨繪示，但是源極/汲極部件222可以包括由上述n型半導體材料所形成的n型源極/汲極部件以及由上述p型半導體材料所形成的p型源極/汲極部件。可使用光微影技術與多於一個的罩幕依序地且分別地形成n型源極/汲極部件與p型源極/汲極部件。舉例而言，可先形成n型源極/汲極部件，同時使用經過光微影圖案化的硬罩幕覆蓋p型源極/汲極區域，然後，在形成p型源極/汲極部件的同時，使用另一個經過光微影圖案化的硬罩幕覆蓋n型源極/汲極區域。源極/汲極區域被光刻圖案化的硬罩幕覆蓋。在一些其他實施例中，可先形成p型源極/汲極部件。
請參照第1圖，方法100包括步驟方塊114，形成介電層(未繪示)於基板202之上。此介電層可稱為層間介電(ILD)層。在一些實施例中，介電層可以包括氧化矽、四乙氧基矽烷(tetraethylorthosilicate, TEOS)、未摻雜的矽酸鹽玻璃、或經摻雜的氧化矽，例如，硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、熔融矽石玻璃(fused silica glass, FSG)、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼摻雜矽玻璃(boron doped silicon glass, BSG)、其他合適的介電材料或上述之組合。在一些實施例中，可使用化學氣相沉積、流動式化學氣相沉積或旋塗玻璃在工件200上形成介電層。在一些實施例中，步驟方塊114可進一步包括平坦化製程，以在進一步的製程之前平坦化介電層的頂表面。
請參照第1圖、第7A圖及第7B圖，方法100包括步驟方塊116，釋放第一通道區域中的第一通道構件214-1 (或第三通道區域中的第三通道構件214-3)及第二通道區域中的第二通道構件214-2。在一些實施例中，在步驟方塊116，移除位於第一鰭狀結構205A、第二鰭狀結構205B或第三鰭狀結構205C的通道區域中的虛設閘極結構207 (包括第一虛設閘極結構207和第二虛設閘極結構207’)，以暴露第一鰭狀結構205A、第二鰭狀結構205B及第三鰭狀結構205C的通道區域。然後，對暴露的第一鰭狀結構205A、第二鰭狀結構205B及第三鰭狀結構205C的通道區域進行選擇性蝕刻製程，以選擇性地移除複數個第二半導體層204B、複數個第四半導體層204D及複數個第六半導體層204F。在移除複數個第二半導體層204B、複數個第四半導體層204D及複數個第六半導體層204F之後，通道區域中的第一鰭狀結構205A中的第一半導體層204A、第二鰭狀結構中的第三半導體層204C及第三鰭狀結構205C中的第五半導體層204E被釋放，而成為第一通道構件214-1、第二通道構件214-2及第三通道構件214-3。在一些實施例中，複數個第二半導體層204B、複數個第四半導體層204D及複數個第六半導體層204F由矽鍺形成。在那些實施例中，可先藉由氧化劑(例如，臭氧)氧化複數個第二半導體層204B、複數個第四半導體層204D及複數個第六半導體層204F，然後藉由對於矽鍺氧化物具有選擇性的選擇性蝕刻製程而移除複數個第二半導體層204B、複數個第四半導體層204D及複數個第六半導體層204F。
請參照第1圖、第7A圖及第7B圖，方法100包括步驟方塊118，分別形成第一閘極介電層216-1與第二閘極介電層216-2於第一通道構件214-1與第二通道構件214-2之上。在第7B圖的一些其他實施例中，形成第三閘極介電層216-3於第三通道構件214-3之上。在一些實施例中，位於第二區域20中的半導體裝置用於高電壓的應用領域，例如輸入/輸出應用領域，且需要較厚的閘極介電層。在那些實施例中，第一閘極介電層216-1的第一厚度G1小於第二閘極介電層216-2的第二厚度G2或第三閘極介電層216-3的第三厚度G3。在一些實施例中，G2相對於G1的比率(即，G2/G1)在大約1.3至大約3.0之間。相似地，G3相對於G1的比率(即，G3/G1)也在大約1.3至大約3.0之間。G3可與G1相同或不同。在一些實施例中，G3大於G1。第一通道構件厚度T1對應於但不等於第一厚度L1，第二通道構件厚度T2對應於但不等於第二厚度L2，且第三通道構件厚度T3對應於但不等於第三厚度L3。在一些實施例中，T2相對於T1的比率(即，T2/T1)在大約0.9至大約1.3之間。在一些實施例中，T2可以在大約5 nm至大約10 nm之間，且T1可以在大約4 nm至大約8 nm之間。相似地，T3相對於T1的比率(即T3/T1)在大約0.3至大約1.3之間。在一些實施例中，T1、T2及T3可為實質上相同。在一些實施例中，第一通道構件214-1包括第一節距P1、第二通道構件214-2包括與第一節距P1不同的第二節距P2，且第三通道構件214-3包括與第一節距P1不同的第三節距P3。在一些實施例中，P2與P3皆大於P1。在一些實施例中，P2相對於P1的比率(即，P2/P1)在大約1.05至大約1.3之間。相似地，P3相對於P1的比率(即，P3/P1)也在大約1.05至大約1.3之間。P2可與P3相同或不同。在一些實施例中，P1可在大約10 nm至大約20 nm之間；且P2或P3可在大約12 nm至大約25 nm之間。在一些實施例中，第一通道構件214-1包括第一間距S1，第二通道構件214-2包括與第一間距S1不同的第二間距S2，且第三通道構件214-3包括與第一間距S1不同的第三間距S3。在一些實施例中，S2與S3皆大於S1。在一些實施例中，S2相對於S1的比率(即，S2/S1)在大約1.05至大約1.4之間。相似地，S3相對於S1的比率(即，S3/S1)也在大約1.05至大約1.4之間。在一些實施例中，S1在大約5 nm至大約12 nm之間，且S2/S3在大約7 nm至大約15 nm之間。
較大的間距(第二間距S2及第三間距S3)與較大的節距(第二節距P2及第三節距P3)為較厚的第二閘極介電層216-2及第三閘極介電層216-3提供額外的構件對構件垂直分隔(member-to-member vertical separation)，同時仍提供令人滿意的製程視窗以形成功函數金屬層及閘極填充材料。在習知的半導體裝置或方法中，位於不同裝置區域中的通道構件具有相同的間距與節距。當形成較厚的閘極介電層以滿足高壓應用的要求時，那些習知的裝置和方法為功函數金屬層及閘極填充材料提供較少的構件對構件分隔，因而減小製程視窗。第一通道構件214-1的數量對應於第一半導體層204A的第一數量N1。第二通道構件的數量對應於第三半導體層204C的第二數量N2。第三通道構件214-3的數量對應於第五半導體層204E的第三數量N3。如上所述，在一些實施例中，N1可與N2相同，且N3可以比N1小1 (N1-1)或2 (N1-2)。
在一些實施例中，第一閘極介電層216-1、第二閘極介電層216-2及第三閘極介電層216-3可包括氧化矽層和高介電常數(high-k)介電層。在那些實施例中的一些實施例中，氧化矽層摻雜有氮。在一些實施例中，高介電常數介電層可以包括一種或複數種金屬氧化物，例如，氧化鋯(ZrO)、三氧化二釔(Y2 O3 )、五氧化二鑭(La2 O5 )、五氧化二釓(Gd2 O5 )、二氧化鈦(TiO2 )、五氧化二鉭(Ta2 O5 )、氧化鉺鉿(HfErO)、氧化鑭鉿(HfLaO)、氧化釔鉿(HfYO)、氧化釓鉿(HfGdO)、氧化鋁鉿(HfAlO)、氧化鋯鉿(HfZrO)、氧化鈦鉿(HfTiO)、氧化鉭鉿(HfTaO)、氧化鈦鍶(SrTiO)或上述之組合。高介電常數介電層的介電常數大於9，包括大於13。在一些實施例中，第一閘極介電層216-1包括厚度為OT1的氧化矽層及厚度為KT1的高介電常數介電層；第二閘極介電層216-2包括厚度為OT2的氧化矽層及厚度為KT2的高介電常數介電層；且第三閘極介電層216-3包括厚度為OT3的氧化矽層及厚度為KT3的高介電常數介電層。在一些實施例中，KT2相對於OT2的比率小於1，且KT3相對於OT3的比率小於1。在一些實施例中，KT1相對於OT1的比率大於1。 OT2相對於OT1的比率大於2，且OT3相對於OT1的比率也大於2。
第一通道構件214-1的每一者具有沿著Y方向的第一寬度Wl，第二通道構件214-2的每一者具有沿著Y方向的第二寬度W2，且第三通道構件214-3的每一者具有沿著Y方向的第三寬度W3。在一些實施例中，W2相對於W1的比率(W2/W1)在大約1.5至大約10之間，包括在大約1.5至大約4之間，且W3相對於W1的比率(W3/W1)在大約1.5至大約10之間，包括在大約1.5至大約4之間。在這些實施例中，位於第一區域10中的環繞式閘極裝置可稱為奈米線環繞式閘極裝置，而位於第二區域20中的環繞式閘極裝置可稱為奈米片環繞式閘極裝置。在一些實施例中，W1小於15 nm，且W2與W3皆大於15 nm。在另一些實施例中，W1小於20 nm，且W2與W3皆大於20 nm。
請參照第1圖、第7A圖及第7B圖，方法100包括步驟方塊120，形成第一金屬閘極結構208於第一區域10中的第一通道區域之上，且形成第二金屬閘極結構208’於第二區域20中的第二通道區域之上。如後續的第8A圖及第8B圖所繪示，在第二區域20為輸入/輸出區域的那些實施例中，位於第二區域20中的第二金屬閘極結構208’可以是長形的金屬閘極結構，其具有第二閘極長度GL2，且此第二閘極長度GL2是位於第一區域10中的第一金屬閘極結構208的第一閘極長度GL1的大約1.5倍至大約4倍之間。為了容易參考，第一金屬閘極結構208與第二金屬閘極結構208’可統稱為金屬閘極結構208。金屬閘極結構208可包括一個或複數個功函數金屬層及金屬閘極填充層。如第7A圖及第7B圖所繪示，金屬閘極結構208圍繞每一個通道構件(第一通道構件214-1、第二通道構件214-2及第三通道構件214-3)，且閘極介電層(第一閘極介電層216-1、第二閘極介電層216-2及第三閘極介電層216-3)設置在金屬閘極結構208與通道構件之間。在一些實施例中，在沉積一個或複數個功函數層及金屬閘極填充層之後，可進行平坦化製程，例如，化學機械研磨(CMP)製程，以提供平坦的頂表面。
請參照第1圖、第8A圖及第8B圖，方法100包括步驟方塊122，在步驟方塊122中進行進一步的製程。這些進一步的製程可包括形成閘極頂部硬罩幕212於金屬閘極結構208 (包括第一金屬閘極結構208及第二金屬閘極結構208’)之上、形成矽化物層224、形成源極/汲極接觸226及形成另一個層間介電層228。在一些實施例中，源極/汲極接觸226可以包括一個或複數個選自以下群組的材料：鈦(Ti)、氮化鈦(TiN)、鎳(Ni)、鉬(Mo)、鉑(Pt)、鈷(Co)、釕(Ru)，鎢(W)、氮化鉭(TaN)、銅(Cu)或上述之組合。第8A圖繪示出位於第一區域10中的第一類型環繞式閘極電晶體1000及位於第二區域20中的第二類型環繞式閘極電晶體2000。相似地，第8B圖繪示出位於第一區域10中的第一類型環繞式閘極電晶體1000及位於第二區域中的另一種第二類型環繞式閘極電晶體2000’。
基於以上討論，本揭露提供了優於習知半導體裝置的優點，此習知半導體裝置在環繞式閘極裝置中即使是不同的應用領域仍具有均一的通道構件節距。然而，應當理解，其他實施例可以提供額外的優點，而在此不必公開所有優點，且不需要所有實施例皆具有特定的優點。本揭露提出一種半導體裝置，此半導體裝置包括用於提供輸入/輸出功能的第一類型環繞式閘極電晶體及用於提供核心功能的第二類型環繞式閘極電晶體。為了確保製程視窗及效能，第一類型環繞式閘極電晶體中的通道構件的第一節距大於第二類型環繞式閘極電晶體中的通道構件的第二節距。第一類型的環繞式閘極電晶體與第二類型的環繞式閘極電晶體由不同的磊晶半導體堆疊所製成，以實現不同的節距。此外，為了滿足其輸入/輸出功能的工作電壓的要求，第一類型的環繞式閘極電晶體包括比第二類型的環繞式閘極電晶體的第二閘極介電層更厚的第一閘極介電層。
本揭露的公開內容提供半導體裝置的實施例及其形成方法。在一實施例中，提供一種半導體裝置。上述半導體裝置包括：包括第一複數個通道構件的第一環繞式閘極電晶體及包括第二複數個通道構件的第二環繞式閘極電晶體。上述第一複數個通道構件具有第一節距(P1)，且上述第二複數個通道構件具有小於上述第一節距(P1)的第二節距(P2)。
在一些實施例中，上述第一環繞式閘極電晶體進一步包括位於上述第一複數個通道構件上的第一閘極介電層，上述第二環繞式閘極電晶體進一步包括位於上述第二複數個通道構件上的第二閘極介電層，上述第一閘極介電層包括第一厚度(G1)，且上述第二閘極介電層包括小於上述第一厚度(G1)的第二厚度(G2)。在一些實施例中，上述第一厚度相對於上述第二厚度的比率(G1/G2)在大約1.3至大約3.0之間。在一些實施例中，上述第一節距相對於上述第二節距的比率(P1/P2)在大約1.05至大約1.3之間。在一些實施例中，上述第一複數個通道構件在上述第一複數個通道構件的兩個相鄰通道構件之間包括第一間隔(S1)，上述第二複數個通道構件在上述第二通道構件的兩個相鄰通道構件之間包括第二間隔(S2)，且上述第一間隔(S1)大於上述第二間隔(S2)。在一些實施例中，上述第一間隔相對於上述第二間隔的比率(S1/S2)在大約1.05至大約1.4之間。在一些實施例中，上述第一複數個通道構件中的每一者包括第一通道厚度(T1)，上述第二複數個通道構件中的每一者包括第二通道厚度(T2)，且上述第一通道厚度相對於上述第二通道厚度的比率(T1/T2)在大約0.9至大約1.3之間。在一些實施例中，上述第一複數個通道構件中的每一者包括第一數量(N1)的通道構件，上述第二複數個通道構件中的每一者包括第二數量(N2)的通道構件，且上述第一數量(N1)與上述第二數量(N2)相同。在一些實施例中，上述第一複數個通道構件中的每一者包括第一數量(N1)的通道構件，上述第二複數個通道構件中的每一者包括第二數量(N2)的通道構件，且上述第一數量(N1)小於上述第二數量(N2)。
在另一實施例中，提供一種半導體裝置。上述半導體裝置包括輸入/輸出(I/O)區域，上述輸入/輸出區域包括具有第一複數個通道構件的第一環繞式閘極電晶體；以及核心區域，上述核心區域包括具有第二複數個通道構件的第二環繞式閘極電晶體。上述第一複數個通道構件具有第一節距(P1)，且上述第二複數個通道構件具有小於上述第一節距(P1)的第二節距(P2)。
在一些實施例中，上述第一節距相對於上述第二節距的比率(P1/P2)在大約1.05至大約1.3之間。在一些實施例中，上述第一環繞式閘極電晶體進一步包括位於上述第一複數個通道構件上的第一閘極介電層，上述第二環繞式閘極電晶體進一步包括位於上述第二複數個通道構件上的第二閘極介電層，上述第一閘極介電層包括第一厚度(G1)，且上述第二閘極介電層包括小於上述第一厚度(G1)的第二厚度(G2)。在一些實施例中，上述第一複數個通道構件中的每一者包括第一閘極長度(GL1)，上述第二複數個通道構件中的每一者包括第二閘極長度(GL2)，且上述第一閘極長度相對於上述第二閘極長度的比率(GL1/GL2)大於2。在一些實施例中，上述第一複數個通道構件中的每一者包括第一數量(N1)的通道構件，上述第二複數個通道構件中的每一者包括第二數量 N2)的通道構件，且上述第一數量(N1)小於上述第二數量(N2)。
在另一實施例中，提供一種半導體裝置的製造方法。上述方法包括：形成第一複數個交替排列的半導體層於基板的第一區域及第二區域之上，其中上述第一複數個交替排列的半導體層包括被第二複數個第二半導體層插入交錯的第一複數個第一半導體層。上述方法進一步包括：移除位於上述基板的上述第一區域上的上述第一複數個交替排列的半導體層；以及形成第二複數個交替排列的半導體層於上述基板的上述第一區域之上，其中上述第二複數個交替排列的半導體層包括被第四複數個第二半導體層插入交錯的第三複數個第一半導體層。
在一些實施例中，上述第一複數個第一半導體層包括第一層節距(first layer pitch)，且上述第三複數個第一半導體層包括小於上述第一層節距的第二層節距(second layer pitch)。在一些實施例中，上述第二複數個第二半導體層中的每一者包含第一層厚度(first layer thickness)，且上述第四複數個第二半導體層中的每一者包含小於上述第一層厚度的第二層厚度(second layer thickness)。在一些實施例中，上述第一複數個第一半導體層包括第一數量的第一半導體層，上述第二複數個第二半導體層包括第二數量的第二半導體層，且第一數量小於第二數量。在一些實施例中，上述方法進一步包括：在上述第一區域上方圖案化上述第二複數個交替排列的半導體層，以形成第一主動區域；在上述第二區域上方圖案化上述第一複數個交替排列的半導體層，以形成第二主動區域；在上述第一主動區域的第一通道區域中用上述第一複數個第一半導體層形成第一複數個通道構件，且在上述第二主動區域的第二通道區域中用上述第三複數個第一半導體層形成第二複數個通道構件。在一些實施例中，上述方法可進一步包括在上述第一複數個通道構件之上形成具有第一厚度的第一閘極介電層，在上述第二複數個通道構件之上形成具有第二厚度的第二閘極介電層，且上述第一厚度大於上述第二厚度。
前述內文概述了許多實施例的部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明進行各種改變、置換或修改。例如，藉由使位元線導體與字元線導體具有不同的厚度，可以實現導體的不同電阻。然而，也可以使用改變金屬導體的電阻的其他技術。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10:第一區域 20:第二區域 100:方法 102:步驟方塊 104:步驟方塊 106:步驟方塊 108:步驟方塊 110:步驟方塊 112:步驟方塊 114:步驟方塊 116:步驟方塊 118:步驟方塊 120:步驟方塊 122:步驟方塊 200:工件 202:基板 204A:第一半導體層 204B:第二半導體層 204C:第三半導體層 204D:第四半導體層 204E:第五半導體層 204F:第六半導體層 2021N:n型摻雜區域 2021P:p型摻雜區域 2022N:n型摻雜區域 2022P:p型摻雜區域 2041:第一複數個交替排列的半導體層 2042:第二複數個交替排列的半導體層 2043:第三複數個交替排列的半導體層 205A:第一鰭狀結構(第一鰭形主動區域) 205B:第二鰭狀結構(第二鰭形主動區域) 205C:第三鰭狀結構(第三鰭形主動區域) 206:介電隔離部件(淺溝槽隔離部件) 207:第一虛設閘極結構 207’:第二虛設閘極結構 208:第一金屬閘極結構 208’:第二金屬閘極結構 210:閘極末端介電部件 212:閘極頂部硬罩幕 214-1:第一通道構件 214-2:第二通道構件 214-3:第三通道構件 216-1:第一閘極介電層 216-2:第二閘極介電層 216-3:第三閘極介電層 218:介電虛設閘極結構 220:閘極間隔物 222:源極/汲極部件 224:矽化物層 226:源極/汲極接觸 228:層間介電層 230:內部間隔物 1000:第一類型環繞式閘極電晶體 2000:第二類型環繞式閘極電晶體 2000’:第二類型環繞式閘極電晶體 GL1:第一閘極長度 GL2:第二閘極長度 G1:第一厚度 G2:第二厚度 G3:第三厚度 L1:第一厚度 L2:第二厚度 L3:第三厚度 L4:第四厚度 L5:第五厚度 L6:第六厚度 P1:第一節距 P2:第二節距 P3:第三節距 S1:第一間距 S2:第二間距 S3:第三間距 T1:第一通道構件厚度 T2:第二通道構件厚度 T3:第三通道構件厚度 W1:第一寬度 W2:第二寬度 W3:第三寬度
依據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，依據本產業的一般作業，圖式並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。還應強調的是，所附圖式僅繪示本揭露的典型實施例，因此不應視為對本揭露範圍的限制，因為本揭露可以同樣良好地應用於其他實施例。 第1圖是依據本揭露之一實施例之用於製造半導體裝置的方法的流程圖。 第2、3、4A、4B、5A、5B、6A、6B、7A、7B、8A及8B圖是依據本揭露之一些實施例之工件在製程不同步驟的局部剖面示意圖。
10:第一區域
20:第二區域
200:工件
202:基板
206:介電隔離部件(淺溝槽隔離部件)
208:第一金屬閘極結構
208’:第二金屬閘極結構
212:閘極頂部硬罩幕
214-1:第一通道構件
214-2:第二通道構件
216-1:第一閘極介電層
216-2:第二閘極介電層
218:介電虛設閘極結構
220:閘極間隔物
222:源極/汲極部件
224:矽化物層
226:源極/汲極接觸
228:層間介電層
230:內部間隔物
1000:第一類型環繞式閘極電晶體
2000:第二類型環繞式閘極電晶體
GL1:第一閘極長度
GL2:第二閘極長度

Claims (1)

  1. 一種半導體裝置，包括： 第一環繞式閘極電晶體，包括第一複數個通道構件；以及 第二環繞式閘極電晶體，包括第二複數個通道構件，其中該等第一複數個通道構件具有一第一節距(P1)，且該等第二複數個通道構件具有小於該第一節距(P1)的一第二節距(P2)。
TW109120020A 2019-07-30 2020-06-15 半導體裝置 TW202105530A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/525,876 US11728431B2 (en) 2019-07-30 2019-07-30 Inner spacers for gate-all-around semiconductor devices
US16/525,876 2019-07-30

Publications (1)

Publication Number Publication Date
TW202105530A true TW202105530A (zh) 2021-02-01

Family

ID=74259305

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109120020A TW202105530A (zh) 2019-07-30 2020-06-15 半導體裝置

Country Status (3)

Country Link
US (2) US11728431B2 (zh)
CN (1) CN112310075A (zh)
TW (1) TW202105530A (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11239238B2 (en) 2019-10-29 2022-02-01 Intel Corporation Thin film transistor based memory cells on both sides of a layer of logic devices
US11335686B2 (en) 2019-10-31 2022-05-17 Intel Corporation Transistors with back-side contacts to create three dimensional memory and logic
US11257822B2 (en) * 2019-11-21 2022-02-22 Intel Corporation Three-dimensional nanoribbon-based dynamic random-access memory
US20210183857A1 (en) * 2019-12-13 2021-06-17 Intel Corporation Nanoribbon thick gate device with hybrid dielectric tuning for high breakdown and vt modulation
US11302692B2 (en) * 2020-01-16 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices having gate dielectric layers of varying thicknesses and methods of forming the same
US11764265B2 (en) 2021-07-21 2023-09-19 International Business Machines Corporation Nanosheet transistor with inner spacers

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9881993B2 (en) 2014-06-27 2018-01-30 Taiwan Semiconductor Manufacturing Company Limited Method of forming semiconductor structure with horizontal gate all around structure
US9793273B2 (en) * 2014-07-18 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer
US10038053B2 (en) * 2015-10-12 2018-07-31 International Business Machines Corporation Methods for removal of selected nanowires in stacked gate all around architecture
US10312152B2 (en) * 2016-10-24 2019-06-04 Samsung Electronics Co., Ltd. Field effect transistor with stacked nanowire-like channels and methods of manufacturing the same

Also Published As

Publication number Publication date
US20220344503A1 (en) 2022-10-27
US20210036144A1 (en) 2021-02-04
CN112310075A (zh) 2021-02-02
US11728431B2 (en) 2023-08-15

Similar Documents

Publication Publication Date Title
CN109427774B (zh) 半导体元件及其制造方法
TW202105530A (zh) 半導體裝置
US11127819B2 (en) Gate all around transistors for different applications
US11302692B2 (en) Semiconductor devices having gate dielectric layers of varying thicknesses and methods of forming the same
US11728382B2 (en) Gate all around transistors with different threshold voltages
TWI792192B (zh) 半導體裝置及其形成方法
US11205650B2 (en) Input/output semiconductor devices
TW202111947A (zh) 半導體裝置
KR20190013665A (ko) 감소된 콘택 저항 및 향상된 이동도를 가진 소스 및 드레인 구조물
TW202217994A (zh) 半導體裝置
US20210376116A1 (en) Method of manufacturing a semiconductor device and semiconductor device
TWI807386B (zh) 半導體裝置及其製造方法
US20230411479A1 (en) Semiconductor device and manufacturing method thereof
US20230262950A1 (en) Multi-gate device and related methods
US20240107736A1 (en) Gate Isolation Structures
US20230387120A1 (en) Semiconductor device structure and methods of forming the same
US20230369133A1 (en) Semiconductor device and manufacturing method thereof
TW202209680A (zh) 半導體裝置結構
TW202240911A (zh) 電晶體
TW202236682A (zh) 半導體裝置結構