TW202236682A - 半導體裝置結構 - Google Patents

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drain
semiconductor
dielectric
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潘冠廷
江國誠
王培宇
鍾政庭
王志豪
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台灣積體電路製造股份有限公司
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Abstract

半導體裝置結構包含多個半導體層及與半導體層接觸的第一源極/汲極磊晶部件。第一源極/汲極磊晶部件包含底部，底部具有實質上直的側壁。半導體裝置結構更包含間隔物，間隔物具有閘極間隔物部分及一或多個源極/汲極間隔物部分。每個源極/汲極間隔物部分具有第一高度，而一或多個源極/汲極間隔物部分中的一個與第一源極/汲極磊晶部件的實質上直的側壁中的一個接觸。半導體裝置結構更包含介電部件，介電部件與一或多個源極/汲極間隔物部分中的一個相鄰設置。介電部件具有第二高度，第二高度實質上大於第一高度。

Description

半導體裝置結構
本揭露實施例是有關於一種半導體裝置結構，且特別是有關於一種包含間隔物的半導體裝置結構，間隔物具有閘極間隔物部分和源極/汲極間隔物部分。
半導體積體電路(integrated circuit, IC)產業已經歷了指數級成長。積體電路材料和設計的技術進步已經產生幾世代的積體電路，其中每一世代都比先前世代具有更小、更複雜的電路。在積體電路發展過程中，功能密度(即，每個晶片面積的內連接裝置數量)普遍增加，而幾何尺寸(即，可以使用製造程序創建的最小構件(或線路))已減少。這種按比例縮小的製程(scaling down process)通常透過提高生產效率和降低相關成本提供了益處。這種按比例縮小的製程也增加處理和製造積體電路的複雜性。
因此，需要改進積體電路的處理和製造。
本揭露的一實施例為一種半導體裝置結構。半導體裝置結構包含多個半導體層及第一源極/汲極磊晶部件，第一源極/汲極磊晶部件與多個半導體層接觸。第一源極/汲極磊晶部件包含底部，底部具有實質上直的側壁。半導體裝置結構更包含間隔物，間隔物具有閘極間隔物部分及一或多個源極/汲極間隔物部分。每個源極/汲極間隔物部分具有第一高度，而一或多個源極/汲極間隔物部分中的一個源極/汲極間隔物部分與第一源極/汲極磊晶部件的實質上直的側壁中的一個接觸。半導體裝置結構更包含介電部件，介電部件與一或多個源極/汲極間隔物部分中的一個源極/汲極間隔物相鄰設置。介電部件具有第二高度，第二高度實質上大於第一高度。
本揭露的另一實施例為一種半導體裝置結構。半導體裝置結構包含多個半導體層、圍繞每個半導體層的至少一部分的閘極層及閘極介電層。閘極層設置於閘極介電層之上，且閘極介電層的底部與多個半導體層中的最頂的半導體層的頂部之間具有一距離。半導體裝置結構更包含間隔物，間隔物包含閘極間隔物部分及一或多個源極/汲極間隔物部分，每個源極/汲極間隔物部分具有第一高度，且第一高度是此距離的約20%至約75%。
本揭露的又一實施例為一種半導體裝置結構的形成方法。半導體裝置結構的形成方法包含形成鰭片、氧化層及半導體層，鰭片包含半導體層堆疊，氧化層設置於半導體層堆疊之上，而半導體層設置於氧化層之上。半導體層堆疊具有第一高度。半導體裝置結構的形成方法更包含圍繞鰭片形成披覆層，在披覆層的一部分與半導體層的一部分的上方形成犧牲閘極堆疊，將批覆層暴露的部分移除以形成開口，在犧牲閘極堆疊的側壁上與開口中形成間隔物，將半導體層暴露的部分移除以暴露氧化層的一部分，將氧化層暴露的部分與半導體層堆疊在氧化層暴露的部分之下的一部分移除以暴露基板部分，以及在暴露的基板部分之上形成源極/汲極磊晶部件。
以下的揭露內容提供許多不同的實施例或範例，以實施本案的不同部件。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一部件形成於一第二部件之上或上方，即表示其可能包含上述第一部件與上述第二部件是直接接觸的實施例，亦可能包含了有附加部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。另外，以下揭露書的不同範例中可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“之下”、“下”、“在…上方”、“上方”、“之上”、“頂”、“上”及類似的用詞，係為了便於描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，且在此使用的空間相關詞也可依此對應地解釋。
第1圖至第21圖繪示根據一些實施例用於製造半導體裝置結構100的範例性順序製程。應當理解，可以在第1圖至第21圖所示的製程之前、期間和之後提供額外的操作，且對於此方法的其他的實施例，以下描述的一些操作可以被替換或消除。操作/製程的順序可以互換。
如第1圖所示，在基板101的上方形成半導體層堆疊104。基板101可為半導體基板。在一些實施例中，基板101包含至少在基板101的表面上的單晶半導體層。基板101可包含單晶半導體材料，例如但不限於矽(Si)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、銻化銦(InSb)、磷化鎵(GaP)、銻化鎵(GaSb)、砷化銦鋁(InAlAs)、砷化銦鎵(InGaAs)、磷化鎵銻(GaSbP)、銻化鎵砷(GaAsSb)和磷化銦(InP)。在本實施例中，基板101由矽所製成。在一些實施例中，基板101是絕緣體上矽(SOI)基板，其包含設置在兩層矽層之間的絕緣層(未繪示)。在一態樣中，絕緣層是氧化物。
基板101包含在基板101的表面上的一或多個緩衝層(未繪示)。緩衝層可用於將晶格常數從基板101的晶格常數逐漸改變為要在基板101上生長的源極/汲極(S/D)區的晶格常數。緩衝層可由磊晶生長的單晶半導體材料所形成，半導體材料例如但不限於Si、Ge、鍺錫(GeSn)、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN和InP。在一實施例中，基板101包含磊晶生長於矽基板101上的SiGe緩衝層。SiGe緩衝層的鍺濃度可從最底部緩衝層的30原子百分比的鍺增加至最頂部緩衝層的70原子百分比的鍺。
基板101可包含已適當地摻雜有雜質(例如，p型或n型雜質)的各種區域。摻雜物例如是用於n型場效電晶體(FET)的硼和用於p型場效電晶體的磷。
半導體層堆疊104包含第一半導體層106和第二半導體層108。第一半導體層106和第二半導體層108由具有不同蝕刻選擇性和/或氧化速率的半導體材料所製成。舉例來說，第一半導體層106由矽所製成，而第二半導體層108由矽鍺所製成。在一些實施例中，半導體層堆疊104包含交替的第一半導體層106和第二半導體層108。第一半導體層106或其部分可形成半導體裝置結構100的奈米結構通道，例如奈米片(nanosheet)通道。半導體裝置結構100可包含奈米結構電晶體。術語奈米結構在本文中用於表示具有奈米級或甚至微米級尺寸並且具有任何合適的形狀(例如細長形)的任何材料部分，而不論此部分的剖面形狀。因此，此術語表示圓形和實質上圓形的剖面的細長材料部分，以及包含例如圓柱形或實質上矩形的剖面的束或條形材料部分。半導體裝置結構100的奈米結構通道可被閘極層所圍繞。奈米結構電晶體可稱為奈米片電晶體、奈米線電晶體、全繞式閘極(gate-all-around, GAA)電晶體、多橋通道(multi-bridge channel, MBC)電晶體或具有圍繞通道的閘極層的任何電晶體。以下進一步討論使用第一半導體層106來定義半導體裝置結構100的一個或多個通道。在一些實施例中，第一半導體層106和第二半導體層108被連接到基板101的單一半導體材料取代，並且裝置是鰭式場效電晶體(FinFET)。
應注意的是，如第1圖所示，三層第一半導體層106和三層第二半導體層108交替地排列，其是為了說明的目的，而並非為了限制申請專利範圍中具體描述的內容。可理解的是，可在半導體層堆疊104中形成任意數量的第一半導體層106和第二半導體層108；層的數量取決於半導體裝置結構100的預定通道數量。在一些實施例中，作為通道數量的第一半導體層106的數量在三和八之間。
如下文更詳細地描述，第一半導體層106可做為半導體裝置結構100的通道，並且基於裝置性能考量來選擇厚度。在一些實施例中，每個第一半導體層106具有範圍從約6奈米(nm)至約12 nm的厚度。第二半導體層108最終可被移除並且用於定義半導體裝置結構100的相鄰通道之間的垂直距離，並且基於裝置性考量來選擇厚度。在一些實施例中，每個第二半導體層108具有範圍從約1.3 nm至約14 nm的厚度。在一些實施例中，如第1圖所示，半導體層堆疊104具有範圍從約40 nm至約60 nm的總厚度。
第一半導體層106和第二半導體層108透過任何合適的沉積製程所形成，例如磊晶(epitaxy)。舉例來說，半導體層堆疊104的層的磊晶生長可以透過分子束磊晶(molecular beam epitaxy, MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition, MOCVD)製程和/或其他合適的磊晶生長製程來執行。
如第1圖所示，在最頂的半導體層106之上形成氧化層112，並在氧化層112之上形成半導體層114。氧化層112可為氧化矽且相較於半導體層114可具有不同的蝕刻選擇性。半導體層114可包含與犧牲閘極層142(第9圖)相同的材料。在一些實施例中，半導體層114包含矽。
第2圖至第9圖是根據一些實施例沿著第1圖的線A-A所切製造半導體裝置結構100的各個階段的剖面側視圖。如第2圖所示，在氧化層112的上方形成遮罩結構116，並形成多個鰭片102。遮罩結構116可包含含氧層118和含氮層120。含氧層118可為襯墊氧化層，例如SiO 2層。含氮層120可為襯墊氮化層，例如Si 3N 4層。遮罩結構116可透過任何合適的沉積製程所形成，例如化學氣相沉積(CVD)製程。遮罩結構116可用於形成鰭片102。舉例來說，首先在遮罩結構116中形成圖案，接著將圖案從遮罩結構116轉移至設置在其下方的層。每個鰭片102包含從基板101形成的基板部分103、半導體層堆疊104的一部分、氧化層112的一部分、半導體層114的一部分及遮罩結構116的一部分。鰭片102可使用合適的製程所製造，包含雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。一般而言，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，從而允許創建具有例如比使用單個直接光微影製程可獲得的間距更小的間距的圖案。舉例來說，在一實施例中，在基板的上方形成犧牲層並使用光微影製程將其圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔物。接著將犧牲層移除，接著可使用剩餘的間隔物或心軸(mandrel)，透過將半導體層114、氧化層112、半導體層堆疊104和基板101蝕刻，以將鰭片102圖案化。蝕刻製程可包含乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive ion etching, RIE)和/或其他合適的製程。如第2圖所示，形成五個鰭片，但鰭片的數量不限於五個。在一些實施例中，可在Y方向上配置兩個或更多個鰭片。溝槽122形成在相鄰的鰭片102之間。
如上所述，第一半導體層106可作為奈米結構電晶體裝置中的通道。每個鰭片102沿Y方向的寬度可為裝置的通道寬度。如第2圖所示，一些鰭片102可以具有比其他鰭片102更寬的寬度。具有更寬的通道的裝置可能更適合高速應用，例如NAND裝置。具有較窄的通道的裝置可能更適合低功耗、低漏電的應用，例如反向器(inverter)裝置。在一些實施例中，在例如單晶片系統(system on a chip, SOC)裝置的應用中，如第2圖所示，具有窄通道和寬通道的裝置可形成在同一欄(column)中(沿Y方向)。如第2圖所示，相鄰鰭片102之間的距離可以變化。在一些實施例中，用於形成類似裝置的相鄰鰭片可間隔第一距離，而用於形成不同裝置的相鄰鰭片102可間隔第二距離，第二距離大於第一距離。
如第2圖所示，在基板101與鰭片102的上方形成襯墊(liner)124。襯墊124可由半導體材料所製成，例如矽。在一些實施例中，襯墊124由與基板101相同的材料所製成。襯墊124可為順應性(conformal)層且可透過順應性製程所形成，例如原子層沉積(atomic layer deposition, ALD)製程。術語“順應性”可在本文中用以易於描述在各個區域之上具有實質上相同厚度的層。
如第3圖所示，在基板101之上形成絕緣材料126。絕緣材料126填充溝槽122(第2圖)並形成在鰭片102的上方。絕緣材料126可由含氧材料所製成，例如氧化矽或摻氟矽酸鹽玻璃(fluorine-doped silicate glass, FSG)；由含氮材料所製成，例如氮化矽、氮氧化矽(SiON)、SiOCN、SiCN；由低介電係數(low-κ)介電材料(例如，κ值低於氧化矽的材料)所製成；或由任何合適的介電材料所製成。絕緣材料126可透過任何合適的方法所形成，例如低壓化學氣相沉積(low-pressure chemical vapor deposition, LPCVD)、電漿輔助CVD(plasma enhanced CVD, PECVD)或流動式CVD(flowable CVD, FCVD)。
如第4圖所示，執行平坦化製程以暴露半導體層114，並凹陷絕緣材料126。平坦化製程可為任何合適的製程，例如化學機械研磨(chemical mechanical polishing, CMP)製程。遮罩結構116可透過平坦化製程移除。絕緣材料126可透過將位於相鄰鰭片102之間的絕緣材料126的一部分移除以形成溝槽128而凹陷。溝槽128可透過任何合適的移除製程所形成，例如選擇性地將絕緣材料126移除但不將襯墊124的半導體材料移除的乾式蝕刻或濕式蝕刻。凹陷的絕緣材料126可為淺溝槽隔離(shallow trench isolation, STI)。絕緣材料126包含頂面，頂面可與第二半導體層108與基板部分103接觸的表面齊平或低於此表面。
如第5圖所示，在襯墊124的暴露表面之上形成披覆層130。襯墊124可在形成披覆層130的期間擴散至披覆層130中。因此，在一些實施例中，披覆層130如第5圖所示與半導體層堆疊104接觸。在一些實施例中，披覆層130包含半導體材料。披覆層130生長在半導體材料之上而不是在介電材料之上。舉例來說，披覆層130包含矽鍺並且生長在襯墊124的矽之上而不是在絕緣材料126的介電材料之上。在一些實施例中，披覆層130可透過首先在襯墊124和絕緣材料126之上形成半導體層，接著透過蝕刻製程將形成在絕緣材料126之上的半導體層的部分移除所形成。蝕刻製程可將形成在鰭片102的頂部之上的一些半導體層移除，且形成在鰭片102的頂部之上的披覆層130可具有彎曲的輪廓而不是平坦的輪廓。在一些實施例中，披覆層130和第二半導體層108包含具有相同蝕刻選擇性的相同材料。舉例來說，披覆層130和第二半導體層108包含矽鍺。隨後可將披覆層130和第二半導體層108移除，以創建用於間隔物和閘極層的空間。
如第6圖所示，在溝槽128(第5圖)中和鰭片102的頂部的上方形成襯墊132和介電材料134。襯墊132可包含κ值低於7的介電材料，例如SiCN、SiOC或SiOCN。襯墊132可透過順應性製程所形成，例如ALD製程。介電材料134可包含與絕緣材料126相同的材料並且可透過流動式製程所形成，例如FCVD製程。
如第7圖所示，執行平坦化製程以暴露半導體層114，並凹陷襯墊132和介電材料134。平坦化製程可為任何合適的製程，例如CMP製程。平坦化製程將介電材料134的部分和襯墊132的部分(這些部分設置在鰭片102的頂部的上方的披覆層130的部分之上)移除。也可透過平坦化製程將設置在鰭片102的頂部的上方的披覆層130的部分移除。襯墊132和介電材料134的凹陷可透過任何合適的製程來執行，例如乾式蝕刻、濕式蝕刻或其組合。襯墊132和介電材料134的凹陷可為選擇性的製程，且披覆層130與半導體層114的半導體材料實質上不受影響。可控制凹陷製程使襯墊132和介電材料134與半導體層堆疊104中最頂的第一半導體層106的頂面實質上對齊或低於此頂面。在一些實施例中，介電材料134的頂面可以比最頂的第一半導體層106的頂面的水平低約0 nm至約10 nm。最頂的第一半導體層106的頂面可與氧化層112接觸。在相鄰的鰭片102之間形成溝槽136，作為凹陷製程的結果。
如第8圖所示，在每個溝槽136中形成高介電係數(high κ)介電層138(第7圖)。高介電係數介電層138可包含κ值大於氧化矽的材料，例如HfO 2、ZrO 2、HfAlO x、HfSiO x或Al 2O 3。在一些實施例中，高介電係數介電層138包含具有大於7的κ值的材料。高介電係數介電層138可透過任何合適的製程所形成，例如CVD、PECVD、FCVD或ALD製程。高介電係數介電層138沿Z方向的高度可介於約10 nm至約30 nm之間。高介電係數介電層138可用於分離或截斷(cut-off)隨後形成的閘極層。因此，如果其高度小於約10 nm，閘極層可能不會被充分地截斷。另一方面，如果其高度大於約30 nm，則製造成本增加而沒有顯著優勢。
高介電係數介電層138最初可形成在溝槽136(第7圖)中以及半導體層114和披覆層130的上方。高介電係數介電層138形成在半導體層114和披覆層130的上方的部分可如第8圖所示透過平坦化製程移除。披覆層130和半導體層114的頂面可與高介電係數介電層138的頂面實質上共平面。如第8圖所示，設置在溝槽136(第7圖)中的高介電係數介電層138、介電材料134和襯墊132可一起稱為介電部件140。介電部件140可以將源極/汲極(S/D)磊晶部件156(第14A圖)和閘極層172(第19圖)分開。在一些實施例中，介電部件140是混合的鰭片。在一些實施例中，介電部件140是單一介電材料。在一些實施例中，介電部件140包含兩種或更多種介電材料。
如第9圖所示，在半導體裝置結構100實質上平坦的表面之上形成犧牲閘極層142和遮罩結構144。犧牲閘極層142可包含多晶矽(polysilicon)。在一些實施例中，犧牲閘極層142包含與半導體層114相同的材料。遮罩結構144可包含含氧層146和含氮層148。含氧層146可包含與含氧層118(第2圖)相同的材料，而含氮層148可包含與含氮層120(第2圖)相同的材料。在一些實施例中，犧牲閘極層142和遮罩結構144透過例如層沉積的各種製程所形成，例如CVD(包含LPCVD和PECVD)、PVD、ALD、熱氧化、電子束蒸發或其他合適的沉積技術，或其組合。
第10A圖至第14A圖是根據一些實施例製造半導體裝置結構100的各個階段的透視圖。第10B圖至第14B圖是根據一些實施例沿第9圖的線B-B所切的製造半導體裝置結構100的各個階段的剖面側視圖。第10C圖至第14C圖是根據一些實施例沿第9圖的線C-C所切的製造半導體裝置結構100的各個階段的剖面側視圖。第10D圖至第14D圖是根據一些實施例沿第9圖的線D-D所切的製造半導體裝置結構100的各個階段的剖面側視圖。
如第10A圖至第10D圖所示，犧牲閘極層142和遮罩結構144的部分被移除以形成犧牲閘極堆疊150。半導體層114、高介電係數介電層138和披覆層130的部分也可被移除或凹陷。犧牲閘極堆疊150可透過圖案化和蝕刻製程所形成。舉例來說，圖案化製程包含微影製程(例如光微影或電子束微影)，其還可包含光阻塗佈(例如旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(例如，旋轉乾燥和/或硬烘烤)、其他合適的微影技術和/或其組合。在一些實施例中，蝕刻製程可包含乾式蝕刻(例如，RIE蝕刻)、濕式蝕刻、其他蝕刻方法和/或其組合。半導體層114和披覆層130未被犧牲閘極堆疊150覆蓋的部分可在將犧牲閘極層142的部分移除的過程中被移除。舉例來說，可執行異向性蝕刻(anisotropic etching)以將犧牲閘極層142的部分、半導體層114的部分和披覆層130的部分移除，而半導體層堆疊104實質上不受影響。氧化層112可用作蝕刻停止層以保護第一半導體層106。如第10A圖所示，間隙151形成在半導體層堆疊104和相鄰的介電部件140之間，作為將披覆層130的部分移除的結果。如第10B圖、第10C圖、第10D圖所示，形成一個犧牲閘極堆疊150，但犧牲閘極堆疊150的數量不限於一個。在一些實施例中，兩個或更多個犧牲閘極堆疊150配置於X方向上。如第10A圖和第10B圖所示，高介電係數介電層138未被犧牲閘極堆疊150覆蓋的部分凹陷。因此，高介電係數介電層138在犧牲閘極堆疊150下方的部分的厚度大於高介電係數介電層138未被犧牲閘極堆疊150覆蓋的部分的厚度。
如第11A圖至第11D圖所示，在半導體裝置結構100暴露的表面之上形成間隔物152。間隔物152可透過任何合適的製程形成，例如ALD。舉例來說，間隔物152可順應性地位於半導體裝置結構100暴露的表面上。間隔物152可由例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN和/或其組合的介電材料所製成。在一些實施例中，間隔物152包含多個層，例如主間隔物壁、襯墊層等。間隔物152可如第11A圖所示填充間隙151。
如第12A圖至第12D圖所示，間隔物152、氧化層112和半導體層堆疊104的部分被移除或凹陷。材料的移除或凹陷可透過多個蝕刻製成來執行。在一些實施例中，執行第一蝕刻製程以將間隔物152形成在氧化層112和高介電係數介電層138之上的部分移除。可透過第一蝕刻製程將氧化層112移除。半導體層堆疊104和高介電係數介電層138未被犧牲閘極堆疊150覆蓋的部分被暴露，作為第一蝕刻製程的結果。第一蝕刻製程可為選擇性的蝕刻製程，其將間隔物152和氧化層112的介電材料移除，而第一半導體層106和高介電係數介電層138的半導體材料實質上不受影響。第一蝕刻製程可為任何合適的蝕刻製程，例如乾式蝕刻、濕式蝕刻或其組合。可執行第二蝕刻製程以將半導體層堆疊104暴露的部分移除。第二蝕刻製程可為將半導體層堆疊104的半導體材料移除的選擇性的蝕刻製程。間隔物152和高介電係數介電層138也可在第二蝕刻製程期間凹陷。第二蝕刻製程可為任何合適的蝕刻製程，例如乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，執行第三蝕刻製程以如第12A圖和第12D圖所示將間隔物152設置在間隙151(第10A圖)中的部分凹陷至高度H1。在一些實施例中，高度H1的範圍從約10 nm至約30 nm。間隔物152設置在間隙151(第10A圖)中的部分可以限制源極/汲極磊晶部件156(第14A圖)，以改善總閘極電容、閘極至汲極電容、單元電容(cell capacitance)和Vdd速度。如果高度H1大於約30 nm，則源極/汲極磊晶部件156(第14A圖)與導電部件178(第20B圖)接觸的面積可能減小，導致接觸電阻增加。另一方面，如果高度H1小於約10 nm，間隔物152設置在間隙151(第10A圖)中的部分可能不足以限制源極/汲極磊晶部件156(第14A圖)以獲得在電容和速度的改善。在一些實施例中，半導體層堆疊104的總厚度為高度H2，高度H1為高度H2的約20%至約75%。類似地，如果高度H1小於高度H2的約20%，則間隔物152的設置在間隙151(第10A圖)中的部分可能不足以限制源極/汲極磊晶部件156(第14A圖)以獲得電容和速度的改善。另一方面，如果高度H1大於高度H2的約75％，則接觸電阻可能增加。
如上所述，如第12A圖和第12B圖所示，在第一、第二和/或第三蝕刻製程期間可使高介電係數介電層138暴露的部分凹陷。因此，如第12A圖和第12B圖所示，高介電係數介電層138包含高度小於第二部分的高度的第一部分。高介電係數介電層138的第一部分可位於隨後形成的源極/汲極磊晶部件156(第14A圖)之間，而高介電係數介電層138在犧牲閘極堆疊150下方的第二部分可以位於通道區之間。
在此階段，如第12A圖和第12C圖所示，半導體層堆疊104在犧牲閘極堆疊150下方的端部具有可與間隔物152齊平的實質上平坦的表面。在一些實施例中，半導體層堆疊104在犧牲閘極堆疊150下方的端部被輕微地水平蝕刻。
如第13A圖至第13D圖所示，將每個第二半導體層108的邊緣部分移除，並在透過將第二半導體層108的邊緣部分移除而創建的空間中形成內間隔物154。在一些實施例中，透過不將第一半導體層106移除的選擇性的濕式蝕刻製程將第二半導體層108的部分移除。舉例來說，在第二半導體層108由矽鍺所製成且第一半導體層106由矽所製成的情況下，可使用包含氨和過氧化氫混合物(ammonia and hydrogen peroxide mixtures, APM)的選擇性濕式蝕刻。濕式蝕刻製程實質上不影響間隔物152、高介電係數介電層138和含氮層148的介電材料。內間隔物154可以由介電材料所製成，例如SiON、SiCN、SiOC、SiOCN或SiN。在一些實施例中，可透過首先使用順應性沉積製程(例如ALD)形成順應性介電層，接著進行異向性蝕刻以將順應性介電層除了內間隔物154之外的部分移除，以形成內間隔物154。在異向性蝕刻製程期間，內間隔物154可被第一半導體層106所保護。內間隔物154可包含與間隔物152的材料不同的材料，因此間隔物152在異向性蝕刻製程期間實質上不受影響。在一些實施例中，內間隔物154包含與間隔件152相同的材料。
如第14A圖至第14D圖所示，在鰭片102的基板部分103之上形成源極/汲極磊晶部件156。源極/汲極磊晶部件156可包含一層或多層用於n型通道FET的Si、SiP、SiC和SiCP，或用於p型通道FET的Si、SiGe、Ge。源極/汲極磊晶部件156可垂直地和水平地生長以形成小平面(facet)，其可對應於用於基板部分103的材料的晶面。源極/汲極磊晶部件156透過使用CVD、ALD或MBE的磊晶生長方法所形成。如第14A圖至第14D圖所示，間隔物152包含閘極間隔物部分152g和源極/汲極間隔物部分152sd。源極/汲極間隔物部分152sd從閘極間隔物部分152g延伸。如第14A圖所示，由於間隔物152的源極/汲極間隔物部分152sd的存在，每個源極/汲極磊晶部件156的底部156b受到限制。每個源極/汲極磊晶部件156的底部156b具有實質上直的側壁，其與源極/汲極間隔物部分152sd接觸並受其限制，而非形成多個小平面。如上所述，由具有高度H1的源極/汲極間隔物部分152sd引起的受限制的源極/汲極磊晶部件156可提高電容和速度，同時避免接觸電阻的增加。
如第14C圖所示，源極/汲極磊晶部件156與第一半導體層106和內間隔物154接觸。源極/汲極磊晶部件156可為源極/汲極區。舉例來說，如第14C圖所示，一對源極/汲極磊晶部件156中位於半導體層堆疊104一側的一個是源極區，而一對源極/汲極磊晶部件156中位於半導體層堆疊104另一側的另一個是汲極區。一對源極/汲極磊晶部件156指的是由通道(即，第一半導體層106)連接的源極磊晶部件156和汲極磊晶部件156。在本揭露中，源極和汲極可互換使用，其結構實質上相同。
如第15A圖至第15D圖所示，可在源極/汲極磊晶部件156、介電部件140和犧牲閘極堆疊150之上形成接觸蝕刻停止層(contact etch stop layer, CESL)158。接觸蝕刻停止層158可包含含氧材料或含氮材料，例如氮化矽、碳氮化矽、氮氧化矽、氮化碳、氧化矽、碳氧化矽、類似物或其組合。接觸蝕刻停止層158可透過CVD、PECVD、ALD或任何合適的沉積技術所形成。在一些實施例中，接觸蝕刻停止層158是透過ALD製程所形成的順應性層。層間介電(ILD)層160可形成在接觸蝕刻停止層158之上。層間介電層160的材料可含由四乙氧基矽烷(tetraethylorthosilicate, TEOS)形成的氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、熔融石英玻璃(fused silica glass, FSG)、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼摻雜矽玻璃 (boron doped silicon glass, BSG) 和/或其他合適的介電材料。層間介電層160可透過PECVD製程或其他合適的沉積技術所沉積。在一些實施例中，在形成層間介電層160之後，可對半導體裝置結構100進行熱處理以對層間介電層160進行退火。
如第15B圖至第15D圖所示，執行平坦化製程以暴露犧牲閘極層142。平坦化製程可為任何合適的製程，例如CMP製程。平坦化製程將層間介電層160和接觸蝕刻停止層158設置在犧牲閘極堆疊150之上的部分移除。平坦化製程還可將遮罩結構144(第14B圖)移除。如第15A圖至第15D圖所示，層間介電層160可凹陷至犧牲閘極層142的頂部之下的水平，並且可在凹陷的層間介電層160之上形成含氮層162，例如SiCN層。含氮層162可在後續蝕刻製程期間保護層間介電層160。
第16A圖至第18A圖是根據一些實施例製造半導體裝置結構100的各個階段的透視圖。第16B圖至第18B圖是根據一些實施例沿第16A圖的線B-B所切的製造半導體裝置結構100的各個階段的剖面側視圖。第16C圖至第18C圖是根據一些實施例沿第16A圖的線C-C所切的製造半導體裝置結構100的各個階段的剖面側視圖。
第16A圖繪示半導體裝置結構100的通道區的一部分。如第16A圖至第16C圖所示，在形成接觸蝕刻停止層158、層間介電層160和含氮層162之後，將犧牲閘極層142移除。可透過任何合適的製程將犧牲閘極層142移除，例如乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，可使用例如氫氧化四甲銨(tetramethylammonium hydroxide, TMAH)溶液的濕式蝕刻劑以選擇性地將犧牲閘極層142移除，而不將含氮層162和接觸蝕刻停止層158移除。在一些實施例中，如第16A圖至第16C圖所示，閘極間隔物部分152g的一部分可透過將犧牲閘極層142移除的蝕刻製程所移除。在一些實施例中，閘極間隔物部分152g的一部分可透過不同的蝕刻製程所移除。在一些實施例中，蝕刻製程被控制使得半導體層114和披覆層130實質上不受影響。
如第16A圖與第16B圖所示，在高介電係數介電層138暴露的部分的一部分之上形成遮罩164，遮罩164可沿X方向延伸，其也覆蓋間隔物152、接觸蝕刻停止層158和含氮層162的一部分。遮罩164可透過首先在半導體裝置結構100之上形成包覆層，隨後進行圖案化和蝕刻製程以將包覆層的部分移除，以形成遮罩164。遮罩164可包含含氧材料和/或含氮材料。在一些實施例中，遮罩164是光阻，其透過首先在半導體裝置結構100上形成包覆光阻層，隨後將光阻圖案化以形成遮罩164所形成。
遮罩164可形成在高介電係數介電層138的一個或多個設置在通道區中未被層間介電層160所覆蓋的部分的上方。遮罩164保護高介電係數介電層138的一個或多個部分，以保持高介電係數介電層138受保護的部分，以分離隨後形成的閘極層172(第19圖)。可將高介電係數介電層138未受保護的部分移除，使隨後形成的閘極層172與相鄰的通道區連接(第19圖)。換言之，如果預定相鄰的通道區中的閘極層172(第19圖)應被分離或截斷，則遮罩164形成在介電部件140的高介電係數介電層138形成於相鄰的通道區之間的部分之上。另一方面，如果預定相鄰的通道區中的閘極層172(第19圖)應被連接，則遮罩164不形成在介電部件140的高介電係數介電層138形成於相鄰的通道區之間的部分之上。
如第17A圖至第17C圖所示，可將高介電係數介電層138未被遮罩164保護的部分移除。不將高介電係數介電層138在層間介電層160下方的部分移除。如第17A圖所示，將高介電係數介電層138的一部分移除可暴露設置在其下方的襯墊132和介電材料134。移除製程可為任何合適的製程，例如乾式蝕刻、濕式蝕刻或其組合。移除製程不將含氮層162、接觸蝕刻停止層158和間隔物152移除。在將高介電係數介電層138移除的期間，半導體層114和披覆層130可以凹陷或可以不凹陷。在將高介電係數介電層138的部分移除之後，可將遮罩164(第16A圖和第16B圖)移除。遮罩164可透過任何合適的移除製程所移除，例如灰化、乾式蝕刻、濕式蝕刻或其組合。
如第18A圖至第18C圖所示，將披覆層130和第二半導體層108移除。在一些實施例中，氧化層112暴露的部分也被移除。如第18A圖與第18C圖所示，移除製程暴露內間隔物154和第一半導體層106。移除製程可為任何合適的製程，例如乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，可執行蝕刻製程以將披覆層130、第二半導體層108和氧化層112暴露的部分移除。蝕刻製程可為實質上不影響高介電係數介電層138、間隔物152、襯墊132、介電材料134和含氮層162的選擇性蝕刻製程。因此，如第18A圖與第18C圖所示，在半導體裝置結構100的通道區中形成開口166。第一半導體層106、介電部件140可暴露於開口166中。每個第一半導體層106可為奈米片電晶體的奈米結構通道。
第19圖是根據一些實施例製造半導體裝置結構100的各個階段之一的剖面側視圖。如第19圖所示，在形成開口166之後，可在開口166中的第一半導體層106和基板部分103暴露的表面周圍形成含氧層168，隨後在含氧層168和介電部件140之上形成閘極介電層170。含氧層168可為氧化層，閘極介電層170可包含與高介電係數介電層138相同的材料。含氧層168和閘極介電層170可透過任何合適的製程所形成，例如ALD製程。在一些實施例中，含氧層168和閘極介電層170透過順應性製程所形成。
閘極層172形成在開口166(第18A圖)中和閘極介電層170之上。閘極層172形成在閘極介電層170之上以圍繞每個第一半導體層106的一部分。閘極層172包含一層或多層導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料和/或其組合。閘極層172可透過PVD、CVD、ALD、電鍍或其他合適的方法所形成。閘極層172也可沉積在含氮層162的上方(第18A圖)。形成在含氮層162的上方的閘極層172可透過使用例如CMP移除，直到暴露出含氮層162。
如第19圖所示，閘極層172可凹陷到低於介電部件140的高介電係數介電層138的頂面的水平。因此，高介電係數介電層138可介於兩個閘極層172之間。凹陷製程可為任何合適的製程，例如乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，凹陷製程可為實質上不影響含氮層162、間隔物152和閘極介電層170的選擇性乾式蝕刻製程。一些相鄰的通道區可共享閘極層172，而其他相鄰的通道區可包含不同的閘極層172，作為凹陷製程的結果。如上所述，如果閘極層172被相鄰的通道區所共享，則發送至閘極層172的單個訊號(即，電流)可控制兩個相鄰的通道區。如果閘極層172被截斷，則可向每個閘極層172發送獨立的訊號(即，獨立的電流)，以分別控制相鄰的通道區中的每一個。如第19圖所示，閘極層172可設置在沒有高介電係數介電層138的介電部件140的上方。為了共享閘極層172的目的，可透過第17A圖中描述的製程將高介電係數介電層138的部分移除。第12A圖中描述的高度H2可對應於如第19圖所示設置在基板部分103之上的含氧層168的底部和最頂的第一半導體層106的頂部之間的距離。在一些實施例中，可以不存在含氧層168，並且第12A圖中描述的高度H2可對應於設置在基板部分103的上方的閘極介電層170的底部和最頂的第一半導體層106的頂部之間的距離。
如第19圖所示，在閘極層172和高介電係數介電層138的上方形成介電材料174。介電材料174可包含SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、ZrN或SiCN。介電材料174可透過任何合適的製程所形成，例如PECVD。
第20A圖至第20B圖是根據一些實施例製造半導體裝置結構100的各個階段的剖面側視圖。如第20A圖所示，導電部件176可形成為穿過介電材料174並與閘極層172接觸。導電部件176可包含具有Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一種或多種的材料。如第20B圖所示，在一些實施例中，導電部件178可形成為穿過層間介電層160和接觸蝕刻停止層158以與源極/汲極磊晶部件156接觸。導電部件178可包含與導電部件176相同的材料，並且可透過與導電部件176相同的方法所形成。在一些實施例中，在源極/汲極磊晶部件156之上形成矽化層(未繪示)，並且導電部件178與矽化層接觸。
第21圖是根據一些實施例製造半導體裝置結構100的各個階段之一的透視圖。為清楚起見，第21圖中省略各種部件。如第21圖所示，間隔物152包含閘極間隔物部分152g和從閘極間隔物部分152g延伸的一個或多個源極/汲極間隔物部分152sd。閘極間隔物部分152g和源極/汲極間隔物部分152sd可為單片材料。舉例來說，具有閘極間隔物部分152g和源極/汲極間隔物部分152sd的間隔物152可為單片的(monolithic)。在一些實施例中，一對或多對源極/汲極間隔物部分152sd從閘極間隔物部分152g延伸，並且一個源極/汲極磊晶部件156的底部156b設置在每對源極/汲極間隔物部分152sd之間。換言之，兩個源極/汲極間隔物部分152sd夾住源極/汲極磊晶部件156的底部156b。在一些實施例中，由於形成間隔物152的製程，源極/汲極間隔物部分152sd實質上垂直於閘極間隔物部分152g。如第21圖所示，分離的源極/汲極磊晶部件156的介電部件140具有高度H3，其大於源極/汲極間隔物部分152sd的高度H1。
本揭露提供一種半導體裝置結構100，其包含具有閘極間隔物部分152g和源極/汲極間隔物部分152sd的間隔物152。源極/汲極間隔物部分152sd限制源極/汲極磊晶部件156的底部156b的尺寸。一些實施例可實現優勢。舉例來說，受限制的源極/汲極磊晶部件156使總閘極電容、閘極-汲極電容、單元電容和Vdd速度獲得改善。
本揭露的一實施例為一種半導體裝置結構。半導體裝置結構包含多個半導體層及第一源極/汲極磊晶部件，第一源極/汲極磊晶部件與多個半導體層接觸。第一源極/汲極磊晶部件包含底部，底部具有實質上直的側壁。半導體裝置結構更包含間隔物，間隔物具有閘極間隔物部分及一或多個源極/汲極間隔物部分。每個源極/汲極間隔物部分具有第一高度，而一或多個源極/汲極間隔物部分中的一個源極/汲極間隔物部分與第一源極/汲極磊晶部件的實質上直的側壁中的一個接觸。半導體裝置結構更包含介電部件，介電部件與一或多個源極/汲極間隔物部分中的一個源極/汲極間隔物相鄰設置。介電部件具有第二高度，第二高度實質上大於第一高度。
在一些實施例中，半導體裝置結構更包含閘極層，閘極層圍繞每個半導體層的至少一部分。
在一些實施例中，半導體裝置結構更包含內間隔物，內間隔物設置於閘極層與第一源極/汲極磊晶部件之間。
在一些實施例中，內間隔物包含第一介電材料，而間隔物包含第二介電材料，第二介電材料與第一介電材料不同。
在一些實施例中，半導體裝置結構更包含第二源極/汲極磊晶部件。介電部件設置於第一源極/汲極磊晶部件與第二源極/汲極磊晶部件之間。
在一些實施例中，第二源極/汲極磊晶部件包含底部，底部具有多個實質上直的側壁。
在一些實施例中，一或多個源極/汲極間隔物部分包含第一對源極/汲極間隔物部分及第二對源極/汲極間隔物部分，第一對源極/汲極間隔物部分與第一源極/汲極磊晶部件的底部的實質上直的側壁接觸，而第二對源極/汲極間隔物部分與第二源極/汲極磊晶部件的底部的實質上直的側壁接觸。
在一些實施例中，第一對源極/汲極間隔物部分中的一個源極/汲極間隔物部分及第二對源極/汲極間隔物部分中的一個源極/汲極間隔物部分與介電部件接觸。
本揭露的另一實施例為一種半導體裝置結構。半導體裝置結構包含多個半導體層、圍繞每個半導體層的至少一部分的閘極層及閘極介電層。閘極層設置於閘極介電層之上，且閘極介電層的底部與多個半導體層中的最頂的半導體層的頂部之間具有一距離。半導體裝置結構更包含間隔物，間隔物包含閘極間隔物部分及一或多個源極/汲極間隔物部分，每個源極/汲極間隔物部分具有第一高度，且第一高度是此距離的約20%至約75%。
在一些實施例中，半導體裝置結構更包含源極/汲極磊晶部件，源極/汲極磊晶部件與半導體層接觸。
在一些實施例中，一或多個源極/汲極間隔物部分包含兩個源極/汲極間隔物部分。
在一些實施例中，源極/汲極磊晶部件被兩個源極/汲極間隔物部分所夾設。
在一些實施例中，半導體裝置結構更包含介電部件，介電部件與一或多個源極/汲極間隔物部分接觸。
在一些實施例中，介電部件包含襯墊、介電材料及高介電係數介電層，介電材料設置於襯墊之上，高介電係數介電層設置於襯墊與介電材料之上。
在一些實施例中，一或多個源極/汲極間隔物部分實質上垂直於閘極間隔物部分。
本揭露的又一實施例為一種半導體裝置結構的形成方法。半導體裝置結構的形成方法包含形成鰭片、氧化層及半導體層，鰭片包含半導體層堆疊，氧化層設置於半導體層堆疊之上，而半導體層設置於氧化層之上。半導體層堆疊具有第一高度。半導體裝置結構的形成方法更包含圍繞鰭片形成披覆層，在披覆層的一部分與半導體層的一部分的上方形成犧牲閘極堆疊，將批覆層暴露的部分移除以形成開口，在犧牲閘極堆疊的側壁上與開口中形成間隔物，將半導體層暴露的部分移除以暴露氧化層的一部分，將氧化層暴露的部分與半導體層堆疊在氧化層暴露的部分之下的一部分移除以暴露基板部分，以及在暴露的基板部分之上形成源極/汲極磊晶部件。
在一些實施例中，半導體裝置結構的形成方法更包含在形成犧牲閘極堆疊之前形成介電部件。開口介於半導體層堆疊與介電部件之間。
在一些實施例中，半導體裝置結構的形成方法更包含使形成在開口中的間隔物的一部分凹陷到第二高度。第二高度是第一高度的約20%至約75%。
在一些實施例中，使形成在開口中的間隔物的一部分凹陷是在將半導體層堆疊的部分移除之後執行。
在一些實施例中，源極/汲極磊晶部件的形成受到間隔物凹陷的部分所限制。
前述內文概述了許多實施例的部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:半導體裝置結構 101:基板 102:鰭片 103:基板部分 104:半導體層堆疊 106:第一半導體層 108:第二半導體層 112:氧化層 114:半導體層 116:遮罩結構 118:含氧層 120:含氮層 122:溝槽 124:襯墊 126:絕緣材料 128:溝槽 130:披覆層 132:襯墊 134:介電材料 136:溝槽 138:高介電係數介電層 140:介電部件 142:犧牲閘極層 144:遮罩結構 146:含氧層 148:含氮層 150:犧牲閘極堆疊 151:間隙 152:間隔物 152g:閘極間隔物部分 152sd:源極/汲極間隔物部分 154:內間隔物 156:源極/汲極磊晶部件 156b:底部 158:接觸蝕刻停止層 160:層間介電層 162:含氮層 164:遮罩 166:開口 168:含氧層 170:閘極介電層 172:閘極層 174:介電材料 176,178:導電部件 A-A,B-B,C-C:線 H1,H2,H3:高度 X,Y,Z:坐標軸
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖是根據一些實施例製造半導體裝置結構的各個階段之一的透視圖。 第2圖至第9圖是根據一些實施例沿著第1圖的線A-A所切製造半導體裝置結構的各個階段的剖面側視圖。 第10A圖至第14A圖是根據一些實施例製造半導體裝置結構的各個階段的透視圖。 第10B圖至第14B圖是根據一些實施例沿第9圖的線B-B所切的製造半導體裝置結構的各個階段的剖面側視圖。 第10C圖至第14C圖是根據一些實施例沿第9圖的線C-C所切的製造半導體裝置結構的各個階段的剖面側視圖。 第10D圖至第14D圖是根據一些實施例沿第9圖的線D-D所切的製造半導體裝置結構的各個階段的剖面側視圖。 第15A圖至第15D是根據一些實施例製造半導體裝置結構的各個階段之一的剖面側視圖。 第16A圖至第18A圖是根據一些實施例製造半導體裝置結構的各個階段的透視圖。 第16B圖至第18B圖是根據一些實施例沿第16A圖的線B-B所切的製造半導體裝置結構的各個階段的剖面側視圖。 第16C圖至第18C圖是根據一些實施例沿第16A圖的線C-C所切的製造半導體裝置結構的各個階段的剖面側視圖。 第19圖是根據一些實施例製造半導體裝置結構的各個階段之一的剖面側視圖。 第20A圖至第20B圖是根據一些實施例製造半導體裝置結構的各個階段的剖面側視圖。 第21圖是根據一些實施例製造半導體裝置結構100的各個階段之一的透視圖。
100:半導體裝置結構
101:基板
103:基板部分
106:第一半導體層
126:絕緣材料
132:襯墊
134:介電材料
138:高介電係數介電層
140:介電部件
152:間隔物
152g:閘極間隔物部分
152sd:源極/汲極間隔物部分
154:內間隔物
156:源極/汲極磊晶部件
156b:底部
172:閘極層
174:介電材料
178:導電部件
H1,H3:高度
X,Y,Z:坐標軸

Claims (1)

  1. 一種半導體裝置結構，包括： 複數個半導體層； 一第一源極/汲極磊晶部件，與該些半導體層接觸，其中該第一源極/汲極磊晶部件包括一底部，該底部具有複數個實質上直的側壁； 一間隔物，包括一閘極間隔物部分及一或多個源極/汲極間隔物部分，其中每該源極/汲極間隔物部分具有一第一高度，該一或多個源極/汲極間隔物部分中的一個源極/汲極間隔物部分與該第一源極/汲極磊晶部件的該些實質上直的側壁中的一個接觸；以及 一介電部件，與該一或多個源極/汲極間隔物部分中的一個源極/汲極間隔物相鄰設置，其中該介電部件具有一第二高度，該第二高度實質上大於該第一高度。
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