CN109427774B - 半导体元件及其制造方法 - Google Patents

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Abstract

一种半导体元件，包括半导体基板、自半导体基板向上延伸的第一及第二元件鳍片、及设置在半导体基板上及在第一与第二元件鳍片之间的填充鳍片，第一元件鳍片及第二元件鳍片沿一第一方向纵向延伸。填充鳍片包含介电材料且沿第一方向延伸，填充鳍片具有凹口。半导体元件进一步包括自第一元件鳍片的通道区域穿过凹口连续地延伸至第二元件鳍片的通道区域的第一栅极结构。

Description

半导体元件及其制造方法
技术领域
本发明实施例是关于一种半导体元件，特别是一种传导层于栅极、多个源极/漏极区域及/或基板之上的结构及其制造方法。
背景技术
半导体集成电路(integrated circuit；IC)行业已经经历了指数成长。集成电路材料及设计的技术进步已经生产了数代集成电路，其中每一代都具有比上一代更小及更复杂的电路。在集成电路进化的过程中，几何尺寸(即，用制造制程可制造的最小元件(或导线))减小的同时，功能密度(即，单位晶片面积的互连元件的数目)大致上增加。这种缩小过程大致上通过提高生产效率及降低相关的成本而提供益处。这种缩小亦增大了集成电路处理及制造的复杂性。
为了通过增大栅极通道耦合、减小截止状态电流及减少短通道效应(short-channel effect；SCE)来改良栅极控制，已经引入了多栅极元件。已引入的一个这种多栅极元件为鳍式场效应晶体管(fin field-effect transistor；FinFET)。鳍式场效应晶体管从自基板延伸的鳍式结构获得其名称，此鳍式结构在此基板上形成，及此基板用以形成场效晶体管通道。鳍式场效应晶体管与已知互补金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)制程相容，以及他们的三维结构允许它们高度缩放，同时维持栅极控制及减轻短通道效应。例如，鳍式场效应晶体管制造制程可以包括金属栅极沉积接着为后续金属栅极切断制程。有时，金属栅极切断制程可以导致层间介电(inter-layerdielectric；ILD)层损失及功函数金属损伤，从而导致降低装置可靠性。
发明内容
本揭露的一实施态样为一种半导体元件，包含半导体基板、填充鳍片、第一元件鳍片及第二元件鳍片及第一栅极结构。第一元件鳍片及第二元件鳍片自半导体基板向上延伸，且第一元件鳍片及第二元件鳍片沿第一方向纵向延伸。填充鳍片设置于半导体基板上且在第一元件鳍片与第二元件鳍片之间，其中填充鳍片包含介电材料且沿第一方向延伸，填充鳍片具有凹口。第一栅极结构透过凹口自第一元件鳍片的通道区连续地延伸至第二元件鳍片的通道区。
本揭露的另一实施态样为一种半导体元件，包含自基板延伸的元件鳍片、设置于基板之上的介电鳍片，设置在元件鳍片与介电鳍片两者的侧壁上的隔离特征，以及栅极结构。介电鳍片的顶端部分具有一凹口，隔离特征的一部分直接位于介电鳍片的最底部分之下。栅极结构接合元件鳍片的顶端部分并延伸至凹口的上方。
本揭露的另一实施态样为一种半导体元件，包含基板、设置在基板上的隔离特征、自基板延伸且穿过隔离特征的元件鳍片、第一填充鳍片及第二填充鳍片，以及栅极堆叠。第一填充鳍片及第二填充鳍片设置于隔离特征上且元件鳍片位于第一填充鳍片及第二填充鳍片之间，其中第一填充鳍片具有沟槽，沟槽在隔离特征之上，第一填充鳍片的底表面在第二填充鳍片的底表面之上。栅极堆叠位于元件鳍片的通道区域上，其中栅极堆叠的部分填充沟槽。
本揭露的另一实施态样为一种制造半导体元件的方法，包含形成第一元件鳍片及第二元件鳍片，自基板延伸；形成填充鳍片在第一元件鳍片与第二元件鳍片之间；部分凹陷填充鳍片而不凹陷第一元件鳍片与第二元件鳍片，以在填充鳍片的顶表面形成沟槽；以及形成栅极结构，接合第一元件鳍片与第二元件鳍片，其中栅极结构透过沟槽自第一元件鳍片的通道区域连续地延伸至第二元件鳍片的通道区域。
本揭露的另一实施态样为一种制造半导体元件的方法，包含接收基板；在基板上形成元件鳍片、隔离特征围绕元件鳍片，以及填充鳍片在隔离特征上；部分凹陷填充鳍片以形成沟槽，沟槽位于隔离特征之上；以及形成栅极堆叠于元件鳍片的通道区域上，其中栅极堆叠的一部分填充沟槽。
本揭露的另一实施态样为一种制造半导体元件的方法，包含接收基板；形成半导体鳍片自基板延伸；形成隔离结构围绕半导体鳍片；形成第一介电鳍片与第二介电鳍片在隔离结构上，半导体鳍片在第一介电鳍片与第二介电鳍片之间；凹陷一部分的第二介电鳍片以形成凹口；以及形成栅极堆叠，设置在第一介电鳍片的两侧壁上且位于半导体鳍片与凹口上，其中第一介电鳍片将栅极堆叠分隔为两区段。
附图说明
当结合附图阅读时，自以下详细描述很好地理解本揭露的态样。应强调，根据工业标准操作规程，各特征并未按比例绘制且仅用于所绘示的目的。事实上，为论述清楚，各特征的大小可任意地增加或缩小。
图1A为根据本揭露的各态样的工作件的透视图；
图1B及图1C为根据本揭露的各态样的在图1A中的工作件的横剖面图；
图2A及图2B为根据本揭露的各态样的制造具有填充鳍片的工作件的方法的流程图；
图3、图4、图5、图6、图7、图8、图9及图10为根据本揭露的各态样的在制造具有填充鳍片的工作件的方法于各种阶段沿工作件的通道区域截取的横剖面图；
图11A为根据本揭露的各态样的在制造具有填充鳍片的工作件的方法的阶段处的工作件的透视图；
图11B、图12、图14、图15、图16、图17、图18、图19、图20A为根据本揭露的各态样的在制造具有填充鳍片的工作件的方法于各种阶段沿图11A中的工作件的通道区域截取的横剖面图；
图11C、图13、图20B、图21为根据本揭露的各态样的在制造具有填充鳍片的工作件的方法于各种阶段沿图11A中的工作件的源极/漏极区截取的横剖面图；
图22A为根据本揭露的各态样的另一工作件的透视图；
图22B为根据本揭露的各态样的在制造具有填充鳍片的工作件的方法于各种阶段沿图22A中的工作件的通道区域截取的剖面图。
具体实施方式
应理解，以下揭示案提供许多不同实施例或例子，为实现本揭露的不同的特征。下文描述的组件及排列的特定的实例为了简化本揭露。当然，此等仅仅为实例且不意指限制。举例而言，在随后描述中在第二特征上方或在第二特征上第一特征的形成可包括第一及第二特征形成为直接接触的实施例，以及亦可包括额外特征可形成在第一及第二特征之间，使得第一及第二特征可不直接接触的实施例。另外，本揭露在各实例中可重复元件符号及/或字母。此重复为出于简易及清楚的目的，且本身不指示各实施例及/或结构之间的关系超过所指出范围。
此外，在随后在本揭露描述中在另一特征上、连接至另一特征及/或耦接至另一特征的第一特征的形成可包括特征以直接接触而形成的实施例，以及亦可包括额外特征可形成在特征之间，使得特征可不直接接触的实施例。另外，空间相对术语，例如，“下部”、“上部”、“水平”、“垂直”、“以上”、“上方”、“以下”、“在…之下”、“向上”、“向下”、“顶部”、“底部”等，以及其衍生词(例如，“水平地”、“向下地”、“向上地”等)可在本文用以便于描述，以描述一个特征相对另一特征的关系。空间相对术语意图覆盖包括特征的装置的不同取向。
应注意，本揭露呈现在本文称作鳍式场效应晶体管元件的多栅极晶体管或鳍式多栅极晶体管的形式的实施例。这种元件可以包括P型金氧氧化物半导体鳍式场效应晶体管元件或N型金氧氧化物半导体鳍式场效应晶体管元件。鳍式场效应晶体管元件可为双栅极元件、三栅极元件、块元件、硅绝缘体(silicon-on-insulator；SOI)元件、及/或其他配置。一般技艺者可以识别可受益于本揭露的态样的半导体元件的其他实施例。例如，如本文描述的一些实施例亦可应用至全卷绕栅极(gate-all-around；GAA)元件、Ω栅极(Ω-gate)元件或π栅极(π-gate)元件。
本揭露大致是关于半导体元件及制造。更特定而言，一些实施例是关于与元件鳍片一起形成介电填充鳍片。通过在元件鳍片之间插入额外填充鳍片，改良鳍片密度的均匀性并提供更好结构保真度。在一些实例中，将这些填充鳍片(其亦可称作虚设鳍片)添加至无元件鳍片的区域。填充鳍片可能会浮动，并且与它们功能对应物相反，即，它们大致对电路的操作没有影响。如下文描述，填充鳍片可以进一步在形成于相邻元件鳍片上的栅极堆叠之间提供电绝缘及/或经由形成于填充鳍片上的开口(例如，沟槽或凹口)提供栅极互连特征。
本揭露的实施例提供各优势，但是应理解，其他实施例可提供不同优势，在本文中不一定论述所有优势，以及无特定优势对所有实施例为必需。在至少一些实施例中，填充鳍片提供用于相邻元件鳍片的结构支撑件，诸如增大鳍片密度及减轻源极/漏极(source/drain；S/D)接触金属拉进层间介电(ILD)层或浅沟槽隔离(shallow trench isolation；STI)特征中的情况(在鳍片密度低时可能发生)。此外，在本揭露的至少一些实施例中，填充鳍片的结构实质上可避免由金属栅电极制造制程中的金属栅极切断制程导致的层间介电层损失及功函数金属损伤。金属栅电极制造制程可包括金属层沉积及随后的金属层切断制程。有时，金属层切断制程可能导致过度蚀刻元件鳍片的底部，从而导致层间介电层损失及功函数金属损伤，引起阈值电压变换及元件可靠性降低。
图1A为根据本揭露的各态样的工作件100的部分的透视图。为清晰及更好地说明本揭露的原理起见，简化了图1A。额外特征可并入工作件100，及下文描述的特征的一些可在工作件100的其他实施例中替换或除去。图1B及图1C分别指沿通道区域(例如，沿X-X’线)及纵向中的填充鳍片区(例如，沿Y-Y’线)截取的截面部分。在本文一起描述图1A、图1B及图1C。
工作件100包括具有一或多个元件鳍片104(例如，元件鳍片104a、元件鳍片104b、元件鳍片104c及元件鳍片104d)的基板102，此一或多个元件鳍片104在此基板上形成并通过隔离特征106分隔。元件鳍片104亦与填充鳍片108(例如，填充鳍片108a及填充鳍片108b)交错。元件鳍片104表示为任何抬起特征，而同时所绘示的的实施例包括鳍式场效应晶体管元件鳍片104，另外实施例则包括在基板102上形成的其他抬起的主动及被动元件。在所绘示的实施例中，元件鳍片104自基板102延伸。
隔离特征106围绕元件鳍片104的底部部分。在一些实施例中，隔离特征106为浅沟槽隔离(STI)特征。隔离特征106可以包括一或多个子层(例如，隔离特征层106a及隔离特征层106b)。每个子层可以包括相同的或不同的介电材料组成。在所绘示的实施例中，隔离特征层106b围绕填充鳍片108a的底部部分，以及隔离特征层106a及隔离特征层106b两者围绕填充鳍片108b的底部部分。
在一些实施例中，填充鳍片108b的底表面在隔离特征106的顶表面以下约30纳米至约60纳米的范围。在一些实施例中，填充鳍片108b的底表面在填充鳍片108a的底表面以上。元件鳍片104及填充鳍片108可以具有大致上相同的宽度，诸如在约4纳米至约8纳米的范围中。自元件鳍片104的一个至相邻填充鳍片108的距离可在约8纳米至约19纳米的范围中，诸如在一个实例中自约8纳米至约16纳米，或在另一实例中自约12纳米至约19纳米。
在一些实施例中，元件鳍片104包括通道区域110设置于一对相对的源极/漏极特征112之间。穿过通道区域110的载流子(N通道鳍式场效应晶体管为电子及P通道鳍式场效应晶体管为空穴)的流量通过电压控制，此电压被施加至邻近于并外包裹通道区域110中的元件鳍片104的栅极堆叠114。在各实施例中，栅极堆叠114为多层结构。栅极堆叠114可以包括栅极介电层116及栅电极层118。在一些实施例中，栅极堆叠114另外包括输入/输出(input/output；I/O)氧化物层126。在一些实施例中，栅电极层118可以为多晶硅层或金属栅电极层。在所绘示的实施例中，栅电极层118为金属栅电极层，其进一步包括多个层，诸如功函数金属层及金属填充层。
在所绘示的实施例中，通道区域110抬升高于基板102的平面(且形成于其上)及隔离特征106。因此，在元件鳍片104上形成的电路元件可称作「非平面」元件。相较于平面元件，抬起的通道区域110提供了更大的表面积相邻于栅极堆叠114。这强化在栅极堆叠114与通道区域110之间的电磁场交互作用，可减小与较小元件有关的漏电及短通道效应。因而在多个实施例中，鳍式场效应晶体管及其他非平面元件能比他们的平面对应元件以低能耗的方式传递更好的效能。
在所绘示的实施例中，工作件100包括沿Y方向纵向取向的四个元件鳍片104、沿Y方向纵向取向的两个填充鳍片108、及沿垂直于Y方向的X方向纵向取向的两个栅极堆叠114。提供第1A至1C图中的工作件100以用于说明的目的且并不一定将本揭露的实施例限于任何数目的元件鳍片、填充鳍片及栅极堆叠，或任何配置的结构或区域。在元件鳍片104与栅极堆叠114的每个交叉点处，形成鳍式场效应晶体管120(例如，鳍式场效应晶体管120a至鳍式场效应晶体管120h)。
填充鳍片108在元件鳍片104以上向上延伸。在各实施例中，填充鳍片108及栅极堆叠114的顶表面大致上共面。因此，填充鳍片108将栅极堆叠114分成若干部分。在虚设鳍片108的同一侧面上的鳍式场效应晶体管120在同一部分中共用栅极堆叠114，这些鳍式场效应晶体管的栅极堆叠电耦接，诸如在所绘示的实施例中的鳍式场效应晶体管120a及鳍式场效应晶体管120b。在填充鳍片108的不同侧面上的鳍式场效应晶体管120在不同部分中具有栅极堆叠114，这些鳍式场效应晶体管的栅极堆叠电隔离，诸如通过虚设鳍片108b分隔的鳍式场效应晶体管120g与鳍式场效应晶体管120h之间的栅极堆叠114。因为填充鳍片可以在栅极堆叠部分之间提供电绝缘，所以它们亦可称作隔离鳍片。填充鳍片108b与填充鳍片108a之间的差异为填充鳍片108b具有开口122，其自填充鳍片108b的一个侧壁延伸至填充鳍片108b的另一侧壁。开口122允许栅极堆叠114自虚设鳍片108b的一侧上的鳍式场效应晶体管120的通道区域110延伸至在虚设鳍片108b的相对侧上的另一鳍式场效应晶体管120的通道区域110，从而在这两个鳍式场效应晶体管(诸如在所绘示的实施例中的鳍式场效应晶体管120c及鳍式场效应晶体管120d)之间提供电互连。开口122中的栅极堆叠114(如在图1B中的虚线之间的区域中所示)亦可称作在两个相邻鳍式场效应晶体管之间的栅极互连。在一些实施例中，开口122经打开为穿过填充鳍片108b的侧壁的孔穴，其由开口122的全部边缘上的虚设鳍片108b围绕。在所绘示的实施例中，开口122形成于填充鳍片108b的顶表面上。在这种情况下，开口122可认为是沟槽或凹口。
在一实例中，根据开口122的深度，开口122的底表面124可高于元件鳍片104的顶表面125。在又一实例中，开口122的底表面124低于元件鳍片104的顶表面125。在各实施例中，开口122具有在约15纳米至约40纳米的范围中的深度。在一些实施例中，开口122的侧壁及底表面被栅极介电层116所直接覆盖。在另外一些实施例中，虚设鳍片108的侧壁亦被栅极介电层116所直接覆盖。在所绘示的实施例中，虚设鳍片108的侧壁及元件鳍片104的顶表面及侧壁被输入/输出(I/O)氧化物层126所直接覆盖。输入/输出氧化物层126包括经配置以提供保护而免于发生静电放电(ESD)事件的氧化物层。输入/输出氧化物层126可以包括不同于栅极介电层116的材料组成。
如在下文详细所绘示的，填充鳍片108a及填充鳍片108b及开口122可以在形成栅极堆叠114之前形成，从而允许栅极堆叠114在鳍式场效应晶体管120的通道区域110之间均匀地延伸并减轻在传统上金属栅极切断制程中导致的功函数金属损伤。
另外，如在图1A至图1C中所绘示的的半导体结构可为在处理集成电路过程中制造的中间元件或其部分，其可以包含静态随机存取记忆体(static random access memory；SRAM)及/或逻辑电路、诸如电阻器、电容器及电感器的被动元件，及诸如P型场效晶体管(field effect transistors；PFETs)、N型场效晶体管的主动元件，诸如鳍式场效应晶体管、金属氧化物半导体场效晶体管(metal-oxide semiconductor field effecttransistors；MOSFETs)、互补金属氧化物半导体(complementary metal-oxidesemiconductor；CMOS)晶体管、双极晶体管的多栅极FET、高压晶体管、高频晶体管、其他记忆体单元及其组合。
图2A及图2B为根据本揭露的各态样的制造具有虚设鳍片的工作件300的方法200的流程图。工作件300可以在许多方面大致上类似于第1A至1C图的工作件100。应理解，额外步骤可在方法200之前、在方法200期间及在方法200之后提供，及对于其他实施例的方法200可替换或除去所描述的一些步骤。在下文结合图3至图20B描述方法200。图3至图10所绘示的根据本揭露的各态样的在制造具有填充鳍片的工作件300的方法200于各阶段的工作件300的横剖面图。图11A至图11C所绘示的虚设栅极在其上形成之后的工作件300的透视图及横剖面图。图12至图20B为根据本揭露的态样的在制造的各阶段期间沿图11A的通道区域(例如，沿B-B’线)或者源极/漏极区(例如，沿C-C’线)截取的工作件300的部分的横剖面图。
首先参照图2A的方框202及图3，接收包括要在其上形成鳍片的基板102的工作件300。在各实例中，基板102包括元素(单元素)半导体，诸如在晶体结构中的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；非半导体材料，诸如钠钙玻璃、熔凝硅石、熔凝石英、及/或氟化钙(CaF2)；及/或其组合。
基板102组成可以为均匀的或可以包括各种层，其中一些可以经选择性蚀刻以形成鳍片。层可以具有类似或不同组成，及在不同实施例中，一些基板层具有不均匀组成以诱导元件应变从而调谐元件效能。多层基板的实例包括硅绝缘体(silicon-on-insulator；SOI)基板102。在一些这种实例中，基板102的层可以包括绝缘体，诸如氧化硅、氮化硅、氮氧化硅、碳化硅、及/或其他适宜绝缘体材料。
参照图2A的方框204及继续参照图3，方法200是对基板102进行图案化以形成自基板102延伸的一或多个元件鳍片104。这可以包括在基板102上形成硬遮罩302及图案化基板102以界定元件鳍片104。硬遮罩302可以包括介电质，诸如氧化硅、氮化硅、氮氧化硅、及/或碳化硅，以及在例示性的实施例中，第一硬遮罩302包括氮化硅。硬遮罩302可以形成至任何适宜厚度以及可以通过任何适宜制程(包括热生长、化学气相沉积(chemical vapordeposition；CVD)、高密度等离子化学气相沉积(high-density plasma CVD；HDP-CVD)、物理气相沉积(physical vapor deposition；PVD)、原子层沉积(atomic-layer deposition；ALD)及/或其他适宜沉积制程)形成。
为图案化硬遮罩302，方框204可以包括诸如光微影及蚀刻的各种制程。光微影制程可以包括在基板102上方形成光阻(未绘示)。示范性光阻包括对诸如紫外线光、深度紫外线(deep ultraviolet；DUV)辐射、及/或极紫外线(EUV)辐射的辐射敏感的光敏材料。对工作件300执行微影曝光，将光阻的选择区域暴露于辐射下。此暴露导致化学反应在光阻的曝光区域中发生。在曝光之后，将显影剂施用于光阻。在正光阻显影制程的情况下，显影剂溶解或去除曝光区域，或者在负光阻显影制程的情况下，可溶解或去除未曝光区域。适宜正显影剂包括氢氧化四甲基铵(TMAH)、氢氧化钾(KOH)及氢氧化钠(NaOH)，及适宜负显影剂包括诸如乙酸正丁酯、乙醇、己烷、苯及甲苯的溶剂。在显影光阻之后，硬遮罩302的暴露部分可以通过蚀刻制程去除，诸如湿式蚀刻、干式蚀刻、活性离子蚀刻(Reactive Ion Etching；RIE)、灰化、及/或其他蚀刻方法，从而产生图案化的硬遮罩302。在蚀刻之后，可以去除光阻。
随后，使用图案化硬遮罩302蚀刻基板102以界定元件鳍片104。蚀刻制程可以包括任何适宜蚀刻技术，诸如湿式蚀刻、干式蚀刻、活性离子蚀刻、灰化、及/或其他蚀刻方法。在一些实施例中，蚀刻包括具有不同蚀刻化学剂的多个蚀刻步骤，各针对基板102的特定材料及各经选择以防蚀刻硬遮罩302。例如，干式蚀刻制程可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如，HBr及/或CHBR3)、含碘气体、其他适宜气体及/或等离子、及/或其组合。例如，湿式蚀刻制程可以包含在稀释氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨水；含有氢氟酸(HF)、硝酸(HNO3)及/或乙酸(CH3COOH)的溶液中；或其他适宜湿式蚀刻剂中蚀刻。半导体层的剩余部分变成元件鳍片104，从而界定元件鳍片104之间的沟槽304，诸如在所绘示的实施例中的沟槽304a至沟槽304c。
在所绘示的实施例中，硬遮罩302界定在其间具有不同间距的四个元件鳍片104，尽管在另外实例中，硬遮罩302可以界定具有任何适宜间距的任何数目的元件鳍片104。在元件鳍片具有宽间距的区域中，鳍片密度变低，诸如在元件鳍片104b、元件鳍片104c与元件鳍片104d之间。为解决这个问题，填充鳍片可以形成于这种区域中以增大鳍片密度。较高鳍片密度的益处之一为它向元件鳍片及要在元件鳍片上形成的特征提供更好的支撑，诸如S/D接触金属，其可能会有金属拉进宽间距分隔的元件鳍片之间的区域中的影响。后续制程在如在方框206至方框212中所绘示的元件鳍片104之间形成填充鳍片。
参照图2A的方框206及图4，沟槽304充满介电材料以形成隔离特征106，诸如浅沟槽隔离特征(STI)。隔离特征106可以包括多个层，诸如作为多个层之一在图4中描述的第一隔离特征层106a。用于第一隔离特征层106a的适宜介电材料包括氧化硅、氮化硅、碳化硅、氟硅玻璃(FSG)、低介电常数(low-k)介电材料、及/或其他适宜介电材料。介电材料可以通过包括热生长、化学气相沉积、高密度等离子化学气相沉积、物理气相沉积、原子层沉积及/或旋涂方法的任何适用技术而沉积。在所绘示的实施例中，第一隔离特征层106a沉积为共形层，从而覆盖各元件鳍片104。可以使用共形沉积方法，诸如原子层沉积制程。
沟槽304的宽度在沉积第一隔离特征层106a之后变得更狭小。将在下文所绘示的是，填充鳍片将会形成于这些沟槽的一些中。相对而言，在元件鳍片104之间具有相对狭小间距的一些沟槽(诸如沟槽304a)可以通过第一隔离特征层106a填补，因而没有填充鳍片形成于这个沟槽中。一些沟槽可以具有大致上与元件鳍片104的宽度相同的减小宽度，诸如沟槽304b。在元件鳍片104之间具有相对宽间距的一些沟槽可以仍然具有大缝隙，诸如沟槽304c。隔离特征106的额外层可以充满沟槽304c中以进一步减小缝隙，诸如要在下文描述的第二隔离特征层106b。隔离特征106的额外层亦有助于界定填充鳍片在沟槽中的位置。
参照图2A的方框208及图5，图案化的介电材料502形成于工作件300上，从而覆盖沟槽304c以在内部沉积隔离特征106的额外层。用于介电材料502的适宜介电材料包括氧化硅、氮化硅、碳化硅及/或其他适宜介电材料。选择对第一隔离特征层106a具有蚀刻选择性的介电材料502。介电材料502可以通过包括热生长、化学气相沉积、高密度等离子化学气相沉积、物理气相沉积、原子层沉积及/或旋涂方法的任何适用技术而沉积。在一个这种实施例中，化学气相沉积制程用以沉积可流动的介电材料，此可流动介电材料包括介电质组分及液体或半流体状态的溶剂两者。固化过程是用以驱散溶剂，保留介电材料502处在其固态中。在沉积之后，可以执行化学机械平坦化(Chemical Mechanical Planarization；CMP)制程以去除多余介电材料。可以执行光微影制程以图案化介电材料502。光微影制程包括在介电材料502上方形成光阻、将光阻曝光以界定各种几何形状的图案、执行曝光后烘烤制程、以及显影光阻以形成遮罩元件。在显影光阻之后，可以通过蚀刻制程，诸如湿式蚀刻、干式蚀刻、活性离子蚀刻、灰化及/或其他蚀刻方法，去除介电材料502的暴露部分。在蚀刻之后，可以去除光阻。图案化的介电材料502暴露第一隔离特征层106a的部分。
参照图2A的方框208及图6，第一隔离特征层106a的暴露部分通过蚀刻制程去除，诸如湿式蚀刻、干式蚀刻、活性离子蚀刻、灰化及/或其他蚀刻方法。通过选择针对第一隔离特征层106a的材料组成同时抗蚀刻介电材料502的蚀刻剂，沟槽304c保持由介电材料502覆盖，并且暴露相邻于沟槽304a及沟槽304b的元件鳍片104。在去除第一隔离特征层106a的暴露部分之后，通过适宜的蚀刻剂去除介电材料502。
参照图2A的方框210及图7，第二隔离特征层106b形成于工作件300以上，从而覆盖暴露的元件鳍片104及保留的第一隔离特征层106a。用于第二隔离特征层106b的适宜介电材料包括半导体氧化物、半导体氮化物、半导体碳化物、氟硅玻璃(FSG)、低介电常数介电材料、及/或其他适宜介电材料。介电材料可以通过包括热生长、化学气相沉积、高密度等离子化学气相沉积、物理气相沉积、原子层沉积及/或旋涂方法的任何适用技术而沉积。在多方面，第二隔离特征层106b可以大致上类似于第一隔离特征层106a，以及可以对工作件300执行类似沉积制程以沉积第二隔离特征层106b。在所绘示的实施例中，第二隔离特征层106b包括与第一隔离特征层106a相同的材料组成，并通过诸如原子层沉积制程的共形沉积方法来沉积。在又一实施例中，第一隔离特征层106a及第二隔离特征层106b包括不同材料组成。例如，第一隔离特征106a可以包括氧化硅，而第二隔离特征层106b可以包括氮化硅，或第一隔离特征106a可以包括氮化硅，而第二隔离特征层106b可以包括碳化硅。沟槽304c的宽度在沉积第一隔离特征层106a及第二隔离特征层106b之后进一步减小。沟槽304c的减小宽度可以变得接近元件鳍片104的宽度。
参照图2A的方框212及图8，填充鳍片108沉积于沟槽304中，诸如沟槽304b中的填充鳍片108a及沟槽304c中的填充鳍片108b。由于插在隔离特征层106b与基板102之间的隔离特征层106a的额外层，填充鳍片108b可以具有高于填充鳍片108a的底表面。填充鳍片108a及填充鳍片108b可以包括任何适宜介电材料，其包括碳氮化硅、氮氧碳化硅及金属氧化物，诸如二氧化铪、氧化锆及氧化铝、及/或其他适宜介电材料，以及可以通过包括热生长、化学气相沉积、高密度等离子化学气相沉积、物理气相沉积、原子层沉积及/或其他适宜制程的任何适宜的沉积制程而沉积。在实例中，填充鳍片108包括通过化学气相沉积的氧化铝(Al2O3)。在一些实施例中，填充鳍片108具有与元件鳍片104大致上相同的宽度。在沉积之后，可执行化学机械平坦化制程以去除多余介电材料。在一些实施例中，硬遮罩302可以充当化学机械平坦化停止层。
参照图2A的方框214及图9，凹陷隔离特征106。在所绘示的实施例中，隔离特征106包括第一隔离特征层106a及第二隔离特征层106b。任何适宜蚀刻技术可用于凹陷隔离特征106，其包括干式蚀刻、湿式蚀刻、活性离子蚀刻及/或其他蚀刻方法，及在示范性实施例中，各向异性干式蚀刻用于选择性地去除隔离特征106的介电材料而不蚀刻元件鳍片104及填充鳍片108。硬遮罩302亦可在凹陷隔离特征106之前、期间及/或之后去除。在一些实施例中，硬遮罩302通过在凹陷隔离特征106之前执行化学机械平坦化制程而去除。在一些实施例中，硬遮罩302通过用以凹陷隔离特征106的蚀刻剂而去除。在方框214之后，元件鳍片104及填充鳍片108自凹陷的隔离特征106向上地延伸。在隔离特征106以上的填充鳍片108a及填充鳍片108b的高度分别表示为Hd1及Hd2。元件鳍片104的高度表示为Hf。Hd1及Hd2两者高于Hf。例如，比率Hd1/Hf为约1.1至约1.5。各别填充鳍片108a及填充鳍片108b的宽度Wd1及宽度Wd2可以与元件鳍片104的宽度Wf大致上相同，诸如从约4纳米至约8纳米。在一些实施例中，Wd2可以大于Wd1，因为填充鳍片108b在其内部形成的沟槽304c(图7)具有更大沟槽宽度。例如，比率Wd2/Wd1大于1.5，诸如为2至3。
参照图2A的方框216及图10，输入/输出(I/O)氧化物层126形成于工作件300上。在一些实施例中，输入/输出氧化物层126包括经配置以提供保护免于静电放电(ESD)事件的氧化物层。输入/输出氧化物层126可以通过任何适用技术(包括热生长、化学气相沉积、物理气相沉积及原子层沉积)形成为覆盖元件鳍片104及填充鳍片108的毯覆层。在所绘示的实施例中，输入/输出氧化物层126包括二氧化硅，并通过共形沉积方法(诸如原子层沉积制程)沉积。
虚设栅极(亦可称作牺牲栅极)可以随后形成于元件鳍片104的通道区域110上方。参照图2A的方框218及参照图11A，虚设栅极1102形成于通道区域110上。图11B及图11C指分别穿过通道区域(例如，沿B-B’线)及源极/漏极区(例如，沿C-C’线)的截面区域，以更好地所绘示的底下特征。虚设栅极1102可保留用于金属栅极堆叠的区域并且可包含虚设栅极层1104、栅极间隔物1106、虚设栅极硬遮罩1108及/或其他部件。因此，在一些实施例中，形成虚设栅极1102包括沉积含有多晶硅或其他适宜材料的虚设栅极层1104，以及在虚设栅极层1104上沉积虚设栅极硬遮罩1108，随后在光微影制程中图案化虚设栅极层1104及虚设栅极硬遮罩1108。虚设栅极硬遮罩1108可以包括任何适宜介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、其他适宜材料及/或其组合。在一些实施例中，虚设栅极硬遮罩1108可以包括多个硬遮罩层，诸如第一硬遮罩层1108a及第二硬遮罩层1108b。第一硬遮罩层1108a及第二硬遮罩层1108b可以包括不同的材料组成。
在一些实施例中，栅极间隔物1106形成于虚设栅极每个侧面上(在虚设栅极层1104及/或虚设栅极硬遮罩1108的侧壁上)。栅极间隔物1106可用于偏移后续形成的源极/漏极特征及可用于设计或修改源极/漏极结构(接合)轮廓。栅极间隔物1106可以包括任何适宜介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、其他适宜材料及/或其组合。
参照图2B的方框226及图11A及图11C，执行磊晶制程以在元件鳍片104的源极/漏极区中的基板102上形成源极/漏极特征112。在磊晶制程之前，可执行蚀刻制程以去除暴露于区域中的输入/输出氧化物层126，此区域未受虚设栅极1102及栅极间隔物1106所覆盖。蚀刻制程可以包括湿式蚀刻、干式蚀刻及/或其他适宜蚀刻方法。在磊晶制程期间，虚设栅极1102及/或栅极间隔物1106将源极/漏极特征112限于源极/漏极区。适宜磊晶制程包括化学气相沉积沉积方法(例如，气相磊晶(vapor-phase epitaxy；VPE)及/或超高真空化学气相沉积(ultra-high vacuum CVD；UHV-CVD))、分子束磊晶、及/或其他适宜制程。磊晶制程可以使用气态及/或液体前驱物，其与基板102的组成相互作用。在一些实施例中，相邻的源极/漏极特征112，诸如在元件鳍片104a及元件鳍片104b上生长的源极/漏极特征112，彼此间隔距离Depi(即，Depi>0)。在一些实施例中，相邻的源极/漏极特征112以连接的方式(即，Depi＝0)磊晶生长。在又一实施例中，源极/漏极区中的填充鳍片108a及填充鳍片108b的高度(Hd1'及Hd2')通过蚀刻制程凹陷至与源极/漏极区中的元件鳍片104的高度(Hf')大致上相同的高度，而通道区域中的各别高度(Hd1及Hd2)保持不变。另外，源极/漏极区中的元件鳍片104的高度(Hf)亦可在磊晶生长源极/漏极特征112之前凹陷。例如，源极/漏极区中的元件鳍片104可能变得比隔离特征106的顶表面低，而源极/漏极特征112自元件鳍片104的顶表面向上延伸至隔离特征106以上。
源极/漏极特征112在磊晶制程期间通过引进掺杂物质而原位掺杂，此掺杂物质包括：P型掺杂剂，诸如硼或BF2；N型掺杂剂，诸如磷或砷；及/或包括其组合的其他适宜掺杂剂。如若源极/漏极特征112不原位掺杂，则执行植入制程(即，接合植入制程)以掺杂源极/漏极特征112。在示范性实施例中，N通道金氧半场效晶体管(NMOS)元件中的源极/漏极特征112包括SiP，而在P通道金氧半场效晶体管(PMOS)元件中的彼等包括GeSnB(锡可用于调谐晶格常数)及/或SiGeSnB。可执行一或多个退火制程以活化源极/漏极特征112。适宜退火制程包括快速热退火(rapid thermal annealing；RTA)及/或雷射退火制程。
参照图2B的方框228及图12及图13，层间介电(ILD)层1302形成于源极/漏极区中的源极/漏极特征112上。层间介电层1302可以为电互连工作件的多个元件的电多层互连(multi-layer interconnect；MLI)结构的部分，此工作件的元件包括形成于元件鳍片104上的鳍式场效应晶体管元件。在这种实施例中，层间介电层1302作为支撑及隔离MLI结构的导电轨迹的绝缘体。层间介电层1302可以包括任何适宜的介电材料，诸如氧化硅、诸如硼磷硅玻璃(BPSG)、正硅酸乙酯(TEOS)氧化物的掺杂的氧化硅、不掺杂硅玻璃、熔凝硅石玻璃(FSG)、磷硅玻璃(PSG)、硼掺杂硅玻璃(BSG)、氮化硅、氮氧化硅、碳化硅、低介电常数介电材料、其他适宜材料、及/或其组合。层间介电层1302可以通过等离子增强化学气相沉积(PECVD)制程、可流动化学气相沉积(FCVD)制程或适宜沉积方法来沉积。化学机械平坦化制程可以按照方框228以去除多余介电材料。在一些实施例中，化学机械平坦化制程亦去除虚设栅极硬遮罩1108并暴露虚设栅极层1104，如在图12中所绘示。
参照图2B的方框230及图14，硬遮罩1402形成于工作件300上并经图案化使得在填充鳍片108b以上具有开口1404。硬遮罩1402可通过包括化学气相沉积、高密度等离子化学气相沉积、原子层沉积、物理气相沉积及/或其他适宜沉积方法的任何适宜制程沉积。硬遮罩1402可包括任何适宜材料，诸如氧化硅、氮化硅、氮氧化硅、碳化硅、或其组合。硬遮罩1402的图案化包括光微影制程及蚀刻制程。光微影制程可以包括在硬遮罩1402上方形成光阻，将光阻剂曝光以形成图案，从而界定在填充鳍片108b以上的开口，执行曝光后烘烤制程，以及显影光阻剂以形成遮罩元件。遮罩元件或其衍生物随后用于蚀刻硬遮罩1402。随后去除遮罩元件(例如，图案化的光阻剂)。蚀刻制程可以包括一或多个干式蚀刻制程、湿式蚀刻制程、及其他适宜蚀刻技术。
参照图2B的方框232及图15，穿过图案化的硬遮罩1402的开口1404蚀刻虚设栅极层1104的部分。蚀刻制程将开口1404向下延伸至填充鳍片108b，从而生成沟槽122。覆盖填充鳍片108b的输入/输出氧化物层126的部分及填充鳍片108b的顶端部分亦在蚀刻制程中去除。通过选择抗蚀刻栅极间隔物1106及层间介电层1302的蚀刻剂，在一些实施例中，邻近于虚设栅极层1104的栅极间隔物1106及层间介电层1302的部分暴露在开口1404中而无其他后果。这可增大光微影制程的耐受性。蚀刻制程可以包括任何适宜蚀刻技术，诸如湿式蚀刻、干式蚀刻、活性离子蚀刻、灰化、及/或其他蚀刻方法。在实例中，蚀刻制程为使用氟基蚀刻剂(例如，CF4、CHF3、CH2F2等等)的干式蚀刻制程。在一些实施例中，蚀刻包括具有不同蚀刻化学剂的多个蚀刻步骤，各针对虚设栅极层1104、输入/输出氧化物层126及填充鳍片108b的特定材料。沟槽122暴露填充鳍片108b的顶表面及在填充鳍片108b的侧壁上的输入/输出氧化物层126。在蚀刻制程之后，在隔离特征106以上，填充鳍片108b具有比填充鳍片108a低的高度(Hd2<Hd1)，诸如低约15纳米至约40纳米。在一些实施例中，沟槽122中的填充鳍片108b的顶表面在元件鳍片104的顶表面以上(Hd2>Hf)。在所绘示的实施例中，沟槽122中的填充鳍片108b的顶表面在元件鳍片104的顶表面以下(Hd2<Hf)。
参照图2B的方框234及图16，沟槽122由介电材料1602填充。介电材料1602的组成经选择而使得虚设栅极层1104及介电材料1602具有高蚀刻选择性。在一些实施例中，在虚设栅极层1104与介电材料1602之间的蚀刻选择性具有大于约5:1的比，诸如自约5:1至约20:1。介电材料1602在沟槽122中覆盖填充鳍片108b并在后续去除虚设栅极层1104期间的制程中使得填充鳍片108b实质上免于受鳍片蚀刻的损失。用于介电材料1602的适宜材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、类聚合物树脂、及/或其他适宜介电材料。介电材料1602可以通过包括化学气相沉积、高密度等离子化学气相沉积、物理气相沉积及/或旋涂方法的适用技术而沉积。在一此实施例中，化学气相沉积制程用以沉积可流动的介电材料，此可流动介电材料包括介电质组成分及液态或半液态的溶剂两者。固化过程用以驱散溶剂，保留介电材料1602处在其固态中。在沉积之后，可执行化学机械平坦化制程以去除多余介电材料。化学机械平坦化制程亦可去除图案化的硬遮罩1402。
参照图2B的方框236及图17，去除虚设栅极层1104。层间介电层1302围绕虚设栅极1104使其可被移除并于所得的空腔中形成替换栅极。虚设栅极层1104的去除可以为蚀刻制程，其包括任何适宜蚀刻技术，诸如湿式蚀刻、干式蚀刻及/或其他蚀刻方法。蚀刻剂经选择是用于蚀刻虚设栅极层1104，而在填充鳍片108b以上的介电材料1602实质上保持不变。介电材料1602具有大于填充鳍片108b的宽度Wd2的宽度Wd3。例如，比率Wd3/Wd2大于1.2，诸如自约1.5变化至约3。介电材料1602的高度Hd3在一些实施例中在自约15纳米至约40纳米的范围中。填充鳍片108b被覆盖在介电材料1602下面，并因此在虚设栅极去除过程中免于遭受鳍片损失。
参照图2B的方框238及图18，在蚀刻制程中去除介电材料1602。蚀刻制程可以包括任何适宜蚀刻技术，诸如湿式蚀刻、干式蚀刻、活性离子蚀刻、灰化、及/或其他蚀刻方法。蚀刻剂经选择是用于蚀刻介电材料1602，而填充鳍片108b及输入/输出氧化物层126实质上保持不变。
随后，栅极堆叠114形成于缠绕元件鳍片104的通道区域110的工作件300之上。尽管应理解栅极堆叠114可以为任何适宜的栅极结构，但在一些实施例中，栅极堆叠114为包括栅极介电层116及栅电极118的高介电常数(high-k)金属栅极，其各可包含一定数量的子层。栅极堆叠114可以另外包括在栅极介电层116之下的介面层。
参照图2B的方框240及图19，在一些这种实施例中，栅极介电层116通过任何适用技术沉积在工作件300上，诸如原子层沉积、化学气相沉积、金属有机化学气相沉积(MOCVD)、物理气相沉积、热氧化、其组合、及/或其他适用技术。高介电常数型栅极介电层116可以包括金属氧化物(例如，LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3等等)、金属硅酸盐(例如，HfSiO、LaSiO、AlSiO等等)、半导体氮化物的金属、半导体氮氧化合物的金属、其组合、及/或其他适宜材料。同样地，栅电极118沉积在工作件300的通道区域110上。具体而言，栅电极118可沉积在栅极介电层116上。在各实例中，栅电极118可以包括单层或多层，诸如金属层、衬垫层、润湿层、及/或黏附层。栅电极层118可以另外包括功函数金属层及金属填充层。功函数金属层可以包括P型功函数金属层或N型功函数金属层。P型功函数金属层包含但不限于从以下材料群组中选择的金属：氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)或其组合。N型功函数金属层包含但不限于从以下材料的群组中选择的金属：钛(Ti)、铝(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)或其组合。P型或N型功函数金属层可进一步包括多个层及可通过化学气相沉积、物理气相沉积及/或其他适宜制程沉积。金属填充层可以包括铝(Al)、钨(W)、或铜(Cu)及/或其他适宜材料。金属填充层可通过化学气相沉积、物理气相沉积、镀覆及/或其他适宜制程而形成。
参照图2B的方框242及图20A及图20B，执行化学机械平坦化制程以产生栅极堆叠114的实质上平面的顶表面，及亦暴露填充鳍片108a及填充鳍片108b的顶表面。填充鳍片108a及填充鳍片108b将栅极堆叠114分割成若干片段，并提供此形成于填充鳍片的不同侧且于鳍式场效应晶体管上的分段的栅极堆叠之间的隔离。在填充鳍片108b上的开口122用于提供鳍式场效应晶体管的栅极堆叠互连，而此鳍式场效应晶体管必须具有电耦接的分段的栅极堆叠。栅极堆叠140的栅极介电层116及栅电极118自填充鳍片108b一侧的鳍式场效应晶体管连续地延伸至填充鳍片108b另一侧的另一鳍式场效应晶体管。
尽管未在图2B中示出，方法200可进行更多制程以完成工作件300的制造。例如，如在图21中所绘示，方法200可以在源极/漏极特征112以上形成源极/漏极接触2108。源极/漏极接触2108可以通过首先在源极/漏极区中蚀刻层间介电层1302以形成凹槽。蚀刻亦可去除源极/漏极特征112及填充鳍片108a的顶端部分。随后，导电材料沉积在凹槽中以形成源极/漏极接触2108。在实施例中，导电材料为诸如铝、钨、铜、钴、其组合或其他适宜材料的金属。导电材料可使用诸如化学气相沉积、物理气相沉积、镀覆、及或其他适宜制程的适宜制程沉积。源极/漏极接触2108可以在多个源极/漏极特征112以上延伸，从而在若干源极/漏极区之间提供互连。填充鳍片108a在互连中对导电材料提供结构支撑件，从而避免导电材料拉进层间介电层1302或拉进隔离特征中。在图21中所绘示的的源极/漏极接触2108仅为一实例。方法200可进一步形成其他源极/漏极接触及多层互连结构以形成完整集成电路，此多层互连结构将栅极堆叠114及源极/漏极接触与工作件300的其他部分连接。
图3至图21中的所绘示的工作件300仅为方法200的一些实施例的实例。方法200可以具有各种其他实施例。例如，类似于填充鳍片108b，填充鳍片108a亦可形成开口以在填充鳍片108a的两侧上提供鳍式场效应晶体管的栅极堆叠互连。参照图22A及图22B，其中图22A为透视图及图22B为沿虚线X-X'截取的剖视图，填充鳍片108a具有开口122a以及填充鳍片108b在通道区域中具有开口122b。两个开口122a及开口122b在鳍式场效应晶体管120a至鳍式场效应晶体管120d间连续地提供栅极堆叠的互连。在图22A中的所绘示的实施例中，因为在鳍式场效应晶体管120e至鳍式场效应晶体管120h的通道区域中不存在填充鳍片108a及填充鳍片108b的开口，所以鳍式场效应晶体管120e至鳍式场效应晶体管120h的栅极堆叠114保持分段的状态。在又一实施例中，填充鳍片108b可以在鳍式场效应晶体管120g与鳍式场效应晶体管120h之间的通道区域中具有额外开口，从而在鳍式场效应晶体管120g与鳍式场效应晶体管120h之间，以及鳍式场效应晶体管120c与鳍式场效应晶体管120d之间提供栅极堆叠互连。各种开口可以在一或多个填充鳍片上个别地或共同地形成以提供用于多对或多组鳍式场效应晶体管的栅极堆叠互连。
非用以限制，本揭露的一或多个实施例对半导体元件及其形成(包括鳍式场效应晶体管)提供了许多益处。例如，填充鳍片可以在元件鳍片之间形成以增大鳍片密度，此在鳍片之间产生相对紧密之间距以更好地容纳将于鳍片上形成的特征。更进一步地，填充鳍片可视需求提供形成于元件鳍片上的鳍式场效应晶体管之间的隔离及互连。对此，非常适用于前述的揭露。栅极堆叠的功函数金属实质上可免于常在传统金属栅极切断制程中会发现的损伤，诸如由于对鳍片底部过度蚀刻而产生的损伤。另外，本揭示方法可轻易地整合进现有半导体制造制程中。
因此，本揭露提供用于集成电路制造的填充鳍片的实例。在一些实例中，半导体元件包含半导体基板，自半导体基板延伸的第一及第二元件鳍片，及填充鳍片设置于半导体基板上且在第一与第二元件鳍片之间，其中填充鳍片具有开口。半导体元件进一步包含第一栅极结构自第一元件鳍片的通道区域穿过开口连续地延伸至第二元件鳍片的通道区域。在一实施例中，半导体元件进一步包含介电材料层设置在第一与第二元件鳍片之间及在填充鳍片与半导体基板之间。在一实施例中，介电材料层为浅沟槽隔离(STI)特征。在实施例中，半导体元件包含第二栅极结构于第一元件鳍片之上及第三栅极结构于第二元件鳍片之上，其中第二栅极结构通过填充鳍片与第三栅极结构电隔离。在一实施例中，在开口外面的填充鳍片的顶表面在第一及第二元件鳍片的顶表面之上，以及填充鳍片的底表面在第一及第二元件鳍片的底表面之上。在一实施例中，在开口中的填充鳍片的顶表面在第一及第二元件鳍片的顶表面以下。在一实施例中，填充鳍片包含金属氧化物。在实施例中，第一栅极结构填充开口。在一实施例中，开口设置在填充鳍片的最高部分中。在一实施例中，开口具有为约15纳米至约40纳米的垂直深度。
在另外的实例中，元件包含自基板延伸出的元件鳍片；介电鳍片设置于基板之上，其中介电鳍片的顶端部分具有凹口；及隔离特征设置在元件鳍片与介电鳍片之间及在介电鳍片与基板之间。元件另外包含栅极结构接合元件鳍片的顶端部分并延伸至凹口的上方。在一实施例中，介电鳍片的底表面在隔离特征的顶表面与底表面之间。在一实施例中，介电鳍片的底表面高于元件鳍片的底表面。在实施例中，在凹口外面的介电鳍片的顶表面高于元件鳍片的顶表面，以及在凹口内部的介电鳍片的顶表面低于元件鳍片的顶表面。在一实施例中，栅极结构包含输入/输出(I/O)氧化物层于介电鳍片的侧壁上，而在凹口内部的介电鳍片的顶表面上不含有输入/输出氧化物层。在一实施例中，元件鳍片及介电鳍片具有实质上相同的水平宽度。
在另外的实例中，方法包括：接收基板；在基板上形成元件鳍片、围绕元件鳍片的隔离特征以及在此隔离特征之上的填充鳍片；凹陷填充鳍片的部分以形成沟槽，此沟槽在隔离特征之上；以及形成栅极堆叠于元件鳍片的通道区域的上方，其中栅极堆叠的部分填充沟槽。在一实施例中，方法进一步包含形成牺牲栅极覆盖元件鳍片及填充鳍片；移除覆盖填充鳍片的牺牲栅极的部分；沉积介电帽盖材料于沟槽中；移除牺牲栅极，而介电帽盖材料实质上保留；以及移除介电帽盖材料，进而暴露填充鳍片。在一实施例中，隔离特征为浅沟槽隔离(STI)特征。在一实施例中，填充鳍片的顶表面在元件鳍片的顶表面之上。
上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可轻易使用本揭露作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭露的精神及范畴，且可在不脱离本揭露的精神及范畴的情况下产生本文的各种变化、替代及更改。

Claims (39)

1.一种半导体元件，其特征在于，包含：
一半导体基板；
一第一元件鳍片及一第二元件鳍片，自该半导体基板向上延伸，且该第一元件鳍片及该第二元件鳍片沿一第一方向纵向延伸；
一填充鳍片，设置于该半导体基板上且在该第一元件鳍片与该第二元件鳍片之间，其中该填充鳍片包含介电材料且沿该第一方向延伸，该填充鳍片具有一凹口；以及
一第一栅极结构，透过该填充鳍片的该凹口自该第一元件鳍片的一通道区域连续地延伸至该第二元件鳍片的一通道区域，其中该第一栅极结构填充该填充鳍片的该凹口，且在该凹口中该填充鳍片的一顶表面直接地接触该第一栅极结构。
2.如权利要求1所述的半导体元件，其特征在于，还包含：
一介电材料层，设置在该第一元件鳍片与该第二元件鳍片之间及在该填充鳍片与该半导体基板之间。
3.如权利要求2所述的半导体元件，其特征在于，该介电材料层为浅沟槽隔离特征。
4.如权利要求1所述的半导体元件，其特征在于，还包含：
一第二栅极结构，于该第一元件鳍片之上；以及
一第三栅极结构，于该第二元件鳍片之上，其中该第二栅极结构通过该填充鳍片与该第三栅极结构电隔离。
5.如权利要求1所述的半导体元件，其特征在于，在该凹口外面的该填充鳍片的顶表面在该第一元件鳍片与该第二元件鳍片的顶表面之上，该填充鳍片的底表面在该第一元件鳍片与该第二元件鳍片的底表面之上。
6.如权利要求5所述的半导体元件，其特征在于，在该凹口中的该填充鳍片的顶表面在该第一元件鳍片与该第二元件鳍片的顶表面以下。
7.如权利要求1所述的半导体元件，其特征在于，该填充鳍片包含金属氧化物。
8.如权利要求1所述的半导体元件，其特征在于，该第一栅极结构填充该凹口。
9.如权利要求1所述的半导体元件，其特征在于，该凹口设置在该填充鳍片的最高部分中。
10.如权利要求9所述的半导体元件，其特征在于，该凹口具有为15纳米至40纳米的垂直深度。
11.如权利要求1所述的半导体元件，其特征在于，该填充鳍片具有相对的一第一侧壁与一第二侧壁，以及位于该凹口中的一顶表面，该顶表面由该第一侧壁延伸至该第二侧壁，该半导体元件还包括一介电层，该介电层设置于该第一侧壁与该第二侧壁的至少一个上，而不延伸至该顶表面。
12.一种半导体元件，其特征在于，包含：
一元件鳍片，自一基板延伸；
一介电鳍片，设置于该基板之上，其中该介电鳍片的一顶端部分具有一凹口；
一隔离特征，设置在该元件鳍片与该介电鳍片两者的侧壁上，其中该隔离特征的一部分直接位于该介电鳍片的一最底部分之下；以及
一栅极结构，接合该元件鳍片的该顶端部分并延伸至该凹口的上方，其中该栅极结构填充该介电鳍片的该凹口，且在该凹口中该介电鳍片的一顶表面直接地接触该栅极结构。
13.如权利要求12所述的半导体元件，其特征在于，该介电鳍片的底表面在该隔离特征的顶表面与底表面之间。
14.如权利要求12所述的半导体元件，其特征在于，该介电鳍片的底表面高于该元件鳍片的底表面。
15.如权利要求12所述的半导体元件，其特征在于，在该凹口外面的该介电鳍片的顶表面高于该元件鳍片的顶表面，在该凹口内部的该介电鳍片的顶表面低于该元件鳍片的顶表面。
16.如权利要求12所述的半导体元件，其特征在于，该栅极结构包含一输入/输出氧化物层于该介电鳍片的侧壁上，而在该凹口内部的该介电鳍片的顶表面上不含有该输入/输出氧化物层。
17.如权利要求12所述的半导体元件，其特征在于，该元件鳍片及该介电鳍片具有相同的水平宽度。
18.一种半导体元件，其特征在于，包含：
一基板；
一隔离特征，设置在该基板上；
一元件鳍片，自该基板延伸，且穿过该隔离特征；
一第一填充鳍片及一第二填充鳍片，设置于该隔离特征上且该元件鳍片位于该第一填充鳍片及该第二填充鳍片之间，其中该第一填充鳍片具有一沟槽，该沟槽在该隔离特征之上，该第一填充鳍片的底表面在该第二填充鳍片的底表面之上；以及
一栅极堆叠，位于该元件鳍片的一通道区域上，其中该栅极堆叠的一部分填充该第一填充鳍片的该沟槽，且在该沟槽中该第一填充鳍片的一顶表面直接地接触该栅极堆叠。
19.如权利要求18所述的半导体元件，其特征在于，在该沟槽外面的该第一填充鳍片的顶表面在该元件鳍片的顶表面之上。
20.如权利要求18所述的半导体元件，其特征在于，该元件鳍片的顶表面在该沟槽中的该第一填充鳍片的顶表面与该第二填充鳍片的顶表面之间。
21.一种制造半导体元件的方法，其特征在于，包含：
形成一第一元件鳍片及一第二元件鳍片，自一基板延伸；
形成一填充鳍片在该第一元件鳍片与该第二元件鳍片之间；
部分凹陷该填充鳍片而不凹陷该第一元件鳍片与该第二元件鳍片，以在该填充鳍片的顶表面形成一沟槽；以及
形成一栅极结构，接合该第一元件鳍片与该第二元件鳍片，其中该栅极结构透过该填充鳍片的该沟槽自该第一元件鳍片的一通道区域连续地延伸至该第二元件鳍片的一通道区域，该栅极结构填充该填充鳍片的该沟槽，且在该沟槽中该填充鳍片的一顶表面直接地接触该栅极结构。
22.如权利要求21所述的方法，其特征在于，还包含：
在形成该填充鳍片之前，形成一介电隔离结构在该第一元件鳍片与该第二元件鳍片之间，其中该填充鳍片沉积于该介电隔离结构上。
23.如权利要求22所述的方法，其特征在于，该介电隔离结构为浅沟槽隔离特征。
24.如权利要求22所述的方法，其特征在于，形成该介电隔离结构包含使用原子层沉积。
25.如权利要求21所述的方法，其特征在于，还包含：
在部分凹陷该填充鳍片之前，形成一牺牲栅极覆盖该第一元件鳍片与该第二元件鳍片及该填充鳍片，其中部分凹陷该填充鳍片的步骤包含移除该牺牲栅极直接在该填充鳍片上的一部分。
26.如权利要求25所述的方法，其特征在于，还包含：
沉积一介电层于该沟槽中；
选择性蚀刻该牺牲栅极而不蚀刻介电层；以及
蚀刻该介电层，进而暴露该填充鳍片的顶表面。
27.如权利要求21所述的方法，其特征在于，在该沟槽外面的该填充鳍片的顶表面在该第一元件鳍片与该第二元件鳍片的顶表面之上。
28.如权利要求21所述的方法，其特征在于，在该沟槽中的该填充鳍片的顶表面在该第一元件鳍片与该第二元件鳍片的顶表面以下。
29.如权利要求21所述的方法，其特征在于，该填充鳍片包含金属氧化物。
30.一种制造半导体元件的方法，其特征在于，包含：
接收一基板；
在该基板上形成一元件鳍片、一隔离特征围绕该元件鳍片，以及一填充鳍片在该隔离特征上；
部分凹陷该填充鳍片以形成一沟槽，该沟槽位于该隔离特征之上；以及
形成一栅极堆叠于该元件鳍片的一通道区域上，其中该栅极堆叠的一部分填充该填充鳍片的该沟槽，且在该沟槽中该填充鳍片的一顶表面直接地接触该栅极堆叠的该部分。
31.如权利要求30所述的方法，其特征在于，还包含：
形成一牺牲栅极覆盖该元件鳍片及该填充鳍片；
移除该牺牲栅极覆盖该填充鳍片上的一部分；
沉积一介电帽盖材料于该沟槽中；
移除该牺牲栅极，而保留该介电帽盖材料；以及
移除该介电帽盖材料，进而暴露该填充鳍片。
32.如权利要求30所述的方法，其特征在于，该隔离特征为浅沟槽隔离特征。
33.如权利要求30所述的方法，其特征在于，该填充鳍片的顶表面在该元件鳍片的顶表面之上。
34.如权利要求30所述的方法，其特征在于，还包含：
形成一氧化物层覆盖该元件鳍片与该填充鳍片，其中部分凹陷该填充鳍片的步骤包含移除该氧化物层直接在该填充鳍片上的一部分。
35.如权利要求30所述的方法，其特征在于，该元件鳍片及该填充鳍片具有相同的水平宽度。
36.一种制造半导体元件的方法，其特征在于，包含：
接收一基板；
形成一半导体鳍片自该基板延伸；
形成一隔离结构围绕该半导体鳍片；
形成一第一介电鳍片与一第二介电鳍片在该隔离结构上，该半导体鳍片在该第一介电鳍片与该第二介电鳍片之间；
凹陷一部分的该第二介电鳍片以形成一凹口；以及
形成一栅极堆叠，设置在该第一介电鳍片的两侧壁上且位于该半导体鳍片与该凹口上，其中该第一介电鳍片将该栅极堆叠分隔为两区段，该栅极堆叠填充该第二介电鳍片的该凹口，且在该凹口中该第二介电鳍片的一顶表面直接地接触该栅极堆叠。
37.如权利要求36所述的方法，其特征在于，该第二介电鳍片的底表面在该第一介电鳍片的底表面之上。
38.如权利要求36所述的方法，其特征在于，该第二介电鳍片的宽度大于该第一介电鳍片的宽度。
39.如权利要求36所述的方法，其特征在于，还包含：
形成一源极/漏极接触特徵实体上连接该第一介电鳍片。
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