CN102117828A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN102117828A
CN102117828A CN2009102445140A CN200910244514A CN102117828A CN 102117828 A CN102117828 A CN 102117828A CN 2009102445140 A CN2009102445140 A CN 2009102445140A CN 200910244514 A CN200910244514 A CN 200910244514A CN 102117828 A CN102117828 A CN 102117828A
Authority
CN
China
Prior art keywords
fin
region
layer
channel region
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2009102445140A
Other languages
English (en)
Other versions
CN102117828B (zh
Inventor
朱慧珑
尹海洲
骆志炯
梁擎擎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN200910244514.0A priority Critical patent/CN102117828B/zh
Priority to PCT/CN2010/074497 priority patent/WO2011079602A1/zh
Priority to US12/937,652 priority patent/US8710556B2/en
Publication of CN102117828A publication Critical patent/CN102117828A/zh
Application granted granted Critical
Publication of CN102117828B publication Critical patent/CN102117828B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本申请公开了一种半导体器件及其制造方法，所述半导体器件包括在半导体衬底上方的半导体材料层中形成的半导体材料的鳍片，所述鳍片包括垂直于半导体衬底表面的两个相对侧面；紧邻鳍片的两端设置半导体衬底中的源区和漏区，所述鳍片桥接所述源区和漏区；设置在鳍片的中间部分的沟道区；以及设置在鳍片的一个侧面上的栅极电介质和栅极的叠层，所述栅极与所述沟道区之间由所述栅极电介质隔离，其中，所述栅极电介质和栅极的叠层沿着平行于所述半导体衬底表面的方向背离所述鳍片的所述一个侧面延伸，并且与半导体衬底之间由绝缘层隔离。所述半导体器件减小了短沟道效应，并且减小了寄生电容和寄生电阻，从而有利于晶体管尺寸缩小和提高晶体管性能。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，更具体地，涉及在半导体衬底上形成的改进的FinFET。
背景技术
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。在MOSFET的尺寸按比例缩小时，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。
常规的平面MOSFET包括由栅电极、栅绝缘层和半导体层构成的三明治结构，在半导体层中包括位于栅电极下方的沟道区和位于沟道区两侧的源/漏区。在源/漏区上可以形成硅化物层，利用通孔将硅化物层与源/漏电极相连，从而减小了器件的寄生电阻和寄生电容。平面MOSFET受到短沟道效应的不利影响，导致器件的阈值电压随沟道长度的变化而波动。
为了抑制短沟道效果，在美国专利US6,413,802中公开了在SOI上形成的FinFET，包括在半导体材料的鳍片(fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的两个侧面包围沟道区(即双栅结构)，从而反型层形成在沟道各侧上。鳍片中的沟道区厚度很薄，使得整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。
然而，在常规的FinFET中，由于在源/漏区之间存在着与源/漏区平行延伸的栅极，并且源/漏区与栅极之间的距离很近，因此在源/漏区和栅极之间存在着电容耦合，导致了寄生电阻和寄生电容较大的问题。
源/漏区和栅极之间的电容耦合限制了器件设计的自由度。如果希望减小寄生电阻，则需要增加源/漏区的厚度。然而，源/漏区厚度的增加将导致源/漏区与栅极之间的耦合面积增加，从而导致寄生电容的增加，反之亦然。因此，本领域的技术人员还不能利用常规的FinFET结构实现寄生电阻和寄生电容的同时减小。
结果，在常规的FinFET中，由于时间常数RC的值较大而导致延迟增加，进而降低了器件的开关速度。
此外，在SOI上形成的FinFET还存在着以下缺点：其制造成本比在体半导体衬底上形成的FinFET要贵得多。
发明内容
本发明的目的是提供一种在体半导体衬底上形成的、能够抑制短沟道效应、并且减小寄生电阻和寄生电容的半导体器件。
本发明的另一目的是进一步提供利用应力提高器件性能的半导体器件。
根据本发明的一方面，提供一种半导体器件，包括在半导体衬底上方的半导体材料层中形成的半导体材料的鳍片，所述鳍片包括垂直于半导体衬底表面的两个相对侧面；紧邻鳍片的两端设置半导体衬底中的源区和漏区，所述鳍片桥接所述源区和漏区；设置在鳍片的中间部分的沟道区；以及设置在鳍片的一个侧面上的栅极电介质和栅极的叠层，所述栅极与所述沟道区之间由所述栅极电介质隔离，其中，所述栅极电介质和栅极的叠层沿着平行于所述半导体衬底表面的方向背离所述鳍片的所述一个侧面延伸，并且与半导体衬底之间由绝缘层隔离。
根据本发明的另一方面，提供一种制造半导体器件的方法，包括以下步骤：a)通过自对准方法在半导体衬底上方的半导体材料层中形成半导体材料的鳍片，所述鳍片包括垂直于半导体衬底表面的两个相对侧面；b)在鳍片的一个侧面上形成栅极电介质和栅极的叠层，所述栅极沿着平行于所述半导体衬底表面的方向背离所述鳍片的所述一个侧面延伸，并且与半导体衬底之间由绝缘层隔离；c)紧邻鳍片的两端，在半导体衬底中注入掺杂剂以形成源区和漏区，所述鳍片桥接所述源区和漏区；以及d)在鳍片的中间部分形成沟道区。
应当注意，本发明的半导体器件包含半导体材料的鳍片，但其结构不同于常规的FinFET，因为其栅极仅设置在鳍片的一个侧面上并背离鳍片延伸，而常规的FinFET设置成双栅结构并包围鳍片的中间部分的沟道区。而且，源/漏区设置成紧邻鳍片的两端，朝着与栅极的延伸方向相反的方向延伸。
在本发明的半导体器件中没有包括在源/漏区之间与源/漏区平行延伸的栅极，因此不存在源/漏区与栅极之间的电容耦合，从而减小了寄生电容。同时，本发明的半导体器件允许通过使用较厚的源/漏区而减小寄生电阻。
并且，该半导体器件不需要使用SOI晶片，而是使用常规的半导体衬底，并利用其上方的半导体材料层形成鳍片，沟道区位于鳍片中，而源/漏区位于半导体衬底中。通过使用常规的半导体衬底代替SOI晶片，本发明降低了半导体器件的制造成本。
还可以在鳍片紧邻沟道区的部分形成延伸区，减小载流子的传导路径长度，从而进一步减小与寄生电容和寄生电阻有关的寄生作用。
另外，还可以在源/漏区形成应力层，用来增加沟道区的应力，从而进一步提高器件的开关速度。
为了有效地控制短沟道效应，自对准沟道区非常薄：约为5-40nm。并且，在优选的工艺中，利用超陡后退阱(SSRW)工艺进一步减小了沟道区的厚度。即使仅在沟道的一侧设置栅极，沟道区仍然可以受到栅极的完全控制，从而减小了短沟道效应的影响。
附图说明
图1A和1B是示意性说明根据本发明的半导体器件的结构的三维透视图和俯视图，线A-A′、1-1’和2-2’表示以下截面图的截取位置。
图2-9是根据本发明的制造半导体器件的方法的各个步骤所形成的半导体结构沿A-A′线的截面图，其中示出了形成鳍片区域和栅极区域的各个步骤。
图10-16是根据本发明的制造半导体器件的方法的随后步骤所形成的半导体结构沿1-1′线的截面图，其中示出了形成源/漏区的各个步骤。
图17-21是根据本发明的制造半导体器件的方法的随后步骤所形成的半导体结构沿A-A′线的截面图，其中示出了形成沟道区的各个步骤。
图22A、22B、23A、23B分别是根据本发明的制造半导体器件的方法的随后步骤所形成的半导体结构沿A-A′线和2-2′线的截面图，其中示出了在源/漏区和栅极上形成硅化物层的各个步骤。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。作为初始结构的半导体衬底例如包括IV族半导体(如，硅或锗)以及III族-IV族半导体(如，砷化镓)。栅极导体可以是金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅导体。金属层的材料为TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx和所述各种金属材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐，其中，氧化物例如包括SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3，氮化物例如包括Si3N4，硅酸盐例如包括HfSiOx，铝酸盐例如包括LaAlO3，钛酸盐例如包括SrTiO3，氧氮化物例如包括SiON。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
图1A和1B是示意性说明根据本发明的半导体器件的结构的三维透视图和俯视图。图1B中的线A-A′、1-1’、2-2’表示截面图的截取位置，其中线A-A’垂直于沟道长度方向并经过栅极，线1-1’沿着沟道长度方向并经过沟道区，线2-2’沿着沟道长度方向并经过源/漏区之间的绝缘材料填充物。
如图1A和1B所示，在半导体衬底21中形成了半导体器件100，包括位于半导体材料的鳍片的中间部分的沟道区11、紧邻鳍片的两端并设置在半导体衬底21中的源区12和漏区13、设置成邻接鳍片的一个侧面的栅极电介质14和栅极15的叠层，以及用于填充鳍片的另一个侧面中的开口的绝缘材料填充物。鳍片桥接所述源区12和漏区13。栅极电介质14和栅极15的叠层沿着平行于半导体衬底21的表面的方向背离鳍片延伸，并且通过绝缘层22’(例如氧化物)与半导体衬底21隔离。
位于鳍片的中间部分的沟道区的厚度非常薄，例如在约5-40nm的范围内。该厚度与常规的FinFET中的沟道区的厚度相近，并可以采用类似的自对准工艺形成。
本发明人发现，尽管未采用双栅结构，但如果沟道区的厚度在上述范围，位于鳍片一侧的栅极仍然可以作用在整个沟道区上，从而抑制短沟道效应。
优选地，该半导体器件还包括用于在沟道区11中产生应力的应力层(stressor)16和17。应力层16和17分别位于源区12和漏区13紧邻上方，并且之间可夹有导电的接触层。
应力层16和17的材料应当能够在沟道区中产生有利于提高晶体管性能的应力。当形成的器件是n型MOSFET时，应力层16和17应当向沟道区施加沿源/漏极方向的拉应力，以提高作为载流子的电子的迁移率。相反，当晶体管是p型MOSFET时，应力层16和17应当向沟道区施加沿源/漏极方向的压应力，以提高作为载流子的空穴的迁移率。
应当注意，在图1A和1B所示的半导体器件结构的实例中，应力层16、17分别位于源区12与源极接触(未示出)、漏区13与漏极接触(未示出)之间的导电路径上，因此应力层16、17还应当是导电性的。对于n型MOSFET，可以采用掺B的SiGe材料，而对于p型MOSFET，可以采用掺杂As或P的Si:C材料。
在图1A和1B中没有示出源区12、漏区13及栅极15上方的附加层和部分，例如栅极的侧壁间隔侧壁、硅化物层、源极接触、漏极接触和栅极接触、层间绝缘层、在层间绝缘层中形成的通孔以及钝化层等。
在下文描述制造该半导体器件的步骤中，将说明与该半导体器件密切相关的一些附加层和部分，但省去了对本领域公知的那些附加层和部分(如源极接触、漏极接触和栅极接触)的详细描述。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
参见图2，本发明的制造半导体器件的方法开始于半导体晶片，例如硅晶片或硅锗晶片。
通过已知的沉积工艺，如CVD、原子层沉积、溅射等，在半导体晶片21上依次外延生长Ge含量约为3-7％、厚度约为20-50nm的第一SiGe层22，厚度约为50-150nm的第一Si层23，Ge含量约为5-20％、厚度约为3-20nm的第二SiGe层24，厚度约为30-100nm的第二Si层25。Si层可以在单独的沉积步骤中形成，也可以在外延生长SiGe层之后通过使用Si靶或前体原位形成。
然后，通过原子层沉积或磁控溅射，在第二Si层25上形成厚度约为3-10nm的HfO2层26。
参见图3，通过包括曝光和显影步骤的常规光刻工艺，在HfO2层26上形成了条形的光抗蚀剂图案27。
参见图4，利用光抗蚀图案27作为掩模，通过干法蚀刻，如离子铣、等离子蚀刻、反应离子蚀刻、激光烧蚀，去除HfO2层26、第二Si层25、第二SiGe层24的一部分，形成HfO2层26、第二Si层25、第二SiGe层24的构图的叠层结构。
如果采用反应离子蚀刻，可以分为两个步骤进行。在第一步骤，选择蚀刻气氛的气体组分，使得去除HfO2层26和第二Si层25的一部分，并在第二SiGe层24顶部停止。在第二步骤，通过改变蚀刻气氛的气体组分，使得去除第二SiGe层24的一部分，并在半导体衬底的第一Si层23上停止。本领域的技术人员已知在反应离子蚀刻中，可以通过改变蚀刻气氛的气体组分控制材料的选择性去除SiGe层和Si层中的一种。
然后，通过在溶剂中溶解或灰化去除光抗蚀剂图案27。
在构图的叠层结构和半导体衬底的第一Si层23的暴露部分上形成厚度约为2-5nm的共形氧化物层28。
可通过已知的沉积工艺形成氧化物薄层28，如CVD、原子层沉积、溅射等。
然后，首先形成共形氮化物层，然后去除该层的一部分，从而在包括HfO2层26、第二Si层25、第二SiGe层24的叠层结构两侧形成厚度约为5-50nm的氮化物间隔侧壁29。
参见图5，通过包括曝光和显影步骤的常规光刻工艺，在图4所示的结构上形成光抗蚀剂层图案30，以遮挡左侧的间隔侧壁以及构图的叠层结构的左侧部分。
参见图6，利用抗蚀剂图案30作为掩模，通过各向同性蚀刻，例如使用蚀刻剂溶液的常规湿法蚀刻，去除右侧的间隔侧壁。
替代地，可以分为三个步骤去除右侧的间隔侧壁。在第一步骤，利用抗蚀剂图案30作为掩模，利用倾角离子注入在右侧的间隔侧壁中注入Ge以造成损伤。在第二步骤，通过在溶剂中溶解或灰化去除光抗蚀剂图案30。在第三步骤，通过湿法蚀刻或干法蚀刻，相对于左侧的间隔侧壁选择性地去除右侧的间隔侧壁。
在去除右侧的间隔侧壁之后，选择蚀刻气氛的气体组分，例如通过反应离子蚀刻选择性地去除氧化物层28在半导体结构的表面上暴露的部分。
接着，利用氧化物层28的剩余部分、侧壁间隔侧壁29和包括HfO2层26、第二Si层25、第二SiGe层24的叠层结构作为硬掩模，改变蚀刻气氛的气体组分，例如通过反应离子蚀刻选择性去除第一Si层23和第一SiGe层22，该蚀刻在半导体衬底21的表面上停止，从而以自对准的方式形成半导体材料的鳍片23’，并露出半导体衬底21的部分表面。
参见图7，通过HDP工艺，在图6所示的半导体结构表面上形成氧化物，然后进行回蚀刻。由于在半导体衬底21的露出表面上形成的氧化物比其他部分上形成的氧化物更厚，因此，可以控制回蚀刻仅在半导体衬底的露出表面上留下绝缘层22’。
接着，例如通过CVD或ALD，半导体结构的整个表面上依次形成厚度约为2-4nm的共形氧化物(如HfO2)薄层26’作为栅极电介质、厚度约为3-10nm的共形金属(如TiN，金属陶瓷)层31作为叠层栅导体的金属层、以及覆盖的多晶硅层32作为叠层栅导体中的多晶硅层。
优选地，可以对多晶硅层32进行原位掺杂以提高导电性。
多晶硅层32覆盖半导体结构的整个顶部。然后，对多晶硅层32进行平面化处理(CMP)。该平面化处理停止在叠层栅导体的金属层的顶部，从而获得了半导体结构的平整表面。
参见图8，通过湿法蚀刻或干法蚀刻，相对于金属层31选择性地去除多晶硅层32的一部分，对多晶硅层32进行回蚀刻。然后，例如通过CVD，在半导体结构的整个表面上形成覆盖的氧化物层33。
对氧化物层33进行平面化处理，该平面化处理停止在叠层栅导体的金属层的顶部，从而获得了半导体结构的平整表面。结果，氧化物层33填充了多晶硅层32的通过回蚀刻去除的部分。
然后，例如通过CVD，在半导体结构的表面上形成氮化物层34。
参见图9，通过包括曝光和显影步骤的常规光刻工艺，形成条形的光抗蚀剂图案35，用于限定器件的栅极区域，叠层的栅导体包括金属层31和多晶硅层32。
然后，利用光抗蚀剂图案35作为掩模，通过干法蚀刻，如离子铣、等离子蚀刻、反应离子蚀刻、激光烧蚀，依次去除氮化物层34、氧化物层33、多晶硅层32、金属层31、氧化物薄层26’的位于鳍片23’两侧的一部分，该蚀刻在绝缘层22’的顶部停止。
与图9所示的半导体结构沿A-A’线的截面图相对应，在图10中示出了半导体结构沿1-1′线的截面图。利用光抗蚀图案35作为掩模的蚀刻步骤获得了位于第二Si层25上方的氮化物层34、氧化物层33、多晶硅层32、金属层31、氧化物薄层26’的叠层。
在上述蚀刻步骤之前或之后，通过附加的掩模形成步骤和蚀刻步骤，可以去除鳍片23’、第二SiGe层24和第二Si层25的一部分，以限定鳍片的长度，该蚀刻在绝缘层22’的顶部停止。在图10中示出了由此限定的鳍片23′沿水平方向的尺寸。
参见图11，仍然利用光抗蚀剂图案35作为掩模，通过干法蚀刻，如离子铣、等离子蚀刻、反应离子蚀刻、激光烧蚀，依次去除第二Si层25和第二SiGe层24的一部分，该蚀刻在鳍片23’的顶部停止。结果，在鳍片23’上方形成了包括氮化物层34、金属层31、氧化物薄层26’、第二Si层25、第二SiGe层24的多层叠层101。
参见图12，通过在溶剂中溶解或灰化去除光抗蚀剂图案35。
然后，例如通过CVD，在半导体结构的整个表面上依次形成厚度约为2-5nm的共形氧化物层36和厚度约为10-20nm的共形氮化物层37。
通过干法蚀刻，如离子铣、等离子蚀刻、反应离子蚀刻、激光烧蚀，去除氮化物层37的一部分，该蚀刻在氧化物层36的表面停止，从而在鳍片23’和多层叠层101的两侧分别形成氮化物间隔侧壁37。
参见图13，利用多层叠层101及两侧的氮化物间隔侧壁37作为硬掩模，通过干法蚀刻，如离子铣、等离子蚀刻、反应离子蚀刻、激光烧蚀，去除氧化物层36的暴露表面、鳍片23’的一部分以及第一SiGe层22的一部分，该蚀刻在半导体衬底21的顶部停止，从而在鳍片23沿长度方向(即图中的水平方向)的两端形成开口38。
该蚀刻步骤是自对准的，其中开口38的尺寸基本上由氧化物层36和氮化物间隔侧壁37确定。
图14示出了某些实施例中的可选步骤，利用倾角离子注入从开口38向鳍片23′的中间部分进行晕圈注入(halo implantation)。对于n型MOSFET，采用B或BF2作为掺杂剂。对于p型MOSFET，采用As或P作为掺杂剂。
图15示出了某些实施例中的可选步骤，利用倾角离子注入向鳍片23′的中间部分进行延伸注入(extension implantation)。对于n型MOSFET，采用As或P作为掺杂剂。对于p型MOSFET，采用B或BF2作为掺杂剂。
与晕圈注入相比，延伸注入采用的倾角较小而能量较大，从而在延伸注入中，大多数注入的离子穿过半导体衬底21表面的半导体材料薄层，使得该半导体材料薄层没有非晶化。
由于开口38提供了离子注入的窗口，并且位于半导体结构的表面上的氮化物层34、氧化物层36、氮化物间隔侧壁37提供了硬掩模，因此上述延伸注入、晕圈注入和源/漏区注入可以在原位进行，从而减少了掩模数量并简化了工艺。
参见图16，对所形成的半导体结构进行退火处理，例如尖峰退火(spike anneal)。退火步骤用来激活通过先前的注入步骤而注入的掺杂剂并消除注入导致的损伤。
经过退火处理之后，在半导体鳍片23’中的掺杂剂分布如图中所示，在开口38的底部露出的半导体衬底21表面的半导体材料薄层中分别形成了源区12和漏区13，在鳍片中与源区12和漏区13相邻的位置分别形成了源延伸区12’和漏延伸区13’，在与源延伸区12’和漏延伸区13’相邻并朝着鳍片23’的中间部分延伸的位置分别形成了源晕圈区12”和漏晕圈区13”。
然后，通过已知的沉积工艺，如CVD、原子层沉积、溅射等，在开口38中依次外延生长硅接触层39、应力层40及其上的外延硅层41。硅接触层39接触源区12和漏区13，为后者提供连接到外部电极的导电路径。由于外延生长，硅接触层39仅形成在开口38底部露出的半导体衬底21表面上。对于p型MOSFET，硅接触层39的厚度约为10nm并原位掺P，应力层40的材料是Ge含量约为20-50％的SiGe并原位掺B，外延硅层41原位掺B。在外延生长后，在沟道区延源漏方向产生压应力，这可以增强p型MOSFET的性能。对于n型MOSFET，硅接触层39的厚度约为10nm并原位掺B，应力层40的材料是C含量约为0.5-2％的Si:C并原位掺As或P，外延硅层41原位掺As或P。在外延生长后，在沟道区延源漏方向产生拉应力，这可以增强n型MOSFET的性能。
然后，对所形成的半导体结构进行氧化处理，外延硅层41的顶部发生氧化从而形成厚度约为3-10nm的氧化薄层36′。在应力层40的顶部形成的外延硅层41用于获得良好质量的SiO2。
参见图17，利用在图8所示的步骤中形成的氧化物层33作为硬掩模，通过干法蚀刻，如离子铣、等离子蚀刻、反应离子蚀刻、激光烧蚀，依次去除金属层31、氮化物薄层26’、第二Si层25、第二SiGe层24、鳍片23’、第一SiGe层22的一部分，该蚀刻在半导体衬底21的顶部停止，从而以自对准的方式形成开口42。结果，鳍片23’的厚度减小到大致等于氧化物层28和氮化物间隔侧壁29的厚度之和的数值。如下文所述，该鳍片用于形成沟道区，由于蚀刻所去除的材料，在沟道区中的应力进一步增加，此应力可对进一步增强器件性能。
在开口42的右侧保留着包括氮化物薄层26’、金属层31、多晶硅层32、氧化物层33的一部分的叠层材料。在制造含有相同结构的多个MOSFET的集成电路时，位于开口42右侧的叠层材料可以作为相邻的MOSFET(未示出)的栅极区域，而开口42中的填充材料可以起到浅沟隔离区的作用。
此外，如图17所示，在图12所示步骤中形成的氮化物间隔侧壁37还存在于栅极叠层的侧面上。
参见图18，通过湿法蚀刻或干法蚀刻，相对于Si选择性地去除SiGe，从而去除了鳍片23’下方的第一SiGe层22，然后，通过干法蚀刻，如离子铣、等离子蚀刻、反应离子蚀刻、激光烧蚀，相对于氧化物层33，选择性地去除开口内部残留的氧化物薄层26’和金属层31(图18中的右侧侧壁部分)。
然后，优选地，利用倾角离子注入向半导体材料的鳍片23’注入离子，然后进行退火(例如激光退火)，以激活注入的掺杂剂，从而在鳍片23’靠近开口42的一侧形成SSRW 43。开口42提供了离子注入的窗口。有关SSRW的形成工艺可参见以下文件：
1)G.G.Shahidi，D.A.Antoniadis and H.I.Smith，IEEE TEDVol.36，p.2605，1989
2)C.Fiegna，H.Iwai，T.Wada，M.Saito，E.Sangiorgi and B.Riccò，IEEE TED Vol.41，p.941，1994.
3)J.B.Jacobs and D.A.Antoniadis，IEEE TED Vol.42，p.870，1995.
4)S.E.Thompson，P.A.Packan and M.T.Bohr，VLSI Tech Symp.，p.154，1996.
参见图19和20，分为三个步骤去除左侧的间隔侧壁37。在第一步骤，利用氧化物层33作为掩模，利用倾角离子注入在左侧的间隔侧壁中注入Ge以造成损伤，如图19所示。在第二步骤，通过在溶剂中溶解或灰化去除光抗蚀剂图案30。在第三步骤，通过湿法蚀刻或干法蚀刻，相对于右侧的间隔侧壁选择性地去除左侧的间隔侧壁，如图20所示。
参见图21，例如通过CVD，在半导体结构的整个表面上形成厚度约为2-5nm的共形氧化物薄层33’。然后，例如通过CVD沉积氮化物，其厚度至少能够填充开口42。相对于氧化物层33’，选择性地回蚀刻氮化物，使得完全去除开口周围的氮化物层，仅在开口中留下氮化物填充材料44。
参见图22A和22B，通过干法蚀刻，如离子铣、等离子蚀刻、反应离子蚀刻、激光烧蚀，相对于氮化物填充材料44选择性地去除氧化物，
该蚀刻完全去除了氧化物层33’在半导体结构表面上暴露的部分，只留下氧化物层33’在已填充的开口侧壁和底部的部分，从而暴露出栅极叠层中的多晶硅层32的上表面和左侧表面，以及源极区域和漏极区域的外延硅层41的上表面。
参见图23A和23B，利用常规的硅化工艺，将栅极叠层中的多晶硅层32的上表面和左侧表面的一部分，以及源极区域和漏极区域的外延硅层41的至少一部分，转化为硅化物层45，以减小栅极、源/漏极与相应的金属接触之间的接触电阻。
例如，首先沉积厚度约为5-12nm的Ni层，然后在300-500℃的温度下热处理1-10秒钟，使得多晶硅层32和外延硅层41的至少一部分形成NiSi，最后利用湿法蚀刻去除未反应的Ni。
在完成图2-23所示的步骤之后，按照本领域公知的方法，在所得到的半导体结构上形成层间绝缘层、位于层间绝缘层中的通孔、位于层间绝缘层上表面的布线或电极，从而完成半导体器件的其它部分。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。

Claims (20)

1.一种半导体器件，包括
在半导体衬底上方的半导体材料层中形成的半导体材料的鳍片，所述鳍片包括垂直于半导体衬底表面的两个相对侧面；
紧邻鳍片的两端设置半导体衬底(21)中的源区(12)和漏区(13)，所述鳍片桥接所述源区(12)和漏区(13)；
设置在鳍片的中间部分的沟道区(11)；以及
设置在鳍片的一个侧面上的栅极电介质(14)和栅极(15)的叠层，所述栅极(15)与所述沟道区(11)之间由所述栅极电介质(14)隔离，
其中，所述栅极电介质(14)和栅极(15)的叠层沿着平行于所述半导体衬底表面的方向背离所述鳍片的所述一个侧面延伸，并且与半导体衬底(21)之间由绝缘层(22’)隔离。
2.根据权利要求1所述的半导体器件，还包括位于所述源区(12)和漏区(13)上方的接触层(39)。
3.根据权利要求1所述的半导体器件，还包括超陡后退阱(43)，所述超陡后退阱(43)设置在所述鳍片中紧邻沟道区并靠近所述鳍片的另一个侧面的位置。
4.根据权利要求1至3中任一项所述的半导体器件，其中所述沟道区(11)的厚度在5-40nm的范围内。
5.根据权利要求1至3所述的半导体器件，其中所述栅极(15)为金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅导体。
6.根据权利要求5所述的半导体器件，其中所述金属层由选自由TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx及其组合构成的组中的一种材料形成。
7.根据权利要求1至3中任一项所述的半导体器件，其中所述栅极电介质(14)由选自由SiO2、Si3N4、HfSiOx、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3及其组合构成的组中的一种材料形成。
8.根据权利要求1至3中任一项所述的半导体器件，还包括应力层(16，17)，所述应力层(16，17)设置在接触层(39)上，并用于在沟道区(11)中产生应力。
9.根据权利要求8所述的半导体器件，其中所述应力层(16，17)由SiGe或Si:C形成。
10.根据权利要求1至3中任一项所述的半导体器件，还包括在所述鳍片中与所述源区(12)和漏区(13)紧邻并朝着所述沟道区(11)延伸的源延伸区(12’)和漏延伸区(13’)。
11.根据权利要求10所述的半导体器件，还包括在所述鳍片中与所述源延伸区(12’)和漏延伸区(13’)紧邻并朝着所述沟道区(11)延伸的源晕圈区(12”)和漏晕圈区(13”)。
12.一种制造半导体器件的方法，包括以下步骤：
a)通过自对准方法在半导体衬底(21)上方的半导体材料层(23)中形成半导体材料的鳍片(23’)，所述鳍片(23’)包括垂直于半导体衬底表面的两个相对侧面；
b)在鳍片(23’)的一个侧面上形成栅极电介质(14)和栅极(15)的叠层，所述栅极(15)沿着平行于所述半导体衬底表面的方向背离所述鳍片(23’)的所述一个侧面延伸，并且与半导体衬底(21)之间由绝缘层(22’)隔离；
c)紧邻鳍片(23’)的两端，在半导体衬底(21)中注入掺杂剂以形成源区(12)和漏区(13)，所述鳍片桥接所述源区(12)和漏区(13)；以及
d)在鳍片(23’)的中间部分形成沟道区(11)。
13.根据权利要求12所述的方法，其中形成半导体材料的鳍片(23’)的步骤a)包括以下步骤：
在所述半导体材料层(23)上形成构图的叠层结构(24，25，26)；
在所述叠层结构(24，25，26)上和所述半导体材料层(23)的整个暴露表面上形成共形氧化物层(28)和共形氮化物层；
选择性去除所述共形氧化物层(28)和所述共形氮化层的一部分，以便在叠层结构(24，25，26)的一个侧壁上留下所述共形氧化物层(28)的一部分和氮化物间隔侧壁(29)；以及
利用所述共形氧化物层(28)的所述一部分、所述氮化物间隔侧壁(29)、以及所述叠层结构(24，25，26)作为硬掩模，选择性去除所述半导体材料层(23)，在鳍片(23’)的中间部分留下第一厚度的半导体材料。
14.根据权利要求13所述的方法，其中形成沟道区的步骤d)包括以下步骤：
利用所述共形氧化物层(28)的所述一部分、以及所述氮化物间隔侧壁(29)作为硬掩模，选择性去除所述叠层结构(24，25，26)及半导体材料的鳍片(23’)的一部分，在鳍片(23’)的中间部分留下第二厚度的半导体材料作为沟道区(11)。
15.根据权利要求12所述的方法，在形成沟道区的步骤d)之后，还包括以下步骤：
在所述鳍片的中间部分，在靠近鳍片的另一个侧面的位置形成与沟道区(11)紧邻的超陡后退阱(43)。
16.根据权利要求12所述的方法，其中所述栅极(15)为金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅导体
17.根据权利要求12所述的方法，在形成源区和漏区的步骤c)和形成沟道区的步骤d)之间，还包括在所述源区(12)和漏区(13)上依次形成接触层(39)和应力层(16，17)，用于在沟道区(11)中产生应力。
18.根据权利要求12所述的方法，在形成源区和漏区的步骤c)和形成沟道区的步骤d)之间，还包括以下步骤：
采用倾角离子注入，向鳍片(23′)的中间部分进行延伸注入以形成延伸区(12’，13’)。
19.根据权利要求18所述的方法，在延伸注入步骤之前，还包括以下步骤：
采用倾角离子注入，向鳍片(23′)的中间部分进行晕圈注入以形成晕圈区(12”，13”)。
20.根据权利要求19所述的方法，其中延伸注入步骤中使用的注入倾角小于晕圈注入步骤，而延伸注入步骤中使用的注入能量大于晕圈注入步骤。
CN200910244514.0A 2009-12-30 2009-12-30 半导体器件及其制造方法 Active CN102117828B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN200910244514.0A CN102117828B (zh) 2009-12-30 2009-12-30 半导体器件及其制造方法
PCT/CN2010/074497 WO2011079602A1 (zh) 2009-12-30 2010-06-25 半导体器件及其制造方法
US12/937,652 US8710556B2 (en) 2009-12-30 2010-06-25 Semiconductor device comprising a Fin and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200910244514.0A CN102117828B (zh) 2009-12-30 2009-12-30 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN102117828A true CN102117828A (zh) 2011-07-06
CN102117828B CN102117828B (zh) 2013-02-06

Family

ID=44216503

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910244514.0A Active CN102117828B (zh) 2009-12-30 2009-12-30 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US8710556B2 (zh)
CN (1) CN102117828B (zh)
WO (1) WO2011079602A1 (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103292677A (zh) * 2012-03-02 2013-09-11 台湾积体电路制造股份有限公司 用于提取鳍片高度和叠加电容的方法及实施该方法的结构
CN103871893A (zh) * 2012-12-07 2014-06-18 国际商业机器公司 具有超陡逆行阱的体鳍片fet及其制造方法
CN107154432A (zh) * 2016-03-03 2017-09-12 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107346759A (zh) * 2016-05-06 2017-11-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN109411408A (zh) * 2013-06-25 2019-03-01 英特尔公司 具有局部层间互连的单片三维(3d)ic
CN109427774A (zh) * 2017-08-29 2019-03-05 台湾积体电路制造股份有限公司 半导体元件
CN109564934A (zh) * 2016-04-25 2019-04-02 应用材料公司 水平环绕式栅极元件纳米线气隙间隔的形成
CN110520973A (zh) * 2017-04-17 2019-11-29 国际商业机器公司 具有减小的寄生电容的垂直fet
CN110783331A (zh) * 2018-07-27 2020-02-11 格芯公司 集成的单扩散中断
WO2023133725A1 (zh) * 2022-01-12 2023-07-20 华为技术有限公司 一种晶体管、半导体集成电路

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315265B (zh) * 2010-06-30 2013-12-04 中国科学院微电子研究所 半导体器件及其制造方法
DE102010064283B4 (de) * 2010-12-28 2012-12-27 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines selbstjustierten Steg-Transistors auf einem Vollsubstrat durch eine späte Stegätzung
US8987069B1 (en) 2013-12-04 2015-03-24 International Business Machines Corporation Semiconductor substrate with multiple SiGe regions having different germanium concentrations by a single epitaxy process
US9093477B1 (en) * 2014-11-09 2015-07-28 United Microelectronics Corp. Implantation processing step for a recess in finFET
KR102326316B1 (ko) * 2015-04-10 2021-11-16 삼성전자주식회사 반도체 소자의 제조 방법
US10903210B2 (en) * 2015-05-05 2021-01-26 International Business Machines Corporation Sub-fin doped bulk fin field effect transistor (FinFET), Integrated Circuit (IC) and method of manufacture
WO2018063363A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Reduced transistor resistance using doped layer

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6992354B2 (en) * 2003-06-25 2006-01-31 International Business Machines Corporation FinFET having suppressed parasitic device characteristics
US7091566B2 (en) * 2003-11-20 2006-08-15 International Business Machines Corp. Dual gate FinFet
US7288802B2 (en) * 2005-07-27 2007-10-30 International Business Machines Corporation Virtual body-contacted trigate
CN100499045C (zh) 2005-09-15 2009-06-10 中芯国际集成电路制造(上海)有限公司 形成硅锗源漏结构的集成工艺方法
US7342264B2 (en) 2005-12-13 2008-03-11 Macronix International Co., Ltd. Memory cell and method for manufacturing the same
US8227316B2 (en) * 2006-06-29 2012-07-24 International Business Machines Corporation Method for manufacturing double gate finFET with asymmetric halo
JP2008066562A (ja) * 2006-09-08 2008-03-21 Toshiba Corp 半導体装置およびその製造方法
DE102007008562A1 (de) 2007-02-21 2008-08-28 Qimonda Ag Feldeffekttransistor-Anordnung
US7452758B2 (en) * 2007-03-14 2008-11-18 International Business Machines Corporation Process for making FinFET device with body contact and buried oxide junction isolation
US7855411B2 (en) * 2007-05-25 2010-12-21 Macronix International Co., Ltd. Memory cell
US7687859B2 (en) * 2007-09-07 2010-03-30 Infineon Technologies Ag Electronic circuit and method of manufacturing an electronic circuit
TW200917425A (en) * 2007-10-03 2009-04-16 Nanya Technology Corp FinFET-like elevated channel flash and manufacturing method thereof

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103292677B (zh) * 2012-03-02 2016-04-06 台湾积体电路制造股份有限公司 用于提取鳍片高度和叠加电容的方法及实施该方法的结构
CN103292677A (zh) * 2012-03-02 2013-09-11 台湾积体电路制造股份有限公司 用于提取鳍片高度和叠加电容的方法及实施该方法的结构
CN103871893A (zh) * 2012-12-07 2014-06-18 国际商业机器公司 具有超陡逆行阱的体鳍片fet及其制造方法
CN109411408A (zh) * 2013-06-25 2019-03-01 英特尔公司 具有局部层间互连的单片三维(3d)ic
CN109411408B (zh) * 2013-06-25 2024-03-22 英特尔公司 具有局部层间互连的单片三维(3d)ic
CN107154432A (zh) * 2016-03-03 2017-09-12 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107154432B (zh) * 2016-03-03 2020-01-14 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11282936B2 (en) 2016-04-25 2022-03-22 Applied Materials, Inc. Horizontal gate all around device nanowire air gap spacer formation
CN109564934A (zh) * 2016-04-25 2019-04-02 应用材料公司 水平环绕式栅极元件纳米线气隙间隔的形成
US11848369B2 (en) 2016-04-25 2023-12-19 Applied Materials, Inc. Horizontal gate-all-around device nanowire air gap spacer formation
CN109564934B (zh) * 2016-04-25 2023-02-21 应用材料公司 水平环绕式栅极元件纳米线气隙间隔的形成
CN107346759A (zh) * 2016-05-06 2017-11-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN107346759B (zh) * 2016-05-06 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN110520973A (zh) * 2017-04-17 2019-11-29 国际商业机器公司 具有减小的寄生电容的垂直fet
CN109427774B (zh) * 2017-08-29 2023-09-08 台湾积体电路制造股份有限公司 半导体元件及其制造方法
CN109427774A (zh) * 2017-08-29 2019-03-05 台湾积体电路制造股份有限公司 半导体元件
CN110783331A (zh) * 2018-07-27 2020-02-11 格芯公司 集成的单扩散中断
CN110783331B (zh) * 2018-07-27 2023-08-18 格芯美国公司 集成的单扩散中断
WO2023133725A1 (zh) * 2022-01-12 2023-07-20 华为技术有限公司 一种晶体管、半导体集成电路

Also Published As

Publication number Publication date
WO2011079602A1 (zh) 2011-07-07
US8710556B2 (en) 2014-04-29
US20120038006A1 (en) 2012-02-16
CN102117828B (zh) 2013-02-06

Similar Documents

Publication Publication Date Title
CN102117828B (zh) 半导体器件及其制造方法
CN102034865B (zh) 半导体器件及其制造方法
US10431473B2 (en) FINFET with source/drain structure and method of fabrication thereof
US20210036112A1 (en) Ldmosfet device and method for making the same
CN105374875B (zh) 包括嵌入式鳍隔离区的多栅极器件结构及其形成方法
CN102244098B (zh) 半导体装置及其制造方法
US9472638B2 (en) FinFETs with multiple threshold voltages
TWI641135B (zh) 具有磊晶結構之鰭狀場效電晶體
US10714471B2 (en) Semiconductor device and fabrication method thereof
CN102315265B (zh) 半导体器件及其制造方法
US20220208986A1 (en) Finfet fabrication methods
US20150200275A1 (en) Finfet and method for manufacturing the same
US20200035558A1 (en) Transistor device and related methods
US20150295070A1 (en) Finfet and method for manufacturing the same
US20150380297A1 (en) Method for manufacturing mosfet
TWI638385B (zh) 半導體裝置的圖案化結構及其製作方法
US20230378166A1 (en) Semiconductor device and method for fabricating the same
CN103985712B (zh) 半导体器件及其制造方法
US11177212B2 (en) Contact formation method and related structure
US20240113198A1 (en) Method of modulating multi-gate device channels and structures thereof
US20230197710A1 (en) Semiconductor device and method for fabricating the same
CN115084134A (zh) 半导体结构及其形成方法
CN103811321A (zh) 半导体器件及其制造方法
CN103779196A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant