DE102007008562A1 - Feldeffekttransistor-Anordnung - Google Patents

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Abstract

Feldeffekttransistor-Anordnung, aufweisend eine el, einen Drain-Bereich und einen zwischen Source-Bereich und Drain-Bereich angeordneten Kanal-Bereich, wobei der Source-Bereich, der Drain-Bereich und der Kanal-Bereich jeweils auf oder über der elektrisch isolierenden Schicht angeordnet sind, sowie einen Gate-Bereich mit einer elektrisch isolierenden Gate-Schicht und einer elektrisch leitfähigen Gate-Schicht, welcher an den Kanal-Bereich angrenzt oder mit Abstand dazu angeordnet ist und welcher sich zumindest teilweise entlang des Kanal-Bereichs erstreckt, wobei die elektrisch leitfähige Gate-Schicht des Gate-Bereichs aus elektrisch leitfähigem Kohlenstoff hergestellt ist und/oder der Source-Bereich und der Drain-Bereich jeweils aus elektrisch leitfähigem Kohlenstoff hergestellt sind und wobei der Kanal-Bereich aus verspanntem Silizium hergestellt ist.

Description

  • Die Erfindung betrifft eine Feldeffekttransistor-Anordnung.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. In den Figuren sind gleiche Elemente mit gleichen Bezugszeichen versehen. Die in den Figuren gezeigten Darstellungen sind schematisch und nicht maßstabsgetreu gezeichnet.
  • Es zeigen:
  • 1 eine Feldeffekttransistor-Anordnung gemäß einer ersten Ausführungsform der Erfindung,
  • 2 eine Feldeffekttransistor-Anordnung gemäß einer zweiten Ausführungsform der Erfindung,
  • 3 eine Querschnittsansicht einer Feldeffekttransistor-Anordnung gemäß einer dritten Ausführungsform der Erfindung und
  • 4 eine Querschnittsansicht einer Feldeffekttransistor-Anordnung gemäß einer vierten Ausführungsform der Erfindung.
  • Um die Anforderungen der ITRS ("International Technology Roadmap for Semiconductors") zu erfüllen, wurden für Feldeffekttransistor-Anordnungen verschiedene, neuartige Strukturen sowie neue Materialen vorgeschlagen.
  • Zu den verschiedenen Strukturen gehören zum Beispiel sog. Fully Depleted Silicon-On-Insulator(FD SOI)-Vorrichtungen und sog. Multigate-Feldeffekttransistoren (Multigate Field Effect Transistors, MuGFETs) mit Double-Gate-Struktur oder Tri-Gate-Struktur.
  • Jedoch weisen Feldeffekttransistor-Anordnungen mit den genannten Strukturen die folgenden Nachteile/Probleme auf. Zum einen ist eine Kontaktierung des Source-Bereichs und des Drain-Bereichs mit einem geringen Anschlusswiderstand problematisch, d. h. die Kontaktierung des Source-Bereichs und des Drain-Bereichs ist nur mit einem erhöhten Anschlusswiderstand möglich. Zudem erfolgt die Einstellung der Einsatzspannung üblicherweise über die Kanaldotierung. Eine Einstellung der Einsatzspannung über das Gate-Material ist nur bei Polysilizium-Gates möglich. Ferner ist die Beweglichkeit der Elektronen und der Löcher im (ultradünnen) Kanal-Bereich mangelhaft.
  • Zu den neuen Materialien zählt zum Beispiel gestrecktes bzw. verspanntes Silizium (strained silicon), welches für den Kanal-Bereich bzw. die aktive Kanal-Schicht verwendet wird.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird eine Feldeffekttransistor-Anordnung bereitgestellt, aufweisend eine elektrisch isolierende Schicht, einen Source-Bereich, einen Drain-Bereich und einen zwischen Source-Bereich und Drain-Bereich angeordneten Kanal-Bereich, wobei der Source-Bereich, der Drain-Bereich und der Kanal-Bereich jeweils auf oder über der elektrisch isolierenden Schicht angeordnet sind, sowie einen Gate-Bereich mit einer elektrisch isolierenden Gate-Schicht und einer elektrisch leitfähigen Gate-Schicht, welcher an den Kanal-Bereich angrenzt oder mit Abstand dazu angeordnet ist und welcher sich zumindest teilweise entlang des Kanal-Bereichs erstreckt, wobei die elektrisch leitfähige Gate-Schicht des Gate-Bereichs aus elektrisch leitfähigem Kohlenstoff hergestellt ist und/oder der Source-Bereich und der Drain-Bereich jeweils aus elektrisch leitfähigem Kohlenstoff hergestellt sind, und wobei der Kanal-Bereich aus verspanntem Silizium hergestellt ist.
  • Dadurch, dass die aktive Kanalschicht bzw. der Kanal-Bereich unter Verwendung von verspanntem Silizium hergestellt ist, ist die Beweglichkeit der Elektronen und der Löcher in dem Kanal-Bereich gegenüber herkömmlichen Feldeffekttransistor-Anordnungen deutlich erhöht. Zum Beispiel kann für eine um ca. 1,3% erhöhte Zugspannung die Beweglichkeit der Elektronen um mehr als 100% und die der Löcher um ca. 40% gesteigert werden. Dabei kann das verspannte Silizium auf einer SiGe-Schicht oder direkt auf der elektrisch isolierenden Schicht, d. h. direkt auf dem isolierten Wafer, aufgebracht sein.
  • Durch die Verwendung von elektrisch leitfähigem bzw. metallischem Kohlenstoff für die Herstellung der elektrisch leitfähigen Gate-Schicht ergeben sich folgende Wirkungen. Da Kohlenstoff ein Midgap-Material ist, kann die Einstellung der Einsatzspannung VT für NMOS und PMOS allein über das Gate-Material bzw. den elektrisch leitfähigen Kohlenstoff erfolgen. Eine Kanalimplantation bzw. eine Kanaldotierung ist somit nicht mehr notwendig. Zudem ist elektrisch leitfähiger Kohlenstoff gut mit den übrigen Prozessmaterialien und Prozessparametern verträglich. Zum Beispiel zeigt elektrisch leitfähiger Kohlenstoff gute Depositionseigenschaften auf der elektrisch isolierenden Gate-Schicht (z. B. Gate-Oxid), d. h. er lässt sich leicht auf/über der elektrisch isolierenden Gate-Schicht abscheiden. Ferner weist er eine gute Temperaturbeständigkeit auf, und eine abgeschiedene Kohlenstoffschicht kann mittels Trockenätzung auf einfache Art und Weise strukturiert/rückgeätzt werden. Ferner ist elektrisch leitfähiger Kohlenstoff sehr stabil, d. h. er weist eine höhere chemische und thermische Stabilität auf als die üblicherweise eingesetzten Metalle, und es kommt nicht zu einer Diffusion von Atomen des Gate-Bereichs in den Kanal-Bereich, wie bei der Verwendung von anderen möglichen Materialien für die elektrisch leitfähige Gate-Schicht (z. B. Metall-Gates). Zudem ist keine Gateimplantation bzw. Gatedotierung wie bei Polysilizium nötig.
  • Wird für die Herstellung des Source-Bereichs und des Drain-Bereichs elektrisch leitfähiger Kohlenstoff verwendet, kann der Anschlusswiderstand für die Kontaktierung des Source-Bereichs und des Drain-Bereichs erheblich reduziert werden. Zudem werden die oben genannten Wirkungen des elektrisch leitfähigen Kohlenstoffs, wie zum Beispiel eine gute Verträglichkeit mit den übrigen Prozessmaterialien und Prozessparametern, gute Depositionseigenschaften, eine gute Temperaturbeständigkeit, eine gute Strukturierbarkeit und eine gute Stabilität, ausgenutzt. Ferner können der Source-Bereich und der Drain-Bereich durch die Verwendung von elektrisch leitfähigem Kohlenstoff derart ausgebildet werden, dass sie einen spezifischen Widerstand aufweisen, welcher vergleichbar ist mit dem von Metallen. Insbesondere kann durch Verwendung von elektrisch leitfähigem Kohlenstoff für die Herstellung des Source-Bereichs und des Drain-Bereichs erreicht werden, dass bei kleinen Strukturbreiten, z. B. Strukturbreiten von weniger als 100 nm, Elektronenstreuprozesse reduziert werden, so dass es nicht zu einem Anstieg des spezifischen Widerstandes kommt, wie es bei Metallen zu beobachten ist, für welche bei Strukturbreiten von weniger als 100 nm der spezifische Widerstand, welcher für makroskopische Systeme gegeben ist, nicht erreichbar ist.
  • Die oben genannten Wirkungen, welche durch die Verwendung von elektrisch leitfähigem bzw. metallischem Kohlenstoff für die Herstellung der elektrisch leitfähigen Gate-Schicht und/oder des Source-Bereichs und des Drain-Bereichs erreicht werden, führen auch dazu, dass der aus dem verspannten Silizium hergestellte Kanal-Bereich bei Verwendung von elektrisch leitfähigem Kohlenstoff für den Gate-Bereich und/oder für den Source-Bereich und den Drain-Bereich besonders stabil ist und besser erhalten bleibt, d. h. der Kanal-Bereich, welcher das verspannte Silizium aufweist, bleibt in der Kombination mit Kohlenstoff als Material für die elektrisch leitfähige Gate-Schicht und/oder als Source-Material und Drain-Material eher erhalten, als in der Kombination mit anderen Gate-, Source- und Drain-Materialien. Der Kern der Erfindung ist daher in der Kombination der Verwendung von verspanntem Silizium für die Herstellung des Kanal-Bereichs und der Verwendung von elektrisch leitfähigem Kohlenstoff als Material für die elektrisch leitfähige Gate-Schicht und/oder als Source-Material und Drain-Material zu sehen.
  • Zum Beispiel können die elektrisch leitfähige Gate-Schicht des Gate-Bereichs und/oder der Source-Bereich und der Drain-Bereich jeweils ausschließlich aus elektrisch leitfähigem Kohlenstoff bestehen.
  • Der Kanal-Bereich kann zum Beispiel ausschließlich aus verspanntem Silizium bestehen.
  • Besteht der Kanal-Bereich ausschließlich aus verspanntem Silizium, wird durch das Fehlen von SiGe eine Germaniumdiffusion in das verspannte Silizium vermieden/ausgeschlossen und es müssen keine neuen Prozessierungsschritte für SiGe entwickelt werden. Zum Beispiel kann der Kanal-Bereich direkt/unmittelbar auf der elektrisch isolierenden Schicht bzw. auf einem isolierten Wafer angeordnet sein und ausschließlich aus verspanntem Silizium bestehen, so dass die Feldeffekttransistor-Anordnung eine SSDOI(Strained Silicon directly an Insulator)-Strukutur aufweist.
  • Zum Beispiel können der Source-Bereich, der Drain-Bereich und der Kanal-Bereich als Finne ausgebildet sein und jeweils eine Vertikalstruktur aufweisen. Dabei kann der Gate-Bereich zum Beispiel auf oder über dem Kanal-Bereich angeordnet sein und/oder an mindestens eine Seitenfläche des Kanal-Bereichs angrenzen oder neben mindestens einer Seitenfläche des Kanal-Bereichs mit Abstand dazu angeordnet sein.
  • Auf diese Weise kann der Kanal-Bereich, welcher verspanntes Silizium aufweist, mittels des Gate-Bereichs, welcher die elektrisch leitfähige Gate-Schicht aufweist, welche aus elektrisch leitfähigem Kohlenstoff hergestellt ist, noch besser angesteuert werden.
  • Alternativ kann der Source-Bereich, der Drain-Bereich und der Kanal-Bereich jeweils eine Horizontalstruktur aufweisen und planar ausgebildet sein, derart, dass der Source-Bereich, der Drain-Bereich und der Kanal-Bereich im Wesentlichen in der selben Ebene liegen oder der Source-Bereich und der Drain-Bereich gegenüber dem Kanal-Bereich jeweils erhöht sind, wobei der Gate-Bereich auf oder über dem Kanal-Bereich angeordnet ist.
  • Gemäß der in 1 gezeigten ersten Ausführungsform der Erfindung weist eine Feldeffekttransistor-Anordnung 100 eine Finnen-Struktur bzw. eine Steg-Struktur auf. Derartige Feldeffekttransistor-Anordnungen werden üblicherweise als Multigate-Feldeffekttransistoren (Multigate Field Effect Transistors, MuGFETs) oder Fin-Feldeffekttransistoren (Fin Field Effect Transistors, FinFETs) bezeichnet.
  • Die in 1 gezeigte Feldeffekttransistor-Anordnung 100 weist eine Finne (= Steg) 102 auf. In der Finne 102 sind ein Source-Bereich 108, welcher an einem ersten Ende der Finne 102 angeordnet ist, ein Drain-Bereich 110, welcher an einem zweiten Ende der Finne 102 angeordnet ist, und ein zwischen dem Source-Bereich 108 und dem Drain-Bereich 110 angeordneter Kanal-Bereich 112 ausgebildet.
  • Die in 1 gezeigte Feldeffekttransistor-Anordnung 100 weist ferner einen Gate-Bereich mit einer ersten elektrisch leitfähigen Gate-Schicht 104 und einer zweiten elektrisch leitfähigen Gate-Schicht 106 auf, welche seitlich neben der Finne 102 mit Abstand zu derselben angeordnet sind und welche die Seitenflächen des Kanal-Bereichs 112 zumindest teilweise umgeben. Zudem weist der Gate-Bereich eine erste dünne, elektrisch isolierende Gate-Schicht (nicht gezeigt) und eine zweite dünne, elektrisch isolierende Gate-Schicht (nicht gezeigt) auf. Die erste elektrisch leitfähige Gate-Schicht 104 und die zweite elektrisch leitfähige Gate-Schicht 106 sind mittels der ersten elektrisch isolierenden Gate-Schicht bzw. der zweiten elektrisch isolierenden Gate-Schicht gegenüber der Finne 102 bzw. gegenüber dem Kanal-Bereich 112 elektrisch isoliert. Hierzu sind die beiden Seitenwände der Finne 102, d. h. die der ersten elektrisch leitfähigen Gate-Schicht 104 und die der zweiten elektrisch leitfähigen Gate-Schicht 106 zugewandten Flächen/Außenseiten der Finne 102, zumindest entlang eines Teilbereichs des Kanal-Bereichs 112 mit der nicht gezeigten ersten elektrisch isolierenden Gate-Schicht bzw. der nicht gezeigten zweiten elektrisch isolierenden Gate-Schicht bedeckt, und die erste elektrisch leitfähige Gate-Schicht 104 und die zweite elektrisch leitfähige Gate-Schicht 106 sind auf der ersten elektrisch isolierenden Gate-Schicht bzw. der zweiten elektrisch isolierenden Gate-Schicht abgeschieden/angeordnet.
  • Die Finne 102, welche den Source-Bereich 108, den Drain-Bereich 110 und den Kanal-Bereich 112 aufweist, und der Gate-Bereich, welcher die erste elektrisch leitfähige Gate-Schicht 104, die zweite elektrisch leitfähige Gate-Schicht 106, die erste elektrisch isolierende Gate-Schicht und die zweite elektrisch isolierende Gate-Schicht aufweist, sind über einer Substrat-Schicht 130 angeordnet und mittels einer elektrisch isolierenden Schicht 120 gegenüber der Substrat-Schicht 130 elektrisch isoliert.
  • Die in 1 gezeigte Feldeffekttransistor-Anordnung 100 weist eine Double-Gate-FinFET-Struktur auf, d. h. der Gate-Bereich 104 besteht aus zwei elektrisch leitfähigen Gate-Schichten. Ebenso ist es möglich, eine weitere elektrisch leitfähige Gate-Schicht über der Finne 102 bzw. über dem Kanal-Bereich 112 und/oder eine weitere elektrisch leitfähige Gate-Schicht unter der Finne 102 bzw. unter dem Kanal-Bereich 112 vorzusehen, d. h. über der der Substrat-Schicht 130 abgewandten Fläche/Außenseite der Finne 102 und/oder unterhalb der der Substrat-Schicht 130 zugewandten Fläche/Außenseite der Finne 102, wobei jede weitere elektrisch leitfähige Gate-Schicht durch das Vorsehen einer weiteren elektrisch isolierenden Gate-Schicht zwischen der weiteren elektrisch leitfähigen Gate-Schicht und der Finne 102 gegenüber der Kanal-Schicht 112 elektrisch isoliert ist. Auf diese Weise kann ein Ansteuern der Finne 102 von drei (TriGate-Struktur) bzw. vier Seiten ermöglicht werden.
  • Gemäß einem Ausführungsbeispiel weist die Finne 102, und somit der Source-Bereich 108, der Drain-Bereich 110 und der Kanal-Bereich 112, zum Beispiel eine Höhe von 20 nm bis 100 nm und eine Breite von 10 nm bis 100 nm auf. Gemäß einem anderen Ausführungsbeispiel ist die Breite der Finne 102 auf den Bereich zwischen 20 nm und 50 nm begrenzt. Gemäß einem weiteren Ausführungsbeispiel beträgt die Breite der Finne 102 in etwa 40 nm. Gemäß einem weiteren Ausführungsbeispiel hat die Finne eine Höhe von etwa 50 nm. Die Gesamtlänge der Finne 102 kann zum Beispiel 10 nm bis 10 μm betragen.
  • Der Source-Bereich 108 und der Drain-Bereich 110 sind gemäß der ersten Ausführungsform der Erfindung jeweils aus elektrisch leitfähigem Kohlenstoff hergestellt und können mit Hilfe des eingangs beschriebenen Abscheideverfahrens gebildet werden.
  • Der Kanal-Bereich 112 ist aus verspanntem Silizium hergestellt, wobei das verspannte Silizium direkt auf der isolierten Substrat-Schicht 130, d. h. direkt/unmittelbar auf der elektrisch isolierenden Schicht 120, angeordnet ist.
  • Die Höhe der ersten elektrisch leitfähigen Gate-Schicht 104 und der zweiten elektrisch leitfähigen Gate-Schicht 106 liegt zum Beispiel in dem Bereich zwischen 20 nm und 100 nm. Gemäß einem weiteren Ausführungsbeispiel der Erfindung haben die erste elektrisch leitfähige Gate-Schicht 104 und die zweite elektrisch leitfähige Gate-Schicht 106 eine Höhe von etwa 50 nm. Die Dicke der elektrisch isolierenden Gate-Schichten kann zum Beispiel jeweils 2 nm bis 5 nm betragen.
  • Die erste elektrisch leitfähige Gate-Schicht 104 und die zweite elektrisch leitfähige Gate-Schicht 106 sind gemäß der ersten Ausführungsform der Erfindung jeweils aus elektrisch leitfähigem Kohlenstoff hergestellt und können mit Hilfe des eingangs beschriebenen Abscheideverfahrens gebildet werden. Zum Beispiel kann die Kohlenstoffabscheidung bei einer Temperatur erfolgen, welche höher ist als die üblicherweise bei der Abscheidung von Metall-Gates angewandten Temperaturen und welche unterhalb der Ausheiltemperatur nach Implantation liegt. In einer alternativen Ausgestaltung der Erfindung ist es vorgesehen, dass die erste elektrisch leitfähige Gate-Schicht 104 und die zweite elektrisch leitfähige Gate-Schicht 106 als eine gemeinsame (zusammenhängende) Schicht ausgebildet sind. Das verspannte Silizium in dem Kanal-Bereich 112 bzw. der Verspannungs-Zustand des Siliziums bleibt auch bei höheren Temperaturen erhalten.
  • Die erste elektrisch isolierende Gate-Schicht und die zweite elektrisch isolierende Gate-Schicht können zum Beispiel jeweils eine Oxid-Schicht, zum Beispiel aus Siliziumoxid, oder eine Nitrid-Schicht sein.
  • Die Substrat-Schicht 130 kann zum Beispiel eine Silizium-Substrat-Schicht sein und eine Dicke von 50 nm bis 200 nm aufweisen. Zum Beispiel beträgt die Dicke der Substrat-Schicht 130 ca. 100 nm.
  • Die elektrisch isolierende Schicht 120 kann zum Beispiel eine Oxid-Schicht, zum Beispiel aus Siliziumdioxid, sein und eine Dicke von 50 nm bis 200 nm aufweisen. Zum Beispiel beträgt die Dicke der elektrisch isolierenden Schicht 120 ca. 100 nm.
  • Da der Kanal-Bereich 112 aus verspanntem Silizium hergestellt ist, ist die Ladungsträgerbeweglichkeit in dem Kanal-Bereich 112 gegenüber herkömmlichen Feldeffekttransistor-Anordnungen deutlich erhöht. Zudem tritt keine Germanium-Diffusion in die Schicht aus dem verspannten Silizium auf, da die Schicht aus dem verspannten Silizium direkt auf der elektrisch isolierenden Schicht 120 angeordnet ist.
  • Der elektrisch leitfähige Kohlenstoff, der für die Herstellung des Source-Bereichs 108 und des Drain-Bereichs 110 sowie für die Herstellung der ersten elektrisch leitfähigen Gate-Schicht 104 und der zweiten elektrisch leitfähigen Gate-Schicht 106 verwendet wird, weist im Vergleich zu denjenigen Materialien/Metallen, welche üblicherweise für die Herstellung der genannten Bereiche verwendet werden, eine deutlich höhere/bessere chemische und thermische Stabilität auf. So reagiert elektrisch leitfähiger Kohlenstoff z. B. nicht mit Aluminium, Wolfram und/oder Kupfer, und übersteht beispielsweise auch Temperaturen von mehr als 1000°C bei Kristallisationsschritten, welche beim Ausbilden so genannter high-k-Dielektrika, d. h. elektrisch isolierender Materialien mit hoher relativer Dielektrizitätskonstante, durchgeführt werden. Ferner können Schichten aus elektrisch leitfähigem Kohlenstoff, und somit die entsprechenden Bereiche, welche aus dem elektrisch leitfähigen Kohlenstoff hergestellt sind, aufgrund der sehr guten Eigenschaften von Kohlenstoff hinsichtlich der Prozessierbarkeit in einfachen Schritten abgeschieden/gebildet werden, und die abgeschiedenen Schichten, welche elektrisch leitfähigen Kohlenstoff aufweisen, können auf einfache Weise strukturiert werden. Folglich kann die Feldeffekttransistor-Anordnung 100 auf einfache und effiziente Art und Weise hergestellt werden.
  • Durch die Verwendung von elektrisch leitfähigem Kohlenstoff können der Source-Bereich 108 und der Drain-Bereich ferner mit einem spezifischen Widerstand ausgebildet werden, welcher vergleichbar ist mit dem von Metallen. Insbesondere kann erreicht werden, dass bei kleinen Strukturbreiten, z. B. Strukturbreiten von weniger als 100 nm, Elektronenstreuprozesse in dem Source-Bereich 108 bzw. in dem Drain-Bereich 110 reduziert werden, so dass es nicht zu einem Anstieg des spezifischen Widerstandes kommt, wie es bei Metallen zu beobachten ist, für welche bei Strukturbreiten von weniger als 100 nm der spezifische Widerstand, welcher für makroskopische Systeme gegeben ist, nicht erreichbar ist. Des Weiteren ergibt sich aus der Verwendung von elektrisch leitfähigem Kohlenstoff für den Source-Bereich 108 und den Drain-Bereich 110 die Wirkung eines sehr geringen Anschlusswiderstandes für die Kontaktierung der beiden Bereiche.
  • Durch die Verwendung von elektrisch leitfähigem Kohlenstoff für die Herstellung der ersten elektrisch leitfähigen Gate-Schicht 104 und der zweiten elektrisch leitfähigen Gate-Schicht 106 ist es möglich, die Einsatzspannung VT über das Gate-Material einzustellen, so dass eine Kanalimplantation/Kanaldotierung entfallen kann. Zudem ist keine Gateimplantation bzw. Gatedotierung wie bei der Verwendung von Polysilizium nötig. Des Weiteren kommt es bei der Verwendung von elektrisch leitfähigem Kohlenstoff zu keiner Diffusion von Atomen in den Kanal-Bereich wie bei der Verwendung von Metall-Gates.
  • Zusätzlich zu den genannten positiven Effekten, welche sich jeweils aus der Verwendung von elektrisch leitfähigem Kohlenstoff und aus der Verwendung von verspanntem Silizium ergeben, wird durch die Verwendung von elektrisch leitfähigem Kohlenstoff für die elektrisch leitfähigen Gate-Schichten 104, 106 sowie für den Source-Bereich 108 und den Drain-Bereich 110 in Kombination mit der Verwendung von verspanntem Silizium für den Kanal-Bereich 112 der Kanal-Bereich 112 bzw. das verspannte Silizium in dem Kanal-Bereich 112 stabilisiert, d. h. das verspannte Silizium bleibt besser erhalten.
  • Die in 2 gezeigte Feldeffekttransistor-Anordnung 100 gemäß der zweiten Ausführungsform der Erfindung weist die gleiche Struktur auf wie die in 1 gezeigte Feldeffekttransistor-Anordnung 100 gemäß der ersten Ausführungsform der Erfindung, wobei in der zweiten Ausführungsform der Erfindung nur die erste elektrisch leitfähige Gate-Schicht 104 und die zweite elektrisch leitfähige Gate-Schicht 106 aus elektrisch leitfähigem Kohlenstoff hergestellt sind, und wobei der Source-Bereich 108 und der Drain-Bereich 110 aus einem anderen Material, wie zum Beispiel Silizium, hergestellt sind. Die Abmessungen der einzelnen Bereiche und die für den Kanal-Bereich 112, die beiden elektrisch isolierenden Gate-Schichten, die elektrisch isolierende Schicht 120 und die Substrat-Schicht 130 verwendeten Materialien sind gegenüber der ersten Ausführungsform der Erfindung unverändert.
  • Ferner ist es möglich, nur den Source-Bereich 108 und/oder den Drain-Bereich 110 aus elektrisch leitfähigem Kohlenstoff herzustellen und die elektrisch leitfähigen Gate-Schichten 104, 106 des Gate-Bereichs aus einem herkömmlichen Material, wie zum Beispiel Polysilizium, herzustellen.
  • Gemäß der in 3 gezeigten dritten Ausführungsform der Erfindung weist die Feldeffekttransistor-Anordnung 100 eine Planar-Struktur auf.
  • Auf der elektrisch isolierenden Gate-Schicht 120, welche auf der Substrat-Schicht 130 angeordnet ist, sind der Source-Bereich 108, der Drain-Bereich 110 und der Kanal-Bereich 112 ausgebildet, wobei der Source-Bereich 108 und der Drain-Bereich 110 gegenüber dem Kanal-Bereich 112 erhöht sind. Zum Beispiel können der Source-Bereich 108 und der Gate-Bereich 110 mittels selektiver Epitaxie erhöht werden. Der Source-Bereich 108, der Drain-Bereich 110 und der Kanal-Bereich 112 sind planar ausgebildet und weisen jeweils eine Horizontalstruktur auf, d. h. ihre Ausdehnung in horizontaler Richtung ist deutlich größer als ihre Ausdehnung in vertikaler Richtung. Auf dem Kanal-Bereich 112 ist der Gate-Bereich gebildet, welcher eine elektrisch isolierende Gate-Schicht 107 und eine elektrisch leitfähige Gate-Schicht 104 aufweist. Die elektrisch isolierende Gate-Schicht 107 umgibt die elektrisch leitfähige Gate-Schicht 104 an der Unterseite und an den Seitenflächen davon, so dass die elektrisch leitfähige Gate-Schicht 104 gegenüber dem Kanal-Bereich 112 sowie gegenüber dem Source-Bereich 108 und dem Drain-Bereich 110 elektrisch isoliert ist.
  • Der Kanal-Bereich 112 ist in dieser Ausführungsform der Erfindung als eine sehr dünne Kanalschicht mit einer Dicke von zum Beispiel kleiner gleich 10 nm ausgebildet. Die Dicke des Kanal-Bereichs 112 und die Länge des Gate-Bereichs können zum Beispiel in einem Verhältnis von 1:4 zueinander stehen, wodurch ein geringer Off-Strom erreicht werden kann. Analog der ersten und der zweiten Ausführungsform der Erfindung ist der Kanal-Bereich 112 aus verspanntem Silizium hergestellt, und das verspannte Silizium bzw. der Kanal-Bereich 112 aus dem verspannten Silizium ist direkt/unmittelbar auf der elektrisch isolierenden Schicht 120 angeordnet.
  • Der Source-Bereich 108 und der Drain-Bereich 110 können zum Beispiel jeweils aus Silizium hergestellt sein oder alternativ aus Metall ausgebildet sein.
  • Die elektrisch leitfähige Gate-Schicht 104 ist aus elektrisch leitfähigem Kohlenstoff hergestellt und kann mit Hilfe des eingangs beschriebenen Abscheideverfahrens gebildet werden. Die elektrisch isolierende Gate-Schicht 107 ist eine Dielektrikums-Schicht oder eine high-k-Dielektrikums-Schicht und kann zum Beispiel eine Oxid-Schicht, zum Beispiel eine Siliziumoxid-Schicht, oder eine Nitrid-Schicht sein.
  • Analog der ersten und der zweiten Ausführungsform der Erfindung kann die Substrat-Schicht 130 zum Beispiel eine Silizium-Substrat-Schicht sein, und die elektrisch isolierende Schicht 120 kann zum Beispiel eine Oxid-Schicht, zum Beispiel aus Siliziumdioxid, sein.
  • Die in 4 gezeigte Feldeffekttransistor-Anordnung 100 gemäß der vierten Ausführungsform der Erfindung weist die gleiche Struktur auf wie die Feldeffekttransistor-Anordnung 100 gemäß der dritten Ausführungsform der Erfindung. Jedoch sind der Source-Bereich 108 und der Drain-Bereich 110 der Feldeffekttransistor-Anordnung 100 gemäß der vierten Ausführungsform der Erfindung jeweils aus elektrisch leitfähigem Kohlenstoff hergestellt, d. h. sowohl die elektrisch leitfähige Gate-Schicht 104 als auch der Source-Bereich 108 und der Drain-Bereich 110 sind gemäß der vierten Ausführungsform der Erfindung aus elektrisch leitfähigem Kohlenstoff hergestellt.
  • Auch ist es möglich, nur den Source-Bereich 108 und/oder den Drain-Bereich 110 aus elektrisch leitfähigem Kohlenstoff herzustellen und die elektrisch isolierende Gate-Schicht 104 aus einem anderen Material, wie zum Beispiel Polysilizium, herzustellen.
  • Wie für die erste Ausführungsform der Erfindung gilt auch für die zweite, die dritte und die vierte Ausführungsform der Erfindung, dass die Ladungsträgerbeweglichkeit in dem aus verspanntem Silizium hergestellten Kanal-Bereich 112 gegenüber herkömmlichen Feldeffekttransistor-Anordnungen deutlich erhöht ist, wobei das verspannte Silizium in dem Kanal-Bereich 112 bzw. der Verspannungs-Zustand des Siliziums durch die Verwendung von elektrisch leitfähigem Kohlenstoff für die elektrisch leitfähige Gate-Schicht und/oder für den Source-Bereich 108 und/oder den Drain-Bereich 110 in Kombination mit der Verwendung von verspanntem Silizium für den Kanal-Bereich 112 stabilisiert wird bzw. besser erhalten bleibt.
    • 100
    Feldeffekttransistor-Anordnung
    102
    Finne
    104
    erste elektrisch leitfähige Gate-Schicht
    106
    zweite elektrisch leitfähige Gate-Schicht
    107
    elektrisch isolierende Gate-Schicht
    108
    Source-Bereich
    110
    Drain-Bereich
    112
    Kanal-Bereich
    120
    elektrisch isolierende Schicht
    130
    Substrat-Schicht

Claims (6)

  1. Feldeffekttransistor-Anordnung, aufweisend: eine elektrisch isolierende Schicht, einen Source-Bereich, einen Drain-Bereich und einen zwischen Source-Bereich und Drain-Bereich angeordneten Kanal-Bereich, welche jeweils auf oder über der elektrisch isolierenden Schicht angeordnet sind, und einen Gate-Bereich mit einer elektrisch isolierenden Gate-Schicht und einer elektrisch leitfähigen Gate-Schicht, welcher an den Kanal-Bereich angrenzt oder mit Abstand dazu angeordnet ist und welcher sich zumindest teilweise entlang des Kanal-Bereichs erstreckt, wobei die elektrisch leitfähige Gate-Schicht des Gate-Bereichs aus elektrisch leitfähigem Kohlenstoff hergestellt ist und/oder der Source-Bereich und der Drain-Bereich jeweils aus elektrisch leitfähigem Kohlenstoff hergestellt sind, und wobei der Kanal-Bereich aus verspanntem Silizium hergestellt ist.
  2. Feldeffekttransistor-Anordnung nach Anspruch 1, wobei die elektrisch leitfähige Gate-Schicht des Gate-Bereichs ausschließlich aus elektrisch leitfähigem Kohlenstoff besteht und/oder der Source-Bereich und der Drain-Bereich jeweils ausschließlich aus elektrisch leitfähigem Kohlenstoff bestehen.
  3. Feldeffekttransistor-Anordnung nach Anspruch 1 oder 2, wobei der Kanal-Bereich ausschließlich aus verspanntem Silizium besteht.
  4. Feldeffekttransistor-Anordnung nach einem der Ansprüche 1 bis 3, wobei der Source-Bereich, der Drain-Bereich und der Kanal-Bereich als Finne ausgebildet sind und jeweils eine Vertikalstruktur aufweisen.
  5. Feldeffekttransistor-Anordnung nach Anspruch 4, wobei der Gate-Bereich auf oder über dem Kanal-Bereich angeordnet ist und/oder an mindestens eine Seitenfläche des Kanal-Bereichs angrenzt oder neben mindestens einer Seitenfläche des Kanal-Bereichs mit Abstand dazu angeordnet ist.
  6. Feldeffekttransistor-Anordnung nach einem der Ansprüche 1 bis 3, wobei der Source-Bereich, der Drain-Bereich und der Kanal-Bereich jeweils eine Horizontalstruktur aufweisen und planar ausgebildet sind, derart, dass der Source-Bereich, der Drain-Bereich und der Kanal-Bereich im Wesentlichen in der selben Ebene liegen oder der Source-Bereich und der Drain-Bereich gegenüber dem Kanal-Bereich jeweils erhöht sind, und wobei der Gate-Bereich auf oder über dem Kanal-Bereich angeordnet ist.
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