DE112004002633B4 - Verfahren zur Herstellung eines Steg-Feldeffekttransistors - Google Patents

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Abstract

Verfahren zur Herstellung eines Steg-Feldeffekttransistors, gekennzeichnet durch:
Bilden eines Stegs (205);
Bilden eines Sourcegebiets (210) an einem ersten Ende des Stegs (205) und eines Draingebiets (215) an einem zweiten Ende des Stegs (205);
Bilden einer Oxidabdeckung (222) über oberen Flächen des Stegs (205), des Sourcegebiets (210) und des Draingebiets (215);
Bilden einer Schicht (305) eines Opferoxids auf dem Steg (205), dem Sourcegebiet (210) und dem Draingebiet (215) nach dem Bilden der Oxidabdeckung (220);
Entfernen der Schicht (305) aus Opferoxid, um Defekte von Oberflächen des Stegs (205) zu entfernen;
Bilden eines Platzhaltergates (505) mit einem ersten halbleitenden Material gemäß einem ersten Muster über dem Steg (205);
Bilden einer dielektrischen Schicht (605) um das Platzhaltergate (505) herum;
Entfernen des ersten halbleitenden Materials, um einen Graben (705) in der dielektrischen Schicht (605) entsprechend dem ersten Muster zu erhalten;
Dünnen eines Bereichs des Stegs...

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft im Allgemeinen Transistoren und betrifft insbesondere Steg-Feldeffekttransistoren (FinFET's).
  • Hintergrund der Erfindung
  • Das ständige Streben nach hoher Packungsdichte und hohem Leistungsverhalten in Halbleiterbauelementen mit äußerst hoher Integrationsdichte erfordert Entwurfsstrukturelemente, etwa Gatelängen, die unter 100 Nanometer (nm) liegen, eine hohe Zuverlässigkeit und einen erhöhten Fertigungsdurchsatz. Die Verringerung der Größen der Strukturelemente unter 100 nm stellt eine Herausforderung für die Grenzen konventioneller Verfahrenstechniken dar.
  • Wenn beispielsweise die Gatelänge konventioneller planarer Metall-Oxid-Halbleiterfeldeffekttransistoren (MOSFET) unter 100 nm reduziert wird, sind Probleme, die mit Kurzkanaleffekten, etwa großen Leckströmen zwischen dem Source und dem Drain, verknüpft sind, zunehmend schwer zu handhaben. Ferner machen eine Beeinträchtigung der Ladungsträgerbeweglichkeit und eine Reihe von Prozessproblemen es schwierig, konventionelle MOSFET's in der Größe zu reduzieren, so dass diese zunehmend kleinere Strukturelemente enthalten. Es werden daher neue Bauteilstrukturen erforscht, um das Leistungsvermögen von FET's zu verbessern und um eine weitere Größenreduzierung der Bauelemente zu ermöglichen.
  • Doppel-Gate-MOSFET's repräsentieren Strukturen, die als Nachfolger für bestehende planare MOSFET's in Betracht gezogen werden. In Doppel-Gate-MOSFET's werden zwei Gates verwendet, um die Kurzkanaleffekte zu kontrollieren. Ein FinFET ist eine moderne Doppelgate-Struktur, die ein gutes Verhalten im Hinblick auf kurze Kanäle aufweist. Ein FinFET umfasst einen Kanal, der in einem vertikalen Steg ausgebildet ist. Die FinFET-Struktur wird hergestellt unter Anwendung von Gestaltungs- und Prozessverfahren, die ähnlich sind zu jenen, die für konventionelle planare MOSFET's eingesetzt werden.
  • Die DE 601 22 145 T2 offenbart ein Verfahren zur Herstellung in Damaszen-Technologie einer elektronischen Komponente mit Source, Drain und Gate, die selbstjustiert ist.
  • Die US 2002/0130354 A1 offenbart einen Doppel-Gate-FET mit zwei voneinander elektrisch isolierten Gateelektroden und von der Umgebung durch einen Graben getrennten Source, Drain und Kanalbereichen.
  • Überblick über die Erfindung
  • Ausführungsformen der vorliegenden Erfindung stellen einen Tri-Gate-FinFET mit schmalem Körper bereit, der beispielsweise unter Anwendung eines Damaszener-Prozesses hergestellt wird. Ein Tri-Gate-FinFET besitzt eine bessere Steuerung des kurzen Kanals als ein Doppel-Gate- oder ein Einzel-Gate-Bauelement und weist einen höheren Durchlassstrom im Vergleich zu einem Doppel-Gate-FinFET bei der gleichen Fläche auf. Das lokale Dünnen des Stegkanals minimiert den Source/Drain-Reihenwiderstand, während die Kurzkanaleffekte steuerbar bleiben. Das Metall-Tri-Gate, das in einem Damaszener-Prozess gemäß der Erfindung hergestellt wird, kann angewendet werden, um den Gatewiderstand zu reduzieren und um die Verarmungswirkung des Polysiliziums zu eliminieren.
  • Weitere Vorteile und andere Merkmale der Erfindung gehen zum Teil aus der folgenden Beschreibung hervor und werden von dem Fachmann beim Studium des Folgenden offensichtlich oder können aus dem Praktizieren der Erfindung gewonnen werden. Die Vorteile und Merkmale der Erfindung können insbesondere so realisiert und erhalten werden, wie dies in den angefügten Patentansprüchen dargelegt ist.
  • Erfindungsgemäß werden das Vorhergehende und weitere Vorteile zum Teil durch ein Verfahren zur Herstellung eines Stegfeldeffekttransistors erreicht, das das Bilden eines Stegs und das Bilden eines Sourcegebiets an einem ersten Ende des Stegs und eines Draingebiets an einem zweiten Ende des Stegs umfasst. Das Verfahren umfasst ferner das Bilden eines Platzhaltergates mit einem ersten kristallinen Material gemäß einem ersten Muster über dem Steg und das Bilden einer dielektrischen Schicht um das Platzhaltergate herum. Das Verfahren umfasst ferner das Entfernen des ersten kristallinen Materials, um einen Graben in der dielektrischen Schicht entsprechend dem ersten Muster zu erhalten, das Dünnen eines Bereichs des Stegs, der in dem Graben freigelegt ist, und das Bilden eines Metallgates in dem Graben.
  • Gemäß einem weiteren Aspekt der Erfindung wird ein Tri-Gate-Steg-Feldeffekttransistor bereitgestellt. Der Tri-Gate-Steg-Feldeffekttransistor umfasst einen Steg, der ferner mehrere Oberflächen aufweist und besitzt ein Sourcegebiet und ein Draingebiet, die benachbart zu dem entsprechenden Ende des Stegs ausgebildet sind. Der Tri-Gate-Steg-Feldeffekttransistor umfasst ferner ein Metallgate, das an drei Oberflächen der mehreren Oberflächen ausgebildet ist, wobei der Steg lokal vor der Herstellung des Metallgates gedünnt wurde.
  • Weitere Vorteile und Merkmale der vorliegenden Erfindung werden für den Fachmann angesichts der folgenden detaillierten Beschreibung offenkundig. Die gezeigten und beschriebenen Ausführungsformen liefern einer Darstellung der besten Art zum Ausführen der Erfindung. Die Erfindung kann in vielen offensichtlichen Hinsichten modifiziert werden, ohne damit von der Erfindung abzuweichen. Daher sind die Zeichnungen lediglich als anschaulich und nicht als einschränkend zu betrachten.
  • Kurze Beschreibung der Zeichnungen
  • Es wird auf die angefügten Zeichnungen verwiesen, in denen Elemente mit der gleichen Bezugszahl durchwegs gleiche Elemente repräsentieren.
  • 1 zeigt beispielhafte Schichten einer Silizium-auf-Isolator (SOI) Scheibe, die zur Herstellung eines Stegs eines FinFET's gemäß der vorliegenden Erfindung verwendet werden kann;
  • 2a zeigt einen beispielhaften Steg gemäß der Erfindung;
  • 2b und 2c zeigen ein Sourcegebiet und ein Draingebiet, die benachbart zu dem Steg aus 2a gemäß der Erfindung gebildet sind;
  • 2d zeigt eine Querschnittsansicht des anschaulichen Stegs aus 2a gemäß der Erfindung;
  • 3a zeigt eine Querschnittsansicht einer Schicht aus Opferoxid, die auf dem Steg aus 2a gemäß der Erfindung hergestellt wird;
  • 3b zeigt eine Querschnittsansicht beim Entfernen des Opferoxids aus 3a gemäß der Erfindung;
  • 4a und 4b zeigen Querschnittsansichten eines Platzhalteroxids und einer Polysiliziumschicht, die auf dem Steg aus 3b gemäß der Erfindung hergestellt sind;
  • 5a und 5b zeigen die Herstellung eines Platzhaltergates aus der Polysiliziumschicht aus 4b gemäß der Erfindung;
  • 6 zeigt die Herstellung einer dielektrischen Schicht benachbart zu dem Platzhaltergate der 5a und 5b gemäß der vorliegenden Erfindung; und
  • 7 zeigt das Entfernen des Platzhaltergates der 5a und 5b, um einen Gategraben gemäß der vorliegenden Erfindung zu bilden;
  • 8 zeigt das Dünnen des Stegs, der in dem Gategraben aus 7 freigelegt ist, gemäß der vorliegenden Erfindung;
  • 9 zeigt die Herstellung der Gateisolierung innerhalb des Gategrabens aus 7 gemäß der vorliegenden Erfindung;
  • 10a, 10b und 10c zeigen die Herstellung eines Metall-Tri-Gates in dem Gategraben aus 9 gemäß der vorliegenden Erfindung;
  • 11 zeigt die Herstellung von Molybdenabstandshaltern benachbart zu einem Steg gemäß einer weiteren Ausführungsform der Erfindung; und
  • 12 zeigt eine Stickstoffimplantation in die Molybdenabstandshalter aus 11, um asymmetrisch dotierte FinFET-Gates gemäß einer weiteren Ausführungsform der Erfindung zu bilden.
  • Beste Art zum Ausführen der Erfindung
  • Die vorliegende detaillierte Beschreibung der Erfindung nimmt Bezug auf die begleitenden Zeichnungen. Die gleichen Bezugszeichen in unterschiedlichen Zeichnungen können gleiche oder ähnliche Elemente bezeichnen. Die folgende detaillierte Beschreibung beschränkt die Erfindung nicht. Vielmehr ist der Schutzbereich der Erfindung durch die angefügten Patentansprüche definiert.
  • Gemäß der vorliegenden Erfindung wird ein anschaulicher Damaszener-Prozess zur Herstellung eines Schmalkörper-Tri-Gate-FinFET's bereitgestellt. In dem anschaulichen Damaszener-Prozess wird ein Platzhaltergate aus einer Schicht aus kristallinem Material, etwa beispielsweise Polysilizium, gebildet, das über einem Steg ausgebildet ist. Eine dielektrische Schicht wird dann um das Platzhaltergate herum und über dem FinFET-Steg, dem Sourcegebiet und dem Draingebiet gebildet. Das Platzhaltergate wird dann entfernt, um einen Gategraben in der dielektrischen Schicht zu schaffen. Die freigelegten Bereiche des FinFET-Stegs innerhalb des Gategrabens können dann lokal gedünnt werden, um den Source/Drain-Reihenwiderstand zu verringern. Es wird dann ein Metallgate, das mit drei Flächen des Stegs in Kontakt ist, in dem geschaffenen Gategraben hergestellt, um den Damaszener-Prozess abzuschließen.
  • 1 zeigt eine Querschnittsansicht einer Silizium-auf-Isolator-(SOI)Scheibe 100, die gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung hergestellt ist. Die SOI-Scheibe 100 gemäß der vorliegenden Erfindung kann eine vergrabene Oxidschicht 110 aufweisen, die auf einem Substrat 115 angeordnet ist. Eine Stegkanalschicht 105 kann auf der vergrabenen Oxidschicht 110 ausgebildet sein. Die Dicke der Stegkanalschicht 105 kann im Bereich von beispielsweise ungefähr 500 Angstrom bis ungefähr 2000 Angstrom (50 nm bis 200 nm) liegen, und die Dicke der vergrabenen Oxidschicht 110 kann im Bereich von beispielsweise ungefähr 1000 Angstrom bis ungefähr 3000 Angstrom (100 nm bis 300 nm) liegen. Die Stegkanalschicht 105 und das Substrat 115 können beispielsweise Silizium aufweisen, obwohl auch andere Halbleitermaterialien, etwa Germanium, verwendet werden können.
  • Wie in den 2a bis 2d gezeigt ist, wird ein vertikaler Steg 205 aus der Stegkanalschicht 105 gebildet. Der Steg 205 kann beispielsweise mit einer Breite (W) in einem Bereich von 10 bis 100 nm hergestellt werden. Der Steg 205 kann aus der Stegschicht 105 unter Anwendung eines konventionellen Prozesses einschließlich, ohne einschränkend zu sein, verfügbarer Photolithographie und Ätzprozesse, hergestellt werden.
  • Nach der Herstellung des Stegs 205 werden ein Sourcegebiet 210 und ein Draingebiet 215 durch beispielsweise Abscheiden einer Schicht aus halbleitendem Material über dem Steg 205 gebildet. Das Sourcegebiet 210 und das Draingebiet 215 können aus der Schicht aus halbleitendem Material unter Anwendung von beispielsweise konventionellen Lithographie- und Ätzprozessen hergestellt werden. Der Fachmann erkennt jedoch, dass andere verfügbare Verfahren eingesetzt werden können, um das Sourcegebiet 210 und das Draingebiet 215 zu bilden. Beispielsweise können das Sourcegebiet 210 und das Draingebiet 215 durch Strukturieren und Ätzen der Stegschicht 105 gebildet werden. Das Sourcgebiet 210 und das Draingebiet 215 können ein Material aufweisen, etwa beispielsweise Silizium, Germanium oder Silizium-Germanium (SiGe). In einer Ausführungsform wird SixGe(1-x) mit x ungefähr gleich 0,7 verwendet. Eine Abdeckung 220 wird dann auf den oberen Flächen des Stegs 205, dem Source 210 und dem Drain 215 gebildet, wie in 2d gezeigt ist. Die Abdeckung 220 kann ein Oxid aufweisen, etwa beispielsweise Siliziumoxid, und eine Dicke kann im Bereich von beispielsweise ungefähr 150 Angstrom bis ungefähr 700 Angstrom (15 nm bis ca. 70 nm) liegen.
  • Wie in 3a gezeigt ist, wird nach der Herstellung des Sourcegebiets 210 und des Draingebiets 215 eine Opferoxidschicht 305 auf dem Steg 205 und dem Source 210 (nicht gezeigt) und dem Drain 215 (nicht gezeigt) gebildet. Die Opferoxidschicht 305 kann auf dem Steg 250, dem Source 210 und dem Drain 215 unter Anwendung eines beliebigen konventionellen Prozesses gebildet werden. In einigen anschaulichen Ausführungsformen wird beispielsweise die Opferoxidschicht 305 thermisch auf dem Steg 205, dem Source 210 und dem Drain 215 gewachsen. Wie in 3b gezeigt ist, werden die Abdeckung 220 und die Opferoxidschicht 305 unter Anwendung eines konventionellen Prozesses, etwa beispielsweise eines konventionellen Ätzprozesses abgetragen, um Defekte von Seitenwänden des Stegs 205 zu entfernen.
  • Ein Platzhalteroxid 405 wird auf dem Steg 205, dem Source 210 und dem Drain 215 unter Anwendung eines konventionellen Prozesses gebildet, wie in 4a gezeigt ist. Das Platzhalteroxid 405 kann beispielsweise auf dem Steg 205, dem Source 210 und dem Drain 215 thermisch aufgewachsen werden. Das Platzhalteroxid 405 kann ein Oxid, etwa beispielsweise Siliziumoxid aufweisen und eine Dicke kann beispielsweise in einem Bereich von ungefähr 50 Angstrom bis ungefähr 150 Angstrom (5 nm bis ca. 15 nm) liegen. Wie ferner in 4 gezeigt ist, kann eine Schicht aus Polysilizium 410 über dem Steg 205, dem Source 210 und dem Drain 215 gebildet werden. Die Dicke der kann im Bereich von beispielsweise ungefähr 700 Angstrom bis ungefähr 2000 Angstrom (70 nm bis 200 nm) liegen.
  • Die Polysiliziumschicht 410 wird unter Anwendung von beispielsweise einem chemisch-mechanischen Polier-(CMP)Prozess zurückpoliert, um damit eine ebene Oberfläche zur Verbesserung des nachfolgenden Gate-Lithographieprozesses zu erreichen. Wie in den 5a und 5b gezeigt ist, wird ein Platzhaltergate 505 in der Polysiliziumschicht 410 unter Anwendung eines konventionellen Prozesses, etwa beispielsweise eines konventionellen Strukturierungs- und Ätzprozesses, gebildet.
  • Wie in 6 gezeigt ist, wird eine dielektrische Schicht 605 über dem Platzhaltergate 505 unter Anwendung von beispielsweise konventionellen Abscheideverfahren hergestellt. Die dielektrische Schicht 605 umfasst beispielsweise Tetraethylorthosilikat (TEOS) oder ein anderes dielektrisches Material. Die Dicke der dielektrischen Schicht 605 kann beispielsweise im Bereich von ungefähr 1000 Angstrom bis ungefähr 2500 Angstrom (100 nm bis ca. 250 nm) liegen. Die dielektrische Schicht 605 kann dann zurückpoliert werden, um die obere Fläche des Platzhaltergates 505 beispielsweise unter Anwendung eines CMP-Prozesses freizulegen, wie in 6 gezeigt ist.
  • Das Platzhaltergate 505 und das Platzhalteroxid 405 werden dann entfernt, wie in 7 gezeigt ist, wobei ein Gategraben 705 geschaffen wird. Das Platzhaltergate 505 und das Platzhalteroxid 405 werden beispielsweise unter Anwendung konventioneller Ätzprozesse entfernt. Wie in 8 gezeigt ist, kann ein Teil des Stegkanals, der in dem Gategraben 705 freiliegt, gedünnt werden. um ein lokal gedünntes Steggebiet 805 zu erzeugen. Der Bereich des Stegkanals, der in dem Gategraben 705 freigelegt ist, kann beispielsweise durch selektives Ätzen des Stegkanals gedünnt werden. Die Gateisolationsschicht 910 kann dann in dem Gategraben 705 gebildet werden, wie in 9 gezeigt ist. Die Gateisolation 910 kann thermisch aufgewachsen oder abgeschieden werden unter Anwendung konventioneller Prozesse. Die Gateisolation 910 kann SiO, SiO2, SiN, SiON, HfO2, ZrO2, Al2O3, HfSiO(x), ZnS, MgF2 oder andere dielektrische Materialien mit großem ε aufweisen.
  • Wie in den 10a, 10b und 10c gezeigt ist, wird ein Metallgate 1005 in dem Gategraben 705 über der Gateisolation 910 gebildet. Das Metallgate 1005 wird in dem Gategraben 705 unter Anwendung eines konventionellen Metallabscheideprozesses gebildet und wird dann bis zur oberen Fläche der dielektrischen Schicht 605 zurückpoliert. Das Metallgate 1005 kann ein Metallmaterial, etwa beispielsweise TaN oder TiN, aufweisen, obwohl auch andere Metalle verwendet werden können. Wie in 10c gezeigt ist, ist das resultierende Metallgate 1005 auf drei Seiten des Stegs 205 angeordnet, wodurch ein Tri-Gate-FinFET bereitgestellt wird. Der Tri-Gate-FinFET gemäß der Erfindung besitzt eine bessere Steuerung der kurzen Kanäle als ein Doppel- Gate oder ein Einzel-Gate-Bauelement. Der Tri-Gate-FinFET besitzt einen höheren Durchlassstrom als ein Doppelgate-FinFET der gleichen Fläche. Das Metallgate 905 des Tri-Gate-FinFET reduziert ferner auch die Auswirkungen der Polysiliziumverarmung und verringert den Gatewiderstand.
  • Anschauliche unterschiedlich dotierte Molybdän-FinFET-Gates
  • 11 bis 12 zeigen einen beispielhaften Prozess zur Herstellung asymmetrischer Molybdän-FinFET-Gates. Wie in 11 gezeigt ist, beginnt der anschauliche Prozess mit dem Abscheiden von Molybdän auf einem Steg 1105, um Molybdänabstandshalter 1110 und 1115 zu bilden. Der Steg 1105 kann gemäß dem anschaulichen Prozess hergestellt werden, wie er zuvor mit Bezug zu den 1 und 2 beschrieben ist. Die Molybdän-Abstandshalter 1110 und 1115 können eine Dicke im Bereich von beispielsweise ungefähr 200 Angstrom bis ungefähr 1500 Angstrom (20 nm bis ca. 150 nm) aufweisen.
  • Nach dem Abscheiden des Molybdäns werden die Abstandshalter 1110 und 1115 asymmetrisch mittels einer Implantation unterschiedlicher Konzentrationen an Stickstoff dotiert. Die Implantation von Stickstoff in jeweils die Abstandshalter 1110 und 1115 ändert die Austrittsarbeit für den jeweiligen Abstandshalter. Die asymmetrische Dotierung der Abstandshalter 1110 und 1115 führt zu einer dualen Austrittsarbeit, wodurch asymmetrische Gates für den resultierenden FinFET geschaffen werden.

Claims (7)

  1. Verfahren zur Herstellung eines Steg-Feldeffekttransistors, gekennzeichnet durch: Bilden eines Stegs (205); Bilden eines Sourcegebiets (210) an einem ersten Ende des Stegs (205) und eines Draingebiets (215) an einem zweiten Ende des Stegs (205); Bilden einer Oxidabdeckung (222) über oberen Flächen des Stegs (205), des Sourcegebiets (210) und des Draingebiets (215); Bilden einer Schicht (305) eines Opferoxids auf dem Steg (205), dem Sourcegebiet (210) und dem Draingebiet (215) nach dem Bilden der Oxidabdeckung (220); Entfernen der Schicht (305) aus Opferoxid, um Defekte von Oberflächen des Stegs (205) zu entfernen; Bilden eines Platzhaltergates (505) mit einem ersten halbleitenden Material gemäß einem ersten Muster über dem Steg (205); Bilden einer dielektrischen Schicht (605) um das Platzhaltergate (505) herum; Entfernen des ersten halbleitenden Materials, um einen Graben (705) in der dielektrischen Schicht (605) entsprechend dem ersten Muster zu erhalten; Dünnen eines Bereichs des Stegs (205), der innerhalb des Grabens (705) freigelegt ist; Bilden einer Schicht (910) aus Gateisolation auf den Flächen des Stegs (205), die in dem Graben (705) freigelegt sind; und Bilden eines Metallgates (1005) in dem Graben (705) über der Schicht (910) aus Gateisolation.
  2. Verfahren nach Anspruch 1, wobei das Metallgate (1005) mit mindestens drei der Flächen des Stegs (205) in Kontakt ist und wobei der Steg-Feldeffekttransistor einen Tri-Gate-Steg-Feldeffekttransistor umfasst.
  3. Verfahren nach Anspruch 1, wobei die dielektrische Schicht (605) Tetraethylorthosilikat umfasst und wobei das erste halbleitende Material Polysilizium aufweist.
  4. Verfahren nach Anspruch 1, wobei die Gateisolation (910) mindestens eines der folgenden Materialien aufweist: SiO, SiO2, SiN, SiON, HfO2, ZrO2, Al2O3, HfSiO(x), ZnS, MgF2.
  5. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Schicht aus Platzhalteroxid (405) über dem Steg (205) vor dem Bilden des Platzhaltergates (505), wobei Bilden des Platzhaltergates (505) umfasst: Abscheiden einer Schicht des ersten halbleitenden Materials über dem Steg (205); und Ätzen der Schicht des ersten halbleitenden Materials, um das Platzhaltergate (505) gemäß dem ersten Muster zu bilden.
  6. Verfahren nach Anspruch 1, wobei Bilden des Metallgates (1005) umfasst: Abscheiden eines Metallmaterials in dem Graben (705).
  7. Verfahren nach Anspruch 1, wobei Bilden der Schicht (305) aus Opferoxid umfasst: thermisches Aufwachsen der Schicht (305) aus Opferoxid, und wobei Entfernen der Schicht (305) aus Opferoxid zum Entfernen von Defekten von Seitenwänden des Stegs (205) umfasst: Ätzen der Schicht (305) aus Opferoxid.
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