CN103456638B - 自对准GaAs FinFET结构及其制造方法 - Google Patents
自对准GaAs FinFET结构及其制造方法 Download PDFInfo
- Publication number
- CN103456638B CN103456638B CN201210183270.1A CN201210183270A CN103456638B CN 103456638 B CN103456638 B CN 103456638B CN 201210183270 A CN201210183270 A CN 201210183270A CN 103456638 B CN103456638 B CN 103456638B
- Authority
- CN
- China
- Prior art keywords
- fin
- shaped
- gaasfinfet
- autoregistration
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Abstract
本发明提供一种自对准GaAs？FinFET结构及其制造方法，通过对硅衬底中已有的FinFET的鳍形沟道区进行Ga、As离子注入，形成自对准GaAs？FinFET，利用GaAs本身比Si或SiGe大的电子迁移率，提高FinFET器件的驱动电流；同时利用鳍形GaAs沟道区与源区、漏区以及其底部衬底的晶格失配，向鳍形GaAs沟道区中引入应力，进一步增大电子迁移率，提高FinFET器件的驱动电流；进一步的，在栅极堆叠结构表面形成应力层，将应力层的机械应力通过栅极转移到GaAs沟道区，提高FinFET器件的驱动电流。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种自对准GaAsFinFET结构及其制造方法。
背景技术
MOSFET（金属氧化半导体场效应晶体管）是大部分半导体器件的主要构件，当沟道长度小于100nm时，传统的MOSFET中，由于围绕有源区的半导体衬底的半导体材料使源极和漏极区间互动，漏极与源极的距离也随之缩短，产生短沟道效应，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，如此便使亚阀值漏电（Subthrehholdleakage）现象更容易发生。
鳍式场效晶体管（FinFieldeffecttransistor，FinFET）是一种新的金属氧化半导体场效应晶体管，其结构通常在绝缘体上硅（SOI）基片上形成，包括狭窄而孤立的硅条（即垂直型的沟道结构，也称鳍片），鳍片两侧带有栅极结构。FinFET结构使得器件更小，性能更高。
如图1所示，现有技术中一种FinFET器件的结构，包括：衬底10、源极11、漏极12、鳍形沟道区13、以及围绕在鳍形沟道区13两侧及上方的导电栅极结构14。其中，所述衬底10为绝缘体上硅（SOI）衬底、绝缘体上硅锗衬底或体硅衬底，源极11、漏极12与鳍形沟道区13是通过图案化覆盖于衬底上的应变硅层以及离子注入工艺获得，所述鳍形沟道区13通常呈长方体状，即其与源极11区和漏极12区呈“H”字形。所述鳍形沟道区13的厚度极薄，且其与栅极接触的三个面均为受控面，受到栅极的控制，可以构造出全耗尽结构，彻底切断沟道的导电通路。
随着半导体业界向22nm技术节点挺进，要求制造的FinFET器件具有更小尺寸和更高驱动电流，但是现有技术中这种使用绝缘体上硅衬底、绝缘体上硅锗衬底或体硅衬底形成具有硅或锗硅源/漏区以及鳍形沟道区的FinFET器件结构限制了FinFET器件性能的提高，已经不能满足制造更小尺寸和更高驱动电流的FinFET器件的要求。
发明内容
本发明的目的在于提供一种自对准GaAsFinFET结构及其制造方法，增大电子迁移率，提高FinFET器件的驱动电流。
为解决上述问题，本发明提出一种自对准GaAsFinFET结构的制造方法，包括以下步骤：
提供衬底；
刻蚀所述衬底形成源区、漏区以及位于源区和漏区之间的鳍形沟道区；
形成围绕在所述鳍形沟道区两侧和上方的虚拟栅极结构；
在所述虚拟栅极结构以及所述衬底表面沉积掩膜层；
平坦化所述掩膜层，以暴露出所述虚拟栅极顶部；
以所述掩膜层为掩膜，去除所述虚拟栅极结构，形成暴露出所述鳍形沟道区的开口；
以所述掩膜层为掩膜，向所述开口底部的鳍形沟道区中进行Ga、As离子注入，形成鳍形GaAs沟道区；
以所述掩膜层为掩膜，形成围绕在所述鳍形GaAs沟道区两侧和上方的栅极堆叠结构。
进一步的，所述衬底为绝缘体上硅衬底、绝缘体上硅锗衬底或体硅衬底。
进一步的，进行Ga、As离子注入之后进行快速退火或者激光退火。
进一步的，所述Ga、As离子注入的次数为多次，每次的注入剂量和能量不同。
进一步的，所述Ga、As离子注入的次数为两次；第一次Ga、As离子注入的能量为100KeV~200KeV，剂量为1.0E13/cm2~1.0E15/cm2；第二次Ga、As离子注入的能量为10KeV~100KeV，剂量为1.0E12/cm2~1.0E13/cm2。
进一步的，在形成鳍形GaAs沟道区之后，形成所述栅极堆叠结构之前，对所述鳍形GaAs沟道区进行沟道离子注入并退火。
进一步的，所述鳍形沟道区和鳍形GaAs沟道区呈长条状或沙漏状。
进一步的，在形成栅极堆叠结构之后，还包括：
移除所述掩膜层；
以所述栅极堆叠结构为掩膜，对所述源区和漏区进行轻掺杂离子注入；
在所述栅极堆叠结构的侧壁形成侧墙；
以所述栅极堆叠结构和侧墙为掩膜，对所述源区和漏区进行重掺杂离子注入；
在所述源区、漏区、鳍形GaAs沟道区、侧墙以及硅衬底表面沉积应力层。
进一步的，所述栅极堆叠结构包括依次形成的栅介质层和栅极层。
本发明还提供一种自对准GaAsFinFET结构，包括：
衬底，所述图案化的硅衬底中形成有FinFET区；
形成于所述FinFET区的GaAsFinFET基体，所述GaAsFinFET基体包括源区、漏区和鳍形GaAs沟道区；以及
形成于所述FinFET区并围绕在所述鳍形GaAs沟道区两侧和上方的栅极堆叠结构。
进一步的，所述鳍形GaAs沟道区呈长条状或沙漏状。
进一步的，所述自对准GaAsFinFET结构还包括：位于所述栅极堆叠结构侧壁的侧墙；以及
覆盖所述衬底、GaAsFinFET基体、多晶硅栅极结构以及侧墙表面的应力层。
进一步的，所述多栅极堆叠结构包括依次形成的栅介质层和多晶硅栅极层。
与现有技术相比，本发明提供的自对准GaAsFinFET结构及其制造方法，通过对衬底中已有的FinFET的鳍形沟道区进行Ga、As离子注入，形成自对准鳍形GaAs沟道区，进而形成自对准GaAsFinFET，利用GaAs本身比Si或SiGe大的电子迁移率，提高FinFET器件的驱动电流；同时利用鳍形GaAs沟道区与源区、漏区以及其底部衬底的晶格失配，向鳍形GaAs沟道区中引入应力，进一步增大电子迁移率，提高FinFET器件的驱动电流；进一步的，在栅极堆叠结构表面形成应力层，将应力层的机械应力通过栅极转移到鳍形GaAs沟道区，提高FinFET器件的驱动电流。
附图说明
图1是现有技术的一种FinFET的立体结构示意图；
图2是本发明具体实施例的自对准GaAsFinFET结构制造方法流程图；
图3A~3G是本发明具体实施例的FinFET结构制造工艺的器件结构示意图。
具体实施方式
本发明FinFET结构及其制造方法将砷化镓应用到提高FinFET性能上，砷化镓是一种重要的半导体材料，属Ⅲ－Ⅴ族化合物半导体，化学式GaAs，分子量144.63，属闪锌矿型晶格结构，晶格常数5.65×10-10m，熔点1237℃，禁带宽度1.4电子伏。砷化镓可以制成电阻率比硅、锗高3个数量级以上的半绝缘高阻材料，用来制作集成电路衬底、红外探测器、γ光子探测器等。由于其电子迁移率比硅大5～6倍，故在制作微波器件和高速数字电路方面得到重要应用。用砷化镓制成的半导体器件具有高频、高温、低温性能好、噪声小、抗辐射能力强等优点。
以下结合附图和具体实施例对本发明提出的自对准GaAsFinFET结构及其制造方法作进一步详细说明。
如图2所示，所述自对准GaAsFinFET结构的制造方法，包括以下步骤：
S21，提供衬底，刻蚀所述衬底，形成源区和漏区以及位于所述源区和漏区之间的鳍形沟道区；
S22，形成围绕在所述鳍形沟道区两侧和上方的虚拟栅极结构；
S23，在所述虚拟栅极结构以及所述衬底表面沉积掩膜层；
S24，平坦化所述掩膜层，以暴露出所述虚拟栅极顶部；
S25，以所述掩膜层为掩膜，去除所述虚拟栅极结构，形成暴露出所述鳍形沟道区的开口；
S26，以所述掩膜层为掩膜，向所述开口底部的鳍形沟道区中进行Ga、As离子注入，形成鳍形GaAs沟道区；
S27，以所述掩膜层为掩膜，在所述开口中填充栅介质层和栅极层，形成围绕在所述鳍形GaAs沟道区两侧和上方的栅极堆叠结构。
请参考图3A，在步骤S21中，提供的衬底300优选为绝缘体上硅衬底、绝缘体上硅锗衬底或体硅衬底，然后刻蚀所述衬底300形成包括源区302a和漏区302b以及位于所述源区302a和漏区302b之间的鳍形沟道区301的鳍片，即刻蚀绝缘体上硅层、绝缘体上硅锗层或体硅衬底表层，刻蚀形成的鳍形沟道区301可以是呈长条状（如图1所示形状）或沙漏状（图3A中所示形状）。
请参考图3B，在步骤S22中，在包括源区302a和漏区302b以及鳍形沟道区301的衬底300表面沉积多晶硅层，并刻蚀所述多晶硅层形成围绕在所述鳍形沟道区301两侧和上方的虚拟栅极结构303。
请参考图3C，在步骤S23中，在包括源区302a和漏区302b以及鳍形沟道区301的衬底300和虚拟栅极结构303表面沉积掩膜层304。
请继续参考图3C，化学机械平坦化所述掩膜层304顶部，至暴露出虚拟栅极结构303顶部。
请参考图3D，在步骤S25中，刻蚀移除虚拟栅极结构，在掩膜层304中形成暴露出鳍形沟道区301侧壁和顶部的开口305。
请参考图3E，图3E是沿图3D中XX’线的剖面结构示意图。在步骤S26中，对暴露出的鳍形沟道区301进行了两次Ga、As离子注入，第一次Ga、As离子注入的能量优选为100KeV~200KeV，剂量优选为1.0E13/cm2~1.0E15/cm2；第二次Ga、As离子注入的能量优选为10KeV~100KeV，剂量优选为1.0E12/cm2~1.0E13/cm2。第一次Ga、As离子注入为高能量、高剂量离子注入，目的是将鳍形沟道区301转变为鳍形GaAs沟道区301a，其中第一次Ga、As离子注入可以分成两步注入完成，也可以通过四次旋转器件完成；第二次Ga、As离子注入与第一次Ga、As离子注入相比为低能量、低剂量的离子注入，目的是改善鳍形GaAs沟道区301a的界面性能。较佳的，在Ga、As离子注入之后进行快速退火或者激光退火，以使注入的离子扩散均匀。本实施例的鳍形GaAs沟道区301a通过在原有鳍形沟道区301基础上，通过自对准Ga、As离子注入形成，因此与鳍形硅沟道301的结构相同，例如呈长条状或沙漏状。
在本发明的其他实施例中，所述Ga、As离子注入的次数可以为一次，也可以为多次。多次注入时，每次的注入剂量和能量不同，以实现阶梯状离子浓度分布的鳍形GaAs沟道区301a，最大化地优化鳍形GaAs沟道区301a。
在步骤S26中，形成鳍形GaAs沟道区301a之后，对所述鳍形GaAs沟道区301a进行沟道离子注入并退火，激活沟道离子，形成鳍形GaAs沟道。
请参考图3F，在步骤S27中，以所述掩膜层为掩膜，在所述开口中填充栅介质层和栅极层（未图示），形成围绕在所述鳍形GaAs沟道区301a两侧和上方的栅极堆叠结构306。其中，栅极堆叠结构306的栅极层例如为多晶硅，栅介质层例如为氧化层。
请继续参考图3F，在步骤27形成栅极堆叠结构306之后，还可以进行：
以所述栅极堆叠结构306为掩膜，对所述源区302a和漏区302b进行轻掺杂（LDD）离子注入；
移除所述掩膜层304，在所述栅极堆叠结构306的侧壁形成侧墙（未图示）；
以所述栅极堆叠结构306和侧墙为掩膜，对所述源区302a和漏区302b进行重掺杂（S/D）离子注入；
在所述对所述源区302a、漏区302b、鳍形GaAs沟道区301a、侧墙以及衬底300表面沉积应力层307，应力层307可以为氮化硅层。
其中，本实施例提供的自对准GaAsFinFET结构制造方法，通过对硅衬底中已有的FinFET的鳍形沟道区进行Ga、As离子注入，形成自对准鳍形GaAs沟道区，进而形成自对准GaAsFinFET，利用GaAs本身比Si或SiGe大的电子迁移率，提高FinFET器件的驱动电流；同时利用鳍形GaAs沟道区与源区、漏区以及其底部硅衬底的晶格失配，向鳍形GaAs沟道区中引入应力，进一步增大电子迁移率，提高FinFET器件的驱动电流；进一步的，在栅极堆叠结构表面形成应力层，将应力层的机械应力通过栅极转移到鳍形GaAs沟道区，提高FinFET器件的驱动电流。
请参考图3F和图3G，本实施例还提供一种自对准GaAsFinFET结构，包括：
衬底300，所述衬底300中形成有FinFET区；
形成于所述FinFET区的GaAsFinFET基体，所述GaAsFinFET基体包括源区302a、漏区302b和鳍形GaAs沟道区301a；以及
形成于所述FinFET区并围绕在所述鳍形GaAs沟道区301a两侧和上方的栅极堆叠结构306。
本实施例中，所述鳍形GaAs沟道区301a呈沙漏状，在其他实施例中，鳍形GaAs沟道区301a也可呈长条状。
本实施例的所述自对准GaAsFinFET结构还包括：位于所述栅极堆叠结构306侧壁的侧墙（未图示）以及覆盖所述衬底300、GaAsFinFET基体、栅极堆叠结构306以及侧墙表面的应力层307。
本实施例提供的自对准GaAsFinFET结构，其鳍形GaAs沟道区的Ga、As离子的电子迁移率比Si或SiGe的电子迁移率大，可以提高提高FinFET器件的驱动电流；同时利用鳍形GaAs沟道区与源区、漏区以及其底部衬底的晶格失配，向鳍形GaAs沟道区中引入应力，进一步增大电子迁移率，提高FinFET器件的驱动电流；进一步的，在栅极堆叠结构表面形成应力层，将应力层的机械应力通过栅极转移到GaAs沟道区，提高FinFET器件的驱动电流。
综上所述，本发明提供的自对准GaAsFinFET结构及其制造方法，通过对硅衬底中已有的FinFET的鳍形沟道区进行Ga、As离子注入，形成自对准鳍形GaAs沟道区，进而形成自对准GaAsFinFET，利用GaAs本身比Si或SiGe大的电子迁移率，提高FinFET器件的驱动电流；同时利用鳍形GaAs沟道区与源区、漏区以及其底部衬底的晶格失配，向鳍形GaAs沟道区中引入应力，进一步增大电子迁移率，提高FinFET器件的驱动电流；进一步的，在栅极堆叠结构表面形成应力层，将应力层的机械应力通过栅极转移到GaAs沟道区，提高FinFET器件的驱动电流。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (11)
1.一种自对准GaAsFinFET结构的制造方法，其特征在于，包括：
提供衬底；
刻蚀所述衬底形成源区、漏区以及位于源区和漏区之间的鳍形沟道区；
形成围绕在所述鳍形沟道区两侧和上方的虚拟栅极结构；
在所述虚拟栅极结构以及所述衬底表面沉积掩膜层；
平坦化所述掩膜层，以暴露出所述虚拟栅极顶部；
以所述掩膜层为掩膜，去除所述虚拟栅极结构，形成暴露出所述鳍形沟道区的开口；
以所述掩膜层为掩膜，向所述开口底部的鳍形沟道区中进行Ga、As离子注入，形成鳍形GaAs沟道区；
以所述掩膜层为掩膜，形成围绕在所述鳍形GaAs沟道区两侧和上方的栅极堆叠结构；
移除所述掩膜层；
以所述栅极堆叠结构为掩膜，对所述源区和漏区进行轻掺杂离子注入；
在所述栅极堆叠结构的侧壁形成侧墙；
以所述栅极堆叠结构和侧墙为掩膜，对所述源区和漏区进行重掺杂离子注入；
在所述源区、漏区、鳍形GaAs沟道区、侧墙以及衬底表面沉积应力层。
2.如权利要求1所述的自对准GaAsFinFET结构的制造方法，其特征在于，所述衬底为绝缘体上硅衬底、绝缘体上硅锗衬底或体硅衬底。
3.如权利要求1所述的自对准GaAsFinFET结构的制造方法，其特征在于，进行Ga、As离子注入之后进行快速退火或者激光退火。
4.如权利要求1所述的自对准GaAsFinFET结构的制造方法，其特征在于，所述Ga、As离子注入的次数为多次，每次Ga、As离子注入的注入剂量和能量不同。
5.如权利要求4所述的自对准GaAsFinFET结构的制造方法，其特征在于，所述Ga、As离子注入的次数为两次；第一次Ga、As离子注入的能量为100KeV～200KeV，剂量为1.0E13/cm2～1.0E15/cm2；第二次Ga、As离子注入的能量为10KeV～100KeV，剂量为1.0E12/cm2～1.0E13/cm2。
6.如权利要求1所述的自对准GaAsFinFET结构的制造方法，其特征在于，在形成鳍形GaAs沟道区之后，形成所述栅极堆叠结构之前，对所述鳍形GaAs沟道区进行沟道离子注入并退火。
7.如权利要求1所述的自对准GaAsFinFET结构的制造方法，其特征在于，所述鳍形沟道区和鳍形GaAs沟道区呈长条状或沙漏状。
8.如权利要求1所述的自对准GaAsFinFET结构的制造方法，其特征在于，所述栅极堆叠结构包括依次形成的栅介质层和栅极层。
9.一种自对准GaAsFinFET结构，其特征在于，包括：
衬底，所述衬底中形成有FinFET区；
形成于所述FinFET区的GaAsFinFET基体，所述GaAsFinFET基体包括源区、漏区和鳍形GaAs沟道区；以及
形成于所述FinFET区并围绕在所述鳍形GaAs沟道区两侧和上方的栅极堆叠结构；
位于所述栅极堆叠结构侧壁的侧墙；以及
覆盖所述衬底、GaAsFinFET基体、栅极堆叠结构以及侧墙表面的应力层。
10.如权利要求9所述的自对准GaAsFinFET结构，其特征在于，所述鳍形GaAs沟道区呈长条状或沙漏状。
11.如权利要求9所述的自对准GaAsFinFET结构，其特征在于，所述栅极堆叠结构包括依次形成的栅介质层和栅极层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210183270.1A CN103456638B (zh) | 2012-06-05 | 2012-06-05 | 自对准GaAs FinFET结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210183270.1A CN103456638B (zh) | 2012-06-05 | 2012-06-05 | 自对准GaAs FinFET结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103456638A CN103456638A (zh) | 2013-12-18 |
| CN103456638B true CN103456638B (zh) | 2016-02-03 |
Family
ID=49738883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210183270.1A Active CN103456638B (zh) | 2012-06-05 | 2012-06-05 | 自对准GaAs FinFET结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103456638B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017096780A1 (zh) * | 2015-12-07 | 2017-06-15 | 中国科学院微电子研究所 | 具有高质量外延层的半导体器件及其制造方法 |
| WO2017096781A1 (zh) | 2015-12-07 | 2017-06-15 | 中国科学院微电子研究所 | 具有高质量外延层的纳米线半导体器件及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7041604B2 (en) * | 2004-09-21 | 2006-05-09 | Molecular Imprints, Inc. | Method of patterning surfaces while providing greater control of recess anisotropy |
| CN1902741A (zh) * | 2004-01-12 | 2007-01-24 | 先进微装置公司 | 具有减薄体的窄体金属镶嵌三栅极鳍状场效应晶体管 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080054300A1 (en) * | 2006-06-30 | 2008-03-06 | Philip Gene Nikkel | Body contact structure and method for the reduction of drain lag and gate lag in field effect transistors |
| US20080182372A1 (en) * | 2007-01-31 | 2008-07-31 | International Business Machines Corporation | Method of forming disposable spacers for improved stressed nitride film effectiveness |
-
2012
- 2012-06-05 CN CN201210183270.1A patent/CN103456638B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1902741A (zh) * | 2004-01-12 | 2007-01-24 | 先进微装置公司 | 具有减薄体的窄体金属镶嵌三栅极鳍状场效应晶体管 |
| US7041604B2 (en) * | 2004-09-21 | 2006-05-09 | Molecular Imprints, Inc. | Method of patterning surfaces while providing greater control of recess anisotropy |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103456638A (zh) | 2013-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9397226B2 (en) | Vertical field effect transistors with controlled overlap between gate electrode and source/drain contacts | |
| JP4551811B2 (ja) | 半導体装置の製造方法 | |
| AU709509B2 (en) | Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same | |
| US8669163B2 (en) | Tunnel field-effect transistors with superlattice channels | |
| US8853008B1 (en) | Counter-doped low-power FinFET | |
| US8703558B2 (en) | Graphene device and method for manufacturing the same | |
| Zhang et al. | FOI FinFET with ultra-low parasitic resistance enabled by fully metallic source and drain formation on isolated bulk-fin | |
| Sharma et al. | Effect of high-k and vacuum dielectrics as gate stack on a junctionless cylindrical surrounding gate (JL-CSG) MOSFET | |
| CN102339859B (zh) | Mos晶体管及其形成方法 | |
| CN107924941B (zh) | 隧穿场效应晶体管及其制备方法 | |
| CN103515231B (zh) | FinFET制造方法 | |
| CN103811349A (zh) | 半导体结构及其制造方法 | |
| CN103295899B (zh) | FinFET器件制造方法 | |
| CN103456638B (zh) | 自对准GaAs FinFET结构及其制造方法 | |
| CN103700631A (zh) | 无结mos fet器件的制备方法 | |
| CN104183500A (zh) | 在FinFET器件上形成离子注入侧墙保护层的方法 | |
| CN103123899B (zh) | FinFET器件制造方法 | |
| CN109478562B (zh) | 隧穿场效应晶体管及其制造方法 | |
| CN104347508A (zh) | 半导体结构及其形成方法 | |
| CN103383961A (zh) | FinFET结构及其制造方法 | |
| JP5172893B2 (ja) | トランジスタの製造方法 | |
| US9048258B2 (en) | Narrow body field-effect transistor structures with free-standing extension regions | |
| CN102354678B (zh) | 具有阶梯型氧化埋层的soi结构 | |
| CN102339784B (zh) | 具有阶梯型氧化埋层的soi结构的制作方法 | |
| CN103123900B (zh) | FinFET器件制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |