CN103700631A - 无结mos fet器件的制备方法 - Google Patents
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Abstract
本发明提供了一种无结MOS FET器件的制备方法，在制备无结MOS FET器件的工艺中，通过引入应力工程，使张应力被记忆留在N型MOSFET器件区以提高NMOS的电子迁移率，同时将压应力被记忆留在在P型MOSFET器件区以提高PMOS的空穴迁移率，克服了现有技术中制备出的无结MOSFET载流子迁移率偏低的缺点，提高了器件的驱动电流，进而带来了器件性能的提升，同时制程变动较小，实现成本较低。
Description
技术领域
本发明涉及半导体制备领域，具体涉及一种无结MOS FET器件的制备方法，通过将应力工程引入到无结MOS FET的制备工艺中，来提高器件性能。
背景技术
应变硅技术：
从第一个晶体管发明到超大规模集成电路的广泛应用，摩尔定律指导着微电子工业的发展速度。但随着器件关键尺寸的不断缩小至65nm甚至22nm以下，进一步缩小器件关键尺寸以提高性能变得越来越困难，这给集成电路制造工艺带来极大挑战。目前还没有新的器件在兼容现有主流硅工艺的情况下代替硅CMOS。此外，现有的CMOS电路还受到迁移率不匹配的限制。在硅材料中，空穴迁移率只有电子迁移率的1/3左右，为了使NMOS和PMOS的驱动电流一致，必须增大PMOS器件的宽长比，这会使电路的速度和集成度都受到影响，降低了电路性能。为了解决这个问题，一个有效的办法是改善沟道材料的导电性，提高空穴和电子的迁移率，增强驱动电流，提高电路性能。通过在沟道中引入应变力能有效提高空穴和电子的迁移率，根据国内外的研究和生产实践，在NMOS管沟道方向引入张应力能提高电子迁移率，而在PMOS管沟道方向引入压应力能提高空穴迁移率。
据报道，同尺寸的应变硅与体硅MOSFET相比，功耗减小1/3、速度提高30%、特征频率提高50%以上、功耗延迟积仅为后者的1/5～1/6、器件的封装密度提高50%。因此，应变硅技术在高速和低功耗领域有很大的应用潜力。据发表在Journal of Semiconductor TECHNOLOGY AND SCIENCE（《半导体技术和科学杂志》）的文献“A Design Evaluation of Strained Si-SiGe on Insulator（SSOI）Based Sub-50nmnMOSFETs”报道，在室温的条件下，与体硅相比，应变硅中的电子迁移率增加约60%～95%，空穴迁移率增加约30%。
Junctionless MOSFET结构：
Juctionless MOSFET的结构首次由J.-P.Colinge等人2010年发表在Nature Nanotechnology上的文章“Nanowire transistors without junctions”所报道。以往所有的MOSFET都是靠着引入的杂质原子所形成的结工作的。当关键尺寸下降到10nm左右时，为了抑制短沟道效应，非常高的掺杂浓度梯度变得十分必要。由于杂质扩散过程中的物理定律的限制，在工艺上制造出如此高的掺杂浓度梯度十分困难。这种无结的器件不需要制作浓度梯度非常大的PN结，由于不使用昂贵的快速热退火，所以该结构大大减小了工艺制造的复杂度和成本；同时该结构的器件有CMOS的全部功能，亚阈值摆幅接近理想值，有着非常低的泄漏电流，并且在栅压和温度升高时迁移率退化比通常的MOSFET小很多。Junctionless MOSFET工作原理的详细情况可以参看J.-P.Colinge等人2010年发表在Nature Nanotechnology上的文章“Nanowire transistors without junctions”。 简要地说，它导电的原理在于利用栅极电压对沟道载流子浓度的调制，关闭器件的时候耗尽栅下体硅中的电子。其电流在体硅的内部通过，避免了传统MOSFET导通电流的表面反型模式，避免了界面散射导致的迁移率退化。Junctionless MOSFET制造工艺的关键在于制造出非常小的器件宽度和厚度以便在关态时栅极电压能够耗尽体硅中的载流子。无结MOS FET器件的结构示意图可参照图1所示。Junctionless MOSFET载流子迁移率的困境：
根据文献“Nanowire transistors without junctions”的报导，N型Junctionless MOSFET的电子迁移率为（100cm2V-1S-1），P型Junctionless MOSFET的空穴迁移率为(40cm2V-1S-1)，此时硅中的杂质浓度为1e19到1e20/cm3。这对于普通长沟道的MOSFET来说是相当小的。当然，这种较小的迁移率也普遍表现在短沟如40nm技术节点的MOSFET中。
因此，如何有效提高无结MOSFET器件中NMOS的电子迁移率和PMOS的空穴迁移率，成了本领域技术人员致力研究的方向。
发明内容
本发明提供了一种无结MOSFET器件的制备方法，包括以下步骤：
步骤S1：提供一衬底，用以制备第一器件区和第二器件区；在该衬底上形成纳米线结构；
步骤S2：在所述纳米线结构表面制备形成一层牺牲氧化层后， 对所述第一器件区和第二器件区的纳米线结构进行第一离子掺杂工艺；
步骤S3：在所述牺牲氧化层上表面制备形成一单晶硅层后，对所述第一器件区和第二器件区的单晶硅层进行第二离子掺杂工艺；
步骤S4：进行一退火工艺，将经过离子掺杂的单晶硅层转化为多晶硅层，刻蚀所述多晶硅层和氧化层形成栅极；
步骤S5：在第一器件区和第二器件区分别制备一应力层将所述衬底及栅极的表面予以覆盖；
步骤S6：通过进行一退火工艺后将应力记忆在第一器件区和第二器件，并去除所述应力层；
步骤S7：制备形成接触孔并进行金属填充。
上述的制备方法，其特征在于，所述衬底为SOI晶片。
上述的制备方法，其特征在于，所述第一器件区为N型MOSFET器件区，所述第二器件区为P型MOSFET器件区。
上述的制备方法，其特征在于，采用电子束光刻工艺制备形成所述纳米线结构。
上述的制备方法，其特征在于，在进行第一离子注入工艺时，采用砷离子对第一器件区的纳米线进行掺杂，采用氟化硼离子对第二器件区的纳米线进行掺杂。
上述的制备方法，其特征在于，在温度条件为500～600℃的条件下，采用低压化学气相沉积工艺沉积厚度为40～60nm单晶硅层。
上述的制备方法，其特征在于，在进行第二离子注入工艺时，采 用砷离子对第一器件区的单晶硅层进行重掺杂，采用砷离子对第二器件区的单晶硅层进行掺杂；
在进行重掺杂时，砷离子和砷离子的注入剂量相等。
上述的制备方法，其特征在于，在对其中任意一个器件区进行离子注入工艺时，制备一掩膜层将另一器件区进行覆盖；
在该器件区的离子注入工艺完成后去除另一器件区覆盖的掩膜层。
上述的制备方法，其特征在于，所述步骤S5包括以下工艺步骤：
1）采用低压化学气相沉积工艺沉积一张应力层，然后刻蚀去除覆盖在第二器件区的张应力层，保留位于第一器件区的张应力层；
2）采用等离子体增强化学汽相沉积工艺沉积一层压应力层，然后刻蚀去除覆盖在第一器件区的压应力层，保留位于第二器件区的压应力层。
上述的制备方法，其特征在于，分别借助两块掩膜板刻刻蚀去除第二器件区的张应力层及第一器件区的压应力层。
上述的制备方法，其特征在于，所述张应力层和压应力层皆为氮化硅层。
上述的制备方法，其特征在于，采用低压化学气相沉积工艺沉积所述氮化硅层。
由于本发明采用了以上技术方案，在制备无结MOS FET器件的工艺中，通过引入应力工程，将张应力被记忆留在N型MOSFET器件区以提高NMOS的电子迁移率，同时将压应力被记忆留在在P型 MOSFET器件区以提供PMOS的空穴迁移率，克服了无结MOSFET载流子迁移率偏低的缺点，极大提升了器件性能。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
图1为无结MOSFET的结构示意图；
图2-11为本发明制备无结MOS FET器件的流程图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步的说明：
本发明提供了一种无结MOS FET器件的制备方法，具体包括以下步骤：
步骤S1：提供一半导体衬底1以制造无结MOS FET器件，如图2所示。该无结MOS FET器件包括第一器件区和第二器件区，其中，第一器件区为N型MOSFET器件区，第二器件区为P型MOSFET器件区。在本发明的实施例中，该衬底为SOI（Silicon On Insulator，绝缘体上硅）。SOI晶圆制造的芯片由数百万含晶体管的绝缘区组成，每个绝缘区都与其它绝缘区和其下的体型衬底硅基板互相隔离。这一特点极大地简化了电路的设计：由于晶体管之间是互相 隔离的，设计师无需为了实现反偏结点的电气绝缘而设计复杂的电路方案。同时绝缘层也会保护顶层和体硅衬底基板上寄生的活动硅层。SOI的这两个优点，使得设计师们能够研发出更加紧凑的超大规模集成电路（VLSI）芯片。本发明采用SOI晶片作为衬底不仅可以满足关键尺寸较小的晶体管制造需求，同时也保证了器件具有良好的性能；
采用电子束光刻在该衬底1上定义出约几十纳米宽、10纳米厚的纳米线，如图2所示。在经过电子束光刻后，在衬底上形成了若干条凸起的纳米线结构，同时，在本发明的实施例中，根据工艺需求，可通过控制电子束光刻的参数来改变纳米线的厚度、线宽以及相邻纳米线的间距。下面以X轴和Y轴方向的视图进行进一步阐述。
1.步骤S2：刻蚀SOI衬底1形成纳米线结构2后，在其表面制备一层较薄的（一般为几纳米）牺牲氧化层，然后对第一器件区和第二器件区的纳米线结构进行第一离子掺杂工艺。具体的，采用砷（As）离子对第一器件区的纳米线进行掺杂，对第二器件区的纳米线采用氟化硼（BF2）离子进行掺杂。在注入时，通过控制离子注入的能量和剂量使得掺杂浓度达到5e19/cm3，以实现最佳的掺杂浓度，进而使得最终制备的器件性能为较佳。
其中，在进行第一器件区/第二器件区的离子掺杂前，首先在第二器件区/第一器件区制备形成一掩膜层（如光刻胶等），以对第二器件区/第一器件区形成保护，进而在进行第一器件区/第二器件区的离子注入时，避免二器件区/第一器件区收到离子注入的损伤。如图4 所示。
步骤S3：在牺牲氧化层3上表面制备形成一单晶硅层4（也可称为无定形硅），优选的，在温度条件为500～600℃的条件下，采用低压化学气相沉积工艺（LPCVD，low pressure chemical vapor deposition）沉积厚度为40～60nm单晶硅层4，如图5所示。
对第一器件区和第二器件区的单晶硅层进行第二离子掺杂工艺，如图6所示。具体的，在进行第二离子掺杂工艺时，采用砷离子对第一器件区的单晶硅层4进行重掺杂，采用硼离子对第二器件区的单晶硅层4进行掺杂；且在进行重掺杂时，砷离子和砷离子的注入剂量皆相等，优选的，砷离子和砷离子的注入剂量为2e14/cm2。同时，为得到合适的阈值电压，N型的MOSFET采用P+的离子注入，P型的MOSFET采用N+的离子注入。
步骤S4：在氮的氛围中进行30分钟900℃的热退火来激活单晶硅层4掺杂的杂质使单晶硅层4转化成多晶硅4′，如图7所示。刻蚀去除部分多晶硅4′和部分牺牲氧化层3，在第一器件区和第二器件区分别形成栅极结构，如图8所示。
步骤S5：在第一器件区和第二器件区分别制备一应力层5将衬底及栅极的表面予以覆盖，如图9所示，具体步骤如下：
1）采用低压化学气相沉积在第一器件区和和第二器件区表面沉积一层张应力氮化硅层，然后通过一掩模板把第二器件区（P型MOSFET器件区）上的张应力氮化硅层刻蚀掉，留下覆盖NMOS的张应力氮化硅层TSL（tensile stress layer）；
接着再采用等离子体增强化学汽相沉积工艺（PECVD，Plasma Enhanced Chemical Vapor Deposition）淀积一层压应力的氮化硅层CSL（compressive stress layer，压应力层），然后通过另一道掩模板把第一器件区（N型MOSFET器件区）上的压应力氮化硅层刻蚀掉。
步骤S6：然后通过退火，使得张应力氮化硅层的张应力被记忆在N型MOSFET器件区，以及压应力氮化硅层的压应力被记忆在P型MOSFET器件区，进而使得NMOS的电子迁移率及PMOS的空穴迁移率同时得到提高，克服了无结MOSFET载流子迁移率偏低的缺点，极大提升了器件性能。最后刻蚀掉张应力氮化硅层和压应力氮化硅层，如图10所示。
步骤S7：制备形成接触孔并进行金属填充，具体的，光刻形成栅电极图形，其中刻蚀采用反应离子刻蚀（reactive-ion-etch），在其炉管中刻蚀以形成栅极的图形。在形成栅电极图形之后，在底部先沉积保护性的SOI2层，然后刻蚀接触空洞，最后进行常规的TiW–Al（钛化钨-铝）金属化工艺提供器件的电学接触，如图11所示。
综上所述，由于本发明采用了以上技术方案，在制备无结MOS FET器件的工艺中，通过引入应力工程，使张应力被记忆留在N型MOSFET器件区以提高NMOS的电子迁移率，同时将压应力被记忆留在在P型MOSFET器件区以提高PMOS的空穴迁移率，克服了现有技术中制备出的无结MOSFET载流子迁移率偏低的缺点，提高了器件的驱动电流，进而带来了器件性能的提升；同时制程变动较小， 实现成本较低。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (12)
1.一种无结MOS FET器件的制备方法，其特征在于，包括以下步骤：
步骤S1：提供一衬底，用以制备第一器件区和第二器件区；在该衬底上形成纳米线结构；
步骤S2：在所述纳米线结构表面制备形成一层牺牲氧化层后，对所述第一器件区和第二器件区的纳米线结构进行第一离子掺杂工艺；
步骤S3：在所述牺牲氧化层上表面制备形成一单晶硅层后，对所述第一器件区和第二器件区的单晶硅层进行第二离子掺杂工艺；
步骤S4：进行一退火工艺，将经过离子掺杂的单晶硅层转化为多晶硅层，刻蚀所述多晶硅层和氧化层形成栅极；
步骤S5：在第一器件区和第二器件区分别制备一应力层将所述衬底及栅极的表面予以覆盖；
步骤S6：通过进行一退火工艺后将应力记忆在第一器件区和第二器件区，并去除所述应力层；
步骤S7：制备形成接触孔并进行金属填充。
2.如权利要求1所述的制备方法，其特征在于，所述衬底为SOI晶片。
3.如权利要求1所述的制备方法，其特征在于，所述第一器件区为N型MOSFET器件区，所述第二器件区为P型MOSFET器件区。
4.如权利要求1所述的制备方法，其特征在于，采用电子束光刻工艺制备形成所述纳米线结构。
5.如权利要求1所述的制备方法，其特征在于，在进行第一离子注入工艺时，采用砷离子对第一器件区的纳米线进行掺杂，采用氟化硼离子对第二器件区的纳米线进行掺杂。
6.如权利要求1所述的制备方法，其特征在于，在温度条件为500～600℃的条件下，采用低压化学气相沉积工艺沉积厚度为40～60nm的单晶硅层。
7.如权利要求1所述的制备方法，其特征在于，在进行第二离子注入工艺时，采用砷离子对第一器件区的单晶硅层进行重掺杂，采用硼离子对第二器件区的单晶硅层进行重掺杂；
在进行重掺杂时，砷离子和硼离子的注入剂量相等。
8.如权利要求5或7所述的制备方法，其特征在于，在对其中任意一个器件区进行离子注入工艺时，制备一掩膜层将另一器件区进行覆盖；
在该器件区的离子注入工艺完成后去除另一器件区覆盖的掩膜层。
9.如权利要求1所述的制备方法，其特征在于，所述步骤S5包括以下工艺步骤：
1）采用低压化学气相沉积工艺沉积一张应力层，然后刻蚀去除覆盖在第二器件区的张应力层，保留位于第一器件区的张应力层；
2）采用等离子体增强化学汽相沉积工艺沉积一层压应力层，然后刻蚀去除覆盖在第一器件区的压应力层，保留位于第二器件区的压应力层。
10.如权利要求9所述的制备方法，其特征在于，分别借助两块掩膜板刻刻蚀去除第二器件区的张应力层及第一器件区的压应力层。
11.如权利要求9所述的制备方法，其特征在于，所述张应力层和压应力层皆为氮化硅层。
12.如权利要求11所述的制备方法，其特征在于，采用低压化学气相沉积工艺沉积所述氮化硅层。
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