CN104269438A - 无结场效应晶体管及其制备方法 - Google Patents
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Abstract
本发明涉及半导体制造领域，公开了一种无结场效应晶体管及其制备方法。本发明中，能够获得具有关态漏电小，能有效克服短沟道效应等优点的无结场效应管，此外，使源区和漏区采用肖特基接触引出，能够降低源区和漏区的接触电阻，从而增加了驱动电流，而且工艺步骤简单。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种无结场效应晶体管及其制备方法。
背景技术
半导体器件(如薄膜晶体管)的使用越来越普遍，尤其在显示器、柔性应用等方面。半导体器件的迅猛发展要求器件的尺寸不断的缩小化，因而对材料的要求越来越高。现有的场效应晶体管源区(或漏区)的掺杂类型和浓度分别与沟道区的不一致，它们中的PN结之间会形成一个势垒结，例如：NMOS是N+PN+，PMOS是P+NP+。
随着器件尺寸的不断缩小，器件性能受阈值电压漂移、泄漏电流增加等效应的影响愈加明显。因此绝缘片上硅、双栅、三栅和环栅等新型器件结构随之被提出用来提高栅控能力以抑制短沟道等不良效应。由于器件的进一步缩小，使得要实现突变的掺杂变得越来越困难，这种困难不仅是来自实现工艺的控制，而且因为电子和空穴的区域化半径为几个纳米，从物理本质上就限定了掺杂浓度变化的极限幅度。因而源漏区和沟道掺杂类型和浓度一致的无结器件被视为用来克服掺杂突变和热平衡问题，同时无结器件具有良好的短沟道效应，在几个纳米尺寸下仍然可以工作。此外，一般的半导体器件的驱动电流小，那么如何增大驱动电流，提高半导体器件的性能便是本领域技术人员急需解决的技术问题。
发明内容
本发明的目的在于提供一种无结场效应晶体管及其制备方法，使得源区和漏区之间不形成PN结掺杂，能够提高驱动电流，且工艺简单。
为解决上述技术问题，本发明的实施方式提供了一种无结场效应晶体管，包括半导体薄膜和栅极结构，所述半导体薄膜设有源区、沟道区及漏区，所述源区和漏区位于所述沟道区的两端，且不形成PN结掺杂，所述栅极结构形成于所述沟道区上。
本发明实施方式相对于现有技术而言，半导体薄膜中的源区、沟道区及漏区为同一材质，且不进行PN结掺杂，而是利用栅极材料与半导体沟道材料的势垒差，将栅极覆盖的沟道区耗尽，从而使得器件在常态下处于关断状态，当栅极和衬底之间加上偏压之后，可以正常开启。由于不需要进行源漏区域的掺杂和激活，因此无结场效应晶体管能有效克服短沟道效应，具有关态漏电小，且驱动电流大等优点。
进一步的，在所述的无结场效应晶体管中，还包括层间介质层、钝化层及源漏连线，所述层间介质层形成于所述半导体薄膜及栅极结构的表面并设有通孔，所述通孔暴露出所述源区和漏区，所述钝化层形成于所述通孔的侧壁及暴露出的源区和漏区的表面，所述源漏连线填充于所述通孔中。
进一步的，在所述的无结场效应晶体管中，所述层间介质层为二氧化硅或氮化硅。
进一步的，在所述的无结场效应晶体管中，所述沟道区为P型沟道，所述钝化层为二氧化钛、氧化铝、氧化硅的一种或多种组合。
进一步的，在所述的无结场效应晶体管中，所述沟道区为N型沟道，所述钝化层为氧化镧、氧化硅的一种或多种组合。
进一步的，在所述的无结场效应晶体管中，所述钝化层的厚度范围是1nm～2nm。
另外，钝化层可以钝化半导体表面，抑制费米能级钉扎效应，从而减小源漏半导体衬底与金属电极之间的有效肖特基势垒高度，进而减小源漏区域的接触电阻率，增大导通电流。
进一步的，在所述的无结场效应晶体管中，所述源漏连线为氮化钛、氮化钽、钛、铜、金、铝、钼的一种或多种组合。
进一步的，在所述的无结场效应晶体管中，还包括衬底和形成于衬底表面的衬底介质层，所述半导体薄膜形成于所述衬底介质层上。
进一步的，在所述的无结场效应晶体管中，所述衬底为硅或锗，所述衬底介质层为二氧化硅或氮化硅。
进一步的，在所述的无结场效应晶体管中，所述半导体薄膜为单晶硅、非晶硅、锗、铟镓氧化锌、氧化锌、黑磷、III族或V族材料。
进一步的，在所述的无结场效应晶体管中，所述栅极结构包括栅介质层和栅电极，所述栅电极形成于所述栅介质层上，所述栅介质层形成于所述半导体薄膜上。
进一步的，在所述的无结场效应晶体管中，所述栅介质层为二氧化硅、氮化硅、二氧化铪中的一种或多种混合组成。。
进一步的，在所述的无结场效应晶体管中，所述沟道区为P型沟道，所述栅电极为功函数小于P型沟道的金属材料或N+型多晶硅。
对P型沟道栅电极采用功函数小于P型沟道，使栅电极接近沟道区的价带，使得沟道全耗尽，在常态情况下处于关断状态，只有当栅极和沟道衬底加负偏压之后，器件才能开启，从而实现器件的正常开关工作。
进一步的，在所述的无结场效应晶体管中，所述沟道区为N型沟道，所述栅电极为功函数大于N型沟道的金属材料或P+型多晶硅。
对N型沟道栅电极采用功函数大于N型沟道，使栅电极接近沟道区的导带，使得沟道全耗尽，在常态情况下处于关断状态，只有当栅极和沟道衬底加正偏压之后，器件才能开启，从而实现器件的正常开关工作。
本发明的实施方式还提供了一种无结场效应晶体管的制备方法，包含以下步骤：
提供衬底，在所述衬底上依次形成衬底介质层和半导体薄膜；
刻蚀所述半导体薄膜，暴露出部分衬底介质层；
在所述半导体薄膜上形成栅极结构，位于所述栅极结构下方的半导体薄膜为沟道区，位于所述栅极结构两侧的半导体薄膜分别为源区和漏区；
在所述衬底介质层、半导体薄膜和栅极结构上形成层间介质层；
刻蚀所述层间介质层，形成通孔，所述通孔暴露出所述源区和漏区；
在所述通孔侧壁、源区和漏区的表面形成钝化层；
在所述通孔内填充源漏连线，所述源漏连线形成于所述钝化层的表面，使所述源漏连线与源区、漏区呈肖特基接触。
本发明实施方式相对于现有技术而言，形成的半导体薄膜中不进行PN结掺杂和激活，因此能有效克服短沟道效应，具有关态漏电小的特点，钝化层的引入能够抑制费米钉扎效应，减小源漏区域的有效肖特基势垒高度，进而减小源区和漏区的接触电阻，增大驱动电流。
附图说明
图1是本发明实施例一和二中无结场效应晶体管的剖面示意图；
图2是本发明实施例三和四中无结场效应晶体管的制备方法的流程图；
图3至图9是本发明实施例三和四中无结场效应晶体管制作过程中的剖面示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。
本发明的第一实施方式涉及一种无结场效应晶体管，请参考图1，其中，无结场效应晶体管包括半导体薄膜200和栅极结构，半导体薄膜200设有源区、沟道区及漏区，源区和漏区位于沟道区的两端，且不形成PN结掺杂，栅极结构形成于沟道区上。其中，半导体薄膜200形成于衬底介质层110上，衬底介质层110形成于衬底100的表面。
在本实施例中，无结场效应晶体管还包括层间介质层400、钝化层500及源漏连线600，层间介质层400形成于半导体薄膜200及栅极结构的表面并设有通孔，通孔暴露出源区和漏区，钝化层500形成于通孔的侧壁及暴露出的源区和漏区的表面，源漏连线600填充于通孔中。
其中，衬底100为硅(Si)、锗(Ge)或其他半导体材质，衬底介质层110为二氧化硅或氮化硅等常规介质层。半导体薄膜200形成于绝缘体上硅(SOI)或绝缘体上锗(GOI)上，若衬底100的材质为Si，则半导体薄膜200可以为Si，即在SOI上；若衬底100的材质为Ge，则半导体薄膜200可以为Ge，即在GOI上；除此之外，半导体薄膜200还可以为非晶硅、铟镓氧化锌(IGZO)、氧化锌(ZnO)、黑磷、III族或V族材料。在本实施例中，半导体薄膜200掺杂了P型离子，即后续形成的沟道区也为P型沟道。
在本实施例中，栅极结构包括栅介质层310和栅电极320，栅电极320形成于栅介质层310上，栅介质层310形成于半导体薄膜200上。其中，栅介质层310可以为二氧化硅、氮化硅、二氧化铪(HfO2)中的一种或其多种混合组成。由于在本实施例中半导体薄膜200为P型，沟道区也为P型，因此栅电极320可以为功函数小于P型沟道的金属材料或N+型多晶硅，接近半导体薄膜200的价带，使得沟道全耗尽，进而使得器件在常态出于关断状态。层间介质层400可以为二氧化硅或氮化硅，起隔离作用。由于半导体薄膜为P型，因此钝化层500可以为二氧化钛(TiO2)、氧化铝、氧化硅及其叠层，钝化层可以钝化半导体表面，抑制费米能级钉扎效应，从而减小源漏半导体衬底与金属电极之间的有效肖特基势垒高度，进而减小源漏区域的接触电阻率，增大导通电流。钝化层500的厚度范围为1nm～2nm，例如是1.5nm。源漏连线600为氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、铜、金、铝或钼(Mo)。使源漏连线600与源区、漏区呈肖特基接触，能够降低源区和漏区的接触电阻，进而提高驱动电流。
由于源区、沟道区和漏区之间无PN结掺杂，因此形成的无结场效应晶体管具有关态漏电小，能有效克服短沟道效应，且驱动电流大，工艺步骤简单等优点。
本发明的第二实施方式涉及一种无结场效应晶体管。第二实施方式与第一实施方式大致相同，主要区别之处在于：在第一实施方式中，无结场效应晶体管中的半导体薄膜200为P型。而在本发明第二实施方式中，无结场效应晶体管中的半导体薄膜200为N型。因此，相应的，钝化层500为氧化镧(La2O3)、氧化硅及其叠层，栅电极320为功函数大于N型沟道的金属材料或P+型多晶硅，接近半导体薄膜200的导带，使得沟道全耗尽，进而使得器件在常态出于关断状态。
本发明的第三实施方式涉及一种无结场效应晶体管的制备方法。其用于制造如实施例一提出的无结场效应晶体管，具体的，请参考图2，无结场效应晶体管的制备方法包括步骤：
S100：提供衬底100，在衬底100上依次形成衬底介质层110和半导体薄膜200；
请参考图3，在步骤S100中，衬底100为硅(Si)、锗(Ge)或其他半导体材质，衬底介质层110为二氧化硅或氮化硅等常规介质层。半导体薄膜200形成于绝缘体上硅(SOI)或绝缘体上锗(GOI)上，若衬底100的材质为Si，则半导体薄膜200可以为Si，即在SOI上；若衬底100的材质为Ge，则半导体薄膜200可以为Si或Ge，即在GOI上；除此之外，半导体薄膜200还可以为非晶硅、铟镓氧化锌(IGZO)、氧化锌(ZnO)、黑磷、III族或V族材料。在本实施例中，半导体薄膜200掺杂了P型离子，即后续形成的沟道区也为P型沟道。
S200：刻蚀半导体薄膜200，暴露出部分衬底介质层110；
请参考图4，在步骤S200中，采用光刻、刻蚀等形成具有图形的半导体薄膜200，即暴露出部分衬底介质层110。
S300：在半导体薄膜200上形成栅极结构，位于栅极结构下方的半导体薄膜200为沟道区220，位于栅极结构两侧的半导体薄膜200分别为源区210和漏区230；
栅极结构包括栅介质层310和栅电极320，栅电极320形成于栅介质层310上，栅介质层310形成于半导体薄膜200上。具体的，请参考图5至图6，首先在衬底介质层110和半导体薄膜200的表面上依次形成栅介质层310和栅电极320，接着刻蚀栅电极320和栅介质层310暴露出部分衬底介质层110和半导体薄膜200，获得沟道区220、源区210和漏区230。其中，栅介质层310可以为二氧化硅、氮化硅、二氧化铪(HfO2)中的一种或其多种混合组成。由于需要刻蚀栅介质层310，因此为了保证刻蚀不伤害衬底100，优选栅介质层310的材质与衬底介质层110的材质不同，两者具有较大的刻蚀选择比最佳。由于在本实施例中半导体薄膜200为P型，沟道区220也为P型，因此栅电极320可以为功函数小于P型沟道的金属材料或N+型多晶硅，接近半导体薄膜200的价带，使得沟道全耗尽，进而使得器件在常态出于关断状态。
由于源区210、沟道区220和漏区230之间无PN结掺杂，因此形成的无结场效应晶体管能有效克服短沟道效应，而具有关态漏电小，驱动电流大等优点。
S400：在衬底介质层110、半导体薄膜200和栅极结构上形成层间介质层400；
请参考图7，在步骤S400中，层间介质层400可以为二氧化硅或氮化硅，起隔离作用，其厚度可以根据不同工艺需要来决定，在此不做限定，然而通常情况下在沉积形成层间介质层400后会采用化学机械抛光对其进行机械平坦化处理。
S500：刻蚀层间介质层400，形成通孔410，通孔410暴露出源区210和漏区230；
请参考图8，在步骤S500中，需要采用光刻、刻蚀等工艺实现通孔410的形成，其中，光刻、刻蚀等工艺也为本领域的常规选择，在此不再赘述。
S600：在通孔410的侧壁、源区210和漏区230的表面形成钝化层500；
请参考图9，钝化层500可以采用沉积工艺形成，其可形成于通孔410的侧壁、源区210、漏区230的表面及层间介质层400的表面，其中，由于半导体薄膜为P型，因此钝化层500可以为二氧化钛(TiO2)、氧化铝、二氧化硅及其叠层，钝化层可以钝化半导体表面，抑制费米能级钉扎效应，从而减小源漏半导体衬底与金属电极之间的有效肖特基势垒高度，进而减小源漏区域的接触电阻率，增大导通电流。钝化层500的厚度范围为1nm～2nm，例如是1.5nm。
S700：在通孔410内填充源漏连线600，源漏连线600形成于钝化层500的表面，使源漏连线600与源区210、漏区230呈肖特基接触。
请参考图1，在步骤S700中，源漏连线600为氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、铜、金、铝或钼(Mo)，在沉积源漏连线600的金属时，金属也会沉积至位于层间介质层400上的钝化层500的表面，因此还需要采用化学机械抛光工艺对其进行研磨去除，仅保留位于通孔410中金属，形成源漏连线600。使源漏连线600与源区210、漏区230呈肖特基接触，能够降低源区210和漏区230的接触电阻，进而提高驱动电流。
本发明的第四实施方式涉及一种无结场效应晶体管的制备方法。其用于制造第二实施例提出的无结场效应晶体管，步骤均与实施例三中的步骤相同，不同的是实施例三是对半导体薄膜200掺杂了P型离子，致使后续形成的沟道区也为P型沟道，而本实施例则是对半导体薄膜200掺杂了N型离子，致使后续形成的沟道区为N型沟道，相应的，本实施例中制造出的钝化层500为氧化镧(La2O3)、氧化硅及其叠层，栅电极320为功函数大于N型沟道的金属材料或P+型多晶硅，保证形成的栅电极320接近半导体薄膜200的导带，使得沟道全耗尽，进而使得器件在常态出于关断状态。
此外，本领域技术人员可以理解，采用本实施例提出的无结场效应晶体管及其制备方法，形成的半导体薄膜中不进行PN结掺杂和激活，因此能有效克服短沟道效应，具有关态漏电小的特点，钝化层的引入能够抑制费米钉扎效应，减小源漏区域的有效肖特基势垒高度，进而减小源区和漏区的接触电阻，增大驱动电流，而且工艺步骤简单。
上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包含相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
不难发现，第三实施方式为与第一实施方式相对应的方法实施例，第四实施方式为与第二实施方式相对应的方法实施例。第一和二实施方式中提到的相关技术细节在第三和四实施方式中依然有效，为了减少重复，相同的细节均不再赘述。相应地，第三和四实施方式中提到的相关技术细节也可应用在第一和第二实施方式中。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
Claims (15)
1.一种无结场效应晶体管，其特征在于，包括半导体薄膜和栅极结构，所述半导体薄膜设有源区、沟道区及漏区，所述源区和漏区位于所述沟道区的两端，且不形成PN结掺杂，所述栅极结构形成于所述沟道区上。
2.如权利要求1所述的无结场效应晶体管，其特征在于，还包括层间介质层、钝化层及源漏连线，所述层间介质层形成于所述半导体薄膜及栅极结构的表面并设有通孔，所述通孔暴露出所述源区和漏区，所述钝化层形成于所述通孔的侧壁及暴露出的源区和漏区的表面，所述源漏连线填充于所述通孔中。
3.如权利要求2所述的无结场效应晶体管，其特征在于，所述层间介质层为二氧化硅或氮化硅。
4.如权利要求2所述的无结场效应晶体管，其特征在于，所述沟道区为P型沟道，所述钝化层为二氧化钛、氧化铝、氧化硅的一种或多种组合。
5.如权利要求2所述的无结场效应晶体管，其特征在于，所述沟道区为N型沟道，所述钝化层为氧化镧、氧化硅的一种或多种组合。
6.如权利要求4或5所述的无结场效应晶体管，其特征在于，所述钝化层的厚度范围是1nm～2nm。
7.如权利要求2所述的无结场效应晶体管，其特征在于，所述源漏连线为氮化钛、氮化钽、钛、铜、金、铝、钼的一种或多种组合。
8.如权利要求1所述的无结场效应晶体管，其特征在于，还包括衬底和形成于衬底表面的衬底介质层，所述半导体薄膜形成于所述衬底介质层上。
9.如权利要求8所述的无结场效应晶体管，其特征在于，所述衬底为硅或锗，所述衬底介质层为二氧化硅或氮化硅。
10.如权利要求1所述的无结场效应晶体管，其特征在于，所述半导体薄膜为单晶硅、非晶硅、锗、铟镓氧化锌、氧化锌、黑磷、III族或V族材料。
11.如权利要求1所述的无结场效应晶体管，其特征在于，所述栅极结构包括栅介质层和栅电极，所述栅电极形成于所述栅介质层上，所述栅介质层形成于所述半导体薄膜上。
12.如权利要求11所述的无结场效应晶体管，其特征在于，所述栅介质层为二氧化硅、氮化硅、二氧化铪中的一种或多种混合组成。
13.如权利要求11所述的无结场效应晶体管，其特征在于，所述沟道区为P型沟道，所述栅电极为功函数小于P型沟道的金属材料或N+型多晶硅。
14.如权利要求11所述的无结场效应晶体管，其特征在于，所述沟道区为N型沟道，所述栅电极为功函数大于N型沟道的金属材料或P+型多晶硅。
15.一种无结场效应晶体管的制备方法，其特征在于，包含以下步骤：
提供衬底，在所述衬底上依次形成衬底介质层和半导体薄膜；
刻蚀所述半导体薄膜，暴露出部分衬底介质层；
在所述半导体薄膜上形成栅极结构，位于所述栅极结构下方的半导体薄膜为沟道区，位于所述栅极结构两侧的半导体薄膜分别为源区和漏区；
在所述衬底介质层、半导体薄膜和栅极结构上形成层间介质层；
刻蚀所述层间介质层，形成通孔，所述通孔暴露出所述源区和漏区；
在所述通孔侧壁、源区和漏区的表面形成钝化层；
在所述通孔内填充源漏连线，所述源漏连线形成于所述钝化层的表面，使所述源漏连线与源区、漏区呈肖特基接触。
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