TW202044370A - 堆疊的電晶體元件 - Google Patents

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Abstract

描述了邏輯元件及形成邏輯元件的方法。磊晶通道與基板表面的水平面正交地形成，其中水平電晶體堆疊位在該基板表面上。第一水平電晶體具有第一長度及第一階梯，第二水平電晶體具有第二長度及第二階梯，且第三水平電晶體具有第三長度及第三階梯。該等水平電晶體中的每一者均藉由水平隔離層與相鄰的層分離。

Description

堆疊的電晶體元件
本揭示內容的實施例與電子元件製造的領域相關，且詳細而言是與電晶體相關。更詳細而言，本揭示內容的實施例涉及堆疊的電晶體元件及製造堆疊的電晶體元件的方法。
積體電路已經發展成可以在單個晶片上包括數百萬個電晶體、電容器、及電阻器的複雜元件。在積體電路發展的過程中，功能密度（即單位晶片面積互相連接的元件數量）一般增加，而幾何尺寸（即可以使用製造製程來產生的最小元件（或線））減少。
電晶體是通常形成於半導體元件上的電路部件或構件。除了電容器、電感器、電阻器、二極體、導線、或其他構件以外，取決於電路設計，還可以將許多電晶體形成於半導體元件上。積體電路併入了平坦的場效電晶體（FET），其中響應於施加到控制閘極的電壓，電流流過源極與汲極之間的半導電通道。
隨著元件尺寸縮小，元件幾何形狀及材料在不招致故障的情況下維持切換速度時遭遇困難。出現了幾種新的技術，該等技術允許晶片設計者繼續縮小閘極長度。一種影響特別深遠的技術改變需要將FET結構從平坦的元件重新設計為三維元件，在該三維元件中，用鰭片替換半導電通道，該鰭片從基板的平面向外延伸。在此類元件（常稱為FinFET）中，控制閘極纏繞在鰭片的三個側面周圍，以便影響來自三個表面的電流流量而不是一個表面。用3D設計實現的改善的控制造成了較快速的切換性能及減少的電流洩漏。建造較高的元件也容許增加先前由平坦FET所佔據的相同佔地面積內的元件密度。
FinFET概念藉由開發閘極全環FET（GAA FET）得以擴展，其中閘極完全纏繞在通道周圍以最大程度地控制其中的電流流量。在GAA FET中，通道可以採取與基板隔離的圓柱形奈米線的形式。現有的GAA FET水平地定向，使得奈米線在與半導體基板的表面平行的方向上延伸。
FinFET概念藉由開發垂直閘極全環FET（vGAA FET）而進一步地擴展，其中電流承載奈米線與半導體基板的表面垂直地定向。然而，就縮放的角度而言，vGAA FET中所使用的面積量過高。因此，需要多級縮放而不需要增強幾何形狀。
一或更多個實施例涉及邏輯元件及製造邏輯元件的方法。在一或更多個實施例中，一種邏輯元件包括：基板，具有界定水平面的表面；磊晶通道，與該基板表面的該水平面正交地形成，該磊晶通道具有延伸於該基板表面上方的高度及沿著該水平面的第一方向延伸的長度，該磊晶通道具有第一側及第二側；及水平電晶體堆疊，位在該基板表面上，該水平電晶體堆疊包括具有第一長度及第一階梯的第一水平電晶體、具有第二長度及第二階梯的第二水平電晶體、及具有第三長度及第三階梯的第三水平電晶體，該等水平電晶體中的每一者均藉由水平隔離層與相鄰的層分離。
在一或更多個實施例中，一種邏輯元件包括：基板，具有界定水平面的表面；磊晶通道，與該基板表面的該水平面正交地形成，該磊晶通道具有延伸於該基板表面上方的高度及沿著該水平面的第一方向延伸的長度，該磊晶通道具有第一側及第二側；及水平電晶體堆疊，位在該基板表面上且與該磊晶通道的該第一側或該第二側接觸，該等水平電晶體中的每一者均具有從該水平電晶體的第一端沿著該第一方向延伸到該水平電晶體的第二端的長度，該等水平電晶體中的每一者的該長度隨著相對於該基板表面的距離增加而減少。
在一或更多個實施例中，一種形成一邏輯元件的方法包括以下步驟：將基板提供為具有預電晶體層堆疊，該基板具有界定水平面的表面，每個預電晶體層均包括第一膜、虛設閘極、及第二膜，每個預電晶體層均藉由預隔離層與相鄰的層分離，該第一膜及該第二膜相對於該虛設閘極及該預隔離層具有蝕刻選擇性，且該虛設閘極相對於該預隔離層具有蝕刻選擇性；在該預電晶體層堆疊中形成開口，以暴露該基板的該表面；在該開口中將磊晶通道從該基板表面形成到該預電晶體層堆疊的頂部；在該預電晶體層堆疊中形成與該磊晶通道隔開的隔離溝槽以暴露該基板的該表面；用隔離層替換該等預隔離層；用高k/金屬閘極替換該虛設閘極；及用源極/汲極材料替換該第一膜及該第二膜。
在描述本揭示內容的幾個示例性實施例之前，要了解，本揭示內容不限於以下說明中所闡述的構造或過程步驟的細節。本揭示內容能夠包括其他的實施例及用各種方式實行或實現。
如本文中所使用的「基板」指的是任何基板或形成於基板上的材料表面，膜處理在製造製程期間執行於該基板或材料表面上。例如，取決於應用，可以在上面執行處理的基板表面包括例如為矽、氧化矽、應變矽、絕緣體上矽結構（SOI）、摻碳的氧化矽、非晶矽、經摻雜的矽、鍺、砷化鎵、玻璃、藍寶石的材料、以及例如為金屬、氮化金屬、金屬合金、及其他導電材料的任何其他材料。基板包括（但不限於）半導體晶圓。可以將基板暴露於預處理製程以拋光、蝕刻、還原、氧化、羥基化、退火、及/或烘烤基板表面。除了直接在基板本身的表面上進行膜處理以外，在本揭示內容中，也可以如下文更詳細揭露地將所揭露的任何膜處理步驟執行於形成在基板上的下層（under-layer）上，且用語「基板表面」在上下文指示時要包括此類下層。因此，例如，若已經將膜/層或部分的膜/層沉積到基板表面上，則新沉積的膜/層的暴露面變成基板表面。
如此說明書及隨附請求項中所使用的，用語「前驅物」、「反應物」、「反應氣體」等等被交替使用以指稱可以與基板表面反應的任何氣態物種。
電晶體是通常形成於半導體元件上的電路元件或構件。取決於電路設計，除了電容器、電感器、電阻器、二極體、導線、或其他構件以外，也將電晶體形成於半導體元件上。一般而言，電晶體包括形成於源極區域與汲極區域之間的閘極。在一或更多個實施例中，源極區域及汲極區域包括基板的摻雜區域且展現適於特定應用的摻雜分佈。閘極定位在通道區域上方且包括介於閘電極與基板中的通道區域之間的閘極介電體。
如本文中所使用的，用語「場效電晶體」或「FET」指的是使用電場來控制元件的電氣行為的電晶體。場效電晶體一般在低溫下顯示非常高的輸入阻抗。汲極端子與源極端子之間的導電率是由元件中的電場所控制的，該電場是由元件的主體與閘極之間的電壓差所產生的。FET的三個端子是：源極（S），載子經由源極進入通道；汲極（D），載子經由汲極離開通道；及閘極（G），為調變通道導電率的端子。習知將在源極（S）處進入通道的電流指定為IS 且將在汲極（D）處進入通道的電流指定為ID 。將汲極到源極的電壓指定為VDS 。藉由向閘極（G）施加電壓，可以控制在汲極處進入通道的電流（即ID ）。
金屬氧化物半導體場效電晶體（MOSFET）是一種場效電晶體（FET）。其具有絕緣的閘極，該閘極的電壓決定元件的導電率。用施加的電壓量來改變導電率的此種能力用於放大或切換電子訊號。MOSFET基於藉由主體電極與閘電極之間的金屬氧化物半導體（MOS）電容來對電荷濃度之調變，該閘電極位在主體上方且藉由閘極介電層與所有其他元件區域絕緣。與MOS電容器相比，MOSFET包括兩個額外的端子（源極及汲極），每個端子連接到由主體區域分離的個別的高度摻雜區域。這些區域可以是p型或n型中的任一者，但是它們都使用相同的類型，且與主體區域的類型相對。源極及汲極（與主體不同）是高度摻雜的，由摻雜類型後面的「+」符號所表示。
若MOSFET是n通道或nMOS FET，則源極及汲極是n+區域且主體是p區域。若MOSFET是p通道或pMOS FET，則源極及汲極是p+區域且主體是n區域。之所以命名為源極，是因為它是流過通道的電荷載子的來源（對於n通道而言是電子，對於p通道而言是電洞）；類似地，汲極是電荷載子離開通道之處。
如本文中所使用的，用語「鰭式場效電晶體（FinFET）」指的是一種建造在基板上的MOSFET電晶體，其中閘極安置在通道的兩側、三側、或四側、或纏繞在通道周圍，從而形成雙閘極結構。FinFET元件的通用名稱為FinFET，因為源極/汲極區域在基板上形成「鰭」。FinFET元件具有快速的切換時間及高的電流密度。
如本文中所使用的，用語「閘極全環（GAA）FET」（有時稱為側向奈米線FET）用來指稱閘極材料在所有側面環繞通道區域的FinFET。在一或更多個實施例中，GAA電晶體提供比FinFET更佳的靜電性質，從而允許額外的閘極長度縮放。取決於設計，閘極全環FET可以具有兩個或四個有效閘極。
本揭示內容的實施例藉由圖式來描述，該等圖式繪示依據本揭示內容的一或更多個實施例的元件（例如電晶體）及用於形成電晶體的製程。所示的製程僅是所揭露的製程的說明性可能用法，且技術人員將認識到，所揭露的製程不限於所說明的應用。
本揭示內容的一或更多個實施例提供邏輯元件及用於形成所述邏輯元件的處理。一或更多個實施例的邏輯元件有利地使用比習知的GAA及vGAA更少的面積。本揭示內容的一些實施例提供允許垂直縮放的邏輯元件，從而增加了密度及性能。
本揭示內容的實施例提供了具有垂直堆疊的電晶體的電子元件。電晶體被建造在彼此的頂部上，使得可以形成從2到n 的任何數量的電晶體（n = 2到50，或更大）。電晶體中的每一者均用淺溝槽隔離（STI）與相鄰的電晶體隔離。垂直堆疊的電晶體是使用階梯方法來連接的（源極/汲極及閘極）。藉由在稍微增加單位堆疊的電晶體的面積的情況下在階地中堆疊更多的階梯，本揭示內容的實施例可以有利地增加電晶體密度。藉由垂直縮放（用膜厚度界定臨界尺度（例如閘極長度）），本揭示內容的實施例也可以提供較不嚴苛的特徵。
本揭示內容的一些實施例有利地提供邏輯元件的架構，該等邏輯元件允許堆疊電晶體，該等堆疊的電晶體使用ONC堆疊（氧化物、氮化物、碳化物）上的階地構造個別連接到源極/汲極及閘極。從通道的每一側連接單獨的閘極/源極/汲極（其可以跨階地使用狹縫蝕刻在接點處隔離）可以使元件的密度加倍。
本揭示內容的一些實施例包括使用垂直磊晶通道的電晶體，該等磊晶通道在接觸狹槽中生長到氧化矽/氮化矽/碳化矽層（稱為三色或ONCNO）的堆疊中。氧化物（O）層可以是淺溝槽隔離（STI）。氮化物（N）層可以是源極/汲極，且碳化物（C）層可以是閘極層。可以用不同的組合改變膜，也可以改變其他的膜，例如氧化鋁（也稱為AlO或Al2 O3 ）、氧化鉿（也稱為HfO、HfOx 、或HfO2 ）、或鎢。技術人員將認識，由原子組成所指稱的膜不限於所列舉的化學計量比。例如，氧化鋁膜包括適當比率的鋁及氧原子。即使是在使用Al2 O3 或其他化合物時，技術人員也將認識，包括在化合物式中的化學計量是理想化的比率。在不偏離本揭示內容的範圍的情況下，實際的膜可以與理想化的比率不同。在一些實施例中，碳化物（C）膜厚度可以用來界定閘極長度。
磊晶通道的形成可以將矽磊晶用於NMOS及PMOS或分別將矽（Si）及矽鍺（SiGe）用於NMOS、PMOS。可以將磊晶通道形成於蝕刻的狹槽中，如下文所述及技術人員所了解的。狹槽長度可以界定閘極的寬度。可以打開狹槽以允許閘極、源極/汲極連接到通道。可以藉由使垂直通道凹陷於ONC的層中的一者（例如氧化物層）中來產生隔離。可以藉由選擇性地移除層中的一者（例如氮化物層）來產生高k閘極。可以如技術人員所了解地形成熱氧化物、側壁間隔物、高k及金屬閘極。可以藉由選擇性地移除ONC層中的一者（例如碳化物層）來產生源極/汲極接點。可以藉由在磊晶通道附近的介電體上選擇性沉積來安插垂直間隔物。可以使用退火來沉積鈦、矽化鈦等等，然後沉積鈷、釕、鉬、鎢等等以用於接點。
一或更多個實施例的邏輯元件100可以稱為電晶體、電晶體閘極、邏輯元件等等。邏輯元件100的個別元件（包括半導體基板102、源極材料206、汲極材料210、通道122、及閘極208）可以藉由技術人員所習知的任何合適的一或多種製程來形成。圖1A-15繪示了依據本揭示內容的一或更多個實施例的邏輯元件（例如電晶體）及製造邏輯元件的方法。
圖1A是依據一或更多個實施例的邏輯元件100的橫截面圖。圖1B是圖1A的邏輯元件100的俯視圖。參照圖1A及1B，基板102被提供為具有界定水平面的表面103。如此說明書及隨附請求項中所使用的，用語「水平面」意指由基板的頂面103所形成的平面。水平面相對於重力不具有特定的空間定向。水平面也可以稱為x-y平面，x-y平面是由X軸（方向）122與Y軸（方向）124的交點所形成的平面。在圖1A中，X軸（方向）122與圖式頁面的平面正交地延伸。X軸（方向）122用角度126與Y軸（方向）124交叉。在一或更多個實施例中，角度126為約90度。在另一個實施例中，角度126是90度角以外的角度。在圖1A中，橫截面圖示出「垂直」的層堆疊。橫截面圖是沿著y-z平面截取的切片。如此說明書及隨附請求項中所使用的，用語「垂直」意味著沿著與基板表面103的水平面正交的軸。
半導體基板102可以是任何合適的基板材料。在一或更多個實施例中，半導體基板102包括半導體材料，例如矽（Si）、碳（C）、鍺（Ge）、矽鍺（SiGe）、砷化鎵（GaAs）、磷酸銦（InP）、砷化銦鎵（InGaAs）、砷化鋁銦（InAlAs）、鍺（Ge）、矽鍺（SiGe）、硒化銅銦鎵（CIGS）、其他半導體材料、或上述項目的任何組合。在一或更多個實施例中，半導體基板102包括矽（Si）、鍺（Ge）、鎵（Ga）、砷（As）、銦（In）、磷（P）、銅（Cu）、或硒（Se）中的一或更多者。雖然本文中描述了幾種可以用來形成基板的材料示例，但可以充當上面可以建造被動及主動電子設備（例如電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電子設備、或任何其他的電子設備）的地基的任何材料都落在本揭示內容的精神及範圍之內。
在一或更多個實施例中，基板102在其上具有預電晶體層（pre-transistor layer）112、114、116的堆疊101。如本文中所使用的，用語「預電晶體層的堆疊」指的是將會形成複數個電晶體以形成邏輯元件100的垂直層佈置。在一或更多個實施例中，用語「堆疊」指的是多於一個的預電晶體層安置在另一個預電晶體層的頂部上。
在圖1A-15中所繪示的實施例中，示出了三個預電晶體層112、114、116，且因此堆疊101包括三個預電晶體層。雖然所繪示的實施例具有三個預電晶體層112、114、116，但也可以存在任何合適數量的預電晶體層。在一些實施例中，存在二或更多個預電晶體層。在一些實施例中，存在大於或等於2、3、4、5、6、7、8、9、10、15、20、25、30、35、40、45、50、60、70、80、90、或100個的預電晶體層。如本領域中的技術人員所認識，可以將額外的預電晶體層形成於預電晶體層116的頂面上，使得堆疊101包括任何數量n 的預電晶體層。在一或更多個實施例中，預電晶體層112、114、116的堆疊101具有沿著Z軸（方向）128所測量到的高度、沿著Y軸（方向）124所測量到的寬度、及沿著X軸（方向）122所測量到的長度。
習知電晶體包括位在相對的源極/汲極區域之間的閘極。習知的電晶體沿著Y軸（方向）124對準，使得閘極的底面及相對的源極/汲極區域的底面位在Y軸（方向）124上。在一或更多個實施例中，邏輯元件100包括電晶體，該等電晶體沿著Z軸（方向）128對準，使得閘極的第一側105及相對的源極/汲極區域的第一側105位在Z軸（方向）128上，且閘極的第二側107及相對的源極/汲極區域的第二側107位在Y軸方向上。就此意義而言，電晶體（及預電晶體層）沿著Y軸（方向）124水平地定向，且沿著Z軸（方向）128垂直地堆疊在另一者的頂部上以形成預電晶體層112、114、116的堆疊101。如此說明書及隨附請求項中所使用的，用語「水平電晶體」指的是一種電晶體，其中源極、閘極、及汲極被堆疊為使得每個層比先前的層離基板更遠。
每個預電晶體層112、114、116均包括第一膜106、虛設閘極108、及第二膜110。每個預電晶體層112、114、116藉由預隔離層104與相鄰的層分離。
在一或更多個實施例中，第一膜106及第二膜110相對於虛設閘極108及預隔離層104具有蝕刻選擇性。在一或更多個實施例中，虛設閘極108相對於預隔離層104具有蝕刻選擇性。在一或更多個實施例中，蓋頂層118位於預電晶體層112、114、116的堆疊101的頂面117上。
在一或更多個實施例中，第一膜106及第二膜110包括氧化矽。在一些實施例中，第一膜106及第二膜110包括氧化鋁。在一些實施例中，第一膜106及第二膜110包括氮化矽。
預隔離層104是可以分離預電晶體層112、114、116且允許選擇性蝕刻及移除製程的任何材料。在一或更多個實施例中，預隔離層104包括碳化矽。
在一或更多個實施例中，虛設閘極108可以由技術人員習知的任何合適材料製作。在一或更多個實施例中，虛設閘極108包括氮化矽、多晶矽、非晶矽、微晶矽等等中的一或更多者。
參照圖1B，邏輯元件100的俯視圖示出蓋頂層114。
圖2A是依據一或更多個實施例的邏輯元件100的橫截面圖。圖2B是圖2A的邏輯元件的俯視圖。圖2C是圖2A的邏輯元件100的平行投影圖。為了說明的目的，省略了圖2A中所示的預電晶體層116。參照圖2A-2C，執行圖1A的邏輯元件的階地式蝕刻製程。階地式蝕刻製程可以是本領域中的技術人員所習知的任何階地蝕刻製程。在一或更多個實施例中，階地蝕刻製程包括呈漸進步驟的一系列掩蔽及蝕刻步驟以產生階梯狀的邏輯元件。參照圖2C，預電晶體層112、114的堆疊101具有界定長度L的第一端109及第二端111。每個預電晶體層112、114的第二端111處的階梯區域被形成為使得每個預電晶體層112、114的長度L隨著相對於基板表面103的水平面的距離增加而減少。
圖2C中所繪示的實施例將第一膜106、虛設閘極108、及第二膜110中的每一者示為預電晶體層112、114中的單獨階梯。在一些實施例中，如圖2D中所示，與第二膜110同時蝕刻虛設閘極108，使得在第一膜106與第二膜110之間存在一個階梯，其中虛設閘極終止在與第二膜110相同的點處。虛設閘極108不作為階梯狀構造中的單獨階梯而暴露。
在圖2C中所繪示的實施例中，層中的每一者均位在基板102上方，包括預隔離層104。在此配置中，個別的水平層中的每一者均可以在階梯部分上被單獨接觸。階梯也可以是不均勻的，使得預隔離層104不在第二端111處提供單獨的階梯部分。不均勻的階梯圖案的有益之處可以在於，使用了較少的遮罩-蝕刻製程。
圖3A是圖2A的邏輯元件100在垂直蝕刻製程之後的橫截面圖。圖3B是圖3A的邏輯元件的俯視圖。參照圖3A及3B，開口120形成於預電晶體層112、114、116的堆疊101中（或形成通過該堆疊），以暴露基板102的表面103。開口120可以藉由本領域中的技術人員所習知的任何合適方法來形成。在一或更多個實施例中，開口120是藉由掩蔽及蝕刻步驟來形成的。開口120可以具有沿著Y軸（方向）124的任何合適的寬度。
圖3A及3B中及圖4A以後所繪示的實施例基於矩形開口120，該矩形開口是藉由以下步驟來形成的：提供具有矩形開口的遮罩且通過矩形開口進行蝕刻。圖3C示出替代實施例，其中用形成於蓋頂層118中的圓形開口120替換矩形開口。其餘的說明及圖式涉及矩形開口；然而，技術人員將認識，也可以用圖3C的圓形開口來執行製程。
圖4A是依據一或更多個實施例的邏輯元件100的橫截面圖，且圖4B是圖4A的邏輯元件的俯視圖。參照圖4A及4B，通道130在開口120中從基板102的表面103形成到預電晶體層112、114、116的堆疊101的頂部121。通道130順著開口120的輪廓，且具有第一側123及第二側125。在一或更多個實施例中，通道130包括半導電奈米結構（例如半導電奈米線、半導電奈米片、半導電碳奈管等等）。在一或更多個實施例中，半導電奈米線及/或半導電奈米片及/或半導電碳奈管是磊晶生長的奈米線及/或磊晶生長的奈米片及/或磊晶生長的奈米管。
如本文中所使用的，用語「奈米線」指的是具有奈米（10−9 米）數量級的直徑的奈米結構。也可以將奈米線界定為長度與寬度的比率大於1000。或者，可以將奈米線界定為厚度或直徑限制在數十奈米或更小且長度不限的結構。奈米線被用在電晶體及某些雷射應用中，且在一或更多個實施例中是由半導電材料、金屬材料、絕緣材料、超導材料、或分子材料製作的。在一或更多個實施例中，奈米線被用在邏輯CPU、GPU、MPU、及揮發性（例如DRAM）及非揮發性（例如NAND）元件的電晶體中。如本文中所使用的，用語「奈米片」指的是具有在範圍從約0.1 nm到約1000 nm的尺度中的厚度的二維奈米結構。
在一或更多個實施例中，通道130包括磊晶生長的材料。如本文中所使用的，用語「磊晶」指的是晶體基板上的晶體覆蓋層的沉積。晶體覆蓋層稱為磊晶層。磊晶層可以由氣態或液態前驅物生長。在一或更多個實施例中，磊晶通道130包括選自矽、磷酸銦、鍺、矽鍺、砷化鎵中的一或更多者的磊晶生長材料。
在一或更多個實施例（未繪示）中，通道130被形成為具有覆蓋層，該覆蓋層可以藉由本領域中的技術人員所習知的任何平坦化、蝕刻、或拋光技術來移除。
在一或更多個實施例中，將摻雜物預先植入到通道130中以界定p井或n井磊晶通道。在一或更多個實施例中，摻雜物選自硼（B）、砷（As）、磷（P）、銻（Sb）、鋁（Al）、鎵（Ga）、硒（Se）、碲（Te）、鎂（Mg）、鋅（Zn）、鎘（Cd）、矽（Si）、鍺（Ge）等等中的一或更多者。
圖5A是依據一或更多個實施例的邏輯元件的橫截面圖，且圖5B是圖5A的邏輯元件的俯視圖。參照圖5A及5B，隔離溝槽132形成於預電晶體層112、114、116的堆疊101中且與通道130隔開以暴露基板102的表面103。
隔離溝槽132可以藉由本領域中的技術人員所習知的任何方法來形成。在一或更多個實施例中，隔離溝槽132是藉由微影或掩蔽及蝕刻步驟來形成的。
圖6是依據一或更多個實施例的邏輯元件在移除預隔離層104之後的橫截面圖。圖7是依據一或更多個實施例的邏輯元件的橫截面圖。參照圖7，通道130被底切以在通道130中形成間隙133。預隔離層104可以藉由本領域中的技術人員所習知的任何方法來移除及底切。在一或更多個實施例中，藉由選擇性地蝕刻預隔離層104至少達磊晶通道130的表面的深度來移除及底切預隔離層104以形成間隙133。在一或更多個實施例中，通道130被部分底切（如所繪示），使得通道130的一部分仍然存在。在其他的實施例（未繪示）中，通道130被完全底切，使得移除通道130。在一些實施例中，預隔離層104的移除以及底切是在單獨的製程中執行的。
圖8是依據一或更多個實施例的邏輯元件的橫截面圖。參照圖8，隔離層204形成於間隙133中。在一或更多個實施例中，可以藉由本領域中的技術人員所習知的任何沉積方法來沉積隔離層204，包括但不限於ALD、CVD等等。在一或更多個實施例中，隔離層204包括熱氧化物膜。如圖8中所繪示，在一或更多個實施例中，隔離層204沉積在間隙133中，從而形成隔離層204的覆蓋層134。在一些實施例中，隔離層204是藉由保形沉積製程來形成的，在該保形沉積製程中，填充間隙133。
圖9是依據一或更多個實施例的邏輯元件的橫截面圖。參照圖9，移除了隔離層204的覆蓋層134。可以藉由本領域中的技術人員所習知的任何合適的技術來移除覆蓋層134，使得隔離層204與隔離溝槽的側面實質共面。在一些實施例中，覆蓋層134是藉由選擇性各向異性蝕刻或藉由掩蔽及蝕刻來移除的。在其他的實施例中，隔離層204的覆蓋層134是在處理中的後續階段移除的，以限制時間及成本。
圖10是依據一或更多個實施例的邏輯元件的橫截面圖。參照圖10，移除了虛設閘極108。在一或更多個實施例中，虛設閘極108是藉由技術人員所習知的任何合適的製程來移除的。在一或更多個實施例中，虛設閘極108藉由選擇性地蝕刻虛設閘極108來移除以形成虛設閘極開口109。
圖11是依據一或更多個實施例的邏輯元件的橫截面圖。參照圖11，保形高ĸ介電層136沉積在閘極開口109中。高ĸ介電層136可以是技術人員所習知的任何合適的高ĸ介電材料。在一或更多個實施例中，高ĸ介電層136包括摻氧化鉿或鑭（La）的高ĸ介電體。
圖12是依據一或更多個實施例的邏輯元件的橫截面圖。參照圖12，在沉積高ĸ介電層136之後，用閘極金屬填充閘極開口109以形成閘極208。閘極124可以由技術人員習知的任何合適材料製作。在一或更多個實施例中，閘極208包括選自銅（Cu）、鈷（Co）、鎢（W）、鈦（Ti）、鉬（Mo）、鎳（Ni）、釕（Ru）、銀（Ag）、金（Au）、銥（Ir）、或鉑（Pt）中的一或更多者的閘極金屬。在一或更多個具體實施例中，閘極208包括選自鈷（Co）、鎢（W）、鈦（Ti）、鉬（Mo）、鎳（Ni）、釕（Ru）、銀（Ag）、銥（Ir）、或鉑（Pt）中的一或更多者的閘極金屬。在其他的具體實施例中，閘極208包括選自鈷（Co）、鎢（W）、鈦（Ti）、鉬（Mo）、或釕（Ru）中的一或更多者的金屬。在一或更多個實施例中，閘極204包封第一膜106與第二膜110之間的通道130。
圖13是依據一或更多個實施例的邏輯元件的橫截面圖。參照圖13，移除了第一膜106及第二膜110。在一或更多個實施例中，第一膜106及第二膜110是藉由技術人員所習知的任何合適的製程來移除的。在一或更多個實施例中，第一膜106及第二膜110藉由選擇性地蝕刻第一膜106及第二膜110來移除以形成源極/汲極間隙138。
圖14是依據一或更多個實施例的邏輯元件的橫截面圖。參照圖14，保形金屬襯墊140沉積在源極/汲極間隙138中。金屬襯墊140可以是技術人員所習知的任何合適的金屬襯墊。在一或更多個實施例中，金屬襯墊140包括金屬氮化物膜。在一些實施例中，金屬襯墊140包括氮化鎢、氮化鉭、或氮化鈦中的一或更多者。
圖15是依據一或更多個實施例的邏輯元件的橫截面圖。參照圖15，在沉積金屬襯墊140之後，用源極材料206/汲極材料210來填充閘極源極/汲極間隙138。源極材料206及汲極材料210可以是技術人員所習知的任何合適的材料。在一或更多個實施例中，源極材料206及汲極材料210可以具有多於一個的層。例如，源極材料206及汲極材料210可以包括三個層。在一或更多個實施例中，源極材料206/汲極材料210包括銅（Cu）、鈷（Co）、鎢（W）、鈦（Ti）、鉬（Mo）、鎳（Ni）、釕（Ru）、銀（Ag）、金（Au）、銥（Ir）、鉑（Pt）、磷（P）、鍺（Ge）、矽（Si）、鋁（Al）、或鋯（Zr）中的一或更多者。在一些實施例中，源極材料206/汲極材料210包括具有摻雜磊晶（例如SiGe、SiP等等）的矽的底層、矽化物的第二層（其可以含有鎳（Ni）、鈦（Ti）、鋁（Al）等等）、及第三層或頂層（其可以是金屬，例如但不限於鈷、鎢、釕等等）。
雖然注意到，在此揭示內容中，元件符號206指的是源極材料且元件符號210指的是汲極材料，但本領域中的技術人員所認識到，源極材料及汲極材料的定位可以交換，使得206是汲極材料且210是源極材料。
所繪示的製程在用源極材料206/汲極材料210替換第一膜106及第二膜110之前用金屬閘極208替換虛設閘極108。這僅代表處理方法的一個可能的配置。在一些實施例中，在用金屬閘極208替換虛設閘極108之前用源極材料206/汲極材料210替換第一膜106及第二膜110。技術人員所習知的其他變型及變更在本揭示內容的範圍之內。
圖16繪示依據本揭示內容的一或更多個實施例的邏輯元件100的平行投影圖。邏輯元件100包括基板102，該基板具有界定水平面的表面103。在所繪示的實施例中，水平面位在由X軸（方向）122及Y軸（方向）124（指所示的笛卡耳座標）所形成的x-y平面上。
磊晶通道130與基板表面103的水平面（x-y平面）正交地形成。磊晶通道130具有延伸於基板表面103上方（沿著Z軸（方向）128延伸）的高度、沿著第一方向（沿著X軸（方向）122）延伸的長度、及沿著第二方向（沿著Y軸（方向）124）延伸的寬度。磊晶通道的長度及寬度由基板表面103的水平面的x-y平面所界定。
磊晶通道130在磊晶通道130的寬度的任一側具有第一側123及第二側125。磊晶通道130的寬度可以沿著Z軸（方向）128變化，如所繪示。第一側123及第二側125因此與磊晶通道130的寬度一起移動。
水平電晶體212、214、216的堆疊形成於基板表面103上。水平電晶體212、214、216中的每一者均包括源極材料206、汲極材料210、及閘極208。源極材料206、汲極材料210、及閘極208中的每一者均是水平的膜或層。以此方式使用，水平的膜或層具有由膜或層的表面所形成的主要平面，該主要平面與基板表面103的水平面實質平行。
圖16中所繪示的實施例具有三個水平電晶體堆疊；然而，可以存在比三個堆疊更多或更少的堆疊。在一些實施例中，存在至少兩個水平電晶體堆疊。第一水平電晶體212具有第一長度222及第一階梯232。第二水平電晶體214具有第二長度224及第二階梯234。第三水平電晶體216具有第三長度226及第三階梯236。水平電晶體中的每一者均藉由水平隔離層204與相鄰的電晶體分離。
在一些實施例中，基板表面上的水平電晶體堆疊與磊晶通道130的第一側123或第二側125接觸。水平電晶體中的每一者均具有從水平電晶體的第一端223沿著第一方向延伸到水平電晶體的第二端225的長度。水平電晶體中的每一者的長度隨著相對於基板表面103的距離增加而減少。例如，在圖16中，第一水平電晶體212具有第一長度222，且第二水平電晶體214具有第二長度224。第一水平電晶體212比第二水平電晶體214更靠近基板表面103，且第一長度222大於第二長度224。第三水平電晶體216比第二水平電晶體214離基板表面103更遠，且第三長度226比第二水平電晶體214的第二長度224短。
圖17繪示作為示例性邏輯元件的一部分的電晶體212、214、216的階梯堆疊的陣列的示意俯視圖。技術人員將熟悉形成電晶體之後的邏輯元件形成。簡而言之，在完成元件及形成階梯佈置之後，用介電材料、薄蝕刻停止襯墊、氧化矽、或低k介電填料填充/覆蓋整個元件。可以例如藉由化學機械平坦化來平坦化介電材料。將接點211、213、215向下蝕刻通過介電體到階梯的邊緣以針對圖案中的所有電晶體針對所有電晶體212、214、216連接源極206、汲極210、及閘極208。一些實施例的接點211、213、215填有鎢、鈷、及/或釕且具有襯墊（例如TiN）且被拋光。本揭示內容的實施例允許在X方向、Y方向、及Z方向上連接電晶體212、214、216。一些實施例的Z方向上的電晶體的局部佈局與第一金屬化層連接。一些實施例的附近階梯中的電晶體之間的另外的連接件與第二金屬化層及/或第三金屬化層（未示出）連接。
要將用語「一」及「該」及在描述本文中所論述的材料及方法的背景脈絡下（特別是在以下請求項的背景脈絡下）的類似指稱的使用解釋為涵蓋單數及複數，除非在本文中另有指示或明顯抵觸上下文。本文中值的範圍的敘述僅旨在用作個別指稱落在該範圍之內的每個單獨的值的速記法，除非在本文中另有指示，且每個單獨的值均被併入到本說明書中，好像該值被個別記載在本文中一樣。本文中所述的所有方法都可以用任何合適的順序執行，除非在本文中另有指示或明顯抵觸上下文。本文中所提供的任何及所有示例、或示例性語言（例如「例如」）的使用僅旨在更佳地說明材料及方法且不對範圍構成限制，除非另有主張。本說明書中的所有語言都不應被解釋為將任何未主張的構件指示為對於所揭露的材料及方法的實行來說是必要的。
整篇此說明書的對於「一個實施例」、「某些實施例」、「一或更多個實施例」、或「一實施例」的指稱意味著，與實施例結合描述的特定特徵、結構、材料、或特性被包括在本揭示內容的至少一個實施例中。因此，整篇此說明書的各種地方中的例如「在一或更多個實施例中」、「在某些實施例中」、「在一個實施例中」、或「在一實施例中」的語句的出現不一定是指本揭示內容的相同實施例。在一或更多個實施例中，特定的特徵、結構、材料、或特性用任何合適的方式組合。
雖然已經參照了詳細的實施例來描述本文中的揭示內容，但要了解，這些實施例僅說明本揭示內容的原理及應用。本領域中的技術人員將理解，可以在不脫離本揭示內容的精神及範圍的情況下對本揭示內容的方法及裝置作出各種修改及變化。因此，本揭示內容旨在包括隨附請求項及它們等效物的範圍內的變體及變型。
100:邏輯元件 101:堆疊 102:半導體基板 103:表面 104:預隔離層 105:第一側 106:第一膜 107:第二側 108:虛設閘極 109:第一端 110:第二膜 111:第二端 112:預電晶體層 114:預電晶體層 116:預電晶體層 117:頂面 118:蓋頂層 120:開口 121:頂部 122:X軸 123:第一側 124:Y軸 125:第二側 126:角度 128:Z軸 130:通道 132:隔離溝槽 133:間隙 134:覆蓋層 136:高ĸ介電層 138:源極/汲極間隙 140:金屬襯墊 204:隔離層 206:源極材料 208:閘極 210:汲極材料 211:接點 212:電晶體 213:接點 214:電晶體 215:接點 216:電晶體 222:第一長度 223:第一端 224:第二長度 225:第二端 226:第三長度 236:第三階梯 L:長度
可以藉由參照實施例來獲得上文所簡要概述的本揭示內容的更詳細說明以及可以用來詳細了解本揭示內容的上述特徵的方式，附圖中繪示了該等實施例中的一些。然而，要注意，附圖僅繪示此揭示內容的典型實施例，且因此不要將該等附圖視為本揭示內容的範圍的限制，因為本揭示內容可以容許其他同等有效的實施例。如本文中所述的實施例藉由示例而非限制的方式而繪示於附圖的圖示中，在該等附圖中，類似的元件符號指示類似的構件。
圖1A繪示依據本揭示內容的一或更多個實施例的邏輯元件的橫截面圖；
圖1B繪示依據本揭示內容的一或更多個實施例的邏輯元件的俯視圖；
圖2A繪示依據本揭示內容的一或更多個實施例的邏輯元件的橫截面圖；
圖2B繪示依據本揭示內容的一或更多個實施例的邏輯元件的俯視圖；
圖2C繪示依據本揭示內容的一或更多個實施例的邏輯元件的平行投影圖；
圖2D繪示依據本揭示內容的一或更多個實施例的邏輯元件的平行投影圖；
圖3A繪示依據本揭示內容的一或更多個實施例的邏輯元件的橫截面圖；
圖3B繪示依據本揭示內容的一或更多個實施例的邏輯元件的俯視圖；
圖3C繪示依據本揭示內容的一或更多個實施例的邏輯元件的俯視圖；
圖4A繪示依據本揭示內容的一或更多個實施例的邏輯元件的橫截面圖；
圖4B繪示依據本揭示內容的一或更多個實施例的邏輯元件的俯視圖；
圖5A繪示依據本揭示內容的一或更多個實施例的邏輯元件的橫截面圖；
圖5B繪示依據本揭示內容的一或更多個實施例的邏輯元件的俯視圖；
圖6繪示依據本揭示內容的一或更多個實施例的邏輯元件的橫截面圖；
圖7繪示依據本揭示內容的一或更多個實施例的邏輯元件的橫截面圖；
圖8繪示依據本揭示內容的一或更多個實施例的邏輯元件的橫截面圖；
圖9繪示依據本揭示內容的一或更多個實施例的邏輯元件的橫截面圖；
圖10繪示依據本揭示內容的一或更多個實施例的邏輯元件的橫截面圖；
圖11繪示依據本揭示內容的一或更多個實施例的邏輯元件的橫截面圖；
圖12繪示依據本揭示內容的一或更多個實施例的邏輯元件的橫截面圖；
圖13繪示依據本揭示內容的一或更多個實施例的邏輯元件的橫截面圖；
圖14繪示依據本揭示內容的一或更多個實施例的邏輯元件的橫截面圖；
圖15繪示依據本揭示內容的一或更多個實施例的邏輯元件的橫截面圖；
圖16繪示依據本揭示內容的一或更多個實施例的邏輯元件的平行投影圖；及
圖17示出依據本揭示內容的一或更多個實施例的三維邏輯元件的示意俯視圖。
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100:邏輯元件
102:半導體基板
103:表面
122:X軸
123:第一側
124:Y軸
125:第二側
126:角度
128:Z軸
130:通道
204:隔離層
206:源極材料
208:閘極
210:汲極材料
212:電晶體
214:電晶體
216:電晶體
222:第一長度
223:第一端
224:第二長度
225:第二端
226:第三長度
236:第三階梯

Claims (25)

  1. 一種邏輯元件，包括： 一基板，具有界定一水平面的一表面； 一磊晶通道，與該基板表面的該水平面正交地形成，該磊晶通道具有延伸於該基板表面上方的一高度及沿著該水平面的一第一方向延伸的一長度，該磊晶通道具有一第一側及一第二側；及 一水平電晶體堆疊，位在該基板表面上，該水平電晶體堆疊包括具有一第一長度及一第一階梯的一第一水平電晶體、具有一第二長度及一第二階梯的一第二水平電晶體、及具有一第三長度及一第三階梯的一第三水平電晶體，該等水平電晶體中的每一者均藉由一水平隔離層與相鄰的層分離。
  2. 如請求項1所述的邏輯元件，更包括與該第一水平電晶體電連通的一第一接點、與該第二水平電晶體電連通的一第二接點、及與該第三水平電晶體電連通的一第三接點。
  3. 如請求項2所述的邏輯元件，其中該第一接點在該第一階梯處接觸該第一水平電晶體，該第二接點在該第二階梯處接觸該第二水平電晶體，且該第三接點在該第三階梯處接觸該第三水平電晶體。
  4. 如請求項1所述的邏輯元件，其中該第一長度比該第二長度長，且該第二長度比該第三長度長。
  5. 如請求項1所述的邏輯元件，其中該第一水平電晶體最靠近該基板表面。
  6. 如請求項1所述的邏輯元件，其中每個水平電晶體均包括由一閘極分離的一源極區域及一汲極區域。
  7. 如請求項6所述的邏輯元件，其中該閘極包括一高k/金屬閘極。
  8. 如請求項6所述的邏輯元件，其中該源極區域或該汲極區域中的一或更多者包括鈷及一金屬襯墊，該金屬襯墊包括鈦、矽化鈦、或氮化鈦中的一或更多者。
  9. 如請求項8所述的邏輯元件，其中該源極區域或該汲極區域中的一或更多者更包括具有一摻雜物的矽，該摻雜物選自硼（B）、鎵（Ga）、磷（P）、或砷（As）中的一或更多者。
  10. 如請求項6所述的邏輯元件，其中該閘極包括選自鈷（Co）、鎢（W）、鈦（Ti）、鉬（Mo）、或釕（Ru）中的一或更多者的一閘極金屬。
  11. 如請求項1所述的邏輯元件，其中該等水平電晶體中的每一者的該長度均從該水平電晶體的一第一端延伸，該等水平電晶體的該等第一端中的每一者均垂直對準，且該第一階梯、該第二階梯、及該第三階梯位於該等水平電晶體的一第二端處。
  12. 如請求項1所述的邏輯元件，更包括：一或更多個額外的水平電晶體，堆疊在該第三水平電晶體的頂部上，每個額外的水平電晶體與較靠近該基板表面的相鄰水平電晶體相比具有一較短的長度。
  13. 一種邏輯元件，包括： 一基板，具有界定一水平面的一表面； 一磊晶通道，與該基板表面的該水平面正交地形成，該磊晶通道具有延伸於該基板表面上方的一高度及沿著該水平面的一第一方向延伸的一長度，該磊晶通道具有一第一側及一第二側；及 一水平電晶體堆疊，位在該基板表面上且與該磊晶通道的該第一側或該第二側接觸，該等水平電晶體中的每一者均具有從該水平電晶體的一第一端沿著該第一方向延伸到該水平電晶體的一第二端的一長度，該等水平電晶體中的每一者的該長度隨著相對於該基板表面的距離增加而減少。
  14. 如請求項13所述的邏輯元件，其中每個水平電晶體均包括由一閘極分離的一源極區域及一汲極區域。
  15. 如請求項14所述的邏輯元件，其中該閘極包括一高k/金屬閘極。
  16. 如請求項14所述的邏輯元件，其中該源極區域或該汲極區域中的一或更多者包括鈷及一金屬襯墊，該金屬襯墊包括鈦、矽化鈦、或氮化鈦中的一或更多者。
  17. 如請求項16所述的邏輯元件，其中該源極區域或該汲極區域中的一或更多者更包括具有一摻雜物的矽，該摻雜物選自硼（B）、鎵（Ga）、磷（P）、或砷（As）中的一或更多者。
  18. 一種形成一邏輯元件的方法，該方法包括以下步驟： 將一基板提供為具有一預電晶體層堆疊，該基板具有界定一水平面的一表面，每個預電晶體層均包括一第一膜、一虛設閘極、及一第二膜，每個預電晶體層均藉由一預隔離層與相鄰的層分離，該第一膜及該第二膜相對於該虛設閘極及該預隔離層具有蝕刻選擇性，且該虛設閘極相對於該預隔離層具有蝕刻選擇性； 在該預電晶體層堆疊中形成一開口，以暴露該基板的該表面； 在該開口中將一磊晶通道從該基板表面形成到該預電晶體層堆疊的一頂部； 在該預電晶體層堆疊中形成與該磊晶通道隔開的一隔離溝槽以暴露該基板的該表面； 用一隔離層替換該預隔離層； 用一高k/金屬閘極替換該虛設閘極；及 用一源極/汲極材料替換該第一膜及該第二膜。
  19. 如請求項18所述的方法，其中每個預電晶體層均具有界定一長度的一第一端及一第二端，且該方法更包括以下步驟：在每個預電晶體層的該第二端處形成一階梯區域，使得每個預電晶體的該長度隨著相對於該基板表面的該水平面的距離增加而減少。
  20. 如請求項18所述的方法，其中該磊晶通道包括矽或矽鍺。
  21. 如請求項18所述的方法，其中該隔離層包括一熱氧化物膜。
  22. 如請求項18所述的方法，其中該預隔離層包括碳化矽，該第一層及該第二層包括氧化矽，且該虛設閘極包括氮化矽。
  23. 如請求項18所述的方法，其中替換該預隔離層的步驟包括以下步驟：選擇性地蝕刻該預隔離層達至少延伸到該磊晶通道的一表面的一深度以形成一間隙，在該間隙中沉積該隔離層，及從該堆疊的一表面移除覆蓋層。
  24. 如請求項18所述的方法，其中替換該虛設閘極的步驟包括以下步驟：選擇性地蝕刻該虛設閘極以形成一閘極開口，在該閘極開口中沉積一保形高k介電層，及用一閘極金屬填充該閘極開口。
  25. 如請求項18所述的方法，其中替換該第一膜及該第二膜的步驟包括以下步驟：選擇性地蝕刻該第一膜及該第二膜以形成一源極/汲極間隙，在該源極/汲極間隙中保形地沉積一金屬襯墊，及用一源極/汲極材料填充該源極/汲極間隙。
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