KR20220017774A - 반도체 메모리 소자 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 271
- 239000013078 crystal Substances 0.000 claims abstract description 49
- 238000003860 storage Methods 0.000 claims abstract description 15
- 230000007547 defect Effects 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 abstract description 22
- 239000010410 layer Substances 0.000 description 160
- 229910052581 Si3N4 Inorganic materials 0.000 description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 26
- 239000000758 substrate Substances 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 229910021332 silicide Inorganic materials 0.000 description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 16
- 229910004298 SiO 2 Inorganic materials 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 239000000463 material Substances 0.000 description 11
- 239000008186 active pharmaceutical agent Substances 0.000 description 9
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 8
- 229910052732 germanium Inorganic materials 0.000 description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- -1 for example Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- SKJCKYVIQGBWTN-UHFFFAOYSA-N (4-hydroxyphenyl) methanesulfonate Chemical compound CS(=O)(=O)OC1=CC=C(O)C=C1 SKJCKYVIQGBWTN-UHFFFAOYSA-N 0.000 description 2
- WUPHOULIZUERAE-UHFFFAOYSA-N 3-(oxolan-2-yl)propanoic acid Chemical compound OC(=O)CCC1CCCO1 WUPHOULIZUERAE-UHFFFAOYSA-N 0.000 description 2
- 229910015801 BaSrTiO Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- 229910020654 PbScTaO Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 229910006501 ZrSiO Inorganic materials 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- XWCMFHPRATWWFO-UHFFFAOYSA-N [O-2].[Ta+5].[Sc+3].[O-2].[O-2].[O-2] Chemical compound [O-2].[Ta+5].[Sc+3].[O-2].[O-2].[O-2] XWCMFHPRATWWFO-UHFFFAOYSA-N 0.000 description 2
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 2
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 2
- VKJLWXGJGDEGSO-UHFFFAOYSA-N barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Ba+2] VKJLWXGJGDEGSO-UHFFFAOYSA-N 0.000 description 2
- 229910052980 cadmium sulfide Inorganic materials 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- XUCJHNOBJLKZNU-UHFFFAOYSA-M dilithium;hydroxide Chemical compound [Li+].[Li+].[OH-] XUCJHNOBJLKZNU-UHFFFAOYSA-M 0.000 description 2
- 229910000154 gallium phosphate Inorganic materials 0.000 description 2
- LWFNJDOYCSNXDO-UHFFFAOYSA-K gallium;phosphate Chemical compound [Ga+3].[O-]P([O-])([O-])=O LWFNJDOYCSNXDO-UHFFFAOYSA-K 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- UJXZVRRCKFUQKG-UHFFFAOYSA-K indium(3+);phosphate Chemical compound [In+3].[O-]P([O-])([O-])=O UJXZVRRCKFUQKG-UHFFFAOYSA-K 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- JQJCSZOEVBFDKO-UHFFFAOYSA-N lead zinc Chemical compound [Zn].[Pb] JQJCSZOEVBFDKO-UHFFFAOYSA-N 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- PWYYWQHXAPXYMF-UHFFFAOYSA-N strontium(2+) Chemical compound [Sr+2] PWYYWQHXAPXYMF-UHFFFAOYSA-N 0.000 description 2
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H01L27/10805—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H01L27/10873—
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H10B12/05—Making the transistor
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- Microelectronics & Electronic Packaging (AREA)
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- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
반도체 메모리 소자가 제공된다. 이 반도체 메모리 소자는 수직 방향으로 서로 이격된 제1 반도체 패턴 및 제2 반도체 패턴, 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 제1 소스/드레인 영역들에 각각 전기적으로 연결되는 두 비트 라인, 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴과 접촉하는 워드 라인 구조체, 및 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 제2 소스/드레인 영역들에 각각 전기적으로 연결되는 두 정보 저장 요소를 포함하고, 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 단결정이고, 상기 제1 반도체 패턴의 결정 방향은 상기 제2 반도체 패턴의 결정 방향과 상할 수 있다.
Description
본 개시는 반도체 메모리 소자에 관한 것이다. 보다 구체적으로는 3차원 반도체 메모리 소자에 관한 것이다.
전자 기기의 고성능화, 고속화, 및 소형화가 지속적으로 요구되고 있다. 따라서 전자 기기에 포함되는 반도체 메모리 소자의 고집적화가 지속적으로 요구되고 있다. 메모리 셀의 평면적을 감소시킴으로써 반도체 메모리 소자의 집적도가 향상될 수 있다. 그러나, 메모리 셀의 평면적의 감소는 공정적 한계에 도달하고 있다. 집적도의 추가적인 향상을 위하여, 메모리 셀을 수직 방향으로 적층하는 3차원 반도체 메모리 소자가 제안되었다.
본 개시가 해결하고자 하는 과제는 제조하기 용이한 3차원 반도체 메모리 소자를 제공하는 것이다.
본 개시의 일 실시예에 따른 반도체 메모리 소자는 수직 방향으로 서로 이격된 제1 반도체 패턴 및 제2 반도체 패턴, 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 제1 소스/드레인 영역들에 각각 전기적으로 연결되는 두 비트 라인, 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴과 접촉하는 워드 라인 구조체, 및 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 제2 소스/드레인 영역들에 각각 전기적으로 연결되는 두 정보 저장 요소를 포함하고, 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 단결정이고, 상기 제1 반도체 패턴의 결정 방향은 상기 제2 반도체 패턴의 결정 방향과 상이할 수 있다.
본 개시의 일 실시예에 따른 반도체 메모리 소자는 수직 방향으로 서로 이격된 복수의 반도체 패턴, 상기 복수의 반도체 패턴의 제1 소스/드레인 영역들에 전기적으로 연결되는 비트 라인, 상기 복수의 반도체 패턴 상에 각각 접촉하는 복수의 워드 라인 구조체, 및 상기 복수의 반도체 패턴의 제2 소스/드레인 영역들에 각각 전기적으로 연결되는 복수의 정보 저장 요소를 포함하고, 상기 복수의 반도체 패턴은 단결정이고, 상기 복수의 반도체 패턴 중 적어도 하나의 결정 방향은 상기 복수의 반도체 패턴 중 다른 하나의 결정 방향과 상이할 수 있다.
본 개시의 일 실시예에 따른 반도체 메모리 소자는 수직 방향 및 제1 수평 방향으로 2차원적으로 배열되며 각각이 제2 수평 방향으로 연장되는 복수의 반도체 패턴, 상기 복수의 반도체 패턴을 상기 수직 방향으로 이격시키는 복수의 절연 층, 상기 복수의 반도체 패턴 중 몇몇의 제1 소스/드레인 영역들에 전기적으로 연결되는 비트 라인, 상기 복수의 반도체 패턴 중 몇몇과 접촉하는 워드 라인 구조체, 및 상기 복수의 반도체 패턴의 제2 소스/드레인 영역들에 각각 전기적으로 연결되는 복수의 정보 저장 요소를 포함하고, 상기 복수의 반도체 패턴은 단결정이고, 상기 복수의 반도체 패턴 중 적어도 하나의 결정 방향은 상기 복수의 반도체 패턴 중 다른 하나의 결정 방향과 상이할 수 있다.
본 개시의 일 실시예에 따른 반도체 메모리 소자 제조 방법에 따르면, 다결정 반도체 시드를 사용하여 단결정 반도체 패턴이 형성될 수 있다. 단결정 반도체 시드가 필요 없으므로 제조 공정의 난이도 및 비용이 감소될 수 있다. 단결정 반도체 패턴이 반도체 메모리 소자에 포함되므로 반도체 메모리 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 회로도이다.
도 2는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 나타낸 사시도이다.
도 3은 본 개시의 일 실시예에 따른 반도체 메모리 소자를 나타내는 사시도이다.
도 4a 내지 도 4c는 각각 도 3의 A-A' 선, B-B' 선, 및 C-C' 선에 따른 단면도들이다.
도 5a 내지 도 5f는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 제조하기 위한 적층 구조체를 제조하는 방법들을 설명하기 위한 단면도들이다.
도 6a 내지 도 6e는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 제조하기 위한 적층 구조체를 제조하는 방법들을 설명하기 위한 단면도들이다.
도 7a 내지 도 7g는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 제조하기 위한 적층 구조체를 제조하는 방법들을 설명하기 위한 단면도들이다.
도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a는 도 5a 내지 도 5f, 도 6a 내지 도 6e, 또는 도 7a 내지 도 7g에 따라 제조된 적층 구조체를 사용하여 본 개시의 일 실시예에 따른 반도체 메모리 소자를 제조하는 방법을 설명하기 위한 평면 단면도들이다.
도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 및 도 14b는 각각 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a의 A-A' 선을 따른 단면도들이다.
도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 및 도 14c는 각각 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a의 B-B' 선을 따른 단면도들이다.
도 15는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 나타낸 사시도이다.
도 16a는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 16b는 도 16a의 A-A' 선을 따른 단면도이다.
도 2는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 나타낸 사시도이다.
도 3은 본 개시의 일 실시예에 따른 반도체 메모리 소자를 나타내는 사시도이다.
도 4a 내지 도 4c는 각각 도 3의 A-A' 선, B-B' 선, 및 C-C' 선에 따른 단면도들이다.
도 5a 내지 도 5f는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 제조하기 위한 적층 구조체를 제조하는 방법들을 설명하기 위한 단면도들이다.
도 6a 내지 도 6e는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 제조하기 위한 적층 구조체를 제조하는 방법들을 설명하기 위한 단면도들이다.
도 7a 내지 도 7g는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 제조하기 위한 적층 구조체를 제조하는 방법들을 설명하기 위한 단면도들이다.
도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a는 도 5a 내지 도 5f, 도 6a 내지 도 6e, 또는 도 7a 내지 도 7g에 따라 제조된 적층 구조체를 사용하여 본 개시의 일 실시예에 따른 반도체 메모리 소자를 제조하는 방법을 설명하기 위한 평면 단면도들이다.
도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 및 도 14b는 각각 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a의 A-A' 선을 따른 단면도들이다.
도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 및 도 14c는 각각 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a의 B-B' 선을 따른 단면도들이다.
도 15는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 나타낸 사시도이다.
도 16a는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 16b는 도 16a의 A-A' 선을 따른 단면도이다.
도 1은 본 개시의 일 실시예에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 본 개시의 일 실시예에 따른 반도체 메모리 소자의 셀 어레이는 복수의 서브 셀 어레이(SCA)를 포함할 수 있다. 복수의 서브 셀 어레이(SCA)는 제2 수평 방향(D2)을 따라 배열될 수 있다. 각각의 서브 셀 어레이(SCA)는 복수의 비트 라인(BL), 복수의 워드 라인(WL), 복수의 메모리 셀 트랜지스터(MCT), 및 복수의 정보 저장 요소(DS)를 포함할 수 있다.
각각의 비트 라인(BL)은 제1 수평 방향(D1)으로 연장되며 하나의 서브 셀 어레이(SCA) 내의 복수의 비트 라인(BL)은 수직 방향(D3)으로 서로 이격될 수 있다. 하나의 비트 라인(BL)은 제1 수평 방향(D1)을 따라 배열된 복수의 메모리 셀 트랜지스터(MCT)의 제1 소스/드레인 영역에 전기적으로 연결될 수 있다.
각각의 워드 라인(WL)은 수직 방향(D3)으로 연장되며 하나의 서브 셀 어레이(SCA) 내의 복수의 워드 라인(WL)은 제1 수평 방향(D1)으로 서로 이격될 수 있다. 하나의 워드 라인(WL)은 수직 방향(D3)을 따라 배열된 복수의 메모리 셀 트랜지스터(MCT)의 게이트에 전기적으로 연결될 수 있다.
하나의 서브 셀 어레이(SCA) 내의 복수의 메모리 셀 트랜지스터(MCT)는 제1 수평 방향(D1) 및 수직 방향(D3)으로 배열될 수 있다. 정보 저장 요소(DS)는 각각의 메모리 셀 트랜지스터(MCT)의 제2 소스/드레인 영역에 전기적으로 연결될 수 있다. 정보 저장 요소(DS)는 예를 들어 자기터널접합, 상 변화 물질, 또는 캐패시터를 포함할 수 있다.
도 2는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 나타낸 사시도이다.
도 1 및 도 2를 참조하면, 도 1을 참조하여 설명한 복수의 서브 셀 어레이(SCA) 중 하나가 기판(SUB) 상에 배치될 수 있다. 기판(SUB)은 반도체 물질, 예를 들어 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질, Ⅱ-Ⅵ족 반도체 물질, 또는 이들의 조합을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 또는 게르마늄(Ge)을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다.
각각의 서브 셀 어레이(SCA, 도 1 참조)는 복수의 비트 라인(BL), 복수의 워드 라인 구조체(WLS), 복수의 반도체 패턴(SP), 및 복수의 정보 저장 요소(DS)를 포함할 수 있다. 반도체 패턴(SP) 및 워드 라인 구조체(WLS)는 도 1의 메모리 셀 트랜지스터(MCT)에 대응할 수 있다. 워드 라인 구조체(WLS)는 또한 도 1의 워드 라인(WL)에 대응할 수 있다.
복수의 반도체 패턴(SP)이 제1 수평 방향(D1) 및 수직 방향(D3)으로 서로 이격될 수 있다. 각각의 반도체 패턴(SP)은 제2 수평 방향(D2)으로 연장되는 바(bar) 또는 기둥(pillar)의 형상을 가질 수 있다. 반도체 패턴(SP)은 단결정 반도체 물질. 예를 들어, 단결정 실리콘(Si), 단결정 게르마늄(Ge), 또는 단결정 실리콘-게르마늄(SiGe)을 포함할 수 있다. 복수의 반도체 패턴(SP) 중 하나의 결정 방향은 복수의 반도체 패턴(SP) 중 다른 하나의 결정 방향과 상이할 수 있다.
예를 들어, 복수의 반도체 패턴(SP)은 수직 방향(D3)으로 서로 이격된 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있고, 제1 반도체 패턴(SP1)의 결정 방향은 제2 반도체 패턴(SP2)의 결정 방향과 상이할 수 있다. 복수의 반도체 패턴(SP)은 제3 반도체 패턴(SP3)을 더 포함할 수 있고, 제3 반도체 패턴(SP3)은 제2 반도체 패턴(SP2)으로부터 수직 방향(D3)으로 이격될 수 있다. 제3 반도체 패턴(SP3)의 결정 방향은 제1 반도체 패턴(SP1)의 결정 방향과 동일하거나, 제2 반도체 패턴(SP2)의 결정 방향과 동일하거나, 제1 반도체 패턴(SP1)의 결정 방향 및 제2 반도체 패턴(SP2)의 결정 방향과 상이할 수 있다.
각각의 반도체 패턴(SP)은 채널 영역(CH) 및 채널 영역(CH)의 양 단의 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)을 포함할 수 있다. 즉, 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)은 제2 수평 방향(D2)으로 서로 이격될 수 있다. 제1 및 제2 소스/드레인 영역(SD1, SD2) 각각은 n형 또는 p형 불순물로 도핑될 수 있다. 각각의 반도체 패턴(SP)의 제2 소스/드레인 영역(SD2)은 정보 저장 요소(DS)에 연결될 수 있다.
각각의 비트 라인(BL)은 제1 수평 방향(D1)으로 연장될 수 있고, 복수의 비트 라인(BL)은 수직 방향(D3)으로 서로 이격될 수 있다. 제1 수평 방향(D1)으로 이격된 복수의 반도체 패턴(SP)의 제1 소스/드레인 영역(SD1)은 동일한 비트 라인(BL)에 전기적으로 연결될 수 있다. 수직 방향(D3)으로 이격된 복수의 반도체 패턴(SP)의 제1 소스/드레인 영역(SD1)은 상이한 복수의 비트 라인(BL)에 각각 전기적으로 연결될 수 있다. 비트 라인(BL)은 도전 물질, 예를 들어, 도핑된 실리콘(doped Si), 도핑된 게르마늄(doped Ge), 질화 티타늄(TiN), 질화 탄탈륨(TaN), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 또는 이들의 조합을 포함할 수 있다.
각각의 워드 라인 구조체(WLS)는 수직 방향(D3)으로 연장될 수 있고, 복수의 워드 라인 구조체(WLS)는 제1 수평 방향(D1)으로 서로 이격될 수 있다. 수직 방향(D3)으로 이격된 복수의 반도체 패턴(SP)은 동일한 워드 라인 구조체(WLS)에 접촉할 수 있다. 워드 라인 구조체(WLS)는 수직 방향(D3)으로 이격된 복수의 반도체 패턴(SP)의 양 측면과 접촉할 수 있다. 예를 들어, 워드 라인 구조체(WLS)는 제1 내지 제3 반도체 패턴(SP1 내지 SP3)의 양 측면과 접촉할 수 있다. 제1 수평 방향(D3)으로 서로 이격된 복수의 반도체 패턴(SP)은 상이한 복수의 워드 라인 구조체(WLS)에 각각 접촉할 수 있다.
워드 라인 구조체(WLS)는 게이트 전극(GE) 및 게이트 전극(GE)과 채널 영역(CH) 사이의 게이트 절연 층(GI)을 포함할 수 있다. 게이트 전극(GE)은 도전 물질, 예를 들어, 도핑된 실리콘(doped Si), 도핑된 게르마늄(doped Ge), 질화 티타늄(TiN), 질화 탄탈륨(TaN), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 또는 이들의 조합을 포함할 수 있다. 게이트 절연 층(GI)은 고유전 물질, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 또는 이들의 조합을 포함할 수 있다. 상기 고유전 물질은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO2), 란탄 산화물(LaO), 지르코늄산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 바륨 스트론튬 티타늄 산화물(BaSrTiO3), 바륨 티타늄 산화물(BaTiO3), 스트론튬 티타늄 산화물(SrTiO3), 리튬 산화물(Li2O), 알루미늄 산화물(Al2O-3), 납 스칸듐 탄탈륨 산화물(PbScTaO), 납 아연 니오브산염(PbZnNbO3), 또는 이들의 조합을 포함할 수 있다.
기판(SUB) 상에 복수의 비트 라인(BL)과 접촉하는 절연 구조체(ISS)가 위치할 수 있다. 절연 구조체(SS)는 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 또는 이들의 조합을 포함할 수 있다.
도 3은 본 개시의 일 실시예에 따른 반도체 메모리 소자를 나타내는 사시도이다. 도 4a 내지 도 4c는 각각 도 3의 A-A' 선, B-B' 선, 및 C-C' 선에 따른 단면도들이다. 이하에서는 도 2 에 도시된 반도체 메모리 소자와 도 3 및 도 4a 내지 도 4c에 도시된 반도체 메모리 소자 사이의 차이점이 설명된다.
도 3 및 도 4a 내지 도 4c를 참조하면, 복수의 제1 절연 층(IL1)은 복수의 반도체 패턴(SP)을 수직 방향(D3)으로 이격시킬 수 있다. 즉, 복수의 제1 절연 층(IL1)은 복수의 반도체 패턴(SP)과 교대할 수 있다. 복수의 비트 라인(BL)은 복수의 제1 절연 층(IL1) 사이에 위치할 수 있다. 즉, 복수의 제1 절연 층(IL1)은 복수의 비트 라인(BL)과 교대할 수 있다. 제1 절연 층(IL1)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 또는 이들의 조합을 포함할 수 있다.
수직 절연 층(VIP)은 제1 수평 방향(D1)으로 이웃한 한 쌍의 반도체 패턴(SP) 사이에 위치할 수 있다. 수직 절연 층(VIP)은 수직 방향(D3)으로 연장될 수 있다. 수직 절연 층(VIP)은 제1 수평 방향(D1)으로 이웃한 한 쌍의 워드 라인 구조체(WLS) 사이에 위치할 수 있다. 수직 절연 층(VIP)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 또는 이들의 조합을 포함할 수 있다.
일부 실시에에서, 비트 라인(BL)과 반도체 패턴(SP) 사이에 제1 실리사이드 패턴(SC1)이 위치할 수 있다. 비트 라인(BL)은 제1 실리사이드 패턴(SC1)을 통해 제1 소스/드레인 영역(SD1)에 전기적으로 연결될 수 있다. 제1 실리사이드 패턴(SC1)은 금속 실리사이드를 포함할 수 있다.
각각의 정보 저장 요소(DS)는 제2 소스/드레인 영역(SD2)에 연결되는 제1 전극(EL1), 제1 전극(EL1) 상의 제2 전극(EL2), 및 제1 전극(EL1)과 제2 전극(EL2) 사이의 유전 층(DL)을 포함할 수 있다. 복수의 정보 저장 요소(DS)는 하나의 유전 층(DL) 및 하나의 제2 전극(EL2)을 공유할 수 있다. 다시 말해, 복수의 제1 전극(EL1), 하나의 유전 층(DL), 및 하나의 제2 전극(EL2)이 복수의 정보 저장 요소(DS)를 형성할 수 있다. 제1 전극(EL1)은 복수의 제1 절연 층(IL1) 사이에 위치할 수 있다.
제1 전극(EL1)은 제2 소스/드레인 영역(SD2)에 전기적으로 연결되는 제1 베이스부(PB1), 및 제1 베이스부(PB1)로부터 제2 수평 방향(D2)으로 돌출되는 제1 돌출부(PP1)를 포함할 수 있다. 제1 베이스부(PB1) 및 제1 돌출부(PP1)는 내부 공간을 정의할 수 있다. 제2 전극(EL2)은 제2 베이스부(PB2) 및 제2 베이스부(PB2)로부터 제2 수평 방향(D2)에 반대인 방향으로 돌출된 복수의 제2 돌출부(PP2)를 포함할 수 있다. 각각의 제2 돌출부(PP2)는 제1 베이스부(PB1) 및 제1 돌출부(PP1)에 의해 정의되는 상기 공간 내에 위치할 수 있다.
제1 전극(EL1) 및 제2 전극(EL2) 각각은 금속 물질, 예를 들어 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 도핑된 실리콘(doped Si), 도핑된 게르마늄(doped Ge), 또는 이들의 조합을 포함할 수 있다. 유전 층(DL)은 고유전 물질, 예를 들어 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO2), 란탄 산화물(LaO), 지르코늄산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 바륨 스트론튬 티타늄 산화물(BaSrTiO3), 바륨 티타늄 산화물(BaTiO3), 스트론튬 티타늄 산화물(SrTiO3), 리튬 산화물(Li2O), 알루미늄 산화물(Al2O-3), 납 스칸듐 탄탈륨 산화물(PbScTaO), 납 아연 니오브산염(PbZnNbO3), 또는 이들의 조합을 포함할 수 있다.
반도체 패턴(SP)과 제1 전극(EL1) 사이에 제2 실리사이드 패턴(SC2)이 위치할 수 있다. 제1 전극(EL1)은 제2 실리사이드 패턴(SC2)을 통해 제2 소스/드레인 영역(SD2)에 전기적으로 연결될 수 있다. 제2 실리사이드 패턴(SC2)은 금속 실리사이드를 포함할 수 있다.
복수의 반도체 패턴(SP)은 단결정일 수 있다. 복수의 반도체 패턴(SP) 중 적어도 하나의 결정 방향은 복수의 반도체 패턴(SP) 중 다른 하나의 결정 방향과 상이할 수 있다. 도 4c를 참조하면, 복수의 반도체 패턴(SP) 중 적어도 하나는 그 반도체 패턴(SP)의 하면 또는 상면에 대하여 비스듬하게 연장되는 격자 결함(LD)을 가질 수 있다. 예를 들어, 복수의 반도체 패턴(SP)은 수직 방향(D3)으로 서로 이격되는 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있으며, 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2) 중 적어도 하나는 격자 결함(LD)을 포함할 수 있다. 제1 수평 방향(D1)에 수직한 반도체 메모리 소자의 절단면 상에서, 격자 결함(LD)은 직선으로 나타날 수 있다. 격자 결함(LD)과 반도체 패턴(SP)의 상면 또는 하면 사이의 각도(θ)는 약 50도 내지 약 60도일 수 있다. 예를 들어, 상기 각도(θ)는 약 54.7도일 수 있다.
예를 들어, 복수의 반도체 패턴(SP)은 제2 반도체 패턴(SP2)을 포함하고, 복수의 제1 절연 층(IL1)은 제2 반도체 패턴(SP2)의 상면 상의 상부 절연 층(IL1-2) 및 제2 반도체 패턴(SP2)의 하면 상의 하부 절연 층(IL1-1)을 포함할 수 있다. 반도체 패턴(SP)은 상부 절연 층(IL1-2)의 하면 및 하부 절연 층(IL1-1)의 상면 중 적어도 하나에 대하여 비스듬하게 연장되는 격자 결함(LD)을 가질 수 있다. 격자 결함(LD)은 상부 절연 층(IL1-2)의 하면 및 하부 절연 층(IL1-1)의 상면 중 적어도 하나와 접촉할 수 있다. 격자 결함(LD)과 상부 절연 층(IL1-2)의 하면 및 하부 절연 층(IL1-1)의 상면 중 적어도 하나 사이의 각도는 50도 내지 60도일 수 있다.
도 5a 내지 도 5f는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 제조하기 위한 적층 구조체를 제조하는 방법들을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 기판(SUB) 상에 제1 몰드 구조체(MS)가 형성될 수 있다. 제1 몰드 구조체(MS)는 복수의 제1 절연 층(IL1) 및 복수의 제2 절연 층(IL2)을 기판(SUB) 상에 교대로 적층시킴으로써 형성될 수 있다. 제1 절연 층(IL1) 및 제2 절연 층(IL2)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 또는 이들의 조합을 포함할 수 있다. 제1 절연 층(IL2)과 제2 절연 층(IL2)은 서로에 대하여 식각 선택비를 가질 수 있다. 예를 들어, 제1 절연 층(IL1)은 실리콘 산화물(SiO2)을 포함할 수 있고, 제2 절연 층(IL2)은 실리콘 질화물(SiN)을 포함할 수 있다.
제1 몰드 구조체(MS) 내에 복수의 제1 트렌치(TR1)가 형성될 수 있다. 각각의 제1 트렌치(TR1)는 수직 방향(D3)으로 연장될 수 있으며, 복수의 제1 트렌치(TR1)는 제2 수평 방향(D2)으로 이격될 수 있다. 제1 트렌치(TR1)는 기판(SUB)을 노출시키는 것으로 도 5a에 도시되었으나, 일부 실시예에서, 제1 트렌치(TR1)는 기판(SUB)을 노출시키지 않을 수 있다.
도 5b를 참조하면, 제2 절연 층(IL2)을 측방향으로 식각함으로써 복수의 제1 리세스(RS1)가 형성될 수 있다. 예를 들어, 제2 절연 층(IL2)을 선택적으로 습식 식각함으로써 복수의 제1 리세스(RS1)가 형성될 수 있다. 각각의 제1 리세스(RS1)는 이웃한 두 제1 절연 층(IL1), 및 이웃한 두 제1 절연 층(IL1) 사이의 제2 절연 층(IL2)에 의해 정의될 수 있다.
도 5c를 참조하면, 다결정 반도체 층(PS)이 복수의 제1 리세스(RS1) 내에 형성될 수 있다. 예를 들어, 제1 리세스(RS1)를 채우도록 다결정 반도체 층(PS)이 증착되고, 다결정 반도체 층(PS)이 측방향으로 식각될 수 있다. 다결정 반도체 층(PS)은 에피택시얼 공정이 아닌 화학 기상 증착(chemical vapor deposition, CVD) 공정에 의해 형성될 수 있다. 따라서 다결정 반도체 층(PS)을 형성하는 것은 에피택시얼 공정에 의해 단결정 반도체 시드를 형성하는 것보다 용이할 수 있다. 다결정 반도체 층(PS)은 반도체 물질, 예를 들어, 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다.
도 5d를 참조하면, 제1 리세스(RS1)를 채우도록 수평 반도체 패턴(HSL)이 형성될 수 있다. 수평 반도체 패턴(HSL)은 다결정 반도체 층(PS)을 시드로 사용하여 에피??시얼 성장에 의해 형성될 수 있다. 비록 시드는 다결정 이지만, 좁은 제1 리세스(RS1) 내의 공간에서 수평 반도체 패턴(HSL)이 형성되므로 수평 반도체 패턴(HSL)은 단결정으로 성장할 수 있다. 다만, 다결정 반도체 층(PS)을 시드로 사용하므로 결정 방향이 상이한 부분들로부터 성장된 수평 반도체 패턴(HSL)들은 상이한 결정 방향을 가질 수 있다. 또한, 수평 반도체 패턴(HSL)은 격자 결함(LD)을 포함할 수 있다. 다결정 반도체 층(PS)으로부터 성장하던 수평 반도체 패턴(HSL)이 제1 절연 층(IL1)을 만나면 격자 결함(LD)이 형성될 수 있다. 격자 결함(LD)은 제2 수평 방향(D2)에 대하여 약 50 도 내지 약 60도의 각도(θ)를 가질 수 있다.
도 5e를 참조하면, 제1 트렌치(TR1) 내를 채우는 제3 절연 층(IL3)이 형성될 수 있다. 제3 절연 층(IL3)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
도 5e 및 도 5f를 참조하면, 다결정 반도체 층(PS) 및 제2 절연 층(IL2)이 제거되도록 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)에 제4 절연 층(IL4)이 채워질 수 있다. 제4 절연 층(IL4)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
도 5a 내지 도 5f를 참조하여 설명한 바에 따라 본 개시의 일 실시예에 따른 반도체 메모리 소자를 제조하는데 사용되는 적층 구조체(100)가 제조될 수 있다. 적층 구조체(100)는 기판(SUB) 상에 수직 방향(D3)으로 교대로 적층된 복수의 제1 절연 층(IL1) 및 복수의 수평 반도체 층(HSL)을 포함할 수 있다. 또한, 적층 구조체(100)는 각각이 적층 구조체(100)를 관통하며 제2 수평 방향(D2)으로 서로 이격된 복수의 제3 절연 층(IL3)을 더 포함할 수 있다. 적층 구조체(100)는 이웃한 두 제3 절연 층(IL3) 사이의 제4 절연 층(IL4)을 더 포함할 수 있다. 제4 절연 층(IL4)은 제3 절연 층(IL3)으로부터 제2 수평 방향(D2)으로 떨어질 수 있다. 제1 절연 층(IL1) 및 수평 반도체 층(HSL)은 제3 절연 층(IL3)과 제4 절연 층(IL4) 사이에 연장될 수 있다.
도 6a 내지 도 6e는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 제조하기 위한 적층 구조체를 제조하는 방법들을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 기판(SUB) 상에 제2 몰드 구조체(MS2)가 형성될 수 있다. 제2 몰드 구조체(MS2)는 복수의 제1 절연 층(IL1) 및 복수의 다결정 반도체 층(PS)을 기판(SUB) 상에 교대로 적층시킴으로써 형성될 수 있다. 다결정 반도체 층(PS)은 반도체 물질, 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제1 절연 층(IL1)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 또는 이들의 조합을 포함할 수 있다. 다결정 반도체 층(PS)은 CVD 공정에 의해 형성될 수 있으므로 공정 비용 및 난이도가 감소될 수 있다.
제2 몰드 구조체(MS2) 내에 복수의 제1 트렌치(TR1)가 형성될 수 있다. 각각의 제1 트렌치(TR1)는 수직 방향(D3)으로 연장될 수 있으며, 복수의 제1 트렌치(TR1)는 제2 수평 방향(D2)으로 이격될 수 있다. 제1 트렌치(TR1)는 기판(SUB)을 노출시키는 것으로 도 6a에 도시되었으나, 일부 실시예에서, 제1 트렌치(TR1)는 기판(SUB)을 노출시키지 않을 수 있다.
도 6b를 참조하면, 다결정 반도체 층(PS)을 선택적으로 측방향으로 식각함으로써 제1 리세스(RS1)가 형성될 수 있다. 각각의 제1 리세스(RS1)는 이웃한 두 제1 절연 층(IL1), 및 이웃한 두 제1 절연 층(IL1) 사이의 다결정 반도체 층(PS)에 의해 정의될 수 있다.
도 6c를 참조하면, 제1 리세스(RS1)를 채우도록 수평 반도체 패턴(HSL)이 형성될 수 있다. 수평 반도체 패턴(HSL)은 다결정 반도체 층(PS)을 시드로 사용하여 에피택시얼 성장에 의해 형성될 수 있다. 비록 시드는 다결정 이지만, 좁은 제1 리세스(RS1) 내의 공간에서 수평 반도체 패턴(HSL)이 형성되므로 수평 반도체 패턴(HSL)은 단결정으로 성장할 수 있다. 다만, 다결정 반도체 층(PS)을 시드로 사용하므로 결정 방향이 상이한 부분들로부터 성장된 수평 반도체 패턴(HSL)들은 상이한 결정 방향을 가질 수 있다. 또한, 수평 반도체 패턴(HSL)은 격자 결함(LD)을 포함할 수 있다. 다결정 반도체 층(PS)으로부터 성장하던 수평 반도체 패턴(HSL)이 제1 절연 층(IL1)을 만나면 격자 결함(LD)이 형성될 수 있다. 격자 결함(LD)은 제2 수평 방향(D2)에 대하여 약 50 도 내지 약 60도의 각도(θ)를 가질 수 있다.
도 6d를 참조하면, 제1 트렌치(TR1)를 채우는 제3 절연 층(IL3)이 형성될 수 있다. 제3 절연 층(IL3)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
도 6d 및 도 6e를 참조하면, 다결정 반도체 층(PS)이 제거되도록 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2) 내에 제4 절연 층(IL4)이 채워질 수 있다. 도 6a 내지 도 6e를 참조하여 설명한 바에 따라 본 개시의 일 실시예에 따른 반도체 메모리 소자를 제조하는데 사용되는 적층 구조체(100)가 제조될 수 있다.
도 7a 내지 도 7g는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 제조하기 위한 적층 구조체를 제조하는 방법들을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 기판(SUB) 상에 제1 몰드 구조체(MS)가 형성될 수 있다. 제1 몰드 구조체(MS)는 복수의 제1 절연 층(IL1) 및 복수의 제2 절연 층(IL2)을 기판(SUB) 상에 교대로 적층시킴으로써 형성될 수 있다. 제1 절연 층(IL1) 및 제2 절연 층(IL2)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 또는 이들의 조합을 포함할 수 있다. 제1 절연 층(IL2)과 제2 절연 층(IL2)은 서로에 대하여 식각 선택비를 가질 수 있다. 예를 들어, 제1 절연 층(IL1)은 실리콘 산화물(SiO2)을 포함할 수 있고, 제2 절연 층(IL2)은 실리콘 질화물(SiN)을 포함할 수 있다.
몰드 구조체(MS) 내에 복수의 제1 트렌치(TR1)가 형성될 수 있다. 각각의 제1 트렌치(TR1)는 수직 방향(D3)으로 연장될 수 있으며, 복수의 제1 트렌치(TR1)는 제2 수평 방향(D2)으로 이격될 수 있다. 제1 트렌치(TR1)는 기판(SUB)을 노출시키는 것으로 도 7a에 도시되었으나, 일부 실시예에서, 제1 트렌치(TR1)는 기판(SUB)을 노출시키지 않을 수 있다.
도 7b를 참조하면, 제1 트렌치(TR1)의 표면 상에 다결정 반도체 층(PS)이 형성될 수 있다. 다음으로, 제1 트렌치(TR1)를 채우도록 다결정 반도체 층(PS) 상에 제5 층간 절연 층(IL5)이 형성될 수 있다. 제5 층간 절연 층(IL5)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 제1 트렌치(TR1)가 다결정 반도체 층(PS)에 의해서만 채워질 수 있다. 다결정 반도체 층(PS)은 CVD 공정에 의해 형성될 수 있으므로 공정 비용 및 난이도가 감소될 수 있다.
도 7c를 참조하면, 복수의 제1 트렌치(TR1) 사이에 몰드 구조체(MS)를 수직 방향(D3)으로 관통하는 제2 트렌치(TR2)가 형성될 수 있다. 도 7c에는 제2 트렌치(TR2)가 기판(SUB)을 노출시키는 것으로 도시되었으나, 일부 실시예에서, 제2 트렌치(TR2)는 기판(SUB)을 노출시키지 않을 수 있다.
도 7c 및 도 7d를 참조하면, 제2 절연 층(IL2)을 제거함으로써 복수의 제1 리세스(RS1)를 형성할 수 있다. 복수의 제1 리세스(RS1)는 다결정 반도체 층(PS)을 노출시킬 수 있다. 각각의 제1 리세스(RS1)는 이웃한 두 제1 절연 층(IL1) 및 다결정 반도체 층(PS)에 의해 정의될 수 있다.
도 7e를 참조하면, 제1 리세스(RS1)를 채우도록 수평 반도체 패턴(HSL)이 형성될 수 있다. 수평 반도체 패턴(HSL)은 다결정 반도체 층(PS)을 시드로 사용하여 에피택시얼 성장에 의해 형성될 수 있다. 비록 시드는 다결정 이지만, 좁은 제1 리세스(RS1) 내의 공간에서 수평 반도체 패턴(HSL)이 형성되므로 수평 반도체 패턴(HSL)은 단결정으로 성장할 수 있다. 다만, 다결정 반도체 층(PS)을 시드로 사용하므로 결정 방향이 상이한 부분들로부터 성장된 수평 반도체 패턴(HSL)들은 상이한 결정 방향을 가질 수 있다. 또한, 수평 반도체 패턴(HSL)은 격자 결함(LD)을 포함할 수 있다. 다결정 반도체 층(PS)으로부터 성장하던 수평 반도체 패턴(HSL)이 제1 절연 층(IL1)을 만나면 격자 결함(LD)이 형성될 수 있다. 격자 결함(LD)은 제2 수평 방향(D2)에 대하여 약 50 도 내지 약 60도의 각도(θ)를 가질 수 있다.
도 7f를 참조하면, 제2 트렌치(TR2) 내에 제4 절연 층(IL4)이 형성될 수 있다.
도 7f 및 도 7g를 참조하면, 제1 트렌치(TR1) 내의 다결정 반도체 층(PS) 및 제5 절연 층(IL5)이 제거될 수 있다. 다음으로, 제1 트렌치(TR1) 내에 제3 절연 층(IL3)이 형성될 수 있다. 도 7a 내지 도 7g를 참조하여 설명한 바에 따라 본 개시의 일 실시예에 따른 반도체 메모리 소자를 제조하는데 사용되는 적층 구조체(100)가 제조될 수 있다.
도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a는 도 5a 내지 도 5f, 도 6a 내지 도 6e, 또는 도 7a 내지 도 7g에 따라 제조된 적층 구조체를 사용하여 본 개시의 일 실시예에 따른 반도체 메모리 소자를 제조하는 방법을 설명하기 위한 평면 단면도들이다. 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 및 도 14b는 각각 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a의 A-A' 선을 따른 단면도들이다. 도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 및 도 14c는 각각 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a의 B-B' 선을 따른 단면도들이다.
도 8a 내지 도 8c를 참조하면, 도 5a 내지 도 5f, 도 6a 내지 도 6e, 또는 도 7a 내지 도 7g에 따라 제조된 적층 구조체(100)가 제공될 수 있다. 도시의 편의를 위하여 도 5f, 도 6e, 또는 도 7g에 도시된 적층 구조체(100)의 절반 만이 도시된다.
적층 구조체(100)는 기판(SUB) 상에 수직 방향(D3)으로 교대로 적층된 복수의 제1 절연 층(IL1) 및 복수의 수평 반도체 층(HSL)을 포함할 수 있다. 또한, 적층 구조체(100)는 각각이 적층 구조체(100)를 관통하는 제3 절연 층(IL3) 및 제4 절연 층(IL4)을 더 포함할 수 있다. 제4 절연 층(IL4)은 제3 절연 층(IL3)으로부터 제2 수평 방향(D2)으로 떨어질 수 있다. 제1 절연 층(IL1) 및 수평 반도체 층(HSL)은 제3 절연 층(IL3)과 제4 절연 층(IL4) 사이에 연장될 수 있다. 각각의 수평 반도체 층(HSL)은 단결정일 수 있다. 복수의 수평 반도체 층(HSL) 중 적어도 하나의 결정 방향은 복수의 수평 반도체 층(HSL) 중 다른 하나의 결정 방향과 상이할 수 있다. 복수의 수평 반도체 층(HSL) 중 적어도 하나는 격자 결함(LD)을 가질 수 있다.
도 9a 내지 도 9c를 참조하면, 적층 구조체(100)의 복수의 반도체 패턴(SP) 및 복수의 제1 절연 층(IL1)을 관통하는 복수의 홀(H0)이 형성될 수 있다. 각각의 홀(H0)은 제2 수평 방향(D2)으로 연장될 수 있으며 복수의 홀(H0)은 제1 수평 방향(D1)으로 서로 이격될 수 있다. 홀들(H0)에 의해 하나의 수평 반도체 층(HSL)으로부터 복수의 반도체 패턴(SP)이 정의될 수 있다. 예를 들어 인접하는 한 쌍의 홀(H0) 사이에 반도체 패턴(SP)이 정의될 수 있다. 각각의 반도체 패턴(SP)은 제2 수평 방향(D2)으로 연장될 수 있다. 복수의 반도체 패턴(SP)은 제1 수평 방향(D1)으로 서로 이격될 수 있다.
도 10a 내지 도 10c를 참조하면, 각각의 홀(H0) 내에 두 게이트 전극(GE) 및 두 게이트 절연 층(GI)을 형성함으로써 두 워드 라인 구조체(WLS)가 형성될 수 있다. 구체적으로, 홀들(H0) 내에 게이트 전극 층(미도시) 및 게이트 절연 물질 층(미도시)을 형성하고, 상기 게이트 전극 층 및 상기 게이트 절연 물질 층을 패터닝함으로써 복수의 게이트 전극(GE) 및 복수의 게이트 절연 층(GI)이 형성될 수 있다. 다음으로, 복수의 홀(H0)을 채우도록 수직 절연 층(VIP)이 형성될 수 있다.
도 10a 내지 도 10c 및 도 11a 내지 도 11c를 참조하면, 제3 절연 층(IL3)이 제거되고, 제1 트렌치(TR1)를 통해 수평 반도체 층(HSL)의 일부가 선택적으로 제거할 수 있다. 수평 반도체 층(HSL)이 제거된 공간에 비트 라인(BL)이 형성될 수 있다.
일부 실시예에서, 비트 라인(BL)과 반도체 패턴(SP) 사이에 제1 실리사이드 패턴(SC1)이 형성될 수 있다. 예를 들어, 비트 라인(BL)을 형성하기 전에, 제1 트렌치(TR1)를 통해 노출된 수평 반도체 층(HSL)의 반도체 패턴(SP)의 일부를 실리사이드화할 수 있다.
또한, 반도체 패턴(SP) 내에 제1 소스/드레인 영역(SD1)이 형성될 수 있다. 제1 불순물 영역(SD1)은 비트 라인(BL)이 형성하기 전에 제1 트렌치(TR1)를 통해 노출된 수평 반도체 층(HSL)의 반도체 패턴(SP)의 일 단에 불순물을 도핑함으로써 형성될 수 있다.
도 11a 내지 도 11c 및 도 12a 내지 도 12c를 참조하면, 비트 라인(BL) 옆에 제1 트렌치(TR1)를 채우는 절연 구조체(ISS)가 형성될 수 있다. 또한, 제4 절연 층(IL4)을 제거함으로써 제2 트렌치(TR2)를 통해 반도체 패턴(SP)의 측벽, 제1 절연 층(IL1)의 측벽, 및 수직 절연 층(BIP)의 측벽이 노출될 수 있다.
도 13a 내지 도 13c를 참조하면, 제2 트렌치(TR2)를 통해 노출된 반도체 패턴(SP)의 일부를 제거함으로써 제2 리세스(RS2)가 형성될 수 있다. 제2 리세스(RS2)는 이웃한 두 제1 절연 층(IL1) 및 두 제1 절연 층(IL1) 사이의 반도체 패턴(SP)에 의해 정의될 수 있다. 제2 리세스(RS2)는 제1 수평 방향(D1)으로 제1 폭(W1)을 가질 수 있다. 제1 폭(W1)은 반도체 패턴(SP)의 폭과 실질적으로 동일할 수 있다.
제2 리세스(RS2)를 통해 수직 절연 층(VIP)을 식각함으로써 제2 리세스(RS2)가 제1 수평 방향(D1)으로 확장될 수 있다. 따라서 제2 리세스(RS2)는 제1 수평 방향(D1)으로의 폭이 제2 폭(W2)으로 증가할 수 있다.
일부 실시예에서, 제2 리세스(RS2)를 통해 노출된 반도체 패턴(SP) 상에 제2 실리사이드 패턴(SC2)이 형성될 수 있다. 제2 실리사이드 패턴(SC2)은 제2 리세스(RS2)를 통해 노출된 반도체 패턴(SP)의 단부를 실리사이드화함으로써 형성될 수 있다.
또한, 반도체 패턴(SP) 내에 제2 소스/드레인 영역(SD2)이 형성될 수 있다. 제2 실리사이드 패턴(SC2)을 형성하기 전에 제2 리세스(RS2)를 통해 노출된 반도체 패턴(SP)에 불순물을 도핑함으로써 제2 소스/드레인 영역(SD2)이 형성될 수 있다.
도 14a 내지 도 14c를 참조하면, 제2 리세스들(RS2) 내에 제1 전극(EL1)이 형성될 수 있다. 구체적으로, 제2 리세스(RS2) 내에 제1 전극 층(미도시)을 콘포멀하게 형성하고, 상기 전극 층을 습식 식각함으로써 상기 전극 층으로부터 복수의 제1 전극(EL)을 형성할 수 있다.
도 3 및 도 4a 내지 도 4c를 참조하면, 제1 전극(EL) 상에 유전 층(DL)이 콘포말하게 형성될 수 있다. 다음으로, 유전 층(DL) 상에 제2 전극(EL2)이 형성될 수 있다. 제2 전극(EL2)은 제2 리세스(RS2, 도 14c 참조) 및 제2 트렌치(TR2, 도 14c 참조)를 채우도록 형성될 수 있다. 도 8a 내지 도 14c, 도 3, 및 도 4a 내지 도 4c를 참조하여 설명한 제조 방법에 따라 도 3 및 도 4a 내지 도 4c에 도시된 반도체 메모리 소자가 제조될 수 있다.
도 15는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 나타낸 사시도이다. 이하에서는 도 2를 참조하여 설명된 반도체 메모리 소자와 도 15를 참조하여 설명되는 반도체 메모리 소자 사이의 차이점이 설명된다.
도 15를 참조하면, 각각의 비트 라인(BL)은 수직 방향(D3)으로 연장될 수 있고, 복수의 비트 라인(BL)은 제1 수평 방향(D1)으로 서로 이격될 수 있다. 수직 방향(D3)으로 이격된 복수의 반도체 패턴(SP)의 제1 소스/드레인 영역(SD1)은 동일한 비트 라인(BL)에 전기적으로 연결될 수 있다. 제1 수평 방향(D1)으로 이격된 복수의 반도체 패턴(SP)의 제1 소스/드레인 영역(SD1)은 상이한 복수의 비트 라인(BL)에 각각 전기적으로 연결될 수 있다.
각각의 워드 라인 구조체(WLS)는 제1 수평 방향(D1)으로 연장될 수 있고, 복수의 워드 라인 구조체(WLS)는 수직 방향(D3)으로 서로 이격될 수 있다. 제1 수평 방향(D1)으로 이격된 복수의 반도체 패턴(SP)은 동일한 워드 라인 구조체(WLS)에 접촉할 수 있다. 워드 라인 구조체(WLS)는 제1 수평 방향(D1)으로 이격된 복수의 반도체 패턴(SP)의 양 측면과 접촉할 수 있다. 수직 방향(D3)으로 서로 이격된 복수의 반도체 패턴(SP)은 상이한 복수의 워드 라인 구조체(WLS)에 각각 접촉할 수 있다.
도 16a는 본 개시의 일 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다. 도 16b는 도 16a의 A-A' 선을 따른 단면도이다. 이하에서는 도 3 및 도 4a 내지 도 4c를 참조하여 설명된 반도체 메모리 소자와 도 16a 및 도 16b를 참조하여 설명되는 반도체 메모리 소자 사이의 차이점이 설명된다.
도 16a 및 도 16b를 참조하면, 제1 전극(EL)은 상판(P1), 하판(P2), 및 상판(P1)과 하판(P2) 사이에 연장되는 측벽(P3)을 포함할 수 있다. 상판(P1) 및 하판(P2)은 수직 방향(D3)에 수직할 수 있다. 측벽(P3)은 수직 방향(D3)으로 연장될 수 있다. 평면적 관점에서, 상판(P1), 하판(P2), 및 측벽(P3)은 폐루프 형상을 가질 수 있다. 예를 들어, 평면적 관점에서, 상판(P1), 하판(P2), 및 측벽(P3)은 원형일 수 있다.
일부 실시예에서, 반도체 패턴(SP1)는 측벽(P3)의 둘레 전체를 따라 배치될 수 있다. 즉, 제1 전극(EL1)은 반도체 패턴(SP)을 관통할 수 있다. 반도체 패턴(SP)의 일부는 측벽(P3)과 수직 절연 층(VIP) 사이에 배치될 수 있다.
유전 층(DL)은 제1 전극(EL1) 상에 컨포말하게 배치될 수 있다. 제2 전극(EL2)은 유전 층(DL) 상에 배치될 수 있다. 제2 전극(EL2)은 수직 방향(D3)으로 적층된 복수의 제1 전극(EL1)을 관통할 수 있다. 제2 전극(EL2)은 수직 방향(D3)으로 연장되는 기둥 형상을 가질 수 있다. 즉, 제1 전극(EL1)은 제2 전극(EL2)의 둘레를 따라 배치될 수 있다. 단면도적인 관점에서, 제2 전극(EL2)은 수직 방향(D3)으로 연장되는 피쉬 본(fish-bone) 형상을 가질 수 있다.
본 개시에 개시된 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
BL: 비트 라인, WL: 워드 라인, WLS: 워드 라인 구조체, GE: 게이트 전극, GI: 게이트 절연 층, DS: 정보 저장 요소, SP: 반도체 패턴, SD1: 제1 소스/드레인 영역, SD2: 제2 소스/드레인 영역, CH: 채널 영역, ISS: 절연 구조체, EL1: 제1 전극, EL2: 제2 전극, DL: 유전 층, IL1: 제1 절연 층, IL2: 제2 절연 층, IL3: 제3 절연 층, IL4: 제4 절연 층, IL5: 제5 절연 층, PS: 다결정 반도체 층, VIP: 수직 절연 층, SUB: 기판, SC1: 제1 실리사이드 패턴, SC2: 제2 실리사이드 패턴
Claims (10)
- 수직 방향으로 서로 이격된 제1 반도체 패턴 및 제2 반도체 패턴;
상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 제1 소스/드레인 영역들에 각각 전기적으로 연결되는 두 비트 라인;
상기 제1 반도체 패턴 및 상기 제2 반도체 패턴과 접촉하는 워드 라인 구조체; 및
상기 제1 반도체 패턴 및 상기 제2 반도체 패턴의 제2 소스/드레인 영역들에 각각 전기적으로 연결되는 두 정보 저장 요소를 포함하고,
상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 단결정이고,
상기 제1 반도체 패턴의 결정 방향은 상기 제2 반도체 패턴의 결정 방향과 상이한 것을 특징으로 하는 반도체 메모리 소자. - 제1 항에 있어서,
상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 중 적어도 하나는 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 중 상기 적어도 하나의 하면 또는 상면에 대하여 비스듬하게 연장되는 격자 결함을 가지는 것을 특징으로 하는 반도체 메모리 소자. - 제2 항에 있어서,
상기 격자 결함과 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 중 상기 적어도 하나의 하면 또는 상면 사이의 각도는 50도 내지 60도인 것을 특징으로 하는 반도체 메모리 소자. - 제1 항에 있어서,
상기 두 비트 라인 각각은 제1 수평 방향으로 연장되며, 상기 두 비트 라인은 상기 수직 방향으로 서로 이격되는 것을 특징으로 하는 반도체 메모리 소자. - 제1 항에 있어서,
상기 워드 라인 구조체는 상기 수직 방향으로 연장되는 것을 특징으로 하는 반도체 메모리 소자. - 수직 방향으로 서로 이격된 복수의 반도체 패턴;
상기 복수의 반도체 패턴의 제1 소스/드레인 영역들에 전기적으로 연결되는 비트 라인;
상기 복수의 반도체 패턴과 각각 접촉하는 복수의 워드 라인 구조체; 및
상기 복수의 반도체 패턴의 제2 소스/드레인 영역들에 각각 전기적으로 연결되는 복수의 정보 저장 요소를 포함하고,
상기 복수의 반도체 패턴은 단결정이고,
상기 복수의 반도체 패턴 중 적어도 하나의 결정 방향은 상기 복수의 반도체 패턴 중 다른 하나의 결정 방향과 상이한 것을 특징으로 하는 반도체 메모리 소자. - 제6 항에 있어서,
상기 비트 라인은 상기 수직 방향으로 연장되는 것을 특징으로 하는 반도체 메모리 소자. - 제6 항에 있어서,
상기 복수의 워드 라인 구조체 각각은 제1 수평 방향으로 연장되고,
상기 복수의 워드 라인 구조체는 상기 수직 방향으로 서로 이격되는 것을 특징으로 하는 반도체 메모리 소자. - 수직 방향 및 제1 수평 방향으로 2차원적으로 배열되고 각각이 제2 수평 방향으로 연장되는 복수의 반도체 패턴;
상기 복수의 반도체 패턴을 상기 수직 방향으로 이격시키는 복수의 절연 층;
상기 복수의 반도체 패턴 중 몇몇의 제1 소스/드레인 영역들에 전기적으로 연결되는 비트 라인;
상기 복수의 반도체 패턴 중 몇몇과 접촉하는 워드 라인 구조체; 및
상기 복수의 반도체 패턴의 제2 소스/드레인 영역들에 각각 전기적으로 연결되는 복수의 정보 저장 요소를 포함하고,
상기 복수의 반도체 패턴은 단결정이고,
상기 복수의 반도체 패턴 중 적어도 하나의 결정 방향은 상기 복수의 반도체 패턴 중 다른 하나의 결정 방향과 상이한 것을 특징으로 하는 반도체 메모리 소자. - 제9 항에 있어서,
상기 복수의 반도체 패턴은 반도체 패턴을 포함하고,
상기 복수의 절연 층은 상기 반도체 패턴의 상면 상의 상부 절연 층, 및 상기 반도체 패턴의 하면 상의 하부 절연 층을 포함하고,
상기 반도체 패턴은 상기 상부 절연 층의 하면 및 상기 하부 절연 층의 상면 중 적어도 하나에 대하여 비스듬하게 연장되는 격자 결함을 가지는 것을 특징으로 하는 반도체 메모리 소자.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200098193A KR20220017774A (ko) | 2020-08-05 | 2020-08-05 | 반도체 메모리 소자 |
| US17/193,739 US11700723B2 (en) | 2020-08-05 | 2021-03-05 | Semiconductor memory device |
| CN202110339130.8A CN114068568A (zh) | 2020-08-05 | 2021-03-30 | 半导体存储器装置 |
| TW110115024A TWI798688B (zh) | 2020-08-05 | 2021-04-27 | 半導體記憶體元件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200098193A KR20220017774A (ko) | 2020-08-05 | 2020-08-05 | 반도체 메모리 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220017774A true KR20220017774A (ko) | 2022-02-14 |
Family
ID=80115282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200098193A KR20220017774A (ko) | 2020-08-05 | 2020-08-05 | 반도체 메모리 소자 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US11700723B2 (ko) |
| KR (1) | KR20220017774A (ko) |
| CN (1) | CN114068568A (ko) |
| TW (1) | TWI798688B (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116997176A (zh) * | 2022-04-21 | 2023-11-03 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| CN117352490A (zh) * | 2022-06-21 | 2024-01-05 | 长鑫存储技术有限公司 | 半导体结构及其制造方法、存储芯片、电子设备 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100497672B1 (ko) | 2002-05-10 | 2005-07-01 | 재단법인서울대학교산학협력재단 | 자기 배열 에스오아이 더블 게이트 트랜지스터를 이용한디램 및 이의 제조방법 |
| FR2928028B1 (fr) | 2008-02-27 | 2011-07-15 | St Microelectronics Crolles 2 | Procede de fabrication d'un dispositif semi-conducteur a grille enterree et circuit integre correspondant. |
| KR20100097468A (ko) | 2009-02-26 | 2010-09-03 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| US9953870B2 (en) | 2011-06-28 | 2018-04-24 | Monolithic 3D Inc. | 3D semiconductor device and system |
| US8441053B2 (en) | 2010-10-15 | 2013-05-14 | Powerchip Technology Corporation | Vertical capacitor-less DRAM cell, DRAM array and operation of the same |
| US9576788B2 (en) | 2015-04-24 | 2017-02-21 | Applied Materials, Inc. | Cleaning high aspect ratio vias |
| US10535659B2 (en) * | 2017-09-29 | 2020-01-14 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
| CN107863351B (zh) | 2017-11-21 | 2019-03-19 | 长江存储科技有限责任公司 | 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存 |
| KR102524614B1 (ko) * | 2017-11-24 | 2023-04-24 | 삼성전자주식회사 | 반도체 메모리 소자 |
| US10439049B2 (en) | 2017-12-19 | 2019-10-08 | International Business Machines Corporation | Nanosheet device with close source drain proximity |
| US11177254B2 (en) | 2018-10-13 | 2021-11-16 | Applied Materials, Inc. | Stacked transistor device |
| US11107733B2 (en) * | 2019-08-06 | 2021-08-31 | Tokyo Electron Limited | Multi-dimensional planes of logic and memory formation using single crystal silicon orientations |
-
2020
- 2020-08-05 KR KR1020200098193A patent/KR20220017774A/ko unknown
-
2021
- 2021-03-05 US US17/193,739 patent/US11700723B2/en active Active
- 2021-03-30 CN CN202110339130.8A patent/CN114068568A/zh active Pending
- 2021-04-27 TW TW110115024A patent/TWI798688B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| US11700723B2 (en) | 2023-07-11 |
| CN114068568A (zh) | 2022-02-18 |
| TW202221895A (zh) | 2022-06-01 |
| TWI798688B (zh) | 2023-04-11 |
| US20220045064A1 (en) | 2022-02-10 |
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