KR101560112B1 - 콘택 저항의 감소를 위한 자가-정렬된 콘택 금속화 - Google Patents

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Abstract

낮은 콘택 저항 트랜지스터 디바이스들을 형성하기 위한 기법들이 개시된다. p-타입 게르마늄층이 p-타입 소스/드레인 영역들 및 이들 각자의 콘택 금속들 사이에 제공되고, n-타입 III-V 반도체 물질층이 n-타입 소스/드레인 영역들 및 이들 각자의 콘택 금속들 사이에 제공된다. n-타입 III-V 반도체 물질층은 작은 밴드갭(예를 들어, < 0.5eV)을 가질 수 있고 그리고/또는 그렇지 않은 경우 원하는 도전성을 제공하도록 도핑될 수 있고, p-타입 게르마늄 층은, 예를 들어, 붕소로 도핑될 수 있다. n-타입 소스/드레인 영역들 및 게르마늄 커버된 p-타입 소스/드레인 영역들 모두 위에 III-V 물질을 증착시킨 이후, 에치백 프로세스가 수행되어 n 및 p 타입 영역들 사이의 높이 차를 이용하여 콘택 타입들을 자가정렬하고 p-타입 영역들 위에 p-타입 게르마늄을 노출시키고 n-타입 영역들 위에 n-타입 III-V 물질을 얇게 할(thin) 수 있다. 기법들은 평면 및 비-평면 트랜지스터 아키텍처들에 대해 사용될 수 있다.

Description

콘택 저항의 감소를 위한 자가-정렬된 콘택 금속화{SELF-ALIGNED CONTACT METALLIZATION FOR REDUCED CONTACT RESISTANCE}
반도체 기판 상에 형성된 트랜지스터들, 다이오드들, 저항기들, 커패시터들, 및 다른 수동 및 능동 전자 디바이스들을 포함하는 회로 디바이스들의 성능 증가는 통상적으로 설계, 제조 및 해당 디바이스들의 동작 동안 고려되는 주요 인자이다. 예를 들어, 상보적 금속 산화물 반도체(CMOS)에서 사용되는 것과 같은 금속 산화물 반도체(MOS) 트랜지스터 반도체 디바이스들의 설계 및 제조 또는 형성 동안, 외부 저항 Rext으로 더 잘 알려진 콘택들과 연관된 기생 저항을 최소화하는 것이 종종 바람직하다. 감소한 Rext는 동일한 트랜지스터 설계로부터 전류가 더 높아지도록 한다.
도 1의 (a)는 본 발명의 실시예에 따른 낮은 콘택 저항을 가지는 트랜지스터 구조를 형성하기 위한 방법의 도면이다.
도 1의 (b)는 본 발명의 또다른 실시예에 따른 낮은 콘택 저항을 자기는 트랜지스터 구조를 형성하기 위한 방법의 도면이다.
도 2a 내지 2i는, 본 발명의 실시예에 따른, 도 1의 (a)의 방법을 실행할 때 형성되는 구조들을 예시하는 도면들이다.
도 3a-3c는, 본 발명의 실시예에 따른, 도 1의 (b)의 방법을 실행할 때 형성되는 대안적인 구조들을 예시하는 도면들이다.
도 4a-e는 각각, 본 발명의 하나의 실시예에 따라 구성되는 비-평면 트랜지스터 아키텍처의 투시도를 도시하는 도면들이다.
도 5는 본 발명의 예시적인 실시예에 따른 하나 이상의 트랜지스터 구조들을 가지고 구현되는 컴퓨팅 시스템을 예시하는 도면이다.
도면들이 반드시 축척에 맞게 그려지거나 청구된 발명을 도시된 특정 구성들로 제한하도록 의도될 필요는 없다는 것이 이해될 것이다. 예를 들어, 일부 도면들이 일반적으로 직선, 직각, 및 완만한 표면들로 표시되지만, 트랜지스터 구조의 실제 구현예는 완벽하지 않은 직선, 직각을 가질 수 있고, 사용된 프로세싱 장비 및 기법들의 실제 제한들을 고려할 때, 일부 특징들은 표면 토폴로지를 가질 수 있거나 또는 다른 방식으로 완만하지 않을 수 있다. 간단히, 도면들은 단지 예시적인 구조들을 보여주기 위해 제공된다.
종래의 디바이스들에 비해 기생 콘택 저항이 감소한 트랜지스터 디바이스들을 형성하기 위한 기법들이 개시된다. 일부 예시적인 실시예들에서, MOS 구조는, p-MOS 소스/드레인 영역들이 콘택 트렌치 형성 이전 또는 이후에 p-타입 게르마늄으로 커버되고, n-MOS 영역들 및 게르마늄 커버된 p-MOS 영역들 모두 위에 n-타입 III-V 반도체 물질층이 제공되도록 구성된다. 따라서, p-타입 게르마늄으로 커버된 p-MOS 소스/드레인 영역들은 n-MOS 실리콘 소스/드레인 영역들보다 상대적으로 더 높다(tall). 이후 에치백 프로세스가 수행되어, n-타입 및 p-타입 영역들 사이의 소스/드레인 높이 차이를 이용하여 콘택 타입들을 자가 정렬하여, n-MOS 영역들 위에 III-V 물질을 그리고 p-MOS 영역들 위에 게르마늄을 노출시킬 수 있다. 기법들은 추가로 게르마늄화물/III-V화물 형성 어닐링에 선행한 콘택 저항 감소 금속 증착, 및 이후 이웃하는 것으로부터 각각의 금속 트렌치를 분리하기 위해 과도한 금속을 제거하는 연마에 선행한 금속 콘택 플러그들의 증착을 더 포함할 수 있다.
일반적 개요
이전에 설명된 바와 같이, 트랜지스터들에서 구동 전류의 증가는 디바이스 저항을 감소시킴으로써 달성될 수 있다. 콘택 저항은 디바이스의 전체 저항 중 한 가지 컴포넌트이다. 통상적인 트랜지스터 콘택 스택은, 예를 들어, 실리콘 또는 실리콘 게르마늄(SiGe) 소스/드레인층, 규화물/게르마늄화물 층, 티타늄 질화물 접착층, 및 텅스텐 콘택/플러그를 포함한다. 니켈, 플래티늄, 티타늄, 코발트 등과 같은 금속의 규화물 및 게르마늄화물은 텅스텐 플러그 증착 이전에 소스-드레인 영역들 상에 형성될 수 있다. 이러한 구성들에서, 콘택 저항은 상대적으로 높으며 콘택 금속에서 피닝 레벨(pinning level)로의 실리콘 또는 SiGe 원자가 밴드 정렬에 의해 효과적으로 제한된다. 통상적으로, 니켈(또는 티타늄, 코발트, 알루미늄 또는 플래티늄과 같은 다른 적절한 규화물)과 같은 산업 표준 규화물을 사용하는 경우, n-타입 콘택들에 대해 약 0.5 eV 또는 그 이상 및 p-타입 콘택들에 대해 0.3 eV 또는 그 이상의 밴드 오정렬을 초래하고, 대응적으로 높은 저항을 초래한다.
따라서, 그리고 본 발명의 예시적인 실시예에 따라, 중간 p-타입 게르마늄층이 p-타입 소스/드레인 및 콘택 금속들 사이에 제공되고, 중간 n-타입 III-V 금속층이 n-타입 소스/드레인 및 콘택 금속들 사이에 제공된다. p-타입 소스/드레인 상에 게르마늄이 충분히 두껍게 제공되고, 이후 후속하는 에치백 프로세스는 n-타입 소스/드레인들 위에 III-V 물질 영역들을 포함하고 p-타입 소스/드레인들 위에 게르마늄 영역들을 포함하는 콘택 트렌치들의 최하부에 노출된 표면을 초래한다. 표준 콘택 형성 프로세스가 이로부터 진행될 수 있다.
소스/드레인 영역들 및 콘택 금속 사이의 중간 III-V 물질 및 게르마늄 층들은 밴드 오정렬 값 및 콘택 저항을 현저하게 감소시킨다. 일부 예시적인 경우들에서, (유사하게 구성된, 그러나, III-V 물질 및 게르마늄의 중간층 없는 종래의 콘택 스택에 비해) 약 3X의 또는 더 양호한 콘택 저항의 감소가 제공된다. STEM 밝기 필드 모드에서의 이러한 콘택 트렌치의 전송 전자 마이크로스코피(TEM) 횡단면은, 예를 들어, 일반적으로 트렌치의 형상(예를 들어, 트렌치 최하부의 형상)에 매치하는 III-V 물질을 보여주기 위해 사용될 수 있다. III-V 물질들은 실리콘 또는 SiGe에 비해 대조(contrast)를 가진다. 마찬가지로, TEM 횡단면 또는 이차 이온 질량 분석법(SIMS: secondary ion mass spectrometry) 프로파일은 p-타입 영역들 위의 게르마늄 농도를 보여주기 위해 사용될 수 있는데, 왜냐하면 실리콘과 SiGe의 에피택셜 합금들의 프로파일들이 게르마늄 농도 프로파일들과 용이하게 구별될 수 있기 때문이다. 복합 프로파일링 및 매핑은 사용된 물질들의 신원(identity)을 보여주기 위해 사용될 수 있다. 따라서, 분석 시에, 본 발명의 실시예에 따라 구성되는 구조는, n-타입 소스/드레인 영역들 위의, 임의의 n-타입 도펀트들(예를 들어, 실리콘, 게르마늄, 텔루륨, 또는 다른 적절한 n-타입 도펀트들)과 함께, 예를 들어, 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 및/또는 안티몬(Sb)의 조합들을 포함하는 n-타입 III-V 반도체 물질의 추가적인 층, 및 p-타입 영역들 위의 p-타입 게르마늄층(붕소 도핑된, 또는 다른 적절한 p-타입 도펀트들)을 효과적으로 보여줄 것이며, 종래의 콘택 프로세스들을 사용하여 만들어진 디바이스들의 콘택 저항보다 더 낮은 콘택 저항을 보일 것이다. 고성능 콘택들에 대한 필요성을 가지는 임의의 개수의 반도체 디바이스들 또는 회로는 본원에 제공된 낮은 저항 콘택으로부터 이점을 취할 수 있다는 것이 이해될 것이다.
제조 프로세스 동안 p-타입 및 n-타입 선택성은 다양한 방식들로 달성될 수 있다. 일 실시예에서, 예를 들어, NMOS 소스/드레인 위치들 상의 증착은 PMOS 영역 증착 동안 상기 NMOS 영역들을 마스크 오프함으로써 회피될 수 있으며, PMOS 선택성에 대해서는 그 역이 성립한다. 또다른 실시예에서, NMOS 및 PMOS 영역들 모두는 동시에 개방될 수 있지만, 오직 증착만이 대응하는 트렌치에 의해 각각의 NMOS 및 PMOS 영역들에서 발생한다. 이 개시내용의 견지에서, 선택성은 자연적 선택성을 포함할 수 있다는 것이 추가로 이해될 것이다. 예를 들어, (예를 들어, 1E20cm-3을 초과하는 붕소 농도로 도핑된) p-타입 도핑된 게르마늄이 p-타입 SiGe 또는 실리콘 소스/드레인 영역들 상에서 성장하는 동안, 그것은 실리콘 이산화물(SiO2) 또는 실리콘 질화물(SiN)과 같은 절연체 표면에서 성장하지 않으며, 또한 그것은, 예를 들어, n-타입 영역들 내에서 노출된 인이 많이 도핑된 실리콘 상에서도 성장하지 않는다. 유사하게, n-타입 도핑된 III-V 물질은, 예를 들어, Al, Ga, In, P, As, 및/또는 Sb의 임의의 조합(예를 들어, >1E17cm-3의 농도로 실리콘, 게르마늄, 황, 텔루륨 등으로 도핑됨)일 수 있는데, 이는 n-타입 SiGe 또는 실리콘 소스/드레인 영역들 및 p-타입 게르마늄 소스/드레인 영역들 상에서 성장할 것이지만, SiO2 또는 SiN과 같은 절연체 표면들 상에서는 성장하지 않을 것이다. 선택이 가능하지 않거나 또는 다른 방식으로 사용되지 않거나 원지 않은 경우, 이후 과도한 증착 물질은, 예를 들어, 평탄화/연마 및/또는 에칭을 사용하여 제거될 수 있다.
또한, 중간 p-타입 게르마늄 및 n-타입 III-V 물질층들이, 평면, 상승 소스/드레인, 비-평면(예를 들어, 이중 게이트 및 삼중 트랜지스터 구조들과 같은 나노와이어 트랜지스터들 및 핀 트랜지스터(finned transistor)) 뿐만 아니라 긴장된 및 긴장되지 않은 채널 구조들을 포함한, 임의의 개수의 트랜지스터 구조들 및 구성들에서 콘택 저항을 개선하기 위해 사용될 수 있다는 점에 유의한다. 추가로, 때때로 이루어지는 바와 같이, 트랜지스터 구조들은, 예를 들어, 트랜지스터의 전체 저항을 감소시키는 동시에 단채널 효과(SCE)를 개선하도록 설계된 소스 및 드레인 팁 영역들을 포함할 수 있다. 소스/드레인 영역들 자체가 또한 변경될 수 있다. 일부 예시적인 실시예들에서, 트랜지스터 구조는 MOS 구조에서 도펀트-주입 소스/드레인 영역들 또는 실리콘, SiGe 합금 또는 공칭적으로 순수 게르마늄 필름들(예를 들어, 10% 미만의 실리콘을 가지는 것들과 같은)의 에피택셜(또는 다결정) 대체 소스/드레인 영역들을 포함한다. 임의의 이러한 구현예들에서, 본 발명의 실시예에 따라, 예를 들어, 붕소 도핑된 게르마늄(또는 다른 적절한 p-타입 게르마늄)의 층 또는 캡이 p-타입 소스/드레인 영역들 바로 위에 형성될 수 있고, 예를 들어, 실리콘 도핑된 III-V 물질(또는 다른 적절한 n-타입 III-V 물질)의 층 또는 캡은 n-타입 소스/드레인 영역들 바로 위에 형성될 수 있다. 콘택 금속(또는 일련이 금속들)은 이후 증착될 수 있고, 후속적인 반응(어닐링)이 수행되어 금속 게르마늄화물/III-V-화물 소스 및 드레인 콘택들을 형성할 수 있다. 금속 플러그 증착이 후속될 수 있다. 이 개시내용의 견지에서, 중간 p-타입 게르마늄 및/또는 n-타입 III-V 층들이 또한, 그렇게 요구되는 경우, 폴리 게이트 및/또는 접지 탭 영역들과 같은 트랜지스터 구조의 다른 부분들 바로 위에 형성될 수 있다는 것이 이해될 것이다. 임의의 개수의 구조 특징들은, 본원에서 기술되는 바와 같이, p-타입 게르마늄 및 n-타입 III-V 물질층들과 함께 사용될 수 있다.
일부 실시예들에서, III-V 반도체 물질이, 특히, 약 0.5eV 미만의 밴드갭들을 가지는 III-V 물질들에 대하여 도핑되지 않은 채 남아 있을 수 있는데, 왜냐하면, 실온에서의 이러한 작은 밴드갭 물질들 내의 캐리어들의 열 생성이 높은 도전성을 가능하게 하기에 충분하기 때문이라는 점에 유의한다. 임의의 밴드갭을 가지는 III-V 물질을 사용하는 것과 같은 도핑이 사용되는 다른 실시예들에서, 도핑은, (예를 들어, p-타입 영역들 위의 게르마늄층에 대한 도핑 기법과 유사한) 현장(in-situ) 및 현장외(ex-situ) 도핑 기법들 모두를 포함하는 다수의 방식들로 수행될 수 있다. 일부 이러한 실시예들은 탄소, 실리콘, 게르마늄 또는 주석과 같은 열(column) IV 도펀트를 가지는 충분히 높은 도핑 레벨들을 가지는 III-V 물질들을 이용한다. 매우 높은 도핑 레벨(예를 들어, 1E17 원자/㎤ 보다 더 큰 대체 농도)에서, 이들 양성 도펀트들(amphoteric dopants)은 원자가 및 도전 밴드들 모두에서 캐리어들에 기여하여, 이에 의해 양 캐리어 타입들에 대한 캐리어 농도를 증가시킨다. 일부 이러한 경우에서, 도핑은 현장에서(in-situ) 이루어진다. 다른 실시예들에서, 원하는 도전성(예를 들어, 예컨대 100 내지 500 S/cm의 값들을 가지는 도전성)을 제공하기 위해, 진성 III-V 물질층이 증착되고, 이어서 이온 주입 또는 확산 도핑과 같은 현장외(ex-situ) 도핑 프로세스가 이루어진다.
방법론 및 아키텍처
본 발명의 실시예에 따르면 도 1의 (a)는 낮은 콘택 저항을 가지는 트랜지스터 구조를 형성하기 위한 방법이다. 도 2a 내지 2i는 방법이 수행될 때, 그리고 일부 실시예들에 따라 형성되는 예시적인 구조를 예시한다.
예시적인 방법은 MOS 디바이스가 형성될 수 있는 반도체 기판 상에 하나 이상의 게이트 스택들을 형성하는 단계(102)를 포함한다. MOS 디바이스는 (예를 들어, CMOS 디바이스들에 대한) NMOS 또는 PMOS 트랜지스터, 또는 NMOS 및 PMOS 트랜지스터 모두를 포함할 수 있다. 도 2a는 예시적인 결과 구조를 도시하며, 이러한 경우, 동일한 기판(300) 상에 형성되며 얕은 트렌치 절연(STI)에 의해 분리되는 NMOS 및 PMOS 트랜지스터들 모두를 포함한다. p-타입 및 n-타입 영역들 사이의 다른 적절한 형태의 절연이 또한 사용될 수 있다. 알 수 있는 바와 같이, 각각의 게이트 스택은 트랜지스터의 채널 영역 위에 형성되고, 게이트 유전층(302), 게이트 전극(304), 선택적 하드마스크(306)를 포함하며, 스페이서들(310)이 게이트 스택에 인접하게 형성된다.
게이트 유전체(302)는, 예를 들어, 실리콘 이산화물(SiO2) 또는 높은-k 게이트 유전 물질들과 같은 임의의 적절한 산화물일 수 있다. 높은-k 게이트 유전 물질의 예들로는, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란타넘 산화물, 란타넘 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오베이트를 포함한다. 일부 실시예들에서, 높은-k 물질이 사용될 때 어닐링 프로세스가 게이트 유전층(302) 상에서 수행되어 그 품질을 개선시킨다. 일부 특정 예시적인 실시예들에서, 높은-k 게이트 유전층(302)은 5Å 내지 약 100Å 두께의 범위 내의 두께(예를 들어, 10Å)를 가질 수 있다. 다른 실시예들에서, 게이트 유전층(302)은 산화물 물질의 하나의 일분자층의 두께를 가질 수 있다. 일반적으로, 게이트 유전체(302)의 두께는 소스 및 드레인 콘택들로부터 게이트 전극(304)을 전기적으로 절연시키기에 충분해야 한다. 일부 실시예들에서, 높은-k 물질의 품질을 개선하기 위한 어닐링 프로세스와 같은 추가적인 프로세싱이 높은-k 게이트 유전층(302)에 대해 수행될 수 있다.
게이트 전극(304)은, 예를 들어, 폴리실리콘, 실리콘 질화물, 실리콘 탄화물, 또는 금속층(예를 들어, 텅스텐, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물)일 수 있지만, 다른 적절한 게이트 전극 물질이 또한 사용될 수 있다. 대체 금속 게이트(RMG) 프로세스에 대해 추후 제거되는 희생 물질일 수 있는 게이트 전극(304) 물질은, 일부 예시적인 실시예들에서, 10Å 내지 약 500Å 두께의 범위 내의 두께(예를 들어, 100Å)를 가질 수 있다.
선택적 게이트 하드 마스크층(306)은 후속적인 에칭 및/또는 이온 주입 프로세스로부터의 게이트 전극(304)의 보호와 같은 프로세싱 동안 특정 이점들 또는 사용들을 제공하기 위해 사용될 수 있다. 하드 마스크층(306)은 실리콘 이산화물, 실리콘 질화물, 및/또는 다른 종래의 절연체 물질들과 같은 통상적인 하드 마스크 물질들을 사용하여 형성될 수 있다.
게이트 스택은 종래방식으로 이루어진 바와 같이, 또는 임의의 적절한 주문 기법들(예를 들어, 도 2a에 도시된 바와 같이, 게이트 스택을 형성하기 위해 게이트 유전층들 및 게이트 전극의 일부분들을 에칭하기 위한 종래의 패터닝 프로세스)을 사용하여 형성될 수 있다. 게이트 유전체(302) 및 게이트 전극(304) 물질들 각각은, 예를 들어, 화학적 기상 증착(CVD), 원자층 증착(ALD), 스핀온 증착(SOD), 또는 물리적 기상 증착(PVD)과 같은 종래의 증착 프로세스들을 사용하여 형성될 수 있다. 대안적인 증착 기법들이 또한 사용될 수 있는데, 예를 들어, 게이트 유전체(302) 및 게이트 전극(304) 물질들이 열적으로 성장할 수 있다. 이 개시내용의 견지에서, 임의의 개수의 다른 적절한 물질들, 기하학적 구조들, 및 형성 프로세스들이 사용되어, 본원에 기술된 바와 같은 낮은 콘택 저항 트랜지스터 디바이스 또는 구조를 제공하도록, 본 발명의 실시예를 구현할 수 있다는 것이 이해될 것이다.
스페이서들(310)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 다른 적절한 스페이서 물질들과 같은 종래의 물질들을 사용하여 형성될 수 있다. 스페이서들(310)의 폭은 일반적으로, 형성되는 트랜지스터에 대한 설계 요건들에 기초하여 선택될 수 있다. 그러나, 일부 실시예들에 따르면, 스페이서들(310)의 폭은, 소스/드레인 팁 영역들에서의 충분히 높은 붕소 도핑 게르마늄 함량을 고려할 때, 소스 및 드레인 에피-팁들의 형성에 의해 부과된 설계 제약들의 대상이 아니다.
임의의 개수의 적절한 기판들이, 후속적인 게이트 패터닝 프로세스에 앞서 핀들(fins) 또는 나노와이어들이 형성될 수 있는 기판들을 포함하는, 벌크 기판들, 반도체-온-절연체 기판들(XOI, 여기서, X는 실리콘, 게르마늄, 또는 게르마늄이 풍부한 실리콘과 같은 반도체 물질임) 및 다층화된 구조들을 포함하는, 기판(300)을 구현하기 위해 사용될 수 있다. 일부 특정 예시적인 경우들에서, 기판(300)은 게르마늄 또는 실리콘 또는 SiGe 벌크 기판, 또는 산화물 위의 게르마늄 또는 실리콘 또는 SiGe 기판이다. 기판(300)이 형성될 수 있는 물질들의 몇몇 예들이 본원에 기술되지만, 낮은 저항 트랜지스터 디바이스가 구축될 수 있는 기반으로서 작용할 수 있는 다른 적절한 물질이 청구된 본 발명의 사상 및 범위 내에 있을 수 있다.
도 1의 (a)를 더 참조하면, 하나 이상의 게이트 스택들이 형성된 이후, 방법은 계속하여 트랜지스터 구조의 p-타입 및 n-타입 소스/드레인 영역들을 정의한다(104). 소스/드레인 영역들은 임의의 개수의 적절한 프로세스들 및 구성들을 가지고 구현될 수 있다. 예를 들어, 소스/드레인 영역들은 주입된, 에칭되고 에피 충진된, 상승된, 실리콘 또는 게르마늄 또는 SiGe 합금일 수 있고, p-타입 및/또는 n-타입일 수 있으며, 평면 또는 핀 또는 와이어 형상의 확산 영역을 가질 수 있다. 예를 들어, 일부 이러한 예시적인 경우들에서, 소스 및 드레인 영역들은 주입/확산 프로세스 또는 에칭/증착 프로세스 중 어느 하나를 사용하여 형성될 수 있다. 전자의 프로세스에서, 붕소, 알루미늄, 안티몬, 인, 또는 비소와 같은 도펀트들은 기판(300) 내로 이온주입되어 소스 및 드레인 영역들을 형성할 수 있다. 이온 주입 프로세스는 통상적으로 도펀트들을 활성화시키는 어닐링 프로세스에 선행하며 또한 도펀트들이 기판(300) 내로 더 확산되도록 할 수 있다. 후자의 프로세스에서, 기판(300)은 먼저 에칭되어 소스 및 드레인 영역들의 위치에서 홈들을 형성할 수 있다. 이후 에피택셜 증착 프로세스가 실행되어, 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금으로 홈들을 채우고, 이로써 소스 및 드레인 영역들을 형성할 수 있다. 일부 구현예들에서, 에피택셜 증착 실리콘 합금은, 영역이 p-타입 기능을 위해 의도되는지 아니면 n-타입 기능을 위해 의도되는지에 따라, 붕소, 비소 또는 인과 같은 도펀트들을 이용하여 현장에서 또는 현장외에서 도핑될 수 있다.
도 2a-2i에 도시된 예시적인 실시예에서, 기판(300)은 게이트 유전체(302)를 언더컷한 각자의 팁 영역들뿐만 아니라 공동들을 제공하기 위해 에칭되었다. 공동들 및 팁 영역들이 충진되어 소스/드레인 영역들 및, 또한 소스-드레인 확장들로서 지칭되는, 선택적 팁 영역들을 제공하였다. 기판(300)이 실리콘 벌크 또는 실리콘-온-절연체(SOI) 기판인 일부 특정 예시적인 실시예들에 따르면, 자신의 각자의 팁 영역들과 함께 소스 및 드레인 공동들은 현장 도핑된 실리콘 또는 SiGe 또는 게르마늄으로 채워지고 이에 의해 소스 및 드레인 영역들을 (자신의 각자의 에피-팁과 함께) 형성하였다. 물질들(예를 들어, 도핑된 또는 도핑되지 않은 Si, Ge, SiGe), 도펀트(예를 들어, 붕소, 비소, 또는 인), 및 기하학적 구조(예를 들어, 소스/드레인층의 두께는, 동일면(flush) 또는 상승한 소스/드레인 영역들을 제공하도록, 예를 들어, 50 내지 500 nm를 범위로 할 수 있음)에 대해, 임의의 개수의 소스/드레인 층 구성들이 본원에 사용될 수 있다.
이 개시내용의 견지에서, 임의의 개수의 다른 트랜지스터 특징들이 본 발명의 실시예에 따라 구현될 수 있다는 것이 이해될 것이다. 예를 들어, 채널이 긴장되거나 긴장되지 않을 수 있고, 소스/드레인 영역들은 대응하는 소스/드레인 영역 및 채널 영역 사이의 영역에 형성된 팁 영역들을 포함할 수 있거나 포함하지 않을 수도 있다. 이러한 의미에서, 트랜지스터 구조가 긴장되거나 긴장되지 않은 채널들을 가지는지, 또는 소스-드레인 팁 영역들을 가지는지 또는 소스-드레인 팁 영역들을 가지지 않는지의 여부는, 특히, 본 발명의 다양한 실시예들에 관련되지 않으며, 이러한 실시예들은 임의의 특정한 이러한 구조적 특징들에 제한되도록 의도되지 않는다. 오히려, 본원에 기술된 바와 같이, 임의의 개수의 트랜지스터 구조들 및 타입들, 및 특히 상기 구조들은 n-타입 및 p-타입 소스/드레인 트랜지스터 영역들 모두를 가지며, n-타입 소스/드레인 영역들 위의 작은 밴드갭 및/또는 다른 방식으로 충분히 도핑된 III-V 물질층 및 p-타입 소스/드레인 영역들 위의 충분히 도핑된 게르마늄을 이용하는 것으로부터 이점을 취할 수 있다. 일반적으로, III-V 물질 밴드갭이 충분히 작은 경우, 실온에서 도펀트가 요구되지 않는다(그러나, 원하는 경우, 도펀트가 사용될 수 있다). 일 특정 예시적인 경우에서, 도핑되지 않은 인듐 안티몬화물은 n-타입 소스/드레인 영역들로서 역할을 하고, 붕소-도핑된 게르마늄은 p-타입 소스/드레인 영역들로서 역할을 한다. 그러나, 더 큰 밴드갭 III-V 물질들(>0.5eV)에 대해, n-타입 III-V 물질에서 원하는 도전성을 제공하기 위해 도핑이 사용될 수 있다.
도 1의 (a)를 더 참조하면, 소스/드레인 영역들이 정의된 이후, 이 예시적인 실시예의 방법은 절연층(322)을 증착하는 단계(106)로 계속된다. 도 2b는 게이트 스택의 하드 마스크(306)와 동일면을 이루는 것으로서 절연층(322)을 도시하지만, 그렇게 될 필요는 없다. 절연체는 다수의 방식들로 구성될 수 있다. 일부 실시예들에서, 절연층(322)은 SiO2 또는 다른 낮은-k 유전(절연체) 물질들로 구현된다. 더 일반적인 의미에서, 층(322) 물질들의 유전 상수는 원하는 대로 선택될 수 있다. 일부 실시예들에서, 절연층(322)은 SiO2의 하나 이상의 층들, 또는 질화물, 산화물, 산화질화물, 탄화물, 산화탄화물, 또는 다른 적절한 절연 물질들의 임의의 조합에 선행하는 라이너(예를 들어, 실리콘 질화물)를 포함할 수 있다. 층간 절연체(ILD)로서 지칭될 수 있는 절연층(322)은 일반적으로 이루어지는 바와 같이(예를 들어, 화학적 기계적 평탄화 또는 CMP와 같은 사후 증착 평탄화 프로세스에 의해) 평탄화될 수 있다. 층(322)을 형성하기 위해 사용될 수 있는 다른 예시적인 절연 물질들은, 예를 들어, 탄소 도핑 산화물(CDO), 퍼플루오로시클로부탄 또는 폴리테트라플루오르에틸렌과 같은 유기 폴리머들, 규불화물 유리(FSG), 및 실세스퀴옥산, 실록산과 같은 유기규화물, 또는 유기규화물 유리를 포함한다. 일부 예시적인 구성들에서, 절연층(322)은 그 유전 상수를 더 줄이기 위해 기공들(pores) 또는 다른 보이드들(voids)을 포함할 수 있다.
이 개시내용의 견지에서, 그리고 대체 금속 게이트(RMG) 프로세스가 사용되는 본 발명의 일부 실시예들에 따르면, 방법은 종래 방식으로 수행되는 바와 같은 에칭 프로세스를 사용하여 (높은-k 게이트 유전층(302), 희생 게이트 전극(304), 및 하드 마스크층(306)을 포함하는) 게이트 스택을 제거하는 단계를 더 포함할 수 있다는 것이 이해될 것이다. 일부 이러한 경우들에서, 오직 희생층(304) 및 하드 마스크층(306)만이 제거된다. 게이트 유전층(302)이 제거되는 경우, 방법은 새로운 게이트 유전층을 트렌치 개구 내에 증착시키는 것으로 계속될 수 있다. 하프늄 산화물과 같은 이전에 기술된 바와 같은 임의의 적절한 게이트 유전 물질들이 본원에서 사용될 수 있다. 동일한 증착 프로세스들이 또한 사용될 수 있다. 게이트 유전층의 대체가 사용되어, 예를 들어, 건식 및 습식 에칭 프로세스들의 적용 동안 원래 게이트 유전층에 대해 발생했을 수 있는 임의의 손상을 처리하고, 그리고/또는 낮은-k 또는 희생 유전 물질을 높은-k 또는 다른 방식의 원하는 게이트 유전 물질로 대체할 수 있다. 이러한 RMG 프로세스들에서, 방법은 게이트 전극층을 트랜치 내로 그리고 게이트 유전층 위에 증착시키는 단계를 더 포함할 수 있다. 종래의 증착 프로세스들이 사용되어 CVD, ALD, 및 PVD와 같은 대체 게이트 전극을 형성할 수 있다. 게이트 전극층은, 예를 들어, 루테늄, 팔라듐, 플래티늄, 코발트, 니켈과 같은 p-타입 일함수 금속, 및 도전성 금속 산화물들, 예를 들어, 루테늄 산화물을 포함할 수 있다. 일부 예시적인 구성들에서, 둘 이상의 금속 게이트 전극층들이 증착될 수 있다. 예를 들어, 일함수 금속은 알루미늄 또는 은과 같은 적절한 금속 게이트 전극 충진 금속에 선행하여 게이트 트렌치에 증착될 수 있다. 도 2b'는 대체 게이트 유전층(324) 위에 대체 게이트 전극층(326)을 포함하는, 이러한 선택적 RMG 프로세스에 기인하는 예시적인 게이트 구조를 도시한다. 또다른 실시예들에서, 이러한 RMG 프로세싱은 방법에서 나중에(예를 들어, 단계(118) 이후에) 발생할 수 있고, 따라서, 대체 게이트 물질들은 단계들(118) 및 그 이전과 연관된 프로세싱의 대상이 아닐 것이다.
도 1의 (a)를 더 참조하면, 절연층(322)이 제공된(그리고 임의의 원하는 사전-콘택 형성 RMG 프로세스) 이후, 방법은 에칭하여 소스/드레인 콘택 트렌치들을 형성하는 단계(108)로 계속된다. 임의의 적절한 건식 및/또는 습식 에칭 프로세스들에 선행한 표준 리소그래피가 사용될 수 있다. 도 2c는, 일 예시적인 실시예들에 따라, 에칭이 완료된 이후 소스/드레인 콘택 트렌치들을 도시한다.
방법은, 도 2d에 가장 잘 도시된 바와 같이, p-타입 게르마늄층(317)을 트렌치 내로 그리고 트랜지스터 구조의 p-타입 소스/드레인 영역들 위에 선택적으로 증착시키는 단계(110)로 계속된다. 이러한 선택적 게르마늄 증착의 결과로서, p-타입 소스/드레인 영역들은 이제 실질적으로 더 짧은 n-타입 소스/드레인 영역들보다 상대적으로 더 높다는 점에 유의한다. 일부 실시예들에서, p-타입 게르마늄층(317)은 붕소 도핑 게르마늄을 포함하지만, 다른 적절한 p-타입 게르마늄이 또한 사용될 수 있다. 붕소 도핑 게르마늄 프로세스의 이점은 그것이 절연체(322) 및 SiGe 소스/드레인 영역들의 n-타입 실리콘 모두에 대해 선택적이라는 점이다. 일부 이러한 예시적인 실시예들에서, 하나 이상의 층들에 에피택셜 방식으로(epitaxially) 증착될 수 있는 붕소 도핑 게르마늄층(317)은 90 원자 % 초과의 게르마늄 농도를 가지지만, 이 개시내용의 견지에서 이해될 수 있듯이, 다른 적절한 농도 레벨들(예를 들어, 91 원자 %, 또는 92 원자 %, ..., 또는 98 원자 %, 또는 99 원자 % 초과의, 또는 완전히 순수한 게르마늄)이 사용될 수 있다. 이 게르마늄 농도가 고정되거나 또는 베이스 레벨(기판(300) 근처)로부터 높은 레벨(예를 들어, 90 원자 %를 초과하는)로 증가하도록 기울어질(grade) 수 있다는 점에 유의한다. 일부 이러한 실시예들에서의 붕소 농도가 1E20 cm-3 초과, 예컨대, 2E20 cm-3 또는 2E21 cm-3보다 더 높을 수 있고, 또한, 기판(300) 근처의 베이스 레벨로부터 하이 레벨(예를 들어, 1E20 cm-3 또는 2E20 cm-3 또는 3E20 cm-3, ..., 2E21 cm-3를 초과하는)로 증가하도록 기울어질 수 있다. 기반(underlying) p-타입 소스/드레인 영역들의 게르마늄 농도가 고정되거나 또는 다른 방식으로 상대적으로 낮은 실시예들에서, 기울어진 버퍼는 소스/드레인 영역들을 붕소 도핑 게르마늄층(317)과 더 양호하게 인터페이싱하기 위해 사용될 수 있다. 일부 특정 예시적인 실시예들에 따라, 붕소 도핑 게르마늄층(317)의 두께가, 예를 들어, 50 내지 250 Å의 범위 내의 두께를 가질 수 있지만, 이 개시내용의 견지에서 명백할 바와 같이, 대안적인 실시예들은 다른 층 두께들을 가질 수 있다.
일부 실시예들에서, 붕소 도핑 게르마늄층(317)을 증착(110)시키거나 또는 다른 방식으로 형성하기 위해 CVD 프로세스 또는 다른 적절한 증착 기법이 사용될 수 있다. 예를 들어, 증착(110)은 CVD, 또는 고속 열적 CVD(RT-CVD), 또는 저압 CVD(LP-CVD), 또는 초고 진공 CVD(UHV-CVD), 또는 저메인(GeH4) 또는 다이저메인(Ge2H6) 및 다이보레인(B2H6) 또는 붕소 이불화물(BF2)과 같은 전구체들을 포함하는 게르마늄 및 붕소를 사용하는 기체 소스 분자선 에피택시(GS-MBE: gas source molecular beam epitaxy)에서 수행될 수 있다. 일부 이러한 실시예들에서, 예를 들어, 수소, 질소, 또는 비활성 기체와 같은 캐리어 기체가 존재할 수 있다(예를 들어, 전구체는 캐리어 기체에 균형을 이루는 1-20% 농도로 희석됨). 또한, 예를 들어, 염화 수소(HCl), 염소(Cl), 또는 브로민화 수소(HBr)와 같은 할로겐-기반 기체와 같은 에천트 기체가 존재할 수 있다. 예를 들어, 300°C 내지 800°C (예를 들어, 400-500°C)의 범위 내의 증착 온도, 및 예를 들어, 1 토르 내지 760 토르 범위 내의 반응기 압력을 사용하는 광범위한 조건들에 걸친 게르마늄 및 또한 붕소 도핑 게르마늄의 기본 증착이 가능하다. 게르마늄은, 그것이 실리콘 또는 실리콘 게르마늄 합금 상에 증착하며, 실리콘 이산화물 및 실리콘 질화물과 같은 다른 물질들 상에 증착하지 않는다는 점에서, 자연스럽게 선택적이다. 이러한 자연스러운 선택성이 완전히 완벽하지 않으므로, 위에서 주지된 바와 같이, 에천트의 작은 흐름이 사용되어 증착의 선택성을 증가시킬 수 있다. 캐리어 및 에천트들 각각은 10 및 300 SCCM의 범위에서의 흐름을 가질 수 있다(통상적으로 100 SCCM 이상의 흐름이 요구되지는 않지만, 일부 실시예들은 더 높은 흐름 속도를 요구할 수 있다). 일 특정적인 예시적인 실시예에서, 증착(206)은 1% 농도로 수소에서 그리고 100 및 1000 SCCM 사이를 범위로 하는 흐름 속도에서 희석되는 GeH4를 사용하여 수행된다. 붕소의 현장 도핑을 위해, 희석된 B2H6이 사용될 수 있다(예를 들어, B2H6는 3% 농도의 H2에서 그리고 10 및 300 SCCM 사이를 범위로 하는 흐름 속도에서 희석될 수 있다. 일부 이러한 특정 예시적인 경우들에서, HCl 및 Cl2의 에칭 에천트가 예를 들어, 10 및 100 SCCM 사이를 범위로 하는 흐름 속도에서 추가되어 증착의 선택성을 증가시킨다.
이 개시내용의 견지에서, p-타입 게르마늄층(317)이 증착되는 선택성은 원하는 대로 달라질 수 있다는 것이 추가로 이해될 것이다. 일부 경우들에서, 예를 들어, p-타입 게르마늄층(317)은 (전체 구조에 걸쳐서라기 보다는) p-타입 소스/드레인 영역들 또는 상기 영역들의 일부분 상에만 증착된다. 층(317)을 선택적으로 증착시키기 위해 임의의 개수의 마스킹/패터닝 및/또는 자연적 선택성 기법들이 사용되거나 다른 방식으로 이용될 수 있다. 또한, 다른 실시예들은, 예를 들어, 노출된 폴리 게이트 영역들 또는 노출된 접지 탭 영역들을 커버하는 층(317)으로부터 이점을 취할 수 있다. 이 개시내용의 견지에서, 일부 예시적인 실시예들에 따라, 높은 게르마늄 농도(예를 들어, 90 원자 % 초과의 그리고 순수 게르마늄까지의)와 높은 도펀트 농도(예를 들어, 2E20 cm-3 초과의 붕소)의 조합이 사용되어 p-타입 소스 및 드레인 영역들(및 접지 탭 영역들과 같이 낮은 콘택 저항이 바람직한 다른 영역들)에서 상당히 더 낮은 콘택 저항을 실현할 수 있다는 것이 추가로 이해될 것이다. 또한, 그리고 이전에 설명된 바와 같이, 붕소 확산이 순수 게르마늄에 의해 충분히 억제되므로,(적용가능한 경우) 임의의 높은 붕소 농도가 채널에 근접함에도 불구하고, 후속적인 열적 어닐링으로 인한 어떠한 부정적인 SCE 저하도 실현되지 않는다. 콘택 표면에서의 더 높은 게르마늄 농도로 인해 장벽 높이 저하가 또한 가능해진다. 일부 예시적인 실시예들에서, 이러한 이점들을 달성하기 위해, 95 원자 % 초과의 그리고 순수 게르마늄(100 원자 %)까지의 게르마늄 농도가 층(317)에 대해 사용될 수 있다.
게르마늄층(317)이 제공되면, 방법은, 트랜지스터 구조의 n-타입 소스/드레인 영역들 상에, 뿐만 아니라 트랜지스터 구조의 게르마늄 커버된 p-타입 소스/드레인 영역들 위에 III-V 반도체 물질층을 증착시키는 단계(112)로 계속된다. 일 예시적인 실시예에 따르면, 도 2e는 n-타입 및 게르마늄 커버된 p-타입 소스/드레인 영역들 모두 위의 III-V 물질층(319)을 도시한다. 이러한 증착(112)은 비-선택적으로 수행될 수 있으며, 여기서, 도 2f에서 가장 잘 도시된 바와 같이, 임의의 과도한 III-V 증착이 후속적으로 절연체(322)(및, 필요한 경우 게이트 스택들)의 최상부로부터 제거된다는 것이 이해될 것이다. 다른 실시예들에서, 증착(112)이 선택적으로 수행될 수 있으며, 여기서, III-V 물질 증착은 오직 n-타입 소스/드레인 영역들 및 게르마늄 커버된 p-타입 소스/드레인 영역들 상에만 존재한다. 예를 들어, 증착(112)은 절연층(322)(예를 들어, SiO2 또는 SiN)에 대해 자연스럽게 선택적인 Al, Ga, In 및 P, As, Sb의 임의의 조합을 가지는 높은 n-타입(예를 들어, Si, Ge, S, Te 등) 도핑된(>1E17 cm-3) III-V 층을 포함할 수 있다. 이러한 선택적 경우들에서, 층(319)은 n-타입 SiGe 또는 실리콘 소스/드레인 영역들 및 p-타입 게르마늄 커버된 소스/드레인 영역들 상에서 성장할 것이지만, SiO2 또는 SiN과 같은 절연체 표면들 상에서는 성장하지 않을 것이다.
일부 실시예들에서, 증착(112)은 (게르마늄 커버된 p-타입 영역들을 포함하는) 모든 소스/드레인 영역들 상에 도핑된 III-V 물질의 단일 복합물로 이루어질 수 있다. 대안적으로, 증착(112)은 (게르마늄 커버된 p-타입 영역들을 포함하는) 모든 소스/드레인 영역들 상에 도핑되지 않은 III-V 물질의 단일 복합물로 이루어질 수 있고, 여기서 도핑되지 않은 III-V 물질은 0.5eV 미만의 밴드갭을 가진다(예를 들어, InxGa1 - xAs의 밴드갭 = 0.427eV, 여기서,x=.9). 일부 이러한 작은 밴드갭 경우들에서, 밴드갭은 0.4eV 미만이다(예를 들어, InAs의 밴드갭 = 0.36eV). 또다른 이러한 경우들에서, 밴드갭은 0.3eV 미만이다. 또다른 이러한 경우들에서, 밴드갭은 0.2eV미만이다(예를 들어, InSb의 밴드갭 = 0.17eV). 다른 이러한 경우들에서, 밴드갭은, 예를 들어, 0.1 eV 및 0.4eV, 또는 0.1 eV 및 0.25eV, 또는 0.25eV 및 0.5eV 또는 0.15eV 및 0.35eV 사이의 범위 내에 있다. 그러나, III-V 물질들이 0.5eV 미만의 밴드갭을 가지는 것으로 제한될 필요가 없다는 점에 유의한다. 그 이유는, III-V 물질이, 기반 소스/드레인 물질의 도핑 타입에 대해 조정되도록, 예를 들어, 현장 도핑, 확산 도핑, 또는 주입 도핑을 이용하여 증착될 수 있기 때문이다.
일부 예시적인 실시예들에서, III-V 물질층(319)은 에피택셜 방식으로 증착된다. 일부 특정 예시적인 실시예들에 따르면, III-V 물질층(319)의 두께는 예를 들어, 50 내지 250 Å의 범위 내에 있을 수 있지만, 이 개시내용의 견지에서 명백할 바와 같이, 다른 실시예들은 다른 층 두께들을 가질 수 있다. p-타입 게르마늄층(317)을 형성하기 위해 사용되는 유사한 증착 기법들이 사용되어 Al, Ga, In, P, As, Sb, 및/또는 그 전구체들의 조합들과 같은 III-V 물질 화합물들을 사용하여 n-타입 III-V 물질층(319)(예를 들어, CVD, RT-CVD, LP-CVD, UHV-CVD, PVD, ALD, MBE 또는 GS-MBE)을 형성할 수 있다. 일 특정적인 이러한 예시적인 실시예에서, III-V 물질층(319)이 도핑되지 않은 주석 안티몬화물(InSb)로 도핑된다. 또다른 실시예에서, III-V 물질층(319)이 Ge으로 도핑된 GaAs를 이용하여 구현되어 IE19 원자/㎤ 또는 그 이상의 대체 Ge 농도를 제공하는데, 이는 약 5E-3 옴-cm의 저항성(또는 약 200 Mho/cm의 대응하는 도전성)을 초래한다. 임의의 이러한 실시예들에서, 예를 들어, 수소, 질소, 또는 비활성 기체와 같은 캐리어 기체가 존재할 수 있다(예를 들어, 전구체는 캐리어 기체와 균형을 이루는 1-20% 농도로 희석된다). 일부 예시적인 경우들에서, 아르신 또는 TBA와 같은 비소 전구체, TMG와 같은 갈륨 전구체, 및/또는 TMI와 같은 인듐 전구체가 존재할 수 있다. 또한, 예를 들어, 염화 수소(HCl), 염소(Cl), 또는 브로민화 수소(HBr)와 같은 할로겐-기반 기체와 같은 에천트 기체가 존재할 수 있다. 예를 들어, 300°C 내지 700°C (예를 들어, 300-500°C)의 범위 내의 증착 온도, 및 예를 들어, 1 토르 내지 760 토르 범위 내의 반응기 압력을 사용하는 광범위한 조건들에 걸친 III-V 반도체 물질층(319)의 기본 증착이 가능하다. 캐리어 및 에천트들 각각은 10 및 300 SCCM의 범위에서의 흐름을 가질 수 있다(통상적으로 100 SCCM 이상의 흐름이 요구되지는 않지만, 일부 실시예들은 더 높은 흐름 속도를 요구할 수 있다). 일 특정 예시적인 실시예에서, 증착(112)은 100 및 1000 SCCM 사이를 범위로 하는 흐름 속도에서 수행된다. 게르마늄의 현장 도핑을 위해, 예를 들어, 희석된 저메인 또는 다이저메인이 사용될 수 있다(예를 들어, 저메인은 10% 농도의 H2에서 그리고 10 및 100 sccm을 범위로 하는 흐름 속도에서 희석될 수 있다).
임의의 개수의 마스킹/패터닝 기법들이 사용되어 층(319)을 선택적으로 증착시키기 위한 영역들을 추가로 정의할 수 있다. 또한, 다른 실시예들은, 예를 들어, 폴리 게이트 영역들 또는 접지 탭 영역들을 커버하는 층(319)으로부터 이점을 취할 수 있다. 이 개시내용의 견지에서, 일부 예시적인 실시예들에 따르면, III-V 물질층(319)이 사용되어 n-타입 소스 및 드레인 영역들(및 접지 탭 영역들과 같은, 낮은 콘택 저항이 바람직한 다른 영역들)에서 상당히 더 낮은 콘택 저항을 실현할 수 있다는 것이 추가로 이해될 것이다.
도 1의 (a)를 더 참조하면, 방법은 III-V 물질 증착층을 에치백하여 p-타입 소스/드레인 영역들 위에 기반 게르마늄층(317)을 그리고 n-타입 소스/드레인 영역들 위에 더 작은 두께의 III-V 물질층(319)을 노출시키는 단계(114)로 계속된다. III-V 증착의 선택성 및 거친 정도(roughness)에 따라, 이러한 에치백 프로세스는 에칭(건식 및/또는 습식 에칭이 사용될 수 있음)에 선행하여 과도한 III-V 물질을 제거하기 위해 초기 평탄화/연마(예를 들어, CMP)를 포함할 수 있다. 이러한 에치백 프로세스의 예시적인 결과 구조가 도 2g에 도시되어 있다(도 2f는 도 2g에 도시된 에칭 이전의 선택적 평탄화 단계를 도시한다). III-V 증착이 일반적으로 거칠기 때문에, 그것은 상대적으로 큰 두께로 증착되고, 이후, III-V층(319)를 평탄화하고 동시에 얇게 하기 위해, 예를 들어 건식 에칭을 사용하여 에치백될 수 있다. p-타입 소스/드레인 영역들 상의 초기 게르마늄층(317)이 충분히 두껍게 제공되는 경우, 에치백 프로세스는 n-타입 소스/드레인 영역 위의 III-V 영역들(319) 및 p-타입 소스/드레인 영역들 위의 게르마늄 영역들(317)을 포함하는 콘택 트렌치들의 최하부에서 노출된 표면을 초래한다. 따라서, 에치백 프로세스(114)는 실질적으로 높이 차이를 이용하여 콘택 타입들을 자가정렬한다. 표준 또는 주문형 콘택 형성 프로세스 흐름은 여기에서 진행하여 낮은 저항 p 및 n 콘택들을 산출할 수 있다.
방법은 이후, p-타입 게르마늄층(317) 및 n-타입 III-V 물질층들(319) 위에콘택 저항 감소 금속을 증착시키고 어닐링하는 단계(116), 및 이후 각각 위에 소스/드레인 콘택 플러그들을 증착하는 단계(118)로 계속된다. 이러한 실시예들에서, n-타입 소스/드레인 영역들 위에 규화물 또는 게르마늄화물이 없다는 점에 유의한다. 오히려, III-V 물질(319) 및 금속 콘택 저항 감소층(325) 사이에 임의의 반응이 존재하는데, 이는 일반적으로 본원에서 III-V-화물로서 지칭된다. 도 2h는, 일부 실시예들에서, 은, 니켈, 알루미늄, 티타늄, 금, 금-게르마늄, 니켈-플래티늄 또는 니켈-알루미늄, 및/또는 다른 이러한 저항 감소 금속들 또는 합금들을 포함하는, 콘택 저항 감소 금속들(325)을 도시한다. 다른 실시예들은 원하는 경우, 층(317) 및 층(325) 사이의 그리고/또는 층(319) 및 층(325) 사이의 접착층들과 같은 추가적인 층들을 더 포함할 수 있다. 도 2i는, 일부 실시예들에서 알루미늄 또는 텅스텐을 포함하는 콘택 플러그 금속(329)을 도시하지만, 종래의 증착 기술을 사용하여, 은, 니켈, 플래티늄, 티타늄, 또는 이들의 합금과 같은 임의의 적절한 도전성 콘택 금속 또는 합금이 사용될 수 있다. 프로세스는 과도한 금속을 제거하고 이웃하는 것으로부터 각각의 콘택 트렌치를 절연시키기 위한 평탄화/연마를 더 포함할 수 있다. 일부 예시적인 경우에서, 대응하는 소스/드레인 영역들 및 콘택 저항 감소 금속(325) 사이의 인터페이스에서 게르마늄 층(317) 및 III-V 물질층(319) 모두로 구성되는 소스/드레인을 가지는 트랜지스터들은 100 옴-um 미만의, 그리고 일부 경우들에서는 90 옴-um 미만의, 그리고 일부 경우들에서는 80옴-um 미만의, 그리고 일부 경우들에서는 75 옴-um 미만의, 또는 더 낮은 저항성 값들을 보일 수 있다.
본 발명의 또다른 실시예에 따르면 도 1의 (b)는 콘택 저항이 낮은 트랜지스터 구조를 형성하기 위한 방법이다. 도 3a 내지 3c는 형성되는 대안적인 예시적 구조들을 예시한다. 일반적으로, 이 방법은, p-타입 소스/드레인 영역들 상의 게르마늄 물질층(317)의 증착이 절연체(322)의 증착 이전에 수행된다는 점을 제외하고는, 도 1의 (a) 및 도 2a-i를 참조하여 기술된 방법과 유사하다. 이는 실질적으로 게르마늄 물질 증착(110)을 소스/드레인 정의(104) 이후에 그리고 절연체 증착(106) 이전에 오도록 이동시킴으로써 도 1의 (b)에 표시되어 있다. 절연체 증착(106) 이후의 이러한 결과적인 구조가 도 3a에 도시되어 있다. 이 예시적인 실시예에서, (도 2d에서 가장 잘 도시된 바와 같이) 콘택 트렌치에 의해 노출된 부분보다는, 도시된 p-타입 소스/드레인 영역들 각각을 게르마늄층(317)이 어떻게 완전히 커버하는지에 유의한다. 도 3b는 108에서 콘택 트렌치들이 에칭된 이후의 결과적인 구조를 도시하고, 도 3c는 n-타입 III-V 물질의 증착(112) 및 에치백(114) 이후의, 그리고 116 및 118 각각에서 콘택 저항 감소 금속(325) 및 금속 콘택 플러그(329)의 증착 이후의 결과적인 구조를 도시한다. 도 1의 (a)에 관해 논의된 예시적인 방법의 유사한 부분들에 대한 이전의 관련된 논의가 여기서 동일하게 적용가능하다는 것이 이해될 것이다.
비-평면 구성
비-평면 아키텍처가, 예를 들어, FinFET들 또는 나노와이어 구성들을 사용하여 구현될 수 있다. FinFET는 (일반적으로 핀(fin)으로서 지칭되는) 반도체 물질의 얇은 스트립 주위에 구축된 트랜지스터이다. 트랜지스터는, 게이트, 게이트 유전체, 소스 영역, 및 드레인 영역을 포함하는, 표준 전계 효과 트랜지스터(FET) 노드들을 포함한다. 디바이스의 도전성 채널은 게이트 유전체 아래의 핀의 외측(outer sides) 상에/내에 존재한다. 구체적으로, 전류는 핀의 측벽들(기판 표면에 직교하는 측면들)을 따라 그리고 핀의 최상부(기판 표면에 평행한 측면)를 따라 흐른다. 이러한 구성들의 도전성 채널이 본질적으로 핀의 3개의 상이한 외부의 평면 영역들을 따라 존재하므로, 이러한 FinFET 설계는 때때로 삼중-게이트 FinFET으로서 지칭된다. 소위 이중-게이트 FinFET들로서 명명되는 다른 타입들의 FinFET 구성들이 또한 이용가능하며, 여기서, 도전성 채널은 원리상으로는 (핀의 최상부를 따라서가 아니라) 오직 핀의 2개의 측벽들을 따라서만 존재한다. 나노와이어 트랜지스터(때때로, 게이트-올-어라운드 FET로서 지칭됨)는 매우 유사하게 구성되지만, 핀 대신, 나노와이어(예를 들어, 실리콘 또는 SiGe 또는 Ge 나노와이어)가 사용되고, 게이트 물질이 일반적으로 모든 측면들 상의 채널 영역을 둘러싼다. 특정 설계에 따라, 나노와이어 트랜지스터들은, 예를 들어, 4개의 유효 게이트들을 가진다.
도 4a-4e는 각각, 본 발명의 일 실시예에 따라 구성된, 예시적인 비-평면 아키텍처의 투시도를 도시한다. 구체적으로, 도 4a-b는 각각 FinFET 트랜지스터 구조의 투시도를 도시하고, 도 4c-e는 예시적인 나노와이어 채널 트랜지스터 구조들을 도시한다. 도면들 각각이 이제 차례로 논의될 것이다.
알 수 있는 바와 같이, 도 4a에 도시된 예시적인 비-평면 구성은, 각각이 반도체 바디 또는 절연 영역들(620)을 통해 기판(600)으로부터 연장하는 핀(660)을 가지는 기판(600)을 포함하는, 삼중-게이트 디바이스들로 구현된다. 게이트 전극(640)은 핀(660)의 3개 표면들 위에 형성되어 3개의 게이트들을 형성한다. 하드 마스크(690)는 게이트 전극(640)의 최상부 위에 형성된다. 게이트 스페이서들(670, 680)은 게이트 전극(640)의 반대 측벽들에 형성된다. p-타입 소스 영역은 오목한 소스 인터페이스(650) 상에 그리고 하나의 핀(660) 측벽 상에 형성된 에피택셜 영역(631a)을 포함하고, 드레인 영역은 오목한 소스 인터페이스(650) 상에 그리고 반대의 핀(660) 측벽(미도시) 상에 형성된 에피택셜 영역(631a)을 포함한다. 추가로, n-타입 소스 영역은 오목한 소스 인터페이스(650) 상에 그리고 하나의 핀(660) 측벽 상에 형성된 에피택셜 영역(631b)을 포함하고, 드레인 영역은 오목한 소스 인터페이스(650) 상에 그리고 반대의 핀(660) 측벽(미도시) 상에 형성된 에피택셜 영역(631b)을 포함한다. p-타입 게르마늄 캡 영역(641a)은 소스/드레인 영역들(631a) 위에 증착되고, n-타입 III-V 캡 층(641b)은 소스/드레인 영역들(631b) 위에 증착된다. 게르마늄 및 III-V 물질 캡 층들(641a 및 641b)이 각각, 대응하는 오목한(팁) 영역들에 제공될 수 있지만, 다른 실시예들에서 (오목한 영역들이 아닌) 소스/드레인 영역들 바로 위에 제공된다는 점에 유의한다. 일 실시예에서, 절연 영역들(620)은, 기판(600)을 에칭하여 트렌치들을 형성하고, 이후 산화물 물질을 트렌치들 상으로 증착시켜 STI 영역들을 형성하는 것과 같은, 종래의 기법들을 사용하여 형성된 얕은 트렌치 절연(STI) 영역들이다. 절연 영역들(620)은 SiO2와 같은, 임의의 적절한 유전/절연 물질로 이루어질 수 있다. 기판(300)에 대한 이전의 논의가 여기서 동일하게 적용가능하다(예를 들어, 기판(600)은 실리콘 기판, 또는 SOI 기판과 같은 XOI 기판, 또는 다층화된 기판일 수 있다). 이 개시내용의 견지에서, FinFET 트랜지스터 구조를 제작하기 위해 종래의 프로세스들 및 형성 기법들이 사용될 수 있다는 것이 이해될 것이다. 그러나, 그리고 본 발명의 일 예시적인 실시예에 따르면, p-타입 소스/드레인 영역들(631a) 및 대응하는 캡 층들(641a)은, 예를 들어, p-타입 게르마늄 층(641a에 대한)으로 덮인 현장 p-타입 실리콘 또는 SiGe(631a에 대한)를 사용하여 구현될 수 있고, n-타입 소스/드레인 영역들(631b) 및 대응하는 캡층들(641b)은, 예를 들어, n-타입 III-V 물질층(641b에 대한)으로 덮인 현장 n-타입 실리콘 또는 SiGe(631b에 대한)을 사용하여 구현될 수 있다. 삼중 게이트 구성에 대한 대안이, 핀(660)의 최상부에 유전/절연층을 포함하는 이중-게이트 아키텍처라는 점에 유의해야 한다. 또한, 도 4a에 도시된 소스/드레인 영역들(631)(a 및 b)의 예시적인 형상이 청구된 발명을 임의의 특정 소스/드레인 타입들 또는 형성 프로세스들로 제한하도록 의도되지 않으며, 다른 소스/드레인 형상들(n 및 p 모두에 대해)이 이 개시내용의 견지에서 명백할 것임에 유의한다(예를 들어, 원형, 정사각형 또는 직사각형 p 및 n 타입 소스/드레인 영역들이 구현될 수 있다).
도 4a에 도시된 소스/드레인 영역들(631)(a 및 b)이 대체 프로세스(예를 들어, 에칭, 에피택시, 증착 등)를 사용하여 형성되었다는 것이 이해될 것이다. 그러나, 다른 실시예들에서, 도 4b에서 가장 잘 도시된 바와 같이, 소스/드레인 영역들(631)은 기판(600) 물질 그 자체로부터 형성된 핀(660)의 일부분일 수 있다. 단 하나의 소스/드레인 영역(631)만이 도시되어 있지만, (n-타입 및 p-타입 S/D 영역들 모두를 포함하는) 다수의 이러한 영역들이 유사한 방식으로 구현될 수 있다. 캡층(641)은 (n-타입 S/D 영역들 위에 n-타입 III-V 물질이 있고 p-타입 S/D 영역들 위에 p-타입 게르마늄이 있는 것 모두를 포함하는) 도 4a에 관해 이전에 논의된 것과 유사한 방식으로 소스/드레인 영역들(631) 위에 증착된다. 도 4a에 관해 제공된 다른 관련 논의가 또한 여기서 동일하게 적용가능하다는 것이 이해될 것이다.
또다른 대안은, 도 4c에서 가장 잘 도시된 바와 같이, 예를 들어, 나노와이어(660)(예를 들어, 실리콘 또는 SiGe)가 성장하거나 다른 방식으로 제공되는 기판(600) 물질의 받침대(pedestal)를 포함할 수 있는 나노와이어 채널 아키텍처이다. 도 4b에 도시된 핀 구조와 유사하게, 나노와이어(660)는 소스/드레인 영역들(631)을 포함한다(오직 하나만 도시되었지만, 이전에 설명된 바와 같이, p-타입 및 n-타입 모두를 포함하는 다수의 이러한 영역들이 구현될 수 있다). 단지 핀 구조를 이용하면, 소스/드레인 영역들(631)은 기판(600) 물질 또는 하나 이상의 대체 물질들(예를 들어, 실리콘 또는 SiGe)로 형성될 수 있다. 물질(641)은, 예를 들어, 나노와이어(660)의 소스/드레인 영역들(631) 모두 또는 나노와이어(660)의 단지 일부분 주위에(예를 들어, 받침대 상의 부분을 제외한 모두에) 제공될 수 있다. 이전에 설명된 바와 같이, 물질(641)은, 예를 들어, n-타입 S/D 영역들 위의 n-타입 III-V 물질 및 p-타입 S/D 영역들 위의 p-타입 게르마늄일 수 있다. 도 4d는 다수의 나노 와이어들(660)(이 예의 경우에서는 2개)을 가지는 나노와이어 구성을 예시한다. 알 수 있는 바와 같이, 하나의 나노와이어(660)는 기판(600)의 홈에 제공되며, 다른 나노와이어(660)는 실질적으로 물질(641)층에서 떠 있다(float). 대응하는 소스/드레인 영역(631)은 수직 크로스-해치로 도시되어 있으며, p-타입 및/또는 n-타입 소스/드레인 영역들일 수 있다. 도 4e는 또한 다수의 나노와이어들(660)을 가지는 나노와이어 구성을 예시하지만, 이 개시내용의 견지에서, 이 예의 경우에서, 비-활성 물질(632)은, 다양한 종래의 기법들을 사용하여 수행될 수 있는 나노와이어 형성 프로세스 동안 개별 나노와이어 사이에서 제거되지 않는다는 것이 이해될 것이다. 따라서, 하나의 나노 와이어(660)가 기판(600)의 홈에 제공되며, 다른 나노와이어(660)는 실질적으로 물질(632)의 최상부에 있게 된다. 나노와이어들(660)이 채널을 통해 활성이지만, 632 물질은 그렇지 않다는 점에 유의한다. 641 물질이 나노와이어들(660)의 모든 다른 노출된 표면들 주위에 제공된다. 이전에 설명된 바와 같이, 대응하는 소스/드레인 영역들(631)은 수직 크로스-해치로 도시되어 있으며, p-타입 및/또는 n-타입 소스/드레인 영역들일 수 있다.
예시적인 시스템
도 5는 본 발명의 예시적인 실시예에 따라 구성되는 하나 이상의 트랜지스터 구조들을 가지고 구현되는 컴퓨팅 시스템(1000)을 예시한다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 수용한다(house). 마더보드(1002)는, 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만 이에 제한되지 않으며, 이들 각각이 마더보드(1002)에 물리적으로 그리고 전기적으로 커플링될 수 있거나 또는 다른 방식으로 그 안에 집적될 수 있는, 다수의 컴포넌트들을 포함할 수 있다. 마더보드(1002)는, 예를 들어, 메인 보드 또는 메인보드 상에 장착된 도터보드 또는 시스템(1000)의 유일한 보드 등인, 임의의 인쇄 회로 보드일 수 있다는 것이 이해될 것이다. 그 응용예들에 따라, 컴퓨팅 시스템(1000)은 마더보드(1002)에 전기적으로 그리고 물리적으로 커플링될 수 있거나 커플링되지 않을 수 있는 하나 이상의 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가속계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예를 들어, 하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다목적 디스크(DVD) 등)를 포함할 수 있지만, 이에 제한되지 않는다. 컴퓨팅 시스템(1000)에 포함된 컴포넌트들 중 임의의 것은 본원에 기술된 바와 같은 (예를 들어, 더 낮은 콘택 저항/개선된 도전성을 제공하기 위해 n-타입 소스/드레인 영역들 위의 n-타입 III-V 물질층을 갖고 p-타입 소스/드레인 영역들 위에 p-타입 게르마늄을 가지는) 하나 이상의 트랜지스터 구조들을 포함할 수 있다. 이들 트랜지스터 구조들은, 예를 들어, 온-보드 프로세서 캐시 또는 메모리 어레이를 구현하기 위해 사용될 수 있다. 일부 실시예들에서, 다수의 기능들이 하나 이상의 칩들 내로 집적될 수 있다(예를 들어, 통신 칩(1006)이 프로세서(1004)의 일부분이거나 또는 다른 방식으로 프로세서(1004) 내로 집적될 수 있다는 점에 유의한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로의 그리고 컴퓨팅 시스템(1000)으로부터의 데이터의 전송을 위한 무선 통신들을 가능하게 한다. 용어 "무선" 및 그 파생물들은, 비-고체 매체를 통해 변조된 전자기 복사의 사용을 통해 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기법, 통신 채널 등을 기술하기 위해 사용될 수 있다. 상기 용어는 연관된 디바이스가 어떠한 와이어들도 포함하지 않음을 내포하지는 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(1006)은 Wi-Fi (IEEE 802.11계열), WiMAX (IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물들을 포함하는 다수의 무선 표준들 또는 프로토콜들, 뿐만 아니라, 3G, 4G, 5G 및 그 이상으로서 지정된 임의의 다른 무선 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩셋들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩셋(1006)은 Wi-Fi 및 Bluetooth와 같은 더욱 단거리의 무선 통신에 대해 전용될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 더욱 장거리의 무선 통신에 대해 전용될 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키지화된 집적 회로 다이를 포함한다. 본 발명의 일부 실시예들에서, 본원에서 다양하게 기술된 바와 같이, 프로세서의 집적 회로 다이는 n-타입 소스/드레인 영역들 위의 n-타입 III-V 물질층 및 p-타입 소스/드레인 영역들 위의 p-타입 게르마늄을 모두 가지는 하나 이상의 CMOS 트랜지스터 구조들로 구현되는 온보드 메모리 회로를 포함한다. 용어 "프로세서"는, 예를 들어, 레지스터 및/또는 메모리로부터의 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 해당 전자 데이터를 프로세싱하는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키지화된 집적 회로 다이를 포함할 수 있다. 일부 이러한 예시적인 실시예들에 따르면, 통신 칩셋의 집적 회로 다이는 본원에 기술된 바와 같이 하나 이상의 트랜지스터 구조들을 가지고 구현되는 하나 이상의 디바이스들(예를 들어, 온-칩 프로세서 또는 메모리)을 포함한다. 이 개시내용의 견지에서, 다중-표준 무선 능력이 프로세서(1004) 내로 직접 통합될 수 있다는 점에 유의한다(예를 들어, 여기서, 임의의 칩(1006)의 기능성은, 별도의 통신 칩들을 가진다기보다는, 프로세서(1004) 내로 통합된다). 또한, 프로세서(1004)가 이러한 무선 능력을 가지는 칩셋일 수 있다는 점에 유의한다. 간단히, 임의의 개수의 프로세서(1004) 및/또는 통신 칩들(1006)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩셋은 통합된 다수의 기능들을 가질 수 있다.
다양한 구현예들에서, 컴퓨팅 시스템(1000)은 랩톱, 넷북, 노트북, 스마트폰, 태블릿, 개인 디지털 보조 단말(PDA), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현예들에서, 시스템(1000)은 본원에 기술된 바와 같이, 데이터를 프로세싱하고 낮은 콘택 저항 트랜지스터 디바이스들을 사용하는 임의의 다른 전자 디바이스(예를 들어, 각각, 그리고 본원에 다양하게 기술된 바와 같이, p-타입 게르마늄의 중간층들 및 n-타입 III-V 물질층으로 구성된 p 및 n타입 디바이스들 모두를 가지는 CMOS 디바이스들)일 수 있다.
다수의 실시예들이 명백할 것이며, 본원에 기술된 특징들은 임의의 개수의 구성들로 조합될 수 있다. 본 발명의 일 예시적인 실시예는 반도체 집적 회로를 제공한다. 집적 회로는 다수의 채널 영역들을 가지는 기판, 및 각각의 채널 영역 위의 게이트 전극을 포함하며, 여기서 게이트 유전층이 각각의 게이트 전극과 대응하는 채널 영역 사이에 제공된다. 집적 회로는 기판 내에 있으며 대응하는 채널 영역에 인접한 p-타입 소스/드레인 영역들, 및 기판 내에 있으며 대응하는 채널 영역에 인접한 n-타입 소스/드레인 영역들을 더 포함한다. 집적 회로는 p-타입 소스/드레인 영역의 적어도 일부분 상의 p-타입 게르마늄층, 및 n-타입 소스/드레인 영역들의 적어도 일부분 상의 n-타입 III-V 반도체 물질층을 더 포함한다. 집적 회로는 p-타입 게르마늄 층 및 n-타입 III-V 반도체 물질층의 각각 상에 금속 콘택들을 더 포함한다. 일부 경우들에서, n-타입 III-V 반도체 물질층은 도핑되지 않는다. 일부 경우들에서, n-타입 III-V 반도체 물질층은 0.5eV 미만의 밴드갭을 가진다. 일부 경우들에서, n-타입 III-V 반도체 물질층은 0.2eV 미만의 밴드갭을 가진다. 일부 다른 경우들에서, n-타입 III-V 반도체 물질층은 도핑된다. 일부 이러한 경우들에서, n-타입 III-V 반도체 물질층은 하나 이상의 양성 도펀트들로 도핑된다. 한가지 이러한 경우에서, n-타입 III-V 반도체 물질층은 1E18 원자/㎤ 대체 농도보다 더 큰 하나 이상의 양성 도펀트들로 도핑된다. 일부 경우들에서, p-타입 게르마늄층은 붕소로 도핑된다. 한가지 이러한 경우에서, 붕소 농도는 1E20 cm-3를 초과한다. 일부 경우들에서, 디바이스는 평면 트랜지스터 아키텍처로 구현된다. 다른 경우들에서, 디바이스는 비-평면 트랜지스터 아키텍처로 구현된다. 일부 이러한 경우들에서, 비-평면 트랜지스터 아키텍처는 FinFET 트랜지스터들 및/또는 나노와이어 트랜지스터들 중 적어도 하나를 포함한다. 일부 경우들에서, p-타입 및 n-타입 소스/드레인 영역들은 실리콘, 게르마늄, 또는 실리콘과 게르마늄의 합금을 포함한다. 본 발명의 또다른 실시예는 이 문단에서 다양하게 정의된 바와 같은 하나 이상의 집적 회로들을 가지는 인쇄 회로 보드를 포함하는 전자 디바이스를 포함한다. 한가지 이러한 경우에서, 하나 이상의 집적 회로들은 통신 칩 및/또는 프로세서 중 적어도 하나를 포함한다. 또다른 이러한 경우에서, 디바이스는 컴퓨팅 디바이스이다.
본 발명의 또다른 실시예는 다수의 채널 영역들을 가지는 실리콘-함유 기판, 및 각각의 채널 영역 위에 게이트 전극을 포함하는, 디바이스를 제공하며, 여기서, 게이트 유전층이 각각의 게이트 전극과 대응하는 채널 영역 사이에 제공된다. 디바이스는 기판 내에 있으며 대응하는 채널 영역에 인접한 p-타입 소스/드레인 영역들, 및 기판 내에 있으며 대응하는 채널 영역에 인접한 n-타입 소스/드레인 영역들을 더 포함하며, p-타입 및 n-타입 소스/드레인 영역들은 실리콘, 게르마늄, 또는 실리콘과 게르마늄의 합금을 포함한다. 디바이스는 p-타입 소스/드레인 영역들의 적어도 일부분 상의 p-타입 게르마늄층, 및 n-타입 소스/드레인 영역들의 적어도 일부분 상의 n-타입 III-V 반도체 물질층을 더 포함한다. 디바이스는 p-타입 게르마늄 층 및 n-타입 III-V 반도체 물질층 각각 상의 금속 콘택들을 더 포함한다. 일부 경우들에서, n-타입 III-V 반도체 물질층은 도핑되지 않는다. 다른 경우들에서, n-타입 III-V 반도체 물질층은 도핑된다. 한가지 이러한 경우, n-타입 III-V 반도체 물질층은 하나 이상의 양성 도펀트들로 도핑된다. 또다른 이러한 경우, n-타입 III-V 반도체 물질층은 1E18 원자/㎤ 대체 농도보다 더 큰 하나 이상의 양성 도펀트들로 도핑된다. 일부 경우들에서, n-타입 III-V 반도체 물질층은 0.5eV 미만의 밴드갭을 가진다. 일부 경우들에서, p-타입 게르마늄층은 붕소로 도핑된다. 한가지 이러한 경우, 붕소 농도는 1E20 cm-3를 초과한다.
본 발명의 또다른 실시예는 반도체 디바이스를 형성하기 위한 방법을 제공한다. 방법은 다수의 채널 영역들을 가지는 기판을 제공하는 단계, 및 각각의 채널 영역 위에 게이트 전극을 제공하는 단계를 포함하고, 게이트 유전층이 각각의 게이트 전극과 대응하는 채널 영역 사이에 제공된다. 방법은 기판 내에 있으며 대응하는 채널 영역에 인접한 p-타입 소스/드레인 영역들을 제공하는 단계, 및 기판 내에 있으며 대응하는 채널 영역에 인접한 n-타입 소스/드레인 영역들을 제공하는 단계를 더 포함한다. 방법은 p-타입 소스/드레인 영역들의 적어도 일부분 상에 p-타입 게르마늄층을 제공하는 단계, 및 n-타입 소스/드레인 영역들의 적어도 일부분 상에 그리고 그 위에 p-타입 게르마늄 층을 가지는 p-타입 소스/드레인 영역들 위에 n-타입 III-V 반도체 물질층을 제공하는 단계를 더 포함한다. 방법은 n-타입 III-V 반도체 물질층을 에치백하여 p-타입 소스/드레인 영역들 위에 기반 p-타입 게르마늄을 노출시키고, n-타입 소스/드레인 영역들 위에 n-타입 III-V 반도체 물질층을 얇게 하는(thin) 단계를 더 포함한다. 방법은 p-타입 게르마늄층 및 n-타입 III-V 반도체 물질층 각각 상에 금속 콘택들을 제공하는 단계를 더 포함한다.
발명의 실시예들의 이전 설명은 예시 및 기재의 목적으로 제시되었다. 이는 완전하거나, 또는 발명을 개시된 정확한 형태로 제한하도록 의도되지는 않는다. 이 개시내용의 견지에서 많은 수정들 및 변형들이 가능하다. 본 발명의 범위는 이러한 상세한 기재에 의해서가 아니라 오히려 본원에 첨부된 청구항들에 의해 제한되도록 의도된다.

Claims (25)

  1. 반도체 집적 회로로서,
    다수의 채널 영역들을 가지는 기판;
    각각의 채널 영역 위의 게이트 전극 ― 각각의 게이트 전극과 대응하는 채널 영역 사이에 게이트 유전층이 제공됨 ― ;
    상기 기판 내에 있으며 대응하는 채널 영역에 인접한 p-타입 소스/드레인 영역들;
    상기 기판 내에 있으며 대응하는 채널 영역에 인접한 n-타입 소스/드레인 영역들;
    상기 p-타입 소스/드레인 영역들의 적어도 일부분 상의 p-타입 게르마늄층;
    상기 n-타입 소스/드레인 영역들의 적어도 일부분 상의 n-타입 III-V 반도체 물질층; 및
    상기 p-타입 게르마늄층 및 상기 n-타입 III-V 반도체 물질층 각각 상의 금속 콘택들
    을 포함하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 n-타입 III-V 반도체 물질층은 도핑되지 않는 반도체 집적 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 n-타입 III-V 반도체 물질층은 0.5eV 미만의 밴드갭을 가지는 반도체 집적 회로.
  4. 제1항 또는 제2항에 있어서,
    상기 n-타입 III-V 반도체 물질층은 0.2eV 미만의 밴드갭을 가지는 반도체 집적 회로.
  5. 제1항에 있어서,
    상기 n-타입 III-V 반도체 물질층은 도핑되는 반도체 집적 회로.
  6. 제5항에 있어서,
    상기 n-타입 III-V 반도체 물질층은 하나 이상의 양성 도펀트들(amphoteric dopants)로 도핑되는 반도체 집적 회로.
  7. 제6항에 있어서,
    상기 n-타입 III-V 반도체 물질층은 하나 이상의 양성 도펀트들로 1E18 원자/㎤ 대체 농도보다 더 큰 농도까지 도핑되는 반도체 집적 회로.
  8. 제1항 또는 제2항에 있어서,
    상기 p-타입 게르마늄층은 붕소로 도핑되는 반도체 집적 회로.
  9. 제8항에 있어서,
    상기 붕소 농도는 1E20 cm-3을 초과하는 반도체 집적 회로.
  10. 제1항 또는 제2항에 있어서,
    상기 집적 회로는 평면 트랜지스터 아키텍처로 구현되는 반도체 집적 회로.
  11. 제1항 또는 제2항에 있어서,
    상기 집적 회로는 비-평면 트랜지스터 아키텍처로 구현되는 반도체 집적 회로.
  12. 제11항에 있어서,
    상기 비-평면 트랜지스터 아키텍처는 FinFET 트랜지스터들 및/또는 나노와이어 트랜지스터들 중 적어도 하나를 포함하는 반도체 집적 회로.
  13. 제1항 또는 제2항에 있어서,
    상기 p-타입 및 n-타입 소스/드레인 영역들은 실리콘, 게르마늄, 또는 실리콘과 게르마늄의 합금을 포함하는 반도체 집적 회로.
  14. 전자 디바이스로서,
    제1항 또는 제2항의 하나 이상의 집적 회로들을 가지는 인쇄 회로 기판
    을 포함하는 전자 디바이스.
  15. 제14항에 있어서,
    상기 하나 이상의 집적 회로들은 통신 칩 및/또는 프로세서 중 적어도 하나를 포함하는 전자 디바이스.
  16. 제14항에 있어서,
    상기 디바이스는 컴퓨팅 디바이스인 전자 디바이스.
  17. 디바이스로서,
    다수의 채널 영역들을 가지는 실리콘-함유 기판;
    각각의 채널 영역 위의 게이트 전극 ― 각각의 게이트 전극과 대응하는 채널 영역 사이에 게이트 유전층이 제공됨 ― ;
    상기 기판 내에 있으며 대응하는 채널 영역에 인접한 p-타입 소스/드레인 영역들 ― 상기 p-타입 소스/드레인 영역들은 실리콘, 게르마늄, 또는 실리콘과 게르마늄의 합금을 포함함 ― ;
    상기 기판 내에 있으며 대응하는 채널 영역에 인접한 n-타입 소스/드레인 영역들 ― 상기 n-타입 소스/드레인 영역들은 실리콘, 게르마늄, 또는 실리콘과 게르마늄의 합금을 포함함 ― ;
    상기 p-타입 소스/드레인 영역들의 적어도 일부분 상의 p-타입 게르마늄층;
    상기 n-타입 소스/드레인 영역들의 적어도 일부분 상의 n-타입 III-V 반도체 물질층; 및
    상기 p-타입 게르마늄층 및 상기 n-타입 III-V 반도체 물질층 각각 상의 금속 콘택들
    을 포함하는 디바이스.
  18. 제17항에 있어서,
    상기 n-타입 III-V 반도체 물질층은 도핑되지 않는 디바이스.
  19. 제17항에 있어서,
    상기 n-타입 III-V 반도체 물질층은 도핑되는 디바이스.
  20. 제19항에 있어서,
    상기 n-타입 III-V 반도체 물질층은 하나 이상의 양성 도펀트들로 도핑되는 디바이스.
  21. 제20항에 있어서,
    상기 n-타입 III-V 반도체 물질층은 하나 이상의 양성 도펀트들로 1E18 원자/㎤ 대체 농도보다 더 큰 농도까지 도핑되는 디바이스.
  22. 제17항 내지 제21항 중 어느 한 항에 있어서,
    상기 n-타입 III-V 반도체 물질층은 0.5eV 미만의 밴드갭을 가지는 디바이스.
  23. 제17항 내지 제21항 중 어느 한 항에 있어서,
    상기 p-타입 게르마늄층은 붕소로 도핑되는 디바이스.
  24. 제23항에 있어서,
    상기 붕소 농도는 1E20 cm-3을 초과하는 디바이스.
  25. 반도체 디바이스를 형성하기 위한 방법으로서,
    다수의 채널 영역들을 가지는 기판을 제공하는 단계;
    각각의 채널 영역 위에 게이트 전극을 제공하는 단계 ― 각각의 게이트 전극과 대응하는 채널 영역 사이에 게이트 유전층이 제공됨 ― ;
    상기 기판 내에 있으며 대응하는 채널 영역에 인접한 p-타입 소스/드레인 영역들을 제공하는 단계;
    상기 기판 내에 있으며 대응하는 채널 영역에 인접한 n-타입 소스/드레인 영역들을 제공하는 단계;
    상기 p-타입 소스/드레인 영역들의 적어도 일부 상에 p-타입 게르마늄층을 제공하는 단계;
    상기 n-타입 소스/드레인 영역들의 적어도 일부 상에, 그리고 상부에 p-타입 게르마늄층을 가지는 상기 p-타입 소스/드레인 영역들 위에 n-타입 III-V 반도체 물질층을 제공하는 단계;
    상기 n-타입 III-V 반도체 물질층을 에치백하여 상기 p-타입 소스/드레인 영역들 위에 기반(underlying) p-타입 게르마늄을 노출시키고, 상기 n-타입 소스/드레인 영역들 위의 상기 n-타입 III-V 반도체 물질층을 얇게 하는(thin) 단계; 및
    상기 p-타입 게르마늄층 및 상기 n-타입 III-V 반도체 물질층 각각 상에 금속 콘택들을 제공하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
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