CN110634866B - 一种cmos晶体管、cmos晶体管的制备方法及电子设备 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 64
- 239000002184 metal Substances 0.000 claims abstract description 64
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 285
- 239000000463 material Substances 0.000 claims description 139
- 125000006850 spacer group Chemical group 0.000 claims description 30
- 238000000137 annealing Methods 0.000 claims description 23
- 238000000151 deposition Methods 0.000 claims description 23
- 238000002955 isolation Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 13
- 239000011229 interlayer Substances 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 239000005388 borosilicate glass Substances 0.000 claims description 8
- 239000005360 phosphosilicate glass Substances 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 229910008486 TiSix Inorganic materials 0.000 claims description 6
- 229910052681 coesite Inorganic materials 0.000 claims description 6
- 229910052906 cristobalite Inorganic materials 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 229910052682 stishovite Inorganic materials 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910052905 tridymite Inorganic materials 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 10
- 229910052785 arsenic Inorganic materials 0.000 abstract description 6
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- -1 and Co Substances 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000004408 titanium dioxide Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
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Abstract
本发明公开了一种CMOS晶体管，包括衬底，以及在衬底上形成的PMOS晶体管和NMOS晶体管；其中，PMOS晶体管和NMOS晶体管均包括：依次叠置在衬底上的第一源/漏区、沟道区和第二源/漏区；绕沟道区的至少部分外围形成的栅堆叠；叠置在第一源/漏区和第二源/漏区上的掺杂层，依次叠置在掺杂层上的金属硅化物层和第一金属层，以及形成在第一金属层两侧的第二金属层。本发明提供的CMOS晶体管在对应的第一源/漏区和第二源/漏区表面均叠置有掺杂层，其中，NMOS晶体管对应的掺杂层内掺杂有高浓度的P或As，PMOS晶体管对应的掺杂层内掺杂有高浓度的B，能够有效降低源漏接触电阻，从而提高器件性能。同时，本发明还提供一种CMOS晶体管的制备方法，以及一种电子设备。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种CMOS晶体管，同时，还涉及一种CMOS晶体管的制备方法，以及一种电子设备。
背景技术
随着技术的发展，集成电路中器件的集成化程度越来越高，导致晶片上的单个器件的尺寸也越来越小，而COMS（互补金属氧化物半导体）技术进入到16或14纳米及以下技术节点，源漏区接触电阻对器件性能的提升起着至关重要的作用。
接触电阻率与半导体的掺杂浓度相关，而目前CMOS器件中源漏接触区域的掺杂浓度受限于源漏区中的掺杂浓度，较低的掺杂浓度导致源漏区接触电阻率较高，即源漏区接触电阻较高，从而导致器件性能较差。
发明内容
为了克服现有CMOS晶体管中源漏区接触电阻较高，导致器件性能差的技术问题，本发明提供一种CMOS晶体管、CMOS晶体管的制备方法及电子设备。
本发明所述的CMOS晶体管，包括：衬底，以及在衬底上形成的PMOS（负极通道金属氧化物半导体）晶体管和NMOS（正极通道金属氧化物半导体）晶体管；
其中， PMOS晶体管和NMOS晶体管均包括：
依次叠置在衬底上的第一源/漏区、沟道区和第二源/漏区；
绕沟道区的至少部分外围形成的栅堆叠；
叠置在第一源/漏区和第二源/漏区上的掺杂层，依次叠置在掺杂层上的金属硅化物层和第一金属层，以及形成在第一金属层两侧的第二金属层。
优选地，还包括间隔物，间隔物围绕在栅堆叠的外围；
氧化物隔层，氧化物隔层形成在衬底、间隔物上；
接触孔，接触孔由氧化物隔层的顶部向下延伸，并与第一源/漏区和第二源/漏区相对，接触孔的侧壁上沉积有第二金属层。
优选地，还包括浅沟道隔离，浅沟道隔离嵌于衬底中，且位于第一源/漏区和第二源/漏区的外侧。
优选地，NMOS晶体管中第一源/漏区和第二源/漏区上的掺杂层为N型重掺杂层， N型重掺杂层的层厚为1至40nm。
优选地，N型重掺杂层中掺杂有P（磷），P的浓度为1019cm-3至1022cm-3。
优选地，PMOS晶体管中第一源/漏区和第二源/漏区上的掺杂层为P型重掺杂层，P型重掺杂层的层厚为1至40nm。
优选地，P型重掺杂层中掺杂有B（硼），B的浓度为1019cm-3至1022cm-3。
优选地，栅堆叠包括高介电常数层和金属栅，由高介电常数层和金属栅叠加形成HKMG（高K金属栅技术）。
优选地，NMOS晶体管中第一源/漏区和第二源/漏区均为n-Si（n型硅）， PMOS晶体管中第一源/漏区和第二源/漏区均为p-SiGe（p型锗化硅）。
优选地，NMOS晶体管中的金属硅化物层为TiSix，其层厚为1至10nm；其中，0<x<2。
优选地，PMOS晶体管中的金属硅化物层为TiSixGey，其层厚为1至10nm；其中，0<x<1，0<y<1。
优选地，第一金属层为W（钨）或Co（钴）。
优选地，第二金属层为Ti（钛）、Ni（镍）、Co中的任一种，第二金属层的层厚为1至10nm。
本发明还提供了一种COMS晶体管的制备方法，步骤包括：
提供衬底，衬底包括NMOS区域和PMOS区域；
在衬底上形成栅堆叠，以及在栅堆叠的两侧分别形成第一源/漏区和第二源/漏区，以分别形成NMOS晶体管和PMOS晶体管；
在NMOS晶体管和PMOS晶体管上，沉积第一材料层，并去除PMOS晶体管上对应的第一材料层，保留NMOS晶体管上对应的第一材料层；
在NMOS晶体管和PMOS晶体管上，沉积第二材料层，并去除NMOS晶体管上对应的第二材料层，保留PMOS晶体管上对应的第二材料层；
在已形成的结构上，沉积第三材料层，并进行第一次退火处理，将NMOS晶体管中源漏接触区域内的第一材料层和第三材料层，以及PMOS晶体管中源漏接触区域内的第二材料层和第三材料层对应形成掺杂层，去除源漏接触区域外的第一材料层、第二材料层和第三材料层；
在已形成的结构上，沉积第四材料层，并进行第二次退火处理，将NMOS晶体管上第四材料层，以及PMOS晶体管上第四材料层对应形成金属硅化物层或第二金属层；
在金属硅化物层上，填充第五材料层，以形成第一金属层。
优选地，在栅堆叠的顶部和侧壁形成间隔物；
沉积第一材料前，在已形成的结构上沉积一层氧化物隔层；并自氧化物隔层的顶部向下刻蚀接触孔，接触孔与第一源/漏区或第二源/漏区对应。
优选地，在衬底上形成栅堆叠前，在衬底中形成浅沟道隔离，浅沟道隔离位于第一源/漏区和第二源/漏区的外侧。
优选地，第一材料层为磷硅酸玻璃或掺杂有P或As（砷）的SiO2（二氧化硅），第一材料层的层厚为1至10nm。
优选地，磷硅酸玻璃中掺杂有P，所述P的浓度为大于等于1E22/cm。
优选地，第二材料层为硼硅酸玻璃或掺杂有B的SiO2，第二材料层的层厚为1至10nm。
优选地，硼硅酸玻璃中掺杂有B， B的浓度为大于等于1E22/cm。
优选地，第三材料层为SiO2或Si3N4（氮化硅），第三材料层的层厚为1至10nm。
优选地，第四材料层为Ti、Ni、Co中的任一种，第四材料层的层厚为1至10nm。
优选地，第五材料层为W或Co，第五材料层的顶部与氧化物隔层的顶部齐平。
优选地，第一次退火的温度为900至1100℃，时间为1至10s。
优选地，第二次退火的温度为500至600℃，时间为10至60s。
同时，本发明还提供一种电子设备，包括由上述任一种CMOS晶体管形成集成电路。
综上所述，本发明提供的CMOS晶体管在NMOS晶体管和PMOS晶体管各自对应的第一源/漏区和第二源/漏区表面均叠置有掺杂层，其中，NMOS晶体管对应的掺杂层内掺杂有高浓度的P或As，PMOS晶体管对应的掺杂层内掺杂有高浓度的B，相比于现有第一源/漏区和第二源/漏区内的低掺杂浓度，本发明提供的CMOS能够有效降低源漏接触电阻，从而提高器件性能。
本发明提供的CMOS晶体管制备方法，在器件接触孔形成后，采用第一材料层和第二材料层分别对NMOS晶体管和PMOS晶体管中的源漏接触区域进行掺杂，在各自的源漏接触区域表面分别形成掺杂有相应杂质的高浓度掺杂层，从而降低CMOS源漏接触电阻。
附图说明
图1是本发明中提供衬底，并在衬底中形成浅沟道隔离结构示意图；
图2是本发明中形成栅堆叠、间隔物、第一源/漏区和第二源/漏区后结构示意图；
图3是本发明中刻蚀接触孔后结构示意图；
图4是本发明中沉积第一材料层和掩膜层后结构示意图；
图5是本发明中仅在NMOS晶体管上保留第一材料层结构示意图；
图6是本发明中沉积第二材料层后结构示意图；
图7是本发明中在PMOS晶体管上沉积掩膜层后结构示意图；
图8是本发明中仅在PMOS晶体管上保留第二材料层结构示意图；
图9是本发明中沉积第三材料层后结构示意图；
图10是本发明中第一次退火处理，并去除掉未反应的第一材料层、第二材料层和第三材料层后结构示意图；
图11是本发明中沉积第四材料层后结构示意图；
图12是本发明中第二次退火处理后结构示意图；
图13是本发明的CMOS晶体管结构示意图。
其中，1为衬底，2为第一源/漏区，3为第二源/漏区，4为沟道区，5为栅堆叠，6为掺杂层，7为金属硅化物层，8为第一金属层，9为第二金属层，10为间隔物，11为氧化物隔层，12为接触孔，13为浅沟道隔离，14为第一材料层，15为第二材料层，16为第三材料层，17为第四材料层，18为掩膜层。
具体实施方式
下面结合附图说明根据本发明的具体实施方式。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明并不限于下面公开的具体实施例的限制。
现有的CMOS晶体管中源漏接触区域掺杂浓度较低，导致CMOS源漏接触电阻较高，随着晶片上的单个器件的尺寸越来越小，源漏接触电阻对器件性能的提升起着至关重要的作用，虽然接触电阻率与半导体的掺杂浓度相关，但是由于杂质在源漏区内固浓度限制，无法单一通过调整掺杂浓度，来降低CMOS源漏接触电阻。
而本发明所述的CMOS晶体管在NMOS晶体管对应的第一源/漏区n-Si和第二源/漏区n-Si上叠置有掺杂层，掺杂层内掺杂有高浓度的P或As，并在PMOS晶体管对应的第一源/漏区p-SiGe和第二源/漏区p-SiGe上同样叠置有掺杂层，掺杂层内掺杂有高浓度的B，从而降低源漏接触电阻。
实施例一
具体地，本发明所述的CMOS晶体管，如图13所示，包括：衬底1，以及在衬底1上形成的PMOS晶体管和NMOS晶体管；
其中， PMOS晶体管和NMOS晶体管均包括：
依次叠置在衬底1上的第一源/漏区2、沟道区4和第二源/漏区3；
绕沟道区4的至少部分外围形成的栅堆叠5；
叠置在第一源/漏区2和第二源/漏区3上的掺杂层6，依次叠置在掺杂层6上的金属硅化物层7和第一金属层8，以及形成在第一金属层8两侧的第二金属层9。
优选地，还包括间隔物10，间隔物10围绕在栅堆叠5的外围；
氧化物隔层11，氧化物隔层11形成在衬底1、间隔物10上；
接触孔12，接触孔12由氧化物隔层11的顶部向下延伸，并与第一源/漏区2和第二源/漏区3相对，接触孔12的侧壁上沉积有第二金属层9。
进一步地，还包括浅沟道隔离13，浅沟道隔离13嵌于衬底1中，且位于第一源/漏区2和第二源/漏区3的外侧。
进一步地，NMOS晶体管中第一源/漏区2和第二源/漏区3上的掺杂层6为N型重掺杂层， N型重掺杂层的层厚为1至40nm。
进一步地，N型重掺杂层中掺杂有P，P的浓度为1019cm-3至1022cm-3。
进一步地，PMOS晶体管中第一源/漏区2和第二源/漏区3上的掺杂层6为P型重掺杂层，P型重掺杂层的层厚为1至40nm。
进一步地，P型重掺杂层中掺杂有B，B的浓度为1019cm-3至1022cm-3。
进一步地，栅堆叠5包括高介电常数层和金属栅，由高介电常数层和金属栅叠加形成HKMG。
进一步地，NMOS晶体管中第一源/漏区2和第二源/漏区3均为n-Si， PMOS晶体管中第一源/漏区2和第二源/漏区3均为p-SiGe。
进一步地，NMOS晶体管中的金属硅化物层7为TiSix，其层厚为1至10nm；其中，0<x<2。
进一步地，PMOS晶体管中的金属硅化物层7为TiSixGey，其层厚为1至10nm；其中，0<x<1，0<y<1。
进一步地，第一金属层8为W或Co。
进一步地，第二金属层9为Ti、Ni、Co中的任一种，第二金属层9的层厚为1至10nm。
本发明提供的CMOS晶体管在NMOS晶体管和PMOS晶体管各自对应的第一源/漏区2和第二源/漏区3表面均叠置有掺杂层6，其中，NMOS晶体管对应的掺杂层6内掺杂有高浓度的P或As，PMOS晶体管对应的掺杂层6内掺杂有高浓度的B，相比于现有第一源/漏区2和第二源/漏区3内的低掺杂浓度，本发明提供的CMOS能够有效降低源漏接触电阻，从而提高器件性能。
实施例二
本发明还提供了一种COMS晶体管的制备方法，步骤包括：
S1、提供衬底1，衬底1包括NMOS区域和PMOS区域；
本实施例中，衬底1可以为硅衬底、锗衬底、玻璃衬底、绝缘体上硅衬底、绝缘体上锗衬底等其中的一种。
本实施例中，如图1所示，在衬底1中形成有浅沟道隔离13，浅沟道隔离13位于第一源/漏区2和第二源/漏区3的外侧；其中，浅沟道隔离13可为氧化物，作用是将衬底1中的NMOS区域和PMOS区域分隔开。
S2、在衬底1上形成栅堆叠5，以及在栅堆叠5的两侧分别形成第一源/漏区2和第二源/漏区3，以分别形成NMOS晶体管和PMOS晶体管；
本实施例中，栅堆叠5形成于沟道区4的上方，栅堆叠5包括栅介质层和栅导电层；优选地，栅堆叠5包括高介电常数层和金属栅，由高介电常数层和金属栅叠加形成HKMG；其中，高介电常数层可以优选HfO2（二氧化铪）、ZrO2（二氧化锆）、TiO2（二氧化钛）或Al2O3（三氧化二铝）等介电常数较高的材料。
本实施例中，第一源/漏区2和第二源/漏区3是在衬底1上，通过外延生长形成；其中，优选地，NMOS晶体管对应的第一源/漏区2和第二源/漏区3均为n-Si，PMOS晶体管对应的第一源/漏区2和第二源/漏区3均为p-SiGe。在其他可选实施例中，第一源/漏区2和第二源/漏区3还可以是在衬底1中，经离子注入形成。
进一步地，如图2所示，在栅堆叠5的顶部和侧壁形成间隔物10；以保护栅堆叠5在后续的操作过程中，不受干扰或不与相邻的结构发生反应。
本实施例中，间隔物10为可以包含任何适当材料的介电材料，例如SiO2、SiNx（x氮化硅）或其组合物。
进一步地，在上述已形成的结构上沉积一层氧化物隔层11；并自氧化物隔层11的顶部向下刻蚀接触孔12，接触孔12与第一源/漏区2或第二源/漏区3对应，具体结构参见图3。
本实施例中，可通过化学气相沉积等技术，在整个结构上沉积一层氧化物隔层11，其中，氧化物隔层11可为SiO2等；而沉积的厚度应足以埋入突出的栅堆叠5与间隔物10；之后，可通过化学机械抛光工艺对所沉积的氧化物隔层11进行抛光，以使得栅堆叠5、第一源/漏区2和第二源/漏区3所对应区域之间的高度相等，从而使得后续在刻蚀接触孔12时，各个区域所对应的接触孔12的深度相同。
本实施例中，在氧化物隔层11中与第一源/漏区2或第二源/漏区3相对应的部位中，可通过反应离子刻蚀技术进行打孔，从而形成第一源/漏区2或第二源/漏区3的接触孔12。
在此，需要指出的是，可以通过多种方式来形成上述结构。如何形成上述结构并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述结构。
S3、在NMOS晶体管和PMOS晶体管上，沉积第一材料层14，并去除PMOS晶体管上对应的第一材料层14，保留NMOS晶体管上对应的第一材料层14；
本实施例中，在已形成的结构上，先沉积一层第一材料层14，其中，沉积方式可以为原子层沉积或化学气相沉积；第一材料层14为磷硅酸玻璃，或掺杂有P或As的SiO2，其层厚为1至10nm；如图4所示，再在NMOS晶体管上沉积一层掩膜层18，之后，采用稀释的氢氟酸溶液，或采用干法刻蚀去除掉PMOS晶体管上的第一材料层14，保留NMOS晶体管上对应的第一材料层14；最后去除掉NMOS晶体管上沉积的掩膜层18，形成后的具体结构参见图5。
进一步地，磷硅酸玻璃中掺杂有P，P的浓度为大于等于1E22/cm。
S4、在NMOS晶体管和PMOS晶体管上，沉积第二材料层15，并去除NMOS晶体管上对应的第二材料层15，保留PMOS晶体管上对应的第二材料层15；
本实施例中，如图7和图8所示，实现步骤S4的方式与实现步骤S3的方式相同，区别仅在于，步骤S4的目的是仅在PMOS晶体管上形成第二材料层15，故在此不再详述步骤S4的实现方式。
进一步地，第二材料层15为硼硅酸玻璃，或掺杂有B的SiO2，其层厚为1至10nm；其中，进一步地，硼硅酸玻璃中掺杂有B， B的浓度为大于等于1E22/cm。
需要说明的是，NMOS晶体管上的磷硅酸玻璃，以及PMOS晶体管上的硼硅酸玻璃均具有较高的抗热冲击强度和较高的表面硬度，分别采用磷硅酸玻璃和硼硅酸玻璃实现掺杂，可避免在进行相应杂质注入时，第一源/漏区2和第二源/漏区3损伤，以及可避免出现shadow effect（阴影屏蔽效应），从而影响器件性能。
S5、在已形成的结构上，沉积第三材料层16，并进行第一次退火处理，将NMOS晶体管中源漏接触区域内的第一材料层14和第三材料层16，以及PMOS晶体管中源漏接触区域内的第二材料层15和第三材料层16对应形成掺杂层6，去除源漏接触区域外的第一材料层14、第二材料层15和第三材料层16；
本实施例中，如图9所示，先在已形成的结构上，沉积一层第三材料层16，其中，优选地，第三材料层16为SiO2或Si3N4，其层厚为1至10nm；完成之后进行第一次退火处理，优选地，可以采用spike annealing(急遽热退火)进行处理，具体地，退火的温度为900至1100℃，时间为1至10s；第一次退火后，NMOS晶体管中源漏接触区域内的第一材料层14和第三材料层16对应形成掺杂层6，即N型重掺杂层，PMOS晶体管中源漏接触区域内的第二材料层15和第三材料层16对应形成掺杂层6，即P型重掺杂层；N型重掺杂层和P型重掺杂层内掺杂有高浓度杂质，且设置在源漏接触区域表面，能够有效降低CMOS源漏接触电阻，去除源漏接触区域外的第一材料层14、第二材料层15和第三材料层16后的结构参见图10。
S6、在已形成的结构上，沉积第四材料层17，并进行第二次退火处理，将NMOS晶体管上第四材料层17，以及PMOS晶体管上第四材料层17对应形成金属硅化物层7或第二金属层9；
本实施例中，如图11所示，现在已形成的结构上，沉积一层第四材料层17，其中，优选地，第四材料层17为Ti、Ni、Co中的任一种，其层厚为1至10nm；完成之后进行第二次热退火，优选地，可以采用RTP（快速热退火）、DSA（毫秒退火）、laser annealing（雷射退火）中的任一种，具体地，退火的温度为500至600℃，时间为10至60s；第一次退火后，位于NMOS晶体管和PMOS晶体管中的第一源/漏区2、第二源/漏区3上的第四材料层17与掺杂层6、第一源/漏区2、第二源/漏区3反应形成金属硅化物层7，而位于各接触孔12侧壁上的第四材料层17未发生反应，对应形成第二金属层9，形成后的具体结构参见图12。
S7、在金属硅化物层7上，填充第五材料层，以形成第一金属层8。
本实施例中，在已形成的结构上，填充第五材料层，其中，第五材料层为W或Co，其层厚应足以填充满接触孔12，完成之后，采用CMP（化学机械抛光）工艺对形成的结构进行抛光，去除氧化物隔层11顶部的第二金属层9，并使得接触孔12内的第五材料层的顶部与氧化物隔层11的顶部齐平，最终形成的结构参见图13。
本发明提供的CMOS晶体管制备方法，在器件接触孔12形成后，采用第一材料层14和第二材料层15分别对NMOS晶体管和PMOS晶体管中的源漏接触区域进行掺杂，在各自的源漏接触区域表面分别形成掺杂有相应杂质的高浓度掺杂层6，从而降低CMOS源漏接触电阻。
实施例三
本发明还提供一种电子设备，包括由实施例一中任一种CMOS晶体管形成集成电路，因此相应具有同样的有益效果。
其中，电子设备可以是智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (26)
1.一种CMOS晶体管，其特征在于，包括衬底，以及在所述衬底上形成的PMOS晶体管和NMOS晶体管；
其中，所述PMOS晶体管和NMOS晶体管均包括：
依次叠置在所述衬底上的第一源/漏区、沟道区和第二源/漏区；
绕所述沟道区的至少部分外围形成的栅堆叠；
叠置在所述第一源/漏区和第二源/漏区上的掺杂层，依次叠置在所述掺杂层上的金属硅化物层和第一金属层，以及形成在所述第一金属层两侧的第二金属层；
所述CMOS晶体管的制备步骤包括：
提供衬底，所述衬底包括NMOS区域和PMOS区域；
在所述衬底上形成栅堆叠，以及在所述栅堆叠的两侧分别形成第一源/漏区和第二源/漏区，以分别形成NMOS晶体管和PMOS晶体管；
在所述NMOS晶体管和PMOS晶体管上，沉积第一材料层，并去除所述PMOS晶体管上对应的所述第一材料层，保留所述NMOS晶体管上对应的所述第一材料层；
在所述NMOS晶体管和PMOS晶体管上，沉积第二材料层，并去除所述NMOS晶体管上对应的所述第二材料层，保留所述PMOS晶体管上对应的所述第二材料层；
在已形成的结构上，沉积第三材料层，并进行第一次退火处理，将所述NMOS晶体管中源漏接触区域内的所述第一材料层和第三材料层，以及PMOS晶体管中源漏接触区域内的所述第二材料层和第三材料层对应形成掺杂层，去除所述源漏接触区域外的所述第一材料层、第二材料层和第三材料层；
在已形成的结构上，沉积第四材料层，并进行第二次退火处理，将所述NMOS晶体管上所述第四材料层，以及所述PMOS晶体管上所述第四材料层对应形成金属硅化物层和第二金属层；
在所述金属硅化物层上，填充第五材料层，以形成第一金属层。
2.根据权利要求1所述的CMOS晶体管，其特征在于，还包括间隔物，所述间隔物围绕在所述栅堆叠的外围；
氧化物隔层，所述氧化物隔层形成在所述衬底、间隔物上；
接触孔，所述接触孔由所述氧化物隔层的顶部向下延伸，并与所述第一源/漏区和第二源/漏区相对，所述接触孔的侧壁上沉积有所述第二金属层。
3.根据权利要求2所述的CMOS晶体管，其特征在于，还包括浅沟道隔离，所述浅沟道隔离嵌于所述衬底中，且位于所述第一源/漏区和第二源/漏区的外侧。
4.根据权利要求2所述的CMOS晶体管，其特征在于，所述NMOS晶体管中所述第一源/漏区和第二源/漏区上的所述掺杂层为N型重掺杂层，所述N型重掺杂层的层厚为1至40nm。
5.根据权利要求4所述的CMOS晶体管，其特征在于，所述N型重掺杂层中掺杂有P，P的浓度为1019cm-3至1022cm-3。
6.根据权利要求2所述的CMOS晶体管，其特征在于，所述PMOS晶体管中所述第一源/漏区和第二源/漏区上的所述掺杂层为P型重掺杂层，所述P型重掺杂层的层厚为1至40nm。
7.根据权利要求6所述的CMOS晶体管，其特征在于，所述P型重掺杂层中掺杂有B，B的浓度为1019cm-3至1022cm-3。
8.根据权利要求1所述的CMOS晶体管，其特征在于，所述栅堆叠包括高介电常数层和金属栅，由所述高介电常数层和所述金属栅叠加形成HKMG。
9.根据权利要求1所述的CMOS晶体管，其特征在于，所述NMOS晶体管中所述第一源/漏区和第二源/漏区均为n-Si，所述PMOS晶体管中所述第一源/漏区和第二源/漏区均为p-SiGe。
10.根据权利要求9所述的CMOS晶体管，其特征在于，所述NMOS晶体管中的所述金属硅化物层为TiSix，其层厚为1至10nm；其中，0<x<2。
11.根据权利要求9所述的CMOS晶体管，其特征在于，所述PMOS晶体管中的所述金属硅化物层为TiSixGey，其层厚为1至10nm；其中，0<x<1，0<y<1。
12.根据权利要求1所述的CMOS晶体管，其特征在于，所述第一金属层为W或Co。
13.根据权利要求1所述的CMOS晶体管，其特征在于，所述第二金属层为Ti、Ni、Co中的任一种，所述第二金属层的层厚为1至10nm。
14.一种CMOS晶体管的制备方法，其特征在于，步骤包括：
提供衬底，所述衬底包括NMOS区域和PMOS区域；
在所述衬底上形成栅堆叠，以及在所述栅堆叠的两侧分别形成第一源/漏区和第二源/漏区，以分别形成NMOS晶体管和PMOS晶体管；
在所述NMOS晶体管和PMOS晶体管上，沉积第一材料层，并去除所述PMOS晶体管上对应的所述第一材料层，保留所述NMOS晶体管上对应的所述第一材料层；
在所述NMOS晶体管和PMOS晶体管上，沉积第二材料层，并去除所述NMOS晶体管上对应的所述第二材料层，保留所述PMOS晶体管上对应的所述第二材料层；
在已形成的结构上，沉积第三材料层，并进行第一次退火处理，将所述NMOS晶体管中源漏接触区域内的所述第一材料层和第三材料层，以及PMOS晶体管中源漏接触区域内的所述第二材料层和第三材料层对应形成掺杂层，去除所述源漏接触区域外的所述第一材料层、第二材料层和第三材料层；
在已形成的结构上，沉积第四材料层，并进行第二次退火处理，将所述NMOS晶体管上所述第四材料层，以及所述PMOS晶体管上所述第四材料层对应形成金属硅化物层和第二金属层；
在所述金属硅化物层上，填充第五材料层，以形成第一金属层。
15.根据权利要求14所述的制备方法，其特征在于，在所述栅堆叠的顶部和侧壁形成间隔物；
沉积所述第一材料前，在已形成的结构上沉积一层氧化物隔层；并自所述氧化物隔层的顶部向下刻蚀接触孔，所述接触孔与所述第一源/漏区或第二源/漏区对应。
16.根据权利要求14所述的制备方法，其特征在于，在所述衬底上形成所述栅堆叠前，在所述衬底中形成浅沟道隔离，所述浅沟道隔离位于所述第一源/漏区和第二源/漏区的外侧。
17.根据权利要求14所述的制备方法，其特征在于，所述第一材料层为磷硅酸玻璃或掺杂有P或As的SiO2，所述第一材料层的层厚为1至10nm。
18.根据权利要求17所述的制备方法，其特征在于，所述磷硅酸玻璃中掺杂有P，所述P的浓度为大于等于1E22/cm3。
19.根据权利要求14所述的制备方法，其特征在于，所述第二材料层为硼硅酸玻璃或掺杂有B的SiO2，所述第二材料层的层厚为1至10nm。
20.根据权利要求19所述的制备方法，其特征在于，所述硼硅酸玻璃中掺杂有B，所述B的浓度为大于等于1E22/cm3。
21.根据权利要求14所述的制备方法，其特征在于，所述第三材料层为SiO2或Si3N4，所述第三材料层的层厚为1至10nm。
22.根据权利要求14所述的制备方法，其特征在于，所述第四材料层为Ti、Ni、Co中的任一种，所述第四材料层的层厚为1至10nm。
23.根据权利要求15所述的制备方法，其特征在于，所述第五材料层为W或Co，所述第五材料层的顶部与所述氧化物隔层的顶部齐平。
24.根据权利要求14所述的制备方法，其特征在于，所述第一次退火的温度为900至1100℃，时间为1至10s。
25.根据权利要求14所述的制备方法，其特征在于，所述第二次退火的温度为500至600℃，时间为10至60s。
26.一种电子设备，其特征在于，包括如权利要求1至13任一项所述的CMOS晶体管形成的集成电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910837294.6A CN110634866B (zh) | 2019-09-05 | 2019-09-05 | 一种cmos晶体管、cmos晶体管的制备方法及电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910837294.6A CN110634866B (zh) | 2019-09-05 | 2019-09-05 | 一种cmos晶体管、cmos晶体管的制备方法及电子设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110634866A CN110634866A (zh) | 2019-12-31 |
| CN110634866B true CN110634866B (zh) | 2021-09-14 |
Family
ID=68970329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910837294.6A Active CN110634866B (zh) | 2019-09-05 | 2019-09-05 | 一种cmos晶体管、cmos晶体管的制备方法及电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110634866B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230197823A1 (en) * | 2021-12-22 | 2023-06-22 | Intel Corporation | Low resistance metal to semiconductor contacts for integrated nmos and pmos transistors |
| CN117897819A (zh) * | 2021-12-24 | 2024-04-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及半导体结构的形成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103270598A (zh) * | 2010-12-21 | 2013-08-28 | 英特尔公司 | 使用锗覆盖层预先接触部金属化的接触电阻减小 |
| CN104011870A (zh) * | 2011-12-20 | 2014-08-27 | 英特尔公司 | 减小的接触电阻的自对准接触金属化 |
| CN108447823A (zh) * | 2017-02-16 | 2018-08-24 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN110098146A (zh) * | 2018-01-31 | 2019-08-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
-
2019
- 2019-09-05 CN CN201910837294.6A patent/CN110634866B/zh active Active
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| CN110098146A (zh) * | 2018-01-31 | 2019-08-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110634866A (zh) | 2019-12-31 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |