JP2011061196A - 蓄積型ｆｉｎｆｅｔ、回路、及びその製造方法 - Google Patents

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Abstract

【課題】FinFET、集積回路、およびFinFETの形成方法を提供する。
【解決手段】基板１２０、前記基板上にあり、ソース１０６とドレイン１１０との間のチャネル１０８を含み、前記ソース１０６、前記ドレイン１１０、および前記チャネル１０８は、第１型ドーパントを有し、前記チャネル１０８は、ゲルマニウム、シリコンゲルマニウム、またはIII−V族半導体の少なくとも１つを含むフィン構造、前記チャネル１０８上のゲート誘電体層１１４、および前記ゲート誘電体層１１４上のゲート１１６を含むFinFET。
【選択図】図１Ｂ

Description

本発明は、半導体デバイスに関し、特に、蓄積型FinFETsに関するものである。
集積回路のサイズの縮小に伴い、サイズ縮小に直面した問題を克服する努力がされている。例えば金属酸化膜半導体電界効果トランジスタ（MOSFET）の性能は、リーク電流を含む、短縮されたチャネル長により低下するため、MOSFETの性能を向上させる新しい方法と構造が要求される。
本発明の目的は、FinFET、集積回路、および FinFETの形成方法を提供することにある。
本発明は基板、前記基板上にあり、ソースとドレインとの間のチャネルを含み、前記ソース、前記ドレイン、および前記チャネルは、第１型ドーパントを有し、前記チャネルは、ゲルマニウム、シリコンゲルマニウム、またはIII−V族半導体の少なくとも１つを含むフィン構造、前記チャネル上のゲート誘電体層、および前記ゲート誘電体層上のゲートを含むFinFETを提供する。
本発明は、前記基板上に、ソースとドレインとの間のチャネルを含み、前記ソース、前記ドレイン、および前記チャネルは、第１型ドーパントを有し、前記チャネルは、ゲルマニウム、シリコンゲルマニウム、またはIII−V族半導体の少なくとも１つを含むフィン構造を形成するステップ、前記チャネル上のゲート誘電体層を形成するステップ、および前記ゲート誘電体層上にゲートを形成するステップを含むFinFETを形成する方法を提供する。
図１B〜図１Cの異なる断面方向を示すFinFETの概略を示している。 本実施例の一形態に基づいた蓄積型FinFETの断面を示している。 本実施例の一形態に基づいた蓄積型FinFETの断面を示している。 本実施例と従来のデバイスの実施例のオン電流Ionの比較を示している。 本実施例の一実施例と従来のデバイスのバルク電子密度の比較を示している。 本実施例のもう１つの形態に基づいた蓄積型FinFETを形成するプロセスの流れ図を示している。 もう１つの形態の実施例に基づいたダミーパターンと複数の蓄積型FinFET構造を有するFinFETデバイスを含む集積回路の断面を示している。
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
シリコン以外の異なる材料を用いた特定の平面MOSFET（例えばゲルマニウム平面MOSデバイス）は、従来のシリコン平面MOS装置より有利な点（例えばシリコンより約２.６／４倍高いキャリア（電子／正孔）移動度）がある。ゲルマニウム平面MOSデバイスは、以下の問題に直面していることがわかる：（１）低エネルギーギャップEgとサブスレッショルドリーク電流Isub、（２）高い誘電率εと短チャネル効果（SCE：short channel effect）、および（３）高い界面欠陥（Nit）によるゲルマニウムNMOSのキャリア移動度μの低下。
チャネル長が短縮した時、平面MOSFETは、そのソースとドレインが接合した空乏層の幅と同じ大きさ（order of magnitude）であるチャネル長を有することができる。短チャネル効果は、他のMOSFETに比べて性能を低下させる。１チップ当たりの動作速度と構成要素の数の両方を増加させるためにチャネル長を短縮すると、短チャネル効果は増加する。短チャネル効果は、２つの物理的な現象に起因する：（１）チャネル内の電子のドリフト特性による制限、および（２）チャネル長の短縮によるしきい値電圧の修正。短チャネル効果は、（１）ドレイン誘導バリア低下（DIBL：drain-induced barrier lowering）とパンチスルー、（２）表面散乱、（３）速度飽和、（４）衝突イオン化、および（５）ホットエレクトロンを含む。特に、ゲルマニウム平面型MOSは、高い誘電率εにより、更に悪いドレイン誘導バリア低下を示す。
ゲルマニウムのNMOSでは、高い界面欠陥密度は、誘電体層と伝導帯（Ec）に近接したゲルマニウムとの間の界面で見られ、大幅に電子移動度を低下させる。酸化ゲルマニウム（GeO）（または他の誘電体層）とゲルマニウムは、二酸化ケイ素（SiO2）とシリコンシステムに比べ、望ましい界面を有していない。二酸化ケイ素／シリコンは、シリコンのMOSの望ましい界面の品質と低い界面欠陥を提供する良好な界面を有する。
上述により、MOSFET構造とMOSFET構造の形成方法が要求される。典型的な実施例では、蓄積型FinFETデバイスは、MOSFETの性能を向上させるために提供される。図１Aは、典型的なFinFETの概略図を示している。図１Aでは、FinFET１００は、フィン構造１０２を含むことができる。図１B〜図１Cは、それぞれ断面線１Bと１Cに沿った図１Aの蓄積型FinFETの断面図を示している。図１A〜図１Bでは、蓄積型FinFET１００は、基板１２０と基板１２０上のフィン構造１０２を表している。フィン構造１０２は、ソース１０６とドレイン１１０との間のチャネル１０８を含む。ソース１０６、ドレイン１１０、およびチャネル１０８は、第１型ドーパントを有する。ソース１０６、ドレイン１１０、およびチャネル１０８の下方のウェル（well）１１２は、第２型ドーパントを有する。チャネル１０８は、ゲルマニウム、シリコンゲルマニウム、またはIII−V族半導体を含む。ゲート誘電体層１１４は、チャネル１０８上に位置する。ゲート１１６は、ゲート誘電体層１１４上に位置する。
N型蓄積ゲルマニウム FinFET（N-type accumulation Ge FinFET）を形成する実施例では、ソース１０６（例えばn+ソース領域）は、シリサイド１０７によってソース電圧VSに接続される。チャネル１０８（例えばn-チャネル領域）は、例えばゲルマニウムフィン領域を含むことができる。ドレイン１１０（例えばn+ドレイン領域）は、シリサイド１１１によってドレイン電圧VDに接続される。ウェル１１２（例えばp型ウェル）は、他のデバイスから電気的に分離（electrical isolation）することができる。ゲート誘電体層１１４は、酸化物、窒化物、酸窒化物、High-k誘電体、またはその組み合わせを含むことができる。ゲート１１６（例えば金属ゲート）は、ゲート電圧VGに接続される。酸化層１１５と窒化膜スペーサ１１７は、ゲート１１６の側面に配置されている。基板１２０は、シリコン、ゲルマニウム、シリコンゲルマニウム、III−V族化合物、および／またはその組み合わせを含むことができる。High-k誘電体の例は、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム、二酸化ジルコニウム、他のHigh-k誘電材料、またはその組み合わせを含むことができる。他の実施例では、チャネル１０８は、シリコンゲルマニウムまたはIII−V族半導体、例えばAlGaAs、InGaAsなどを含むことができる。
図１Cでは、蓄積型FinFET１００の断面図は、チャネル１０８、ゲート誘電体層１１４、およびゲート１１６を示す。フィンの下方に位置するウェル１１２は、電気的分離を提供する。一実施例では、チャネル１０８（例えばn-チャネル）は、ゲルマニウムフィン領域を含む。ウェル１１２（例えばpウェル）は、電気的分離を提供する。ゲート１１６は、ゲート誘電体層１１４上に配置される。シャロートレンチアイソレーション（STI）１１８は、ウェル１１２に隣接して形成される。他の実施例では、チャネル１０８は、シリコンゲルマニウムまたはIII−V族半導体、例えばAlGaAs、InGaAsなどを含むことができる。
蓄積N型 FinFET（N-type accumulation FinFET）１０２では、チャネル１０８、ソース１０６、およびドレイン１１０は、n型ドーパントを有することができる。蓄積P型PMOSデバイス用のもう１つの実施例では、チャネル１０８、ソース１０６、およびドレイン１１０は、p型ドーパントを有することができる。蓄積型 FinFETは、電子／正孔プロファイル（profile）と、界面欠陥Nitの影響を抑制するフェルミ準位（EF）の位置を変えることができる。また、性能を向上させるために、シリコンゲルマニウムストレッサをゲルマニウム FinFET NMOSに組み込むことができる。
従来の反転型（inversion type）NMOS（p型の）では、電子が界面で堆積し、界面欠陥によりデバイスの移動度が低下する可能性がある。従来の反転型NMOSに反して、蓄積型NMOSでは、バルク反転は、サブスレッショルド電流スイング（sub-threshold current swing）と電子移動度を低下させることができる界面欠陥の影響を減少させる。バルク反転とは、ほとんどの反転電荷がバルク電子として、図１Cのフィンの中間のバルクフィン領域（bulk Fin region）に位置していることを意味する。一方、従来の表面反転型デバイスでは、ほとんどの電子は、表面電子としてゲート誘電体／フィン表面上に堆積される。VG=VDDを用いると、蓄積のフェルミ準位は、中間バンドギャップ（mid band-gap）（Eg）に近づき、界面欠陥の影響を実質的に減少させることができる。
チャネルドーパント濃度および／またはドレイン１１０に提供される電圧VDDは、蓄積型 FinFET１００の電気的性能に影響を及ぼす可能性がある。例えばNMOS／PMOSの一実施例では、チャネルのカウンタードーピング密度（counter doping density）は、n型／p型１×１０１８cm-3〜３×１０１８cm-3であり、VDDは、０.５Vである。NMOS蓄積型デバイスでは、n型チャネルは、フェルミ準位（EF）を減少させ、バルク電子密度を増加させるため、表面界面欠陥の影響を減少させることができる。例えば、反転型NMOSの６.７×１０１２cm-２の電子密度に比べ、蓄積型NMOSの一実施例では、電子密度は、７.１×１０１２cm-２である。また、低いVDDはEFをミッドバンドギャップに移して、バルク電子／正孔比（bulk electron/hole percentage）を増加させ、NMOS／PMOSの表面の界面欠陥の影響を減少させる。
ゲルマニウムやIII−V族半導体、例えばAlGaAs、InGaAsなどは、シリコンよりも高いキャリア移動度を提供することができる。FinFET構造は、より良いゲート制御、低いリーク電流、およびより良い拡張性を提供する。基板１２０には、シリコンまたはゲルマニウム基板ウエハを用いることができる。一実施例では、チャネル１０８用のゲルマニウムフィンを形成するために、基板１２０上に、ゲルマニウムをエピタキシャル成長させる。NMOSの実施例では、ゲルマニウムは、ソース１０６またはドレイン１１０にも用いられる。シリコンゲルマニウムまたはシリコンソース／ドレインは、チャネル１０８（例えばゲルマニウムチャネル）に引張応力を生じさせる。よって、電子移動度を向上させるために、シリコンゲルマニウムまたはシリコンソース／ドレインを用いることが好ましい。PMOSソース／ドレイン領域には、ゲルマニウムを用いることができるが、ゲルマニウム錫（GeSn）、シリコンゲルマニウム錫（SiGeSn）、またはIII−V半導体ソース／ドレインは、チャネル１０８（例えばゲルマニウムチャネル）に圧縮応力を生じさせる。よって、正孔移動度を向上させるために、ゲルマニウム錫、シリコンゲルマニウム錫、またはIII−V半導体ソース／ドレインを用いることが好ましい。
ゲルマニウムフィンチャネル領域１０８を有するFinFET構造により、高い誘電率εによって生じる短チャネル効果を減少させることができる。FinFET構造は、蓄積型デバイスでリーク電流を大きく抑制することができる。平面デバイスに比べ、FinFET構造は、より低いチャネルドーピング（例えば〜１×１０１７cm-3）と低下した電源電圧VDDによって、バンド間トンネリング（band-to-band tunneling ; BTBT）リーク電流を大きく低下させることができる。
図２は、典型的なゲルマニウム蓄積型FinFETと典型的な従来のデバイスのオン電流Ionの比較を示している。結果は、ゲルマニウムデバイスの界面欠陥（トラップ）により、NMOSのフィンの表面領域で電子移動度が８０％低下することが示される。
図２では、界面欠陥のない従来の反転型シリコン FinFETの NMOSデバイスのオン電流Ionが示されている。ゲルマニウム FinFETのIonは、正規化され、反転型シリコン FinFETと比較される。界面欠陥を有する反転型ゲルマニウム FinFETの NMOSデバイスは、ゲルマニウムの界面欠陥によりフィンの表面で電子移動度が低下するため、７４％のオン電流Ionを示している。言い換えれば、シリコン FinFET（反転モード）に比べ、界面欠陥により−２６％のオン電流Ionの低下がTCADシミュレーションによって示される。反転型ゲルマニウム FinFET NMOSデバイスは、蓄積型でなく、ストレッサも有さない。しかし、蓄積型のゲルマニウム FinFET NMOSデバイスでは、ゲルマニウムの界面欠陥にも関わらずオン電流Ionは１０８％に増加する。よって、蓄積型チャネルを用いることによって３４％のオン電流Ionの増加を実現することができる。これは、蓄積型チャネルのゲルマニウムは、シリコン FinFETよりオン電流Ionが８％高いということを意味する。また、シリコンゲルマニウムストレッサの追加により、その性能は、１３２％のオン電流Ionに更に向上される。実施例では、所望の表面パッシベーション（surface passivation）技術により、ゲルマニウム蓄積型FinFETの界面欠陥を更に低下させることができる。
蓄積型デバイスでは、フィン領域（Wfin）の幅をより狭くすることで、オフリーク電流Ioff を抑制することができ、短チャネル効果／ドレイン誘導バリア低下によって影響されるデバイス性能を改善することができる。一実施例では、３０nmより小さいフィン幅は、好ましい性能を示している。フィン領域（Wfin）が広く平面なデバイスでは、高濃度のポケットドーピングが必要であり、蓄積チャネルを実現するのが難しくなる。
また、蓄積型デバイスは、特に低DVVとVG（例えば０.５V）で、バルク領域においてより高い電子密度を示す。図３は、一実施例と従来のデバイスのバルク電子密度の比較を示している。図３に示されるように、一実施例では、VG=０.５Vにおいて、約４０％のバルク電子密度を有する反転型デバイスに比べ、蓄積型ゲルマニウム FinFETは約７０％のバルク電子密度を示す。蓄積型ゲルマニウム FinFET NMOSデバイスは、約１×１０１８cm−３（N型）のチャネルドーピング濃度とドレイン誘導バリア低下（DIBL）＝１０５mV／Vを有し、反転型デバイスは、５×１０１８cm−３（P型）のチャネルドーピング濃度を有する。
図４は、もう１つの実施例に基づいたFinFETを形成するプロセスの流れ図を示している。ステップ４０２では、フィン構造は、基板１２０上に形成される。フィン構造は、ソース１０６とドレイン１１０との間のチャネル１０８を含む（ソース１０６、ドレイン１１０、およびチャネル１０８は、同じタイプの半導体を有し、チャネル１０８は、ゲルマニウム、シリコンゲルマニウム、またはIII−V半導体を含む）。ステップ４０４では、ゲート誘電体層１１４（例えば、酸化物および／またはHigh-k誘電体）は、チャネル１０８上に形成される。ステップ４０６では、ゲート１１６は、ゲート誘電体層１１４上に形成される。このプロセスは、隣接するデバイスから分離するためのシャロートレンチアイソレーション（STI）１１８の層の堆積とエッチングを更に含むことができる。
プロセスは、ソース１０６、ドレイン１１０、およびチャネル１０８の下方にある、第２型のドーパントを有するウェル１１２を形成するステップを更に含む。チャネル１０８は、約１×１０１８cm−３〜約３×１０１８cm−３の間のドーパント濃度を有することができる。ゲート１１６は、電圧を受けることができ、電圧はチャネルのフェルミ準位をチャネルのバンドギャップの中間にシフトさせることができる。フィン構造の形成は、チャネル１０８の幅を決定することを含むことができる。一実施例では、チャネル１０８の幅は、約３０nmまたはそれ以下とすることができる。ソース１０６とドレイン１１０の少なくとも１つは、NMOS用のゲルマニウム、シリコンゲルマニウム、またはシリコンを含む。ソース１０６とドレイン１１０の少なくとも１つは、PMOS用のゲルマニウム、ゲルマニウム錫、シリコンゲルマニウム錫、またはIII−V半導体を含むことができる。
図５は、もう１つの実施例に基づいたダミーパターンと複数の蓄積型FinFET構造を有するFinFETデバイスとを含む集積回路の断面を示している。集積回路は基板１２０、ダミーパターン５０２、およびFinFETデバイス５０４と５０６を含む。ダミーパターン５０２は、基板上に少なくとも１つのフィン構造を含む。フィン構造は、第１ソースと第１ドレインとの間のチャネル５０８を含む。ソース、ドレイン、およびチャネル５０８は、第１型ドーパントを有する。他のデバイスから電気的に分離するためのウェル１１２は、第２型ドーパントを有することができる。
基板１２０上のFinFETデバイス５０４と５０６も基板１２０上にフィン構造を含む。フィン構造は、ソースとドレインとの間のチャネル１０８を含む。ソース、ドレイン、および第２チャネル１０８は、第１型ドーパントを有する。チャネル１０８は、ゲルマニウム、シリコンゲルマニウム、またはIII−V半導体を含む。ゲート誘電体層１１４は、チャネル１０８上に形成される。ゲート１１６は、ゲート誘電体層１１４上に形成される。この実施例では、１つのデバイス内で複数のチャネル１０８が用いられる。
このデバイスは、蓄積チャネルを有するため、FinFETデバイス５０４と５０６は、例えばNMOS／PMOS用のn型／p型である、全て同じ形態の半導体のチャネル１０８、ソース、ドレインをそれぞれ有する。ウェル１１２は、NMOSではp型、PMOSではn型であり、シャロートレンチアイソレーション１１８は、それぞれデバイス間を電気的及び物理的に分離するために用いられる。ゲート１１６のないダミーパターン５０２は、より良い化学機械研磨（CMP）、エッチング、またはフィンプロファイルを均一にする処理が施される。デバイスは、シリコンまたはゲルマニウム基板１２０上に形成することができる。
上述より、蓄積型FinFETは、デバイス性能を向上させることができる所望の電子または正孔移動度を提供することができる。本実施例では、蓄積型FinFET構造を用いることによって、これまで従来のゲルマニウム平面型MOSデバイスを低下させていたリーク電流、界面欠陥（トラップ）、および短チャネル効果による影響を回避することができる。本実施例は、ゲルマニウムチャネルだけでなく、シリコンゲルマニウム、および他のIII−Vチャネル材料にも適用することができる。
また、一つのデバイス構造内にある複数のフィンは、単位面積当たりより多くの電流を提供することができる。例えば、ゲルマニウムとシリコンは格子不整合を有するため、より広いフィン幅に比べ、より狭いフィン幅のほうが良品質のゲルマニウムエピ層を成長させることができる。格子不整合による応力は、狭いフィンで緩和され、ゲルマニウムエピ層における欠陥と転位をより少なくすることができる。例えば、５０nmのフィン幅が従来のゲルマニウムデバイスに用いられた場合、２５nmの２つのフィンに分けることができる。当業者は、多くの変形例があることを認識できるであろう。
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。
１００ 蓄積型FinFET
１０２ フィン構造
１０６ ソース
１０７ シリサイド
１０８ チャネル
１１０ ドレイン
１１１ シリサイド
１１２ ウェル
１１４ ゲート誘電体層
１１５ 酸化層
１１６ ゲート
１１７ 窒化膜スペーサ
１１８ シャロートレンチアイソレーション
１２０ 基板
５０２ ダミーパターン
５０４、５０６ FinFETデバイス
５０８ チャネル

Claims (10)

  1. 基板と、
    前記基板上にあり、ソースとドレインとの間のチャネルを含み、前記ソース、前記ドレイン、および前記チャネルは、第１型ドーパントを有し、前記チャネルは、ゲルマニウム、シリコンゲルマニウム、またはIII−V族半導体の少なくとも１つを含むフィン構造と、
    前記チャネル上のゲート誘電体層と、
    前記ゲート誘電体層上のゲートと、
    を含むFinFET。
  2. 前記チャネルは、約１×１８cm−３〜約３×１８cm−３の間のドーパント濃度を有する請求項１に記載のFinFET。
  3. 前記ゲートは電圧を受けることができ、前記電圧は、前記チャネルのフェルミ準位を前記チャネルのバンドギャップの中間にシフトすることができる請求項１に記載のFinFET。
  4. 前記FinFETは、N型FinFETであり、前記ソースと前記ドレインの少なくとも１つは、ゲルマニウム、シリコンゲルマニウム、またはシリコンの少なくとも１つを含む請求項１に記載のFinFET。
  5. 前記FinFETは、P型FinFETであり、前記ソースと前記ドレインの少なくとも１つは、ゲルマニウム、ゲルマニウム錫、シリコンゲルマニウム錫、またはIII−V半導体の少なくとも１つを含む請求項１に記載のFinFET。
  6. 前記基板上に、ソースとドレインとの間のチャネルを含み、前記ソース、前記ドレイン、および前記チャネルは、第１型ドーパントを有し、前記チャネルは、ゲルマニウム、シリコンゲルマニウム、またはIII−V族半導体の少なくとも１つを含むフィン構造を形成するステップと、
    前記チャネル上にゲート誘電体層を形成するステップと、
    前記ゲート誘電体層上にゲートを形成するステップと、
    を含むFinFETを形成する方法。
  7. 前記チャネルは、約１×１０１８cm−３〜約３×１０１８cm−３の間のドーパント濃度を有する請求項６に記載の方法。
  8. 基板と、
    前記基板上に少なくとも１つの第１フィン構造を含み、前記第１フィン構造は、第１ソースと第１ドレインとの間の第１チャネルを含み、前記第１ソース、前記第１ドレイン、および前記第１チャネルは、第１型ドーパントを有するダミーパターンと、
    前記基板上のFinFETと、を含み、
    前記FinFETは、
    前記基板上にあり、第２ソースと第２ドレインとの間の第２チャネルを含み、前記第２ソース、前記第２ドレイン、および前記第２チャネルは、前記第１型ドーパントを有し、前記第２チャネルは、ゲルマニウム、シリコンゲルマニウム、またはIII−V族半導体の少なくとも１つを含む第２フィン構造と、
    前記第２チャネル上のゲート誘電体層と、
    前記ゲート誘電体層上のゲートと、を含む
    集積回路。
  9. 前記第２チャネルは、約１×１０１８cm−３〜約３×１０１８cm−３の間のドーパント濃度を有する請求項８に記載の集積回路。
  10. 前記第２ソースと前記第２ドレインの少なくとも１つは、ゲルマニウム、シリコンゲルマニウム、シリコン、ゲルマニウム錫、シリコンゲルマニウム錫、またはIII−V半導体の少なくとも１つを含む請求項８に記載の集積回路。
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