KR20170095828A - 서브채널 누설 전류의 방지 - Google Patents

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찬드라 에스. 모하파트라
아난드 에스. 머시
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타히르 가니
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Abstract

실시예는 장치를 포함하며, 이는, 기판 상의 핀 구조체- 핀 구조체는 핀 상단 부분 및 하단 부분, 다수 캐리어를 포함하는 채널, 및 EPI(epitaxial) 층을 포함함 -, 및 핀 상단 부분 및 하단 부분에 인접하는 절연 층 상단 부분 및 하단 부분을 포함하는 절연 층을 포함하며, (a) EPI 층은 IV 족 재료 및 III-V 족 재료 중 적어도 하나를 포함하고, (b) 핀 하단 부분은 다수 캐리어와 반대 극성인 도펀트들의 핀 하단 부분 농도를 포함하고, (c) 핀 상단 부분은 핀 하단 부분 농도보다 낮은 도펀트들의 핀 상단 부분 농도를 포함하고, (d) 절연 층 하단 부분은 도펀트들의 절연 층 하단 부분 농도를 포함하며, (e) 절연 층 상단 부분은 절연 하단 부분 농도보다 높은 절연 층 상단 부분 농도를 포함한다. 다른 실시예들이 본 명세서에 설명된다.

Description

서브채널 누설 전류의 방지{PREVENTION OF SUBCHANNEL LEAKAGE CURRENT}
본 발명의 실시예들은 반도체 디바이스들, 특히 비-평면 트랜지스터들의 분야에 관한 것이다.
FinFET는 반도체 재료의 얇은 스트립("핀(fin)"으로 지칭됨) 주위에 구축되는 트랜지스터이다. 이러한 트랜지스터는 표준 FET(field effect transistor) 노드들/컴포넌트들: 게이트, 게이트 유전체, 소스 영역, 및 드레인 영역을 포함한다. 게이트 유전체 아래의 핀의 외측들에 디바이스의 도전성 채널이 존재한다. 구체적으로, 전류는 핀의 상단측을 따라서 뿐만 아니라 핀의 양쪽 "측벽들(sidewalls)"을 따라서 흐른다. 도전성 채널이 핀의 3개의 상이한 외부 평면 영역들을 따라 본질적으로 존재하기 때문에, 이러한 FinFET는 통상적으로 "트라이-게이트(tri-gate)" FinFET로 지칭된다. (도전성 채널이 핀의 상단측을 따라서가 아니라 핀의 양쪽 측벽들을 따라서만 주로 존재하는 "더블-게이트(double-gate)" FinFET들과 같은) 다른 타입들의 FinFET들이 존재한다.
첨부된 청구항들, 하나 이상의 예시적 실시예들의 하기 상세한 설명, 및 대응하는 도면들로부터 본 발명의 실시예들의 특징들 및 이점들이 명백하게 될 것이다. 적절한 것으로 간주되는 경우, 도면들 사이에서 대응하거나 유사한 엘리먼트를 지시하기 위해 참조 라벨들이 반복되었다.
도 1 내지 도 2는 다양한 처리 단계들에서 본 발명의 다양한 실시예들의 정면 단면도들을 도시한다.
도 3a 및 도 4a는 상이한 처리 단계들에서 본 발명의 실시예에서의 균일하게 도핑되는 핀 구조체의 정면 단면도들을 도시한다.
도 3b 및 도 4b는 상이한 처리 단계들에서 본 발명의 실시예에서의 균일하게 도핑되는 핀 구조체의 정면 단면도들을 도시한다.
도 4c는 도 4b의 실시예의 측 단면도를 도시한다.
유사한 구조체들에 유사한 접미 참조 지정들이 제공될 수 있는 도면들이 이제 참조될 것이다. 다양한 실시예들의 구조체들을 좀 더 명백하게 보여주기 위해서, 본 명세서에 포함되는 도면들은 반도체/회로 구조체들의 도식적 표현들이다. 따라서, 제조된 집적 회로 구조체들의 실제 외관은, 예를 들어 현미경 사진에서, 다르게 보일 수 있으나, 여전히 도시된 실시예들의 청구된 구조체들을 포함한다. 더욱이, 도면들은 도시된 실시예들을 이해하는데 유용한 구조체들만을 도시할 수 있다. 도면들의 명료함을 유지하기 위해 관련분야에 알려진 추가적인 구조체들은 포함되지 않을 수 있다. 예를 들어, 반도체 디바이스의 모든 층이 반드시 도시되는 것은 아니다. "실시예(an embodiment)", "다양한 실시예들(various embodiments)" 등은 그렇게 설명되는 실시예(들)가 특정 특징들, 구조체들, 또는 특성들을 포함할 수 있지만, 모든 실시예가 반드시 이러한 특정 특징들, 구조들, 또는 특성들을 포함하는 것은 아니다. 일부 실시예들은 다른 실시예들에 대해 설명되는 특징들의 일부, 전부를 갖거나, 전혀 갖지 않을 수 있다. "제1(first)", "제2(second)", "제3(third)" 등은 공통의 대상을 설명하며, 동일한 대상들의 상이한 사례들이 참조된다는 것을 표시한다. 이러한 형용사들은 그렇게 설명되는 대상들이 시간적으로, 공간적으로, 순위적으로, 또는 임의의 다른 방식으로, 주어진 순서로 있어야 한다는 것을 암시하는 것은 아니다. "접속되는(connected)"은 엘리먼트들이 서로 물리적으로 또는 전기적으로 직접 접촉한다는 것을 표시할 수 있고, "연결되는(coupled)"은 엘리먼트들이 서로 협력하거나 상호작용하지만, 물리적으로 또는 전기적으로 직접 접촉할 수 있거나 접촉하지 않을 수 있다는 것을 표시할 수 있다.
전력 소비는 회로 개발에서 주요 고려사항이다. 트랜지스터들이 그들의 오프 상태에 있을 때, 트랜지스터들의 의도하지 않은 누설 경로를 통해 인출되는 전류는 바람직하게는 최소화되어야 한다. 평면 및 FinFET 트랜지스터들에서의 주요 누설 경로는 서브-채널 영역(종종 FinFet들에서의 "서브-핀(sub-fin)" 영역 또는 일반적으로 "서브-구조체(sub-structure)"로 지칭됨)에 있다. 이러한 경로를 제한하기 위해, 종래의 트랜지스터들의 설계자들은 소스와 채널/서브-채널 영역 사이에 및 드레인과 채널/서브-채널 영역 사이에 예리한 p/n(positive/negative) 접합들을 이용하려고 시도한다. 종래의 평면 트랜지스터 설계들에서 이러한 예리한 p/n 접합은 서브 채널 또는 서브-구조체 영역들의 적절한 웰 카운터 도핑을 사용하여 보통 달성된다. 예를 들어, p-MOS 디바이스에 대해서는 채널 아래의 웰이 n(negatively) 도핑되고, n-MOS 디바이스에 대해서는 채널 아래의 웰이 p 도핑된다.
그러나, 출원인들은 좁은 평면 트랜지스터들(예를 들어, 웰 확산 폭이 30nm보다 적은 트랜지스터) 및 FinFET들 양자 모두에서 이러한 기술이 문제가 된다는 것을 확인하였다. 구체적으로, BEOL(back end of line) 처리(제1 금속화를 뒤따르는 디바이스 제조의 과정에서 반도체 웨이퍼 상에 수행되는 동작들)를 뒤따라서 달성될 수 있는 최대 도펀트 농도(도핑을 수행하기 위해 주입 기술들을 사용하여 달성됨)가 이러한 누설(예를 들어, IV 족 트랜지스터들에서 1E17cm^-3 및 III-V 트랜지스터들에서 1E16cm^-3)을 저지하기에는 불충분하다는 점이 문제이다.
실시예는 서브-채널 영역들에서 임의로 높은 도핑 농도들을 가능하게 함으로써 이러한 문제를 해결한다. 구체적으로, 실시예는 핀들(예를 들어, Si 핀들) 또는 좁은 확산 채널 엘리먼트들을 제거하고 리세스(예를 들어, 트렌치)에서 EPI(epitaxial) 성장을 사용하여 이를 대체함으로써 양호한 도핑을 달성한다. 트렌치 내에 형성되는 에피택셜 재료는, 후속 열적 단계들 및 증발(즉, BEOL 처리) 동안 인터페이스들로의 분리로 인해 도펀트 손실이 발생된 후에도, 서브-채널 영역이 높은 도펀트 농도를 유지하도록 임의로 도핑된다. 일반적으로, 도핑 요건은 채널 영역에서 보다 서브-채널 영역에서 더 높으며, 에피택셜 처리는 바로 위에 설명된 임의의 도펀트 프로파일들과 호환될 수 있다. 또한, 이러한 트렌치 기반 개념을 사용하는 실시예들은 변형된(strained), 완화된(relaxed), 또는 변형 중성인(strain neutral) 채널 영역들 및/또는 서브-채널 영역들을 포함할 수 있다.
따라서, 종래의 기술들로, 궁극적으로 도달될 수 있는 EOL(end-of-line) 서브채널 도핑 농도는 바람직한 레벨들 미만으로 제한된다. 그러나, EPI 대체 서브-채널 및 채널 영역들을 갖는 실시예를 사용하는 것은 채널 및/또는 서브-채널 영역들에서 충분히 높은 도핑 레벨들을 달성한다. 도 1에서는, 실시예에서 종래의 FinFET 기술들을 사용하여 핀(103)이 기판(101) 상에 패터닝된다. 기판(101)은, 예를 들어, 습식/건식 에칭이 뒤따르는 표준 포토리소그래피 기술들을 사용하여, Si, Si1 - xGex, Ge, SOI(silicon-on-insulator), SiGe-on-insulator, SON(Si-on-nothing)(SOI로부터의 매립 산화물은 에어 갭이 실리콘 층 아래에 존재하도록 더 낮은 유전 상수를 갖는 절연체로 대체됨), 및 SiGe-on-nothing을 포함할 수 있다. 전체 구조체는 다음으로, 예를 들어, Si 산화물 또는 Si 질화물을 포함하는 절연 재료의 층(102)으로 피복되어(즉, STI(Shallow Trench Isolation)을 사용함), 핀들이 STI(102) 내에 완전히 잠긴다. 도 1에 도시되는 바와 같이, STI(102)의 상단 표면은 다음으로 핀(103)의 상단까지 아래로 연마되어 기판(101)에 평행한 매끄러운 표면을 형성한다.
도 2에서는, 습식/건식 에칭 기술들을 사용하여 핀(103)이 제거/에칭되어 트렌치(104)의 하단에 있는 기판(101)과 함께 STI(102) 내에 트렌치(104)를 형성한다. 다른 실시예들에서, 핀(103)은 STI(102) 두께(117)보다 작은 높이(118)를 갖는 트렌치(104)를 형성하도록 부분적으로 에칭될 수 있다(라인(119)와 트렌치(104)의 상단 사이의 거리 참조).
도 3a 내지 도 3b에서, 트렌치(104)는 CVD(chemical vapor deposition) 또는 MBE(molecular beam epitaxy)를 통해 선택적으로 성장되는 SixGe1 -x(0 < x < 1), GexSn1-x(0 < x < 1), InxGa1 - xAs(0 < x < 1), 또는 다른 III-V 족 재료들과 같은 "필 재료(fill material)"(105)로 채워져, 트렌치(104)는 필러 재료(105)로 완전히 채워진다. 트렌치들에 성장되는 재료(105)는, 예를 들어, P, As, Sb, B, Al, Ga, C, Si, Ge, Sn, Zn, Te, Mg와 양전하로 또는 음전하로(positively or negatively) 도핑될 수 있어서, 이러한 도핑은 트랜지스터 다수 캐리어 타입(예를 들어, n형 반도체들에서는 전자들이 다수 캐리어이고 p형 반도체들에서는 정공들이 다수 캐리어임)에 반대이다. 트렌치(104) 내의 필 재료(105)의 도펀트 농도는 균일할 수 있거나(도 3a) 또는 트렌치의 상단에서보다 트렌치의 하단에서 더 높은 농도로 그레이딩될 수 있다(도 3b).
특히 도 3a와 관련하여, 필러 재료(105) 전반적으로 균일한 도핑은 인 시튜(in situ) 도핑을 통해 발생할 수 있다.
특히 도 3b와 관련하여, 실시예는 영역(106)이 영역(107)보다 더 강하게 도핑되고, 영역(107)이, 영역(108)보다 더 강하게 도핑되며, 영역(108)이 영역(109)보다 더 강하게 도핑되는 3개의 상이한 도핑 농도의 영역들을 포함한다. 실시예에서, 필 재료(105)는 단계적으로 형성된다. 예를 들어, 영역(106)이 형성되고 다음으로 이온 주입이 발생한다. 이것은 서브 영역(106")보다 더 강하게 도핑되는 서브 영역(106')을 생성할 수 있다. 다음으로 영역(106') 및/또는 영역(106")의 것보다 낮은 레벨에서의 후속 이온 주입으로 영역(107)이 형성된다. 다음으로 영역(107') 및/또는 영역(107")의 것보다 낮은 레벨에서의 후속 이온 주입으로 영역(108)이 형성된다. 다음으로 영역(108') 및/또는 영역(108")의 것보다 낮은 레벨에서의 후속 이온 주입으로 영역(109)이 형성된다.
위에 언급된 바와 같이, 인 시튜 및 주입 도핑 양자 모두가 상이한 실시예들에서 사용된다. 인 시튜 도핑은 격리 재료(102) 내의 도펀트 원자들의 상대적 부재 및 이와 동시에 필 재료(105) 내의 도펀트 채널들의 존재를 초래할 수 있다. 주입 도핑은 격리 재료(102) 및 필 재료 내의 도펀트 원자들의 존재를 초래할 수 있다. 이러한 경우, 도핑은 영역(102')에서 가장 강하고 영역(102")에서 가장 약할 수 있다. 따라서, 영역들(106', 106") 중 적어도 하나는 영역(109)보다 강하게 도핑되지만, 상부 영역(102')(영역(109)에 인접함)이 하부 영역(102")(영역(106)에 인접함)보다 더 강하게 도핑된다는 점에서 STI(102)에 대해서 그 반대도 사실이다.
그 후, 트렌치(104) 내의 재료(105)는 아래에 놓이는 기판에 평행한 매끄러운 표면을 얻도록 연마된다. 도 4a 내지 도 4b에서, STI(102)는 습식/건식 에칭으로 리세스되어 채널 재료(105)의 핀들을 형성한다. 그러나, (인 시튜 도핑과 반대로) 주입 도핑 기술을 사용할 때, 연마 및 주입의 순서는 역전된다(즉, 주입을 통해 도핑할 때, 도 4a 내지 도 4b의 연마는 도 3a 내지 도 3b의 주입 단계들 전에 수행될 수 있다).
도 4c는 도 4b의 실시예의 측면도를 도시하지만, 게이트 전극(120), 소스 전극(121), 및 드레인 전극(122)을 또한 포함한다. 또한, 영역들(110)은 그 영역들(106, 107 및/또는 108)에 반대로 도핑된다(즉, 영역(106)이 음전하로 도핑되면 영역(110)이 양전하로 도핑되고 그 반대도 가능하다). 마스크가 영역(109)과 같은 영역 위에 있는 동안 영역들(110)의 도핑이 수행될 수 있다. 달리 말하면, 서브핀 볼륨(예를 들어, 채널 아래의 영역(106))의 도핑 동안 및 PMOS(NMOS) 위치들에 대한 소스/드레인 영역(110)의 퇴적 동안, NMOS(PMOS) 위치들은 마스킹 층으로 덮힌다.
물론, 상이한 실시예들에서 처리와의 변형들이 존재한다. 프로세스 흐름은 채널 아래의 도핑이 발생한 후에 또는 그 전에 소스/드레인 영역들(110)의 도핑이 발생하는 "게이트 우선(gate first)" 또는 "게이트 나중(gate last)"일 수 있다. 실시예에서 PMOS(NMOS) 디바이스들에 대해 웰-도핑된 서브핀 층의 제조 동안, PMOS(NMOS)에 대한 전체 트렌치 필 재료는 소스, 드레인, 및 게이트 아래의 영역들을 포함하는 도핑에 노출된다(영역들(110)의 마스킹 및 반대 도핑이 후속하여 발생됨). 실시예에서 소스(121) 및 드레인(122)은 핀(105) 주위에 감기거나 소스/드레인 위치에서 부분적으로/완전히 에칭된 핀 상에 퇴적될 수 있다(즉, 부분적으로 또는 완전히 리세스되어 재성장된 소스/드레인 또는 상승된 소스 드레인).
다양한 실시예들이 반도전성 기판을 포함한다. 이러한 기판은 웨이퍼의 일부인 벌크 반도전성 재료일 수 있다. 실시예에서, 반도전성 기판은 웨이퍼로부터 싱귤레이트된 칩의 일부로서의 벌크 반도전성 재료이다.
이하의 예들은 추가의 실시예들에 관한 것이다.
예 1은 장치를 포함하며, 이는, 기판 상의 핀 구조체- 핀 구조체는 핀 상단 부분, 핀 하단 부분, 다수 캐리어를 포함하는 채널, 및 EPI(epitaxial) 층을 포함함 -; 및 핀 상단 부분에 인접하는 절연 층 상단 부분 및 핀 하단 부분에 인접하는 절연 층 하단 부분을 포함하는 절연 층을 포함하며, (a) EPI 층은 IV 족 재료 및 III-V 족 재료 중 적어도 하나를 포함하고, (b) 핀 하단 부분은 다수 캐리어와 반대 극성인 도펀트들의 핀 하단 부분 농도를 포함하고, (c) 핀 상단 부분은 핀 하단 부분 농도보다 낮은 도펀트들의 핀 상단 부분 농도를 포함하고, (d) 절연 층 하단 부분은 도펀트들의 절연 층 하단 부분 농도를 포함하며, (e) 절연 층 상단 부분은 절연 하단 부분 농도보다 높은 절연 층 상단 부분 농도를 포함한다.
다수 캐리어는 NMOS 또는 PMOS 또는 CMOS 스위칭 디바이스들을 생성하기 위한 전자들 또는 정공들일 수 있다. 절연 층은 STI를 포함할 수 있다.
예 2에서 예 1의 주제는 핀 하단 부분 내에 웰을 선택적으로 포함할 수 있다.
예 3에서 예 1 내지 예 2의 주제는 EPI 층이 III-V 족 재료를 포함하는 것을 선택적으로 포함할 수 있다.
예 4에서 예 1 내지 예 3의 주제는 EPI 층이 채널에 포함되고 트랜지스터의 소스 및 드레인에 연결되는 것을 선택적으로 포함할 수 있다.
예 5에서 예 1 내지 예 4의 주제는 Si를 포함하는 기판을 선택적으로 포함할 수 있다.
예 6에서 예 1 내지 예 5의 주제는 핀 구조체가 기판과 모놀리식(monolithic)이 아닌 것을 선택적으로 포함할 수 있다.
예를 들어, 도 4b에서, 핀 부분(106)은 기판(101)과 모놀리식이 아니다. 그러나, 도 2와 같은 일부 실시예들에서 위에 설명된 바와 같이, 라인(119) 위의 핀 부분은 기판(101)로부터 라인(119)를 향하여 위로 도달하는 핀 부분과 공존할 수 있다. 이러한 경우에 핀 부분(115)은 부분(115)이 후속하여 다시 채워질 트렌치(104) 내에서만 에칭된 핀 부분(115)과 비-모놀리식일 것이다.
예 7에서 예 1 내지 예 6의 주제는 채널이 변형되는(strained) 것을 선택적으로 포함할 수 있다.
예 8에서 예 1 내지 예 7의 주제는 절연 층이 핀 구조체의 최하단 에지 아래로 연장되는 것을 선택적으로 포함할 수 있다. 예를 들어, 도 2에서 STI(102)는 라인(119) 아래로 연장되고 결과적으로 핀 부분(115) 아래로 연장된다.
예 9에서 예 1 내지 예 8의 주제는 핀 구조체가 절연 층의 최상단 에지 위로 연장되는 것을 선택적으로 포함할 수 있다.
예를 들어, 도 4a에서 핀(105)은 STI(102) 위로 거리(114)만큼 연장된다.
예 10에서 예 1 내지 예 9의 주제는 핀 구조체가, 핀 상단 부분과 하단 부분 사이에, 핀 하단 부분 농도보다 낮고 핀 상단 부분 농도보다 높은 도펀트들의 핀 중간 부분 농도를 포함하는 핀 중간 부분을 포함하는 것을 선택적으로 포함할 수 있다.
예를 들어, 도 4b에서 부분(107)은 부분(106)보다 더 약하게 도핑되지만 부분(108)보다 더 강하게 도핑된다.
예 11에서 예 1 내지 예 10의 주제는, 핀 하단 부분이 제1 서브부분 및 제1 서브부분 아래의 제2 서브부분을 포함하고; 제1 서브부분이 도펀트들의 제1 서브부분 농도를 포함하며; 제2 서브부분이 제1 서브부분 농도보다 낮은 도펀트들의 제2 서브부분 농도를 포함하는 것을 선택적으로 포함할 수 있다.
예를 들어, 도 3b에서 부분(106')은 부분(106")보다 더 강하게 도핑된다.
예 12에서 예 1 내지 예 11의 주제는, EPI 층이 핀 상단 부분 및 하단 부분 양자 모두에 포함되고; 핀 상단 부분에 포함되는 EPI 층이 하단 핀 부분에 포함되는 EPI 층보다 적은 전위들을 가지며; 핀 구조체가 적어도 2:1의 종횡비(높이:폭)를 갖는 트렌치에 포함되는 것을 선택적으로 포함할 수 있다.
예를 들어, 도 3a에서 거리(131)가 거리(132)의 2배보다 크기 때문에, 트렌치(104)에 대한 종횡비는 적어도 2:1일 수 있다. ART로 인해, 이것은 EPI 재료(105) 내의 전위들의 전부 또는 대부분을 트렌치(104)의 상반부(134) 대신에 트렌치(104)의 하반부(133) 내에 유지할 수 있다.
예 13에서 예 1 내지 예 12의 주제는 핀 하단 부분이 제1 에너지 밴드갭을 갖는 제1 재료를 포함하고, 핀 상단 부분이 제1 에너지 밴드갭보다 낮은 제2 에너지 밴드갭을 갖는 제2 재료를 포함하는 것을 선택적으로 포함할 수 있다.
예를 들어, 도 3b에서 부분(106)은 부분(107) 및/또는 부분(108)에 대한 재료보다 더 높은 밴드갭을 갖는 재료를 가질 수 있다. 실시예에서, 트렌치(104)의 2개 층들(예를 들어, 층들(106, 107)) 사이에 도펀트 농도를 변경하는 대신에 재료들은 동일하거나 유사한 도펀트 농도를 가질 수 있지만 더 낮은 밴드갭 재료 아래에 더 높은 밴드갭 재료를 가질 수 있다. 일부 실시예들에서, 더 낮은 층들(예를 들어, 층(106))은 더 위의 부분들 또는 층들(예를 들어, 층(107))보다 더 많은 도핑 및 더 높은 밴드갭을 가질 수 있다.
예 14에서 예 1 내지 예 13의 주제는, 기판 상의 추가의 핀 구조체- 추가의 핀 구조체는 추가의 핀 상단 부분, 추가의 핀 하단 부분, 다수 캐리어와 반대인 추가의 다수 캐리어를 포함하는 추가의 채널, 및 추가의 EPI 층을 포함함 -; 및 추가의 핀 상단 부분에 인접하는 추가의 절연 층 상단 부분 및 추가의 핀 하단 부분에 인접하는 추가의 절연 층 하단 부분을 포함하는 추가의 절연 층을 포함하며, (a) 추가의 EPI 층은 IV 족 재료 및 III-V 족 재료 중 적어도 하나를 포함하고, (b) 추가의 핀 하단 부분은 추가의 다수 캐리어와 반대 극성인 추가의 도펀트들의 추가의 핀 하단 부분 농도를 포함하고, (c) 추가의 핀 상단 부분은 추가의 핀 하단 부분 농도보다 낮은 추가의 도펀트들의 추가의 핀 상단 부분 농도를 포함하고, (d) 추가의 절연 층 하단 부분은 추가의 도펀트들의 추가의 절연 층 하단 부분 농도를 포함하며, (e) 추가의 절연 층 상단 부분은 추가의 절연 하단 부분 농도보다 높은 추가의 절연 층 상단 부분 농도를 포함하는 것을 선택적으로 포함할 수 있다.
예를 들어, 실시예에서 도 1의 핀(103)과 같은 2개의 핀들은 서로 인접할 수 있다. 그러나, 이러한 핀들은 상이한 시간들에 개별적으로 처리될 수 있다. 예를 들어, 핀들 중 하나는 도 2에 도시되는 바와 같이 (전체적으로 또는 부분적으로) 제거되고 나서 (NMOS 디바이스를 생성하는데 사용되는 프로세스의 일부 또는 전부 동안 다른 핀을 마스킹하면서) NMOS 디바이스를 생성하도록 구축될 수 있다. 다음으로 다른 핀은 PMOS 디바이스의 처리의 일부 또는 전부 동안 NMOS 디바이스를 만들면서 PMOS 디바이스를 생성하도록 처리될 수 있다. 그렇게 하면 CMOS 시스템들을 산출할 수 있다.
예 15에서 예 1 내지 예 14의 주제는, 핀 상단 부분이 핀 구조체의 상반부에 포함되고, 핀 하단 부분이 핀 구조체의 하반부에 포함되고, 절연 층 상단 부분이 절연 층의 상단 절반에 포함되며, 절연 하단 부분이 절연 층의 하단 절반에 포함되는 것을 선택적으로 포함할 수 있다.
예를 들어, STI(102) 및 트렌치(104)의 상단 절반 및 하단 절반은 도 3a의 라인(135)에 의해 정의될 수 있다.
예 16은 장치를 포함하며, 이는, 기판 상의 핀 구조체- 핀 구조체는 핀 상단 부분, 핀 하단 부분, 다수 캐리어를 포함하는 채널, 및 EPI(epitaxial) 층을 포함함 -; 및 핀 상단 부분에 인접하고 이에 직접 접촉하는 절연 층 상단 부분 및 핀 하단 부분에 인접하고 이에 직접 접촉하는 절연 층 하단 부분을 포함하는 절연 층을 포함하며, (a) EPI 층은 IV 족 재료 및 III-V 족 재료 중 적어도 하나를 포함하고, (b) 핀 하단 부분은 다수 캐리어와 반대 극성인 도펀트들의 핀 하단 부분 농도를 포함하고, (c) 핀 상단 부분은 핀 하단 부분 농도보다 낮은 도펀트들의 핀 상단 부분 농도를 포함하며, (d) 절연 층 상단 부분 및 하단 부분은 각각 일반적으로 1E17/cm^3 미만의 도펀트들을 포함한다.
예를 들어, 실시예는 핀(105)의 인 시튜 도핑을 수반할 수 있으며, 핀(105)에는 도핑 변화도가 거의 없고, 주변 STI(102)에는 도핑이 거의 없다. 도 3a는 이러한 도핑 배열을 갖는 구조체를 도시한다.
예 17에서 예 16의 주제는 핀 하단 부분 내에 웰을 선택적으로 포함할 수 있으며, 절연 층 상단 부분 및 하단 부분은 각각 핀 구조체의 20nm 내에 있다.
따라서, 절연 층의 상단 부분 및 하단 부분은 각각 일반적으로 1E17/cm^3 미만의 도펀트들을 포함할 수 있고, 이러한 부분들은 칩 상의 어느 곳에서도 없지만 트렌치(104)에 비교적 가깝다. 이러한 부분들은 영역(140)과 같은 소스(121)와 게이트(120) 사이의 영역들에 포함될 수 있다. 이러한 부분들은 영역(141)과 같은 드레인(122)과 게이트(120) 사이의 영역들에 포함될 수 있다.
예 18에서 예 16 내지 예 17의 주제는 핀 구조체가 절연 층의 최상단 에지 위로 연장되는 것을 선택적으로 포함할 수 있다.
예 19는 장치를 포함하며, 이는, 기판 상의 핀 구조체- 핀 구조체는 핀 상단 부분, 핀 하단 부분, 다수 캐리어를 포함하는 채널, 및 EPI(epitaxial) 층을 포함함 -; 및 핀 상단 부분에 인접하는 절연 층 상단 부분 및 핀 하단 부분에 인접하는 절연 층 하단 부분을 포함하는 절연 층을 포함하며, (a) EPI 층은 IV 족 재료 및 III-V 족 재료 중 적어도 하나를 포함하고, (b) 핀 하단 부분은 다수 캐리어와 반대 극성인 도펀트들의 핀 하단 부분 농도를 포함하고, (c) 핀 상단 부분은 핀 하단 부분 농도와 일반적으로 동일한 도펀트들의 핀 상단 부분 농도를 포함하며, (d) 절연 층 상단 부분 및 하단 부분은 각각 일반적으로 1E17/cm^3 미만의 도펀트들을 포함한다.
예 20에서 예 19의 주제는 핀 하단 부분 내에 웰을 선택적으로 포함할 수 있다.
예 21에서 예 19 내지 예 20의 주제는 핀 구조체가 절연 층의 최상단 에지 위로 연장되는 것을 선택적으로 포함할 수 있다.
실시예는 방법을 포함하며, 이는, (a) 기판 상에 핀 구조체를 형성하는 단계; (b) 핀 주위에 절연 층을 형성하는 단계, (c) 핀의 일부 또는 전부를 제거하여 절연 층 내에 트렌치를 형성하는 단계, (d) 트렌치의 일부 또는 전부를 하나 이상의 EPI 층들로 채우는 단계, 및 (e) STI의 일부를 제거하여 EPI 층의 상부를 노출시키는 단계를 포함한다. 실시예는 핀 상에 소스, 드레인 및 게이트 콘택트들을 형성할 수 있다. 실시예는 주입 및/또는 인 시튜 도핑을 사용하여 서브채널/서브-핀 영역을 점진적인 방식(graduated fashion) 및/또는 동일한 방식(equal fashion)으로 도핑할 수 있다.
실시예는 방법을 포함하며, 이는, (a) 기판 상에 핀 구조체를 형성하는 단계; (b) 핀 주위에 절연 층을 형성하는 단계, (c) 핀의 일부 또는 전부를 제거하여 절연 층 내에 트렌치를 형성하는 단계, (d) 트렌치의 일부를 제1 EPI 층으로 채우는 단계, (e) 제1 EPI 층을 도핑하는 단계, (f) 트렌치의 더 일부를 제2 EPI 층으로 채우는 단계, (g) 핀에 대해 다수 캐리어와 반대되는 방식으로 제1 EPI 층보다 더 약하게 제2 EPI 층을 도핑하는 단계, 및 (h) 절연 층의 하부보다 절연 층의 상부를 더 강하게 도핑하는 단계를 포함한다. 실시예는 핀 상에 소스, 드레인, 및 게이트 콘택트들을 형성할 수 있다. 실시예는 주입 및/또는 인 시튜 도핑을 사용하여 서브채널/서브-핀 영역을 점진적인 방식 및/또는 동일한 방식으로 도핑할 수 있다.
본 발명의 실시예들의 전술한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 총망라하거나, 또는 개시된 정확한 형태들에 본 발명을 제한하도록 의도되지 않았다. 본 설명 및 하기 청구항들은 좌측, 우측, 상단, 하단, 위, 아래, 높은(upper), 낮은(lower), 제1, 제2 등과 같이 단지 설명적인 목적으로 사용되며 제한적으로 해석되지 않아야 할 용어들을 포함한다. 예를 들어, 상대적인 수직 위치를 지시하는 용어들은, 기판 또는 집적 회로의 장치 측(또는 활성 표면)이 그 기판의 "상단" 표면이고, 기판이 실제로는 임의의 배향으로 위치할 수 있어서, 기준의 표준 지상 프레임에서 기판의 "상단" 측이 "하단" 측보다 낮을 수 있으며, "상단"이라는 용어의 의미 내에 여전히 속할 수 있는 상황을 지칭한다. (청구항들을 포함하는) 본 명세서에서 사용되는 바와 같은 "~ 상의"라는 용어는 구체적으로 그렇게 지시되지 않는 한은 제2 층 "상의" 제1 층이 제2 층 바로 위에 위치하고 그와 직접 접촉한다는 것을 표시하는 것은 아니며, 제1 층과 제1 층 상의 제2 층 사이에는 제3 층 또는 다른 구조체가 존재할 수 있다. 본 명세서에 설명되는 디바이스 또는 물품의 실시예들은 다수의 위치들 및 배향들로 제조되고, 사용되고, 또는 수송될 수 있다. 관련 분야에서의 숙련된 자들은 위 교시사항에 비추어 다수의 변형 및 변경들이 가능하다는 것을 인식할 수 있다. 관련분야에서의 숙련된 자들은 도면들에 도시되는 다양한 컴포넌트들에 대한 균등한 조합들 및 치환들을 인식할 것이다. 따라서, 본 발명의 범위가 이러한 상세한 설명에 의해 제한되는 것이 아니로, 오히려 본 명세서에 첨부되는 청구항들에 의해 제한된다는 점이 의도된다.

Claims (21)

  1. 장치로서,
    기판 상의 핀 구조체- 상기 핀 구조체는 핀 상단 부분, 핀 하단 부분, 다수 캐리어(majority carrier)를 포함하는 채널, 및 EPI(epitaxial) 층을 포함함 -; 및
    상기 핀 상단 부분에 인접하는 절연 층 상단 부분 및 상기 핀 하단 부분에 인접하는 절연 층 하단 부분을 포함하는 절연 층
    을 포함하며,
    (a) 상기 EPI 층은 IV 족 재료 및 III-V 족 재료 중 적어도 하나를 포함하고, (b) 상기 핀 하단 부분은 상기 다수 캐리어와 반대 극성인 도펀트들의 핀 하단 부분 농도를 포함하고, (c) 상기 핀 상단 부분은 상기 핀 하단 부분 농도보다 낮은 상기 도펀트들의 핀 상단 부분 농도를 포함하고, (d) 상기 절연 층 하단 부분은 상기 도펀트들의 절연 층 하단 부분 농도를 포함하며, (e) 상기 절연 층 상단 부분은 절연 하단 부분 농도보다 높은 절연 층 상단 부분 농도를 포함하는 장치.
  2. 제1항에 있어서,
    상기 핀 하단 부분 내에 웰을 포함하는 장치.
  3. 제1항에 있어서,
    상기 EPI 층은 III-V 족 재료를 포함하는 장치.
  4. 제3항에 있어서,
    상기 EPI 층은 상기 채널에 포함되고 트랜지스터의 소스 및 드레인에 연결되는 장치.
  5. 제3항에 있어서,
    Si를 포함하는 기판을 포함하는 장치.
  6. 제1항에 있어서,
    상기 핀 구조체는 상기 기판과 모놀리식(monolithic)이 아닌 장치.
  7. 제6항에 있어서,
    상기 채널은 변형되는(strained) 장치.
  8. 제7항에 있어서,
    상기 절연 층은 상기 핀 구조체의 최하단 에지 아래로 연장되는 장치.
  9. 제1항에 있어서,
    상기 핀 구조체는 상기 절연 층의 최상단 에지 위로 연장되는 장치.
  10. 제1항에 있어서,
    상기 핀 구조체는, 상기 핀 상단 부분과 하단 부분 사이에, 상기 핀 하단 부분 농도보다 낮고 상기 핀 상단 부분 농도보다 높은 도펀트들의 핀 중간 부분 농도를 포함하는 핀 중간 부분을 포함하는 장치.
  11. 제1항에 있어서,
    상기 핀 하단 부분은 제1 서브부분(subportion) 및 상기 제1 서브부분 아래의 제2 서브부분을 포함하고;
    상기 제1 서브부분은 상기 도펀트들의 제1 서브부분 농도를 포함하며;
    상기 제2 서브부분은 상기 제1 서브부분 농도보다 낮은 도펀트들의 제2 서브부분 농도를 포함하는 장치.
  12. 제1항에 있어서,
    상기 EPI 층은 상기 핀 상단 부분 및 하단 부분 양자 모두에 포함되고;
    상기 핀 상단 부분에 포함되는 EPI 층은 하단 핀 부분에 포함되는 EPI 층보다 적은 전위들을 가지며;
    상기 핀 구조체는 적어도 2:1의 종횡비(높이:폭)를 갖는 트렌치에 포함되는 장치.
  13. 제1항에 있어서,
    상기 핀 하단 부분은 제1 에너지 밴드갭을 갖는 제1 재료를 포함하고, 상기 핀 상단 부분은 상기 제1 에너지 밴드갭보다 낮은 제2 에너지 밴드갭을 갖는 제2 재료를 포함하는 장치.
  14. 제1항에 있어서,
    상기 기판 상의 추가의 핀 구조체- 상기 추가의 핀 구조체는 추가의 핀 상단 부분, 추가의 핀 하단 부분, 상기 다수 캐리어에 반대인 추가의 다수 캐리어를 포함하는 추가의 채널, 및 추가의 EPI 층을 포함함 -; 및
    상기 추가의 핀 상단 부분에 인접하는 추가의 절연 층 상단 부분 및 상기 추가의 핀 하단 부분에 인접하는 추가의 절연 층 하단 부분을 포함하는 추가의 절연 층
    을 포함하며,
    (a) 상기 추가의 EPI 층은 IV 족 재료 및 III-V 족 재료 중 적어도 하나를 포함하고, (b) 상기 추가의 핀 하단 부분은 상기 추가의 다수 캐리어와 반대 극성인 추가의 도펀트들의 추가의 핀 하단 부분 농도를 포함하고, (c) 상기 추가의 핀 상단 부분은 상기 추가의 핀 하단 부분 농도보다 낮은 상기 추가의 도펀트들의 추가의 핀 상단 부분 농도를 포함하고, (d) 상기 추가의 절연 층 하단 부분은 상기 추가의 도펀트들의 추가의 절연 층 하단 부분 농도를 포함하며, (e) 상기 추가의 절연 층 상단 부분은 상기 추가의 절연 하단 부분 농도보다 높은 추가의 절연 층 상단 부분 농도를 포함하는 장치.
  15. 제1항에 있어서,
    상기 핀 상단 부분은 상기 핀 구조체의 상반부(upper half)에 포함되고, 상기 핀 하단 부분은 상기 핀 구조체의 하반부(lower half)에 포함되고, 상기 절연 층 상단 부분은 상기 절연 층의 상단 절반(top half)에 포함되며, 상기 절연 하단 부분은 상기 절연 층의 하단 절반(bottom half)에 포함되는 장치.
  16. 장치로서,
    기판 상의 핀 구조체- 상기 핀 구조체는 핀 상단 부분, 핀 하단 부분, 다수 캐리어를 포함하는 채널, 및 EPI(epitaxial) 층을 포함함 -; 및
    상기 핀 상단 부분에 인접하고 이에 직접 접촉하는 절연 층 상단 부분 및 상기 핀 하단 부분에 인접하고 이에 직접 접촉하는 절연 층 하단 부분을 포함하는 절연 층
    을 포함하며,
    (a) 상기 EPI 층은 IV 족 재료 및 III-V 족 재료 중 적어도 하나를 포함하고, (b) 상기 핀 하단 부분은 상기 다수 캐리어와 반대 극성인 도펀트들의 핀 하단 부분 농도를 포함하고, (c) 상기 핀 상단 부분은 상기 핀 하단 부분 농도보다 낮은 상기 도펀트들의 핀 상단 부분 농도를 포함하며, (d) 상기 절연 층 상단 부분 및 하단 부분은 각각 일반적으로 1E17/cm^3 미만의 상기 도펀트들을 포함하는 장치.
  17. 제16항에 있어서,
    상기 핀 하단 부분 내에 웰을 포함하며, 상기 절연 층 상단 부분 및 하단 부분은 각각 상기 핀 구조체의 20nm 내에 있는 장치.
  18. 제16항에 있어서,
    상기 핀 구조체는 상기 절연 층의 최상단 에지 위로 연장되는 장치.
  19. 장치로서,
    기판 상의 핀 구조체- 상기 핀 구조체는 핀 상단 부분, 핀 하단 부분, 다수 캐리어를 포함하는 채널, 및 EPI(epitaxial) 층을 포함함 -; 및
    상기 핀 상단 부분에 인접하는 절연 층 상단 부분 및 상기 핀 하단 부분에 인접하는 절연 층 하단 부분을 포함하는 절연 층
    을 포함하며,
    (a) 상기 EPI 층은 IV 족 재료 및 III-V 족 재료 중 적어도 하나를 포함하고, (b) 상기 핀 하단 부분은 상기 다수 캐리어와 반대 극성인 도펀트들의 핀 하단 부분 농도를 포함하고, (c) 상기 핀 상단 부분은 상기 핀 하단 부분 농도와 일반적으로 동일한 상기 도펀트들의 핀 상단 부분 농도를 포함하며, (d) 상기 절연 층 상단 부분 및 하단 부분은 각각 일반적으로 1E17/cm^3 미만의 상기 도펀트들을 포함하는 장치.
  20. 제19항에 있어서,
    상기 핀 하단 부분 내에 웰을 포함하는 장치.
  21. 제19항에 있어서,
    상기 핀 구조체는 상기 절연 층의 최상단 에지 위로 연장되는 장치.
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