CN107004709B - 防止子沟道漏电流的半导体装置 - Google Patents

防止子沟道漏电流的半导体装置 Download PDF

Info

Publication number
CN107004709B
CN107004709B CN201480083566.3A CN201480083566A CN107004709B CN 107004709 B CN107004709 B CN 107004709B CN 201480083566 A CN201480083566 A CN 201480083566A CN 107004709 B CN107004709 B CN 107004709B
Authority
CN
China
Prior art keywords
fin
bottom portion
insulating layer
additional
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201480083566.3A
Other languages
English (en)
Other versions
CN107004709A (zh
Inventor
K·贾姆布纳坦
G·A·格拉斯
C·S·莫哈帕特拉
A·S·默西
S·M·塞亚
T·加尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN107004709A publication Critical patent/CN107004709A/zh
Application granted granted Critical
Publication of CN107004709B publication Critical patent/CN107004709B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

实施例包括一种装置，该装置包括：衬底上的鳍状物结构，鳍状物结构包括鳍状物顶部和底部部分、包括多数载流子的沟道、以及外延(EPI)层；绝缘层，其包括邻近鳍状物顶部和底部部分的绝缘层顶部和底部部分；其中(a)EPI层包括IV族和III‑V族材料中的一种或多种，(b)鳍状物底部部分包括掺杂剂的鳍状物底部部分浓度，掺杂剂与多数载流子极性相反，(c)鳍状物顶部部分包括掺杂剂的鳍状物顶部部分浓度，其低于鳍状物底部部分浓度，(d)绝缘层底部部分包括掺杂剂的绝缘层底部部分浓度，以及(e)绝缘层顶部部分包括绝缘顶层部分浓度，其大于绝缘底部部分浓度。本文描述了其它实施例。

Description

防止子沟道漏电流的半导体装置
技术领域
本发明的实施例是在半导体器件领域，以及更具体地，是非平面晶体管。
背景技术
FinFET是围绕半导体材料的薄带(被称为“鳍状物”)构造的晶体管。晶体管包括标准场效应晶体管(FET)节点/部件：栅极、栅极电介质、源极区域、以及漏极区域。该器件的导电沟道驻留在栅极电介质下方、鳍状物的外侧。具体地，电流沿鳍状物的“两个侧壁”以及沿鳍状物的顶侧而流动。因为导电沟道基本上沿鳍状物的三个不同的外部、平面区域驻留，所以这种FinFET典型地被称为“三栅极”FinFET。存在其它类型的FinFET (例如，“双栅极”FinFET，其中导电沟道主要仅沿鳍状物的两个侧壁驻留而不沿鳍状物的顶侧驻留)。
附图说明
根据所附权利要求、一个或多个示例实施例的以下详细描述、以及对应的附图，本发明的实施例的特征和优点将变得显而易见。在认为适当的情况下，附图标记在附图中重复以指示对应的或相似的元素。
图1-2描绘了在各种处理阶段本发明的各种实施例的前横截面图。
图3a和4a描绘了在不同处理阶段本发明的实施例中的均匀掺杂的鳍状物结构的前横截面图。
图3b和4b描绘了在不同处理阶段本发明的实施例中的均匀掺杂的鳍状物结构的前横截面图。
图4c描绘了图4b的实施例的侧横截面图。
具体实施方式
现在将参考附图，其中相同的结构可以设置有相同的后缀附图标记。为了更清楚地示出各种实施例的结构，本文所包括的附图是半导体/电路结构的图解表示。因此，所制造的集成电路结构的实际外观(例如，在显微照片中)可以表现为不同的，而仍然包含示出的实施例的所要求保护的结构。此外，附图可以仅示出用于理解示出的实施例的结构。本领域已知的附加结构可能未被包括以保持附图清晰。例如，并非必须示出半导体器件的每个层。“实施例”、“各种实施例”等指示如此描述的(多个)实施例可以包括特定特征、结构或特性，但是并不是每个实施例都必须包括特定特征、结构或特性。一些实施例可以具有针对其它实施例描述的特征中的一些特征、全部特征、或者没有这样的特征。“第一”、“第二”、“第三”等描述共同的对象，并指示相同对象的不同实例正在被引用。这样的形容词并非暗示如此描述的对象必须按给定的顺序，或者时间地、空间地、以排序的方式，或者以任何其它方式。“连接”可以指示元件彼此直接物理或电接触，并且“耦合”可以指示元件彼此协作或交互，但是元件可以直接物理或电接触，或者可以不直接物理或电接触。
功耗是电路开发中的主要考虑因素。当晶体管处于其截止状态时，应当优选地使通过晶体管的无意泄漏路径的电流消耗最小化。平面型和FinFET晶体管中的主要泄漏路径在子沟道区域(有时被称为FinFets中的“子鳍状物”区域，或者一般而言称为“子结构”)中。为了限制该路径，常规晶体管的设计人员试图在源极与沟道/子沟道区域之间以及漏极与沟道 /子沟道区域之间采用尖锐的正/负(p/n)结。在常规的平面晶体管设计中，这种尖锐的p/n结通常通过使用子沟道或子结构区域的恰当的阱相反掺杂来实现。例如，对于pMOS器件而言，沟道下方的阱是负(n)掺杂的，而对于n-MOS器件而言，沟道下方的阱是p掺杂的。
然而，申请人已经认识到这种技术在窄平面晶体管(例如，具有<30nm 的阱扩散宽度的晶体管)和FinFET两者中都是有问题的。具体地，问题在于后段制程(BEOL)处理(在第一次金属化后的器件制造过程中在半导体晶片上执行的操作)之后最大可实现的掺杂剂浓度(使用注入技术来执行掺杂所实现的)不足以阻止这种泄漏(例如，在IV族晶体管中为1E17cm^-3，而III-V晶体管中为1E16cm^-3)。
实施例通过在子沟道区域中任意地实现高掺杂浓度来解决这个问题。具体地，实施例通过去除鳍状物(例如，硅(Si)鳍状物)或窄扩散沟道元件并使用凹槽(例如，沟槽)中的外延(EPI)生长替换它们来实现阱掺杂。在沟槽中形成的外延材料是任意掺杂的，以使得即使在随后的热步骤和蒸发(即，BEOL处理)期间在由于与界面分离而发生掺杂剂损失之后，子沟道区域也保持高掺杂剂浓度。一般地，掺杂需求在子沟道区域中比在沟道区域中要高，并且外延处理与上面紧接描述的任意掺杂剂轮廓相兼容。此外，使用这种基于沟槽的概念的实施例可以包括应变、松弛、或应变中性的沟道区域和/或子沟道区域。
因此，利用常规技术，最终可实现的末端制程EOL子沟道掺杂浓度限制在低于预期水平。然而，使用具有EPI替换子沟道和沟道区域的实施例实现沟道和/或子沟道区域中的足够高的掺杂水平。
在图1中，在实施例中，使用常规FinFET技术将鳍状物103图案化在衬底101上。衬底101可以包括例如Si、Si1-xGex、Ge、绝缘体上Si(SOI)、绝缘体上SiGe、空中Si(Si-on-nothing，SON)(由此使用具有较低介电常数的绝缘体来替换来自SOI的掩埋氧化物，以使得在硅层下存在气隙)、以及使用标准光刻技术随后进行湿/干蚀刻的空中SiGe(SiGe-on-nothing)。然后使用包含例如硅氧化物或硅氮化物的一层绝缘材料102对整个结构进行覆盖(即，使用浅沟槽隔离(STI))，以使得鳍状物完全浸没在STI 102中。然后STI 102的顶表面被向下抛光到鳍状物103的顶部以形成平行于衬底 101的光滑表面，如图1所示。
在图2中，使用湿/干蚀刻技术来去除/蚀刻鳍状物103，以在STI 102 中形成沟槽104，而衬底101在沟槽104的底部。在其它实施例中，可以部分地蚀刻掉(参见线119与沟槽104的顶部之间的距离)鳍状物103以形成沟槽104而高度118小于STI 102厚度117。
在图3A-B中，沟槽104填充有“填充材料”105，例如，SixGe1-x(0<x <1)、GexSn1-x(0<x<1)、InxGe1-x As(0<x<1)、或经由化学气相沉积(CVD) 或分子束外延(MBE)选择性地生长的其它III-V材料，以使得沟槽104被填充材料105完全填充。在沟槽中生长的材料105可以与例如P、As、Sb、 B、Al、Ga、C、Si、Ge、Sn、Zn、Te、Mg正掺杂或负掺杂，以使得掺杂与晶体管多数载流子类型(例如，其中在n型半导体中电子为多数载流子而在p型半导体中空穴是多数载流子)相反。沟槽104内的填充材料105 的掺杂剂浓度可以是均匀的(图3A)，或者以在沟槽底部的浓度高于在沟槽顶部的浓度方式分级的(图3B)。
关于图3A，特别地，遍及填充材料105的均匀掺杂可以经由原位掺杂发生。
关于图3B，特别地，实施例包括三个掺杂浓度的不同区域，其中区域 106比区域107更重掺杂，区域107比区域108更重掺杂，而区域108比区域109更重掺杂。在实施例中，填充材料105分阶段地形成。例如，形成区域106，然后发生离子注入。这可以创建子区域106'，其比子区域106”更重掺杂。然后形成区域107，而后续的离子注入水平低于区域106'和/或区域106”的离子注入水平。然后，形成区域108，而后续的离子注入水平低于区域107'和/或区域107”的离子注入水平。然后形成区域109，而后续的离子注入水平低于区域108'和/或区域108”的离子注入水平。
如上面所提及的，原位和注入掺杂两者都用于不同的实施例中。原位掺杂可以导致在隔离材料102中相对缺乏的掺杂剂原子，并且同时在填充材料105中存在掺杂剂沟道。注入掺杂可以导致在隔离材料102和填充材料中存在掺杂剂原子。在这种情况下，掺杂可以是在区域102'中最强，而在区域102”中最弱。因此，尽管区域106'、106”中的至少一个区域比区域 109更强掺杂，但是对于STI 102相反的情况是正确的，因为上部区域102' (其邻近区域109)比下部区域102”(其邻近区域106)更重掺杂。
之后，然后对沟槽104内的材料105进行抛光以获得平行于下面的衬底的光滑表面。在图4A-B中，然后使用湿/干蚀刻来使STI 102形成凹槽，以形成沟道材料105的鳍状物。然而，当使用注入掺杂技术(与原位掺杂相反)时，抛光和注入的顺序被反转(即，当经由注入进行掺杂时，可以在图3A-B的注入步骤之前执行图4A-B的抛光)。
图4C示出了图4B的实施例的侧视图，但是还包括栅极电极120、源极电极121、以及漏极电极122。此外，区域110与区域106、107和/或108 相反地掺杂(即，如果区域106是负掺杂的，则区域110是正掺杂的，并且反之亦然)。在掩模在诸如区域109的区域之上的同时可以执行区域110 的掺杂。换言之，在对子鳍状物体积(例如，沟道下方的区域106)进行掺杂期间和在对用于PMOS(NMOS)位置的源极/漏极区域110进行沉积期间，NMOS(PMOS)位置被掩蔽层覆盖。
当然，随着处理，变化存在于不同的实施例中。根据源极/漏极区域110 的掺杂发生在沟道下方的掺杂发生之前或之后，工艺流程可以是“栅极最先”或“栅极最后”。在实施例中，在制造用于PMOS(NMOS)器件的阱掺杂的子鳍状物层期间，用于PMOS(NMOS)的整个沟槽填充材料暴露于掺杂，包括源极、漏极、以及栅极下面的区域(对区域110进行掩蔽和相反掺杂将随后发生)。在实施例中，源极121和漏极122或者可以环绕鳍状物105，或者可以在源极/漏极位置处沉积在部分地/完全地蚀刻出的鳍状物上(即，部分地或完全凹陷并再生长的源极/漏极或凸起的源极漏极)。
各种实施例包括半导体衬底。这样的衬底可以是作为晶片的一部分的大块半导体材料。在实施例中，半导体衬底是作为已经与晶片分隔的芯片的一部分的大块半导体材料。
以下示例涉及另外的实施例。
示例1包括一种装置，该装置包括：在衬底上的鳍状物结构，鳍状物结构包括鳍状物顶部部分、鳍状物底部部分、包括多数载流子的沟道、以及外延(EPI)层；以及绝缘层，其包括邻近鳍状物顶部部分的绝缘层顶部部分和邻近鳍状物底部部分的绝缘层底部部分；其中(a)EPI层包括IV族材料和III-V族材料中的至少一种，(b)鳍状物底部部分包括掺杂剂的鳍状物底部部分浓度，掺杂剂与多数载流子极性相反，(c)鳍状物顶部部分包括掺杂剂的鳍状物顶部部分浓度，其小于鳍状物底部部分浓度，(d)绝缘层底部部分包括掺杂剂的绝缘层底部部分浓度，以及(e)绝缘层顶部部分包括绝缘顶层部分浓度，其大于绝缘底部部分浓度。
多数载流子可以是用于创建NMOS或PMOS或CMOS开关器件的电子或空穴。绝缘层可以包括STI。
在示例2中，示例1的主题可以可选地包括在鳍状物底部部分内的阱。
在示例3中，示例1-2的主题可以可选地包括，其中，EPI层包括III-VI 族材料。
在示例4中，示例1-3的主题可以可选地包括，其中，EPI层被包括在沟道中并耦合到晶体管的源极和漏极。
在示例5中，示例1-4的主题可以可选地包括衬底，衬底包括硅。
在示例6中，示例1-5的主题可以可选地包括，其中鳍状物结构不与衬底单片集成。
例如，在图4b中，鳍状物部分106不与衬底101单片集成。然而，如上面在一些实施例(例如，图2)中所描述的，线119上方的鳍状物部分可以与从衬底101朝向线119上延的鳍状物部分共存。在这种情况下，鳍状物部分115将不与鳍状物部分115单片集成，其中已经蚀刻掉仅在沟槽104 内的部分115以待后续再次填充。
在示例7中，示例1-6的主题可以可选地包括，其中，沟道是应变的。
在示例8中，示例1-7的主题可以可选地包括，其中，绝缘层在鳍状物结构的最底部边缘的下方延伸。例如，在图2中，STI 102在线119下方并且因此在鳍状物部分115下方延伸。
在示例9中，示例1-8的主题可以可选地包括，其中，鳍状物结构在绝缘层的最顶部边缘的上方延伸。
例如，在图4a中，鳍状物105在STI 102上方延伸距离114。
在示例10中，示例1-9的主题可以可选地包括，其中，鳍状物结构包括在鳍状物顶部部分与鳍状物底部部分之间的鳍状物中间部分，鳍状物中间部分包括掺杂剂的鳍状物中间部分浓度，其小于鳍状物底部部分浓度并且大于鳍状物顶部部分浓度。
例如，在图4b中，部分107比部分106更轻掺杂，但比部分108更重掺杂。
在示例11中，示例1-10的主题可以可选地包括，其中：鳍状物底部部分包括第一子部分和在第一子部分下方的第二子部分；第一子部分包括掺杂剂的第一子部分浓度；并且第二子部分包括掺杂剂的第二子部分浓度，其小于第一子部分浓度。
例如，在图3b中，子部分106'比部分106”更重掺杂。
在示例12中，示例1-11的主题可以可选地包括，其中：EPI层被包括在鳍状物顶部部分和鳍状物底部部分两者中；包括在鳍状物顶部部分中的 EPI层具有比包括在底部鳍状物部分中的EPI层少的位错；并且鳍状物结构被包括在沟槽中，沟槽具有至少2:1的纵横比(高度：宽度)。
例如，在图3a中，沟槽104的纵横比可以是至少2:1，因为距离131 比距离132大两倍。由于ART，这可以将EPI材料105中的位错的全部或大多数保持在沟槽104的下半部133内而不是沟槽104的上半部134内。
在示例13中，示例1-12的主题可以可选地包括，其中，鳍状物底部部分包括具有第一能量带隙的第一材料，并且鳍状物顶部部分包括具有第二能量带隙的第二材料，第二能量带隙低于第一能量带隙。
例如，在图3b中，部分106可以具有其带隙比用于部分107和/或部分 108的材料的带隙高的材料。在实施例中，代替改变沟槽104的两个层(例如，层106、107)之间的掺杂剂浓度，代替地，材料可以具有相同或类似的掺杂剂浓度，但是具有在较低带隙材料下方的较高带隙材料。在一些实施例中，较低层(例如，层106)可以具有比上部部分或层(例如，层107)更多的掺杂和更高的带隙二者。
在示例14中，示例1-13的主题可以可选地包括，在衬底上的附加鳍状物结构，附加鳍状物结构包括附加鳍状物顶部部分、附加鳍状物底部部分、包括与多数载流子相反的附加多数载流子的附加沟道、以及附加EPI层；以及附加绝缘层，其包括邻近附加鳍状物顶部部分的附加绝缘层顶部部分和邻近附加鳍状物底部部分的附加绝缘层底部部分；其中(a)附加EPI层包括IV族材料和III-V族材料中的至少一种，(b)附加鳍状物底部部分包括附加掺杂剂的附加鳍状物底部部分浓度，附加掺杂剂与附加多数载流子极性相反，(c)附加鳍状物顶部部分包括附加掺杂剂的附加鳍状物顶部部分浓度，其小于附加鳍状物底部部分浓度，(d)附加绝缘层底部部分包括附加掺杂剂的附加绝缘层底部部分浓度，以及(e)附加绝缘层顶部分包括附加绝缘顶层部分浓度，其大于附加绝缘底部部分浓度。
例如，在实施例中，两个鳍状物(例如，图1的鳍状物103)可以彼此邻近。然而，鳍状物可以在不同时间分开地处理。例如，可以如图2所示去除(全部地或部分地)鳍状物中的一个，并且然后进行构建以创建NMOS 器件(同时在用于创建NMOS器件的工艺的一些工艺或全部工艺期间对另一个鳍状物进行掩蔽)。然后可以处理另一个鳍状物以创建PMOS器件，同时在PMOS器件的处理的一些处理或全部处理期间制成NMOS器件。这样做可以产生CMOS系统。
在示例15中，示例1-14的主题可以可选地包括，其中，鳍状物顶部部分包括在鳍状物结构的上半部中，鳍状物底部部分包括在鳍状物结构的下半部中，绝缘层顶部部分包括在绝缘层的顶半部中，并且绝缘底部部分包括在绝缘层的底半部中。
例如，STI 102和沟槽104的顶半部和底半部可以由图3a的线135限定。
示例16包括一种装置，该装置包括：在衬底上的鳍状物结构，鳍状物结构包括鳍状物顶部部分、鳍状物底部部分、包括多数载流子的沟道、以及外延(EPI)层；以及绝缘层，其包括邻近并直接接触鳍状物顶部部分的绝缘层顶部部分以及邻近并直接接触鳍状物底部部分的绝缘层底部部分；其中(a)EPI层包括IV族材料和III-V族材料中的至少一种，(b)鳍状物底部部分包括掺杂剂的鳍状物底部部分浓度，掺杂剂与多数载流子极性相反，(c)鳍状物顶部部分包括掺杂剂的鳍状物顶部部分浓度，其小于鳍状物底部部分浓度，以及(d)绝缘层顶部部分和绝缘层底部部分每个均包括一般小于1E17/cm^3的掺杂剂。
例如，实施例可以涉及鳍状物105的原位掺杂，其中在鳍状物105中有很少的掺杂梯度，并且在周围的STI 102中有很少的掺杂。图3a描绘了具有这种掺杂布置的结构。
在示例17中，示例16的主题可以可选地包括在鳍状物底部部分内的阱，并且其中，绝缘层顶部部分和绝缘层底部部分每个均在鳍状物结构的 20nm内。
因此，绝缘层顶部部分和绝缘层底部部分每个均可以包括一般小于 1E17/cm^3的掺杂剂，并且那些部分在芯片上不在除了相对靠近沟槽104 的任何地方。这些部分可以包括在源极121与栅极120之间的区域中，例如，区域140。这些部分可以包括在漏极122与栅极120之间的区域中，例如，区域141。
在示例18中，示例16-17的主题可以可选地包括，其中鳍状物结构在绝缘层的最顶部边缘的上方延伸。
示例19包括一种装置，该装置包括：在衬底上的鳍状物结构，鳍状物结构包括鳍状物顶部部分、鳍状物底部部分、包括多数载流子的沟道、以及外延(EPI)层；以及绝缘层，其包括邻近鳍状物顶部部分的绝缘层顶部部分和邻近鳍状物底部部分的绝缘层底部部分；其中(a)EPI层包括IV族材料和III-V族材料中的至少一种，(b)鳍状物底部部分包括掺杂剂的鳍状物底部部分浓度，掺杂剂与多数载流子极性相反，(c)鳍状物顶部部分包括掺杂剂的鳍状物顶部部分浓度，其一般等于鳍状物底部部分浓度，以及 (d)绝缘层顶部部分和绝缘层底部部分每个均包括一般小于1E17/cm^3的掺杂剂。
在示例20中，示例19的主题可以可选地包括在鳍状物底部部分内的阱。
在示例21中，示例19-20的主题可以可选地包括，其中，鳍状物结构在绝缘层的最顶部边缘的上方延伸。
实施例包括一种方法，包括：(a)在衬底上形成鳍状物结构；(b)围绕鳍状物形成绝缘层，(c)去除鳍状物的部分或全部以在绝缘层内形成沟槽，(d)使用一个或多个EPI层填充沟槽的部分或全部，以及(e)去除STI 的一部分以暴露EPI层的上部部分。实施例可以在鳍状物上形成源极、漏极、以及栅极接触部。实施例可以使用注入和/或原位掺杂以分等级的方式和/或相等的方式对子沟道/子鳍状物区域进行掺杂。
实施例包括一种方法，包括：(a)在衬底上形成鳍状物结构；(b)围绕鳍状物形成绝缘层，(c)去除鳍状物的部分或全部以在绝缘层内形成沟槽，(d)使用第一EPI层填充沟槽中的一些，(e)掺杂第一EPI层，(f)使用第二EPI层填充沟槽中的更多的一些，(g)以与鳍状物的多数载流子相反的方式比第一EPI层更轻地掺杂第二EPI层，以及(h)比绝缘层的下面的部分更重地掺杂绝缘层的上面的部分。实施例可以在鳍状物上形成源极、漏极、以及栅极接触区。实施例可以使用注入和/或原位掺杂以分等级方式和/或相等的方式对子沟道/子鳍状物区域进行掺杂。
已经出于说明和描述的目的呈现了本发明的实施例的前述描述。这并非旨在穷尽性的，或者将本发明限于所公开的精确形式。本描述和所附权利要求包括术语(例如，左、右、顶部、底部、上方、下方、上部、下部、第一、第二等)，术语仅用于描述性目的，并且不应被解释为限制性的。例如，指定相对垂直位置的术语是指衬底或集成电路的器件侧(或有源表面) 是该衬底的“顶部”表面的情况；衬底实际上可以以任何方向，以使得衬底的“顶部”侧可以低于标准的地面参考系中的“底部”侧，而仍然落在术语“顶部”的含义内。本文中(包括在权利要求中)所使用的术语“在…上”不指示在第二层“上”的第一层直接在第二层上并与第二层直接接触，除非这是具体说明的；在第一层和第一层上的第二层之间可以存在第三层或其它结构。本文所描述的器件或制品的实施例可以以多个位置和方向制造、使用、或推出。相关领域技术人员可以认识到，鉴于上述教导，许多修改和变化是可能的。本领域技术人员将理解对于附图中所示的各种组件的各种等同组合和替代。因此，意图在于本发明的范围不受该具体实施方式的限制，而是由所附的权利要求进行限制。

Claims (21)

1.一种半导体装置，包括：
在衬底上的鳍状物结构，所述鳍状物结构包括鳍状物顶部部分、鳍状物底部部分、包括多数载流子的沟道、以及外延(EPI)层；以及
绝缘层，所述绝缘层包括邻近所述鳍状物顶部部分的绝缘层顶部部分，和邻近所述鳍状物底部部分的绝缘层底部部分；
其中，(a)所述外延层包括IV族材料和III-V族材料中的至少一种，(b)所述鳍状物底部部分包括掺杂剂的鳍状物底部部分浓度，所述掺杂剂与所述多数载流子极性相反，(c)所述鳍状物顶部部分包括所述掺杂剂的鳍状物顶部部分浓度，其小于所述鳍状物底部部分浓度，(d)所述绝缘层底部部分包括所述掺杂剂的绝缘层底部部分浓度，以及(e)所述绝缘层顶部部分包括绝缘顶层部分浓度，其大于绝缘底部部分浓度。
2.根据权利要求1所述的装置，包括在所述鳍状物底部部分内的阱。
3.根据权利要求1所述的装置，其中，所述外延层包括III-V族材料。
4.根据权利要求3所述的装置，其中，所述外延层被包括在所述沟道中并耦合到晶体管的源极和漏极。
5.根据权利要求3所述的装置，包括所述衬底，所述衬底包括硅。
6.根据权利要求1所述的装置，其中，所述鳍状物结构不与所述衬底单片集成。
7.根据权利要求6所述的装置，其中，所述沟道是应变的。
8.根据权利要求7所述的装置，其中，所述绝缘层在所述鳍状物结构的最底部边缘的下方延伸。
9.根据权利要求1所述的装置，其中，所述鳍状物结构在所述绝缘层的最顶部边缘的上方延伸。
10.根据权利要求1所述的装置，其中，所述鳍状物结构包括在所述鳍状物顶部部分和所述鳍状物底部部分之间的鳍状物中间部分，所述鳍状物中间部分包括掺杂剂的鳍状物中间部分浓度，其小于所述鳍状物底部部分浓度并且大于所述鳍状物顶部部分浓度。
11.根据权利要求1所述的装置，其中：
所述鳍状物底部部分包括第一子部分和第二子部分，所述第二子部分在所述第一子部分下方；
所述第一子部分包括所述掺杂剂的第一子部分浓度；以及
所述第二子部分包括所述掺杂剂的第二子部分浓度，其小于所述第一子部分浓度。
12.根据权利要求1所述的装置，其中：
所述外延层被包括在所述鳍状物顶部部分和所述鳍状物底部部分两者中；
包括在所述鳍状物顶部部分中的所述外延层具有比包括在所述鳍状物底部部分中的外延层少的位错；以及
所述鳍状物结构被包括在沟槽中，所述沟槽具有至少2:1的纵横比(高度：宽度)。
13.根据权利要求1所述的装置，其中，所述鳍状物底部部分包括具有第一能量带隙的第一材料，并且所述鳍状物顶部部分包括具有第二能量带隙的第二材料，所述第二能量带隙低于所述第一能量带隙。
14.根据权利要求1所述的装置，包括：
在所述衬底上的附加鳍状物结构，所述附加鳍状物结构包括附加鳍状物顶部部分、附加鳍状物底部部分、包括与多数载流子相反的附加多数载流子的附加沟道、以及附加外延层；以及
附加绝缘层，所述附加绝缘层包括邻近所述附加鳍状物顶部部分的附加绝缘层顶部部分，和邻近所述附加鳍状物底部部分的附加绝缘层底部部分；
其中，(a)所述附加外延层包括IV族材料和III-V族材料中的至少一种，(b)所述附加鳍状物底部部分包括附加掺杂剂的附加鳍状物底部部分浓度，所述附加掺杂剂与所述附加多数载流子极性相反，(c)所述附加鳍状物顶部部分包括所述附加掺杂剂的附加鳍状物顶部部分浓度，其小于所述附加鳍状物底部部分浓度，(d)所述附加绝缘层底部部分包括所述附加掺杂剂的附加绝缘层底部部分浓度，以及(e)所述附加绝缘层顶部部分包括附加绝缘顶层部分浓度，其大于附加绝缘底部部分浓度。
15.根据权利要求1所述的装置，其中，所述鳍状物顶部部分被包括在所述鳍状物结构的上半部中，所述鳍状物底部部分被包括在所述鳍状物结构的下半部中，所述绝缘层顶部部分被包括在所述绝缘层的顶半部中，并且所述绝缘底部部分被包括在所述绝缘层的底半部中。
16.一种半导体装置，包括：
在衬底上的鳍状物结构，所述鳍状物结构包括鳍状物顶部部分、鳍状物底部部分、包括多数载流子的沟道、以及外延(EPI)层；以及
绝缘层，所述绝缘层包括邻近并直接接触所述鳍状物顶部部分的绝缘层顶部部分，和邻近并直接接触所述鳍状物底部部分的绝缘层底部部分；
其中，(a)所述外延层包括IV族材料和III-V族材料中的至少一种，(b)所述鳍状物底部部分包括掺杂剂的鳍状物底部部分浓度，所述掺杂剂与所述多数载流子极性相反，(c)所述鳍状物顶部部分包括所述掺杂剂的鳍状物顶部部分浓度，其小于所述鳍状物底部部分浓度，以及(d)所述绝缘层顶部部分和所述绝缘层底部部分每个均包括小于1E17/cm^3的所述掺杂剂。
17.根据权利要求16所述的装置，包括在所述鳍状物底部部分内的阱，并且其中，所述绝缘层顶部部分和所述绝缘层底部部分每个均在所述鳍状物结构的20nm内。
18.根据权利要求16所述的装置，其中，所述鳍状物结构在所述绝缘层的最顶部边缘的上方延伸。
19.一种半导体装置，包括：
在衬底上的鳍状物结构，所述鳍状物结构包括鳍状物顶部部分、鳍状物底部部分、包括多数载流子的沟道、以及外延(EPI)层；以及
绝缘层，所述绝缘层包括邻近所述鳍状物顶部部分的绝缘层顶部部分，和邻近所述鳍状物底部部分的绝缘层底部部分；
其中，(a)所述外延层包括IV族材料和III-V族材料中的至少一种，(b)所述鳍状物底部部分包括掺杂剂的鳍状物底部部分浓度，所述掺杂剂与所述多数载流子极性相反，(c)所述鳍状物顶部部分包括所述掺杂剂的鳍状物顶部部分浓度，其一般等于所述鳍状物底部部分浓度，以及(d)所述绝缘层顶部部分和所述绝缘层底部部分每个均包括小于1E17/cm^3的所述掺杂剂。
20.根据权利要求19所述的装置，包括在所述鳍状物底部部分内的阱。
21.根据权利要求19所述的装置，其中，所述鳍状物结构在所述绝缘层的最顶部边缘的上方延伸。
CN201480083566.3A 2014-12-22 2014-12-22 防止子沟道漏电流的半导体装置 Active CN107004709B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/071841 WO2016105336A1 (en) 2014-12-22 2014-12-22 Prevention of subchannel leakage current

Publications (2)

Publication Number Publication Date
CN107004709A CN107004709A (zh) 2017-08-01
CN107004709B true CN107004709B (zh) 2021-10-15

Family

ID=56151148

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480083566.3A Active CN107004709B (zh) 2014-12-22 2014-12-22 防止子沟道漏电流的半导体装置

Country Status (6)

Country Link
US (1) US10403752B2 (zh)
EP (1) EP3238262A4 (zh)
KR (1) KR102309324B1 (zh)
CN (1) CN107004709B (zh)
TW (1) TWI671909B (zh)
WO (1) WO2016105336A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102465356B1 (ko) 2018-02-09 2022-11-10 삼성전자주식회사 반도체 소자
CN117673094A (zh) * 2022-08-23 2024-03-08 长鑫存储技术有限公司 半导体结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137696A (zh) * 2011-11-30 2013-06-05 台湾积体电路制造股份有限公司 分离沟道晶体管及其形成方法
US20140061820A1 (en) * 2012-09-06 2014-03-06 International Business Machines Corporation Bulk finfet with controlled fin height and high-k liner
US20140167108A1 (en) * 2012-12-17 2014-06-19 Willy Rachmady Semiconductor devices with germanium-rich active layers & doped transition layers

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020011612A1 (en) * 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
KR100674914B1 (ko) * 2004-09-25 2007-01-26 삼성전자주식회사 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법
US8264032B2 (en) * 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8188546B2 (en) 2009-08-18 2012-05-29 International Business Machines Corporation Multi-gate non-planar field effect transistor structure and method of forming the structure using a dopant implant process to tune device drive current
US8803247B2 (en) * 2011-12-15 2014-08-12 United Microelectronics Corporation Fin-type field effect transistor
US8497171B1 (en) * 2012-07-05 2013-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET method and structure with embedded underlying anti-punch through layer
US8703556B2 (en) 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9306069B2 (en) * 2013-09-11 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of fin field effect transistor
KR101401274B1 (ko) * 2013-02-26 2014-05-29 연세대학교 산학협력단 Ge 및/또는 III-V족 화합물 반도체를 이용한 FinFET 및 그 제조방법
US9184233B2 (en) 2013-02-27 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for defect passivation to reduce junction leakage for finFET device
US8975125B2 (en) 2013-03-14 2015-03-10 International Business Machines Corporation Formation of bulk SiGe fin with dielectric isolation by anodization
US8999792B2 (en) 2013-03-15 2015-04-07 Qualcomm Incorporated Fin-type semiconductor device
KR101615432B1 (ko) * 2013-05-24 2016-04-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 FinFET 장치를 포함하는 집적회로 구조물
US8963259B2 (en) 2013-05-31 2015-02-24 Globalfoundries Inc. Device isolation in finFET CMOS
US9312389B2 (en) 2014-05-23 2016-04-12 Broadcom Corporation FinFET with undoped body bulk

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137696A (zh) * 2011-11-30 2013-06-05 台湾积体电路制造股份有限公司 分离沟道晶体管及其形成方法
US20140061820A1 (en) * 2012-09-06 2014-03-06 International Business Machines Corporation Bulk finfet with controlled fin height and high-k liner
US20140167108A1 (en) * 2012-12-17 2014-06-19 Willy Rachmady Semiconductor devices with germanium-rich active layers & doped transition layers

Also Published As

Publication number Publication date
US10403752B2 (en) 2019-09-03
WO2016105336A1 (en) 2016-06-30
TWI671909B (zh) 2019-09-11
TW201631769A (zh) 2016-09-01
CN107004709A (zh) 2017-08-01
EP3238262A4 (en) 2018-12-19
KR102309324B1 (ko) 2021-10-07
EP3238262A1 (en) 2017-11-01
KR20170095828A (ko) 2017-08-23
US20170330966A1 (en) 2017-11-16

Similar Documents

Publication Publication Date Title
US10269920B2 (en) Nanosheet transistors having thin and thick gate dielectric material
TWI658592B (zh) 熱離子-過驅動穿隧場效應電晶體及其製造與操作方法
US9466669B2 (en) Multiple channel length finFETs with same physical gate length
US9070742B2 (en) FinFet integrated circuits with uniform fin height and methods for fabricating the same
US10163677B2 (en) Electrically insulated fin structure(s) with alternative channel materials and fabrication methods
US9312387B2 (en) Methods of forming FinFET devices with alternative channel materials
US9105661B2 (en) Fin field effect transistor gate oxide
EP3185302B1 (en) Gate-all-around semiconductor device with two group iii-v semiconductor nanowires
US9472470B2 (en) Methods of forming FinFET with wide unmerged source drain EPI
US9324792B1 (en) FinFET including varied fin height
CN105185712B (zh) 包括鳍式场效应晶体管的集成电路器件及其形成方法
US9196712B1 (en) FinFET extension regions
US10170640B2 (en) FinFET transistor gate and epitaxy formation
US9190328B2 (en) Formation of fins having different heights in fin field effect transistors
CN107004709B (zh) 防止子沟道漏电流的半导体装置
US9711507B1 (en) Separate N and P fin etching for reduced CMOS device leakage
US10566250B2 (en) High aspect ratio channel semiconductor device and method of manufacturing same
TWI546968B (zh) 具有本體接觸之鰭式場效電晶體及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant