TWI546968B - 具有本體接觸之鰭式場效電晶體及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 32
- 239000004065 semiconductor Substances 0.000 claims description 82
- 230000005669 field effect Effects 0.000 claims description 60
- 239000000758 substrate Substances 0.000 claims description 60
- 239000002019 doping agent Substances 0.000 claims description 36
- 239000000463 material Substances 0.000 claims description 34
- 239000012212 insulator Substances 0.000 claims description 23
- 239000007943 implant Substances 0.000 claims description 20
- 238000000059 patterning Methods 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 description 11
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229910052732 germanium Inorganic materials 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 241001674044 Blattodea Species 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- -1 but not limited to Substances 0.000 description 1
- 229910000420 cerium oxide Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Description
本發明大致上是關於一種鰭式場效電晶體(FinFET)裝置及形成該鰭式場效電晶體的方法,尤是關於一種具有本體接觸的鰭式場效電晶體裝置及形成具有該本體接觸的該鰭式場效電晶體裝置的方法。
電晶體(例如,金屬氧化物半導體場效電晶體(MOSFET)或就只是場效電晶體(FET))為絕大多數的半導體積體電路(IC)的核心建構方塊。FET包含源極和汲極區域,電流可在其間流動通過通道,該通道受到施加在該通道上面的閘極電極的偏壓所影響。有一些半導體IC(例如,高效能微處理器)可包含數以百萬個FET。就這種IC而言,減少電晶體尺寸並因此增加電晶體密度,一直以來都是半導體製造工業的最高優先事項。然而,半導體效能必需予以維持,即使該電晶體尺寸減少亦然。
鰭式場效電晶體(FinFET)是電晶體的一種類型,這種類型可提供其自身既能減少電晶體尺寸、又能維持電晶體效能的雙重目標。該鰭式場效電晶體是一種形成在薄鰭部中的三維電晶體,該薄鰭部從半導體基板向上延伸。電晶體效能通常是由測量
其互導(transconductance)而決定,並且該互導與該電晶體通道的寬度成比例。在鰭式場效電晶體中,該電晶體通道是沿著該鰭部的垂直側壁所形成或者是形成在該鰭部的垂直側壁和頂水準平面上,因此,可達成寬通道和高效能,而不必實質上增加該電晶體所要求的基板表面的面積。
鰭式場效電晶體由於其優良的短通道效應控制和調整尺寸能力,因此是小線寬技術(例如,大約22奈米及更低)的最有潛力的選項。為了有利於一般目的的應用,希望鰭式場效電晶體具有可用於不同電路功能的不同臨界電壓(Vt)。然而,製造具有不同臨界電壓的鰭式場效電晶體是困難的。由於該通道或"鰭部"寬度的等級為5-20奈米,因此,這個尺寸會使其沒有辦法通過改變通道摻雜濃度而有效地調整Vt。此外,通道摻雜會劣化遷移率,並且因此會影響鰭式場效電晶體效能。一種得到具有不同Vt的鰭式場效電晶體的可能方式為在高-K-金屬-閘極鰭式場效電晶體技術中,利用不同的閘極堆疊材料。然而,生產具有不同Vt的鰭式場效電晶體所需的多閘極堆疊製程在該製造製程中是複雜且昂貴的。得到不同Vt的另一個方式是通過體偏壓(body bias)。舉例來說,在傳統的表面通道nFET中,負體偏壓會增加Vt,但正體偏壓則會降低Vt。
已經提出數種將本體接觸引入鰭式場效電晶體結構的方法。然而,這些方法不是太複雜、在製造上不切實際,不然就是該鰭式場效電晶體裝置特性會受到嚴重的影響。舉例來說,已提出使用矽磊晶(silicon epitaxy)來將半導體基板的塊體矽(bulk silicon)連接至多閘極(poly gate),且鰭部在該多閘極處形成覆蓋在
該半導體基板的該塊體矽上面。然而,這種方法與替換性金屬閘極(RMG)技術不匹配,因此需要矽磊晶與該半導體基板的該塊體矽的該多閘極的接觸區域隔離,並且該本體接觸也要與該鰭部實體地隔離,而沒有與該鰭部直接接觸。先前針對鰭式場效電晶體形成本體接觸的努力,已經避免因摻雜該鰭部以形成該鰭式場效電晶體的源極和汲極區域,而在該鰭部上形成該本體接觸的情形,這是因為該本體接觸不能既與該鰭式場效電晶體的源極和汲極區域直接實本體接觸,而又能維持操作性。
因此,希望提供鰭式場效電晶體裝置和形成這種鰭式場效電晶體裝置的方法。也希望提供鰭式場效電晶體裝置和形成鰭式場效電晶體裝置的方法,該鰭式場效電晶體裝置和其形成方法可避免和在鰭部上形成本體接觸所相關的複雜性,其中,該鰭部等同與該本體接觸電性相通的電晶體。此外,從接下來對發明的詳細描述及附隨的權利要求,並且一同參照所附的圖式和本發明的這個背景技術,本發明的其他希望的特徵和特性將變得明顯。
此處提供鰭式場效電晶體裝置及形成該鰭式場效電晶體裝置的方法。在實施例中,鰭式場效電晶體裝置包含具有鰭部的半導體基板。閘極電極結構覆蓋在該鰭部上面。源極和汲極環狀及/或延伸區域及磊晶生長的源極區域和汲極區域形成在該鰭部中或該鰭部上,並且鄰近該閘極電極結構而設置。本體接觸設置在該鰭部的接觸表面上,並且該本體接觸與該環狀及/或延伸區域及該磊晶生長的源極區域和汲極區域分離地隔開。
在另一個實施例中,鰭式場效電晶體裝置包含具有鰭部的半導體基板。第一絕緣體層覆蓋在該半導體基板上面,並且具有小於該鰭部的高度的厚度。該鰭部延伸穿過並且突出超過該第一絕緣體層,以提供暴露的鰭部部分。閘極電極結構覆蓋在該暴露的鰭部部分上面,並且藉由閘極絕緣層而與該鰭部電性絕緣。源極和汲極環狀及/或延伸區域及磊晶生長的源極區域和汲極區域形成在該暴露的鰭部部分中或在該暴露的鰭部部分上,並且鄰近該閘極電極結構而設置。本體接觸設置在該暴露的鰭部部分的接觸表面上。該本體接觸與該磊晶生長的源極區域和汲極區域分離地隔開,並且複與該環狀及/或延伸區域分離地隔開。該本體接觸包含偏壓該場效電晶體的臨界電壓的摻質濃度。接觸絕緣層設置在該暴露的鰭部部分上方,該本體接觸與該環狀及/或延伸區域之間。接觸覆蓋層設置在該本體接觸和該接觸絕緣層上方。
在另一個實施例中,形成鰭式場效電晶體裝置的方法包含提供具有鰭部的半導體基板。閘極電極結構形成覆蓋在該鰭部上面。在該鰭部的一部分上方和該閘極電極結構上方圖案化佈植遮罩層,以暴露該鰭部鄰近該閘極電極結構的源極/汲極部分,源極和汲極區域形成在該源極/汲極部分內。離子佈植至該鰭部的該暴露的源極/汲極部分內,以形成鄰近該閘極電極結構的源極和汲極環狀及/或延伸區域。選擇性移除該佈植遮罩層,並且在選擇性移除該佈植遮罩層後,形成接觸絕緣層在該鰭部上方。在該接觸絕緣層上方圖案化接觸圖案層,以暴露該接觸絕緣層的接觸部分。選擇性蝕刻該接觸絕緣層的該接觸部分,從而暴露該鰭部的接觸表面。該本體接觸形成在該鰭部的該接觸表面上,並且
該本體接觸與該環狀及/或延伸區域分離地隔開。源極區域和汲極區域在該源極和汲極環狀及/或延伸區域上方磊晶地生長。
10‧‧‧半導體基板
12‧‧‧鰭部
14‧‧‧半導體基板的一部分
16‧‧‧第一絕緣體層
18‧‧‧暴露的鰭部部分
20‧‧‧閘極電極結構
22‧‧‧閘極絕緣層
24‧‧‧氮化物帽
26‧‧‧第二絕緣體層
28‧‧‧第一遮罩層
30、34‧‧‧離子佈植
32‧‧‧佈植遮罩層
37‧‧‧接觸絕緣層
38‧‧‧環狀及/或延伸區域
40‧‧‧接觸圖案層
42‧‧‧接觸表面
44‧‧‧本體接觸
48‧‧‧接觸覆蓋層
50‧‧‧帽圖案層
52‧‧‧表面
54‧‧‧源極區域
56‧‧‧汲極區域
該等不同的實施例將連同接下來的圖式予以描述,其中,相同的元件符號代表相同的元件,其中:第1圖為半導體基板包含形成於其內的鰭部及在該鰭部上面的閘極電極結構的部分的透視圖;以及第2至12圖為第1圖的該半導體基板沿著第1圖的線A-A的剖面側視圖,以例示依據實施例用以製作包含本體接觸的鰭式場效電晶體裝置的範例方法,其中,該本體接觸設置在鰭部上,該鰭部等同與該本體接觸電性相通的電晶體。
接下來的實施方式在本質上僅作為範例之用,而不打算用來限制該等不同的實施例、或其應用和用途。此外,沒有意圖被先前的背景技術和接下來的詳細說明中所出現的任何理論約束。
此處提供鰭式場效電晶體(FinFET)裝置及形成該鰭式場效電晶體裝置的方法,該鰭式場效電晶體裝置致能電晶體的臨界電壓(Vt),該臨界電壓(Vt)可視需要而通過偏壓本體接觸來加以修正。尤其是,該鰭式場效電晶體裝置包含本體接觸,該本體接觸設置在鰭部上,該鰭部等同與該本體接觸電性相通的電晶體,但維持該電晶體的操作性。此處所描述的方法即使在奈米-等級尺寸限制下,亦可藉由防止該本體接觸與該電晶體的源極和
汲極區域之間的直接實本體接觸,而致能該本體接觸的有效形成。因為該本體接觸可有效地形成在鰭部上,而該鰭部等同與該本體接觸電性相通的電晶體,並且,又能維持該電晶體的操作性,因此,該電晶體的該Vt可視需要而藉由偏壓該本體接觸來加以修正。
參照第1圖,依據用以形成鰭式場效電晶體裝置的方法的範例實施例,提供具有鰭部12形成於其中或其上的半導體基板10。雖然沒有顯示,但應體會到該半導體基板10可依據傳統的鰭式場效電晶體技術,而包含複數個鰭部12。沒有打算限制,儘管此處所描述的該鰭式場效電晶體裝置和方法並不受限於任何特別的尺寸約束,該鰭部12可具有奈米等級的寬度,例如從大約5至大約20奈米。如此處所使用的,"半導體基板”這個術語將用來涵蓋傳統上使用在半導體工業中的半導體材料。“半導體材料”包含單晶矽材料(例如,半導體工業所通常使用的相對純或輕度摻雜摻質的單晶矽材料)連同多晶矽材料,以及與其他元素(例如,鍺、碳、及類似者)混合的矽。此外,“半導體材料”涵蓋其他材料,例如,相對純和摻雜摻質的鍺、砷化鎵、氧化鋅、玻璃、及類似者。在第1圖所顯示的實施例中,該半導體基板10為塊體矽晶圓,具有該鰭部12形成在該塊體矽晶圓中。然而,將體會到在其他實施例中,雖然沒有在圖式中顯示,該半導體基板10可包含設置在絕緣材料上的含矽材料,通稱為絕緣體上矽(SOI)結構,其接著被支援基板所支援。為了例示的目的,第1圖中只顯示該半導體基板10的一部分14。在實施例中,該鰭部12是摻雜有選自P-型摻質或N-型摻質的摻質。舉例來說,在實施例中,該半導
體基板10的該部分14和該鰭部12是摻雜有P-型摻質,例如但不限於可預期形成N-型金屬氧化物半導體(NMOS)鰭式場效電晶體的硼、鋁、鎵、銦、BF2及其組合。然而,雖然沒有顯示,但應體會到該半導體基板的其他部分也可摻雜N-型摻質,例如但不限於可預期形成P-型金屬氧化物半導體(PMOS)鰭式場效電晶體的磷、砷、銻、及其組合。關於這方面,此處所描述的方法適合用來形成NMOS鰭式場效電晶體或PMOS鰭式場效電晶體,視用來形成個別鰭式場效電晶體的特微所採用的材料而定。如果被製作的該鰭式場效電晶體裝置是互補式MOS積體電路(CMOS IC),則該半導體基板10的至少一部分和鰭部12是摻雜有N-型摻質,而該半導體基板的至少一部分是摻雜有P-型摻質。舉例來說,在該鰭部12包含該摻質的情況下,該半導體基板10的該部分可在該鰭部12形成在該半導體基板10中或該半導體基板上之前或之後,藉由離子佈植來加以摻雜。可使用多離子佈植步驟,以達成希望的摻質濃度和分佈。該摻質分佈可作為達成所製作的特定鰭式場效電晶體的希望臨界電壓的一個變數。
如第1圖所顯示的,閘極電極結構20設置在該鰭部12上方。舉例來說,在實施例中,第一絕緣體層16覆蓋在該半導體基板10上面,且具有小於該鰭部12的高度的厚度,以致於該鰭部12延伸穿過並且突出超過該第一絕緣體層16,以提供暴露的鰭部部分18。該第一絕緣體層16並沒有特別的限制,並且可包含氧化物,例如,矽氧化物。該閘極電極結構20覆蓋在該鰭部12上面,更特定言之,在該暴露的鰭部部分18上面。該閘極電極結構20藉由閘極絕緣層22而與該鰭部12電性絕緣。該閘極
電極結構20可通過傳統技術(例如,閘極先置或閘極後置、多晶矽/SiON或高-K/金屬-閘極技術)而形成在該鰭部12上方。舉例來說,並且如第1圖所顯示的,氮化物帽(nitride cap)24可設置在該閘極電極結構20上面,以促進該閘極電極結構20的形成,並且在形成該鰭式場效電晶體裝置的期間,提供保護給該閘極電極結構20。該氮化物帽24可從任意氮化物(例如,矽氮化物)加以形成。在實施例中,並且如第1圖所顯示的,依據傳統的鰭式場效電晶體技術,該閘極電極結構20在鰭部部分18的三個側面上繞著該暴露的鰭部部分18的周圍。第2圖例示第1圖的該半導體基板10的該部分14沿著線A-A的剖面圖,其目的在於例示形成該鰭式場效電晶體裝置的範例方法。
在實施例中,並且如第3圖所顯示的,第二絕緣體層26形成在該暴露的鰭部部分18和該氮化物帽24上方。該第二絕緣體層26可從氮化物加以形成,該氮化物例如為與用來形成該氮化物帽24的相同氮化物,或為用來形成低-k薄膜(SiCON或SiCN)的相同氮化物。該第二絕緣體層26設置在該閘極電極結構20的側壁上的部分至終仍然存在,以作為該鰭式場效電晶體裝置中的第一側壁間隔件26,如下文中所詳細描述的。更特定言之,如第4圖所顯示的,使用適合的蝕刻劑(例如,氮蝕刻劑)來蝕刻該第二絕緣體層設置在水準表面上的部分,而該第二絕緣體層26設置在該閘極電極結構20的側壁上的部分則仍作為第一側壁間隔件26。
參照第5圖,在實施例中,第一遮罩層28形成在該閘極電極結構20和該暴露的鰭部部分18上方,其目的在於在離子佈植30該半導體基板未顯示的部分的期間,遮蔽該半導體基板
10顯示於第5圖中的該部分14中的該暴露的鰭部部分18。舉例來說,在實施例中,並且如第5圖所顯示的,該半導體基板10的該部分14摻雜有可預期形成NMOS鰭式場效電晶體的P-型摻質,而可採用第5圖所顯示的該離子佈植30,以形成PMOS鰭式場效電晶體在該半導體基板10未顯示的其他部分上的延伸及/或環狀區域(未顯示)。然而,將體會到該第一遮罩層28可視情況形成,並且該第一遮罩層28的形成與將形成的鰭式場效電晶體的類型有關。在實施例中,該第一遮罩層28是從某種材料形成,該種材料可從該閘極電極結構20和該半導體基板10的該部分14上方選擇性移除。“選擇性移除”是指一種材料在特別的蝕刻劑中較另一種材料具有較高的蝕刻率。或者,該第一遮罩層28的該材料可在從下方的結構移除最小材料的情況下予以移除。舉例來說,在實施例中,該第一遮罩層28是從抗蝕材料加以形成,例如光阻(photoresist)。在完成離子佈植30後,以適當的蝕刻劑(例如,氧化物蝕刻劑)來蝕刻並選擇性移除該第一遮罩層28,而該閘極電極結構20和該半導體基板10的該部分14則通過傳統的技術來選擇性清洗。
在實施例中,並且如第6圖所顯示的,在選擇性移除該第一遮罩層及選擇性清洗後,在該半導體基板10的該部分14上方(包含該暴露的鰭部部分18上方)以及該第一側壁間隔件26和該閘極電極結構20上方圖案化佈植遮罩層32,以暴露該暴露的鰭部部分18鄰近該閘極電極結構20的源極/汲極部分,而該鰭式場效電晶體的源極和汲極區域將形成在該源極/汲極部分內。該佈植遮罩層32與該第一遮罩層可由相同的材料來加以形成,以使
該佈植遮罩層32得以被選擇性移除。如下文中所詳細描述的,該佈植遮罩層32通常是設置在該暴露的鰭部部分18中將形成本體接觸的部分上方,並且遮蔽該部分。以這種方式,藉由隔離緊緊鄰近該第一側壁間隔件26的部分而形成的該半導體基板10的該源極和汲極區域與,可有效地維持該本體接觸與該源極和汲極區域的隔離,即使在該暴露的鰭部部分18上形成該本體接觸時亦然。離子佈植34可接著在緊緊鄰近該第一側壁間隔件26實行而佈植到該暴露的鰭部部分18中,以通過傳統的離子佈植技術來形成鄰近該第一側壁間隔件26的源極和汲極環狀及/或延伸區域38。為了簡化起見,第6圖只大致上例示形成在該半導體基板10中的環狀及/或延伸區域38,雖然將體會到特定的環狀及/或延伸區域38的組構是動態的,並且會隨特別鰭式場效電晶體裝置的效能考量而變化。該佈植遮罩層32隔離該環狀及/或延伸區域38與該半導體基板10的特定部分的形成,該特別部分暴露在該佈植遮罩層32的圖案中。在完成離子佈植34後,選擇性移除該佈植遮罩層32,並且通過傳統技術來選擇性清洗該閘極電極結構20和該半導體基板10的該部分14。
在實施例中,並且如第7圖所顯示的,在形成該環狀及/或延伸區域38並且移除該佈植遮罩層32後,接觸絕緣層37形成在該半導體基板10的該部分14上方(包含在該暴露的鰭部部分18上方)以及該第一側壁間隔件26上方、該環狀及/或延伸區域38和該閘極電極結構20上方。該接觸絕緣層37與該第二絕緣體層26可由相同的材料加以形成。在實施例中,並且如第8圖所顯示的,在該接觸絕緣層37上方圖案化接觸圖案層40,以暴露該
接觸絕緣層37的接觸部分,該接觸部分覆蓋在接觸表面42上面,而本體接觸則形成在該接觸表面42上。就這點而言,為了維持該本體接觸與該環狀及/或延伸區域38的間隔,該接觸圖案層40完全地覆蓋該暴露的鰭部部分18的先前暴露的部分(該環狀及/或延伸區域38是形成在該部分內),並且另覆蓋該暴露的鰭部部分18與該環狀及/或延伸區域38緊緊鄰近的部分,如第8圖所顯示的。該接觸圖案層40與該第一遮罩層和該佈植遮罩層可由相同的材料來加以形成,以使該接觸圖案層40得以被選擇性移除。一旦圖案化之後,該接觸圖案層40中的該圖案可使該接觸絕緣層37的該接觸部分(其由該接觸圖案層40所暴露)得以被選擇性移除,從而暴露該暴露的鰭部部分18的該接觸表面42,該本體接觸將形成在該接觸表面42上。可以適合的氮化物蝕刻劑(例如但非限定為CF4),通過反應式離子蝕刻(RIE),來蝕刻該接觸絕緣層37的該接觸部分。在選擇性蝕刻該接觸絕緣層37的該接觸部分後,選擇性移除該接觸圖案層40,並且通過傳統技術來選擇性清洗該接觸絕緣層37。
在實施例中,並且如第9圖所顯示的,該本體接觸44是形成在該暴露的鰭部部分18的該接觸表面42上。尤其是,該本體接觸44是通過在該暴露的鰭部部分18的該接觸表面42上磊晶生長半導體材料而形成的,並且該本體接觸44只形成在該暴露的鰭部部分18的該接觸表面42上,而沒有形成在該接觸絕緣層37上。雖然沒有顯示,但將體會到該暴露的鰭部部分18的該接觸表面42可在形成該本體接觸44之前先行蝕刻,從而將該本體接觸44凹陷在該暴露的鰭部部分18中。此外,由於存在有設
置在該環狀及/或延伸區域38上方及該暴露的鰭部部分18緊緊鄰近該環狀及/或延伸區域38的部分上方的該接觸絕緣層37,因此,該本體接觸44與該環狀及/或延伸區域38以適合的方式分離地隔開。“分離地隔開”意指該本體接觸44沒有接觸該環狀及/或延伸區域38,儘管就裝置操作而言,該本體接觸大致上靠近該環狀及/或延伸區域38,以達成低串聯電阻。該接觸絕緣層37最終仍設置在該本體接觸44與該環狀及/或延伸區域38之間的該暴露的鰭部部分18上方,以將該本體接觸與該環狀及/或延伸區域38電性絕緣。用於形成該本體接觸44的適合半導體材料包含以上針對該半導體基板10所揭露的那些半導體材料。在實施例中,該本體接觸44與該半導體基板10的該部分14及該鰭部12(廣義言之)摻雜有相同類型的摻質,不是N-型、就是P-型。舉例來說,如果該半導體基板10的該部分14摻雜有P-型摻質,則該本體接觸也摻雜有P-型摻質,該半導體基板10的該部分14所摻雜的P-型摻質與該本體接觸所摻雜的P-型摻質可為相同或不同的摻質類型,例如硼。就另一個例子而言,如果該半導體基板10的該部分14摻雜有N-型摻質,則該本體接觸也摻雜有N-型摻質,該半導體基板10的該部分14所摻雜的N-型摻質與該本體接觸所摻雜的N-型摻質可為相同或不同的N-型摻質,例如碳。舉例來說,在實施例中,該本體接觸44可從N-型或P-型半導體形成,視該半導體基板10的該部分14是從N-型或P-型材料形成而定。作為一個特定的例子,就P-型本體接觸44而言,可使用矽鍺化物。如以上所略為提及的,該鰭式場效電晶體的該Vt可藉由體偏壓來加以調整,而體偏壓可通過建立從該本體接觸44至裝置通道的高導電性來加以
完成。該本體接觸44的低接觸電阻可通過適當的摻雜來加以完成。就這點而言,可形成具有摻質濃度的該本體接觸,該摻質濃度在適合的低等級,建立該接觸電阻。較高的摻質濃度通常會減少該本體接觸44的串聯電阻。
在實施例中,並且參照第10至12圖,在形成該本體接觸44後,暴露該環狀及/或延伸區域38,以在該環狀及/或延伸區域38上方致能磊晶生長的源極區域和汲極區域的形成。然而,在其他實施例中,雖然沒有顯示,將體會到磊晶生長的源極區域和汲極區域可在形成該本體接觸44之前,形成在該環狀及/或延伸區域38上方。更進一步言之,將體會到特定的本體接觸可較特定的磊晶生長的源極區域和汲極區域更早形成。舉例來說,在實施例中,PFET的磊晶生長的源極區域和汲極區域可在NFET的磊晶生長的源極區域和汲極區域形成前便已形成。因此,NFET的本體接觸可在NFET的磊晶生長的源極區域和汲極區域形成前就已形成。此外,在這個實施例中,PFET的本體接觸可在PFET的磊晶生長的源極區域和汲極區域形成後才形成。
在實施例中,並且如第10圖所顯示的,接觸覆蓋層48形成在該本體接觸44和該接觸絕緣層37上方。該接觸覆蓋層48主要是在磊晶生長該源極區域和汲極區域期間形成,以遮罩該本體接觸44。該接觸覆蓋層48與該第二絕緣體層26和該接觸絕緣層37可以相同材料形成,以使接觸覆蓋層48和該接觸絕緣層37得以用相同蝕刻劑移除。在實施例中,並且如第11圖所顯示的,在該接觸覆蓋層48上方圖案化帽圖案層50,以暴露該接觸覆蓋層48覆蓋在該環狀及/或延伸區域38上面的部分,而部分的
該接觸覆蓋層48仍然在該本體接觸44和該接觸絕緣層37上方。該帽圖案層50可與該第一遮罩層、第二佈植層及/或接觸圖案層以相同材料形成,以使該帽圖案層50得以從該接觸覆蓋層48選擇地移除。該帽圖案層50中的圖案使該接觸覆蓋層48中由該帽圖案層50所暴露的部分得以選擇性移除。由於該接觸覆蓋層48與該接觸絕緣層37可由相同材料形成,因此,在該接觸覆蓋層48下面的該接觸絕緣層37也可選擇性移除,從而暴露該環狀及/或延伸區域38中將要形成該磊晶生長的源極區域和汲極區域的表面。該接觸絕緣層37和該接觸覆蓋層48覆蓋在該閘極電極結構20上面的部分也在選擇性蝕刻期間移除,而該接觸絕緣層37和該接觸覆蓋層48設置在垂直表面上(例如,在該第一側壁間隔件26上)的部分則仍留下。在選擇性蝕刻該接觸覆蓋層48由該帽圖案層50所暴露的該部分後,並且在進一步蝕刻該接觸絕緣層37的下面部分後,該帽圖案層50是選擇性從該下面的接觸覆蓋層48移除,並且暴露的接觸覆蓋層48是通過傳統技術而選擇性清洗。
在實施例中,並且如第12圖所顯示的,磊晶生長的源極區域54和汲極區域56是形成在該環狀及/或延伸區域38上方。尤其是,該磊晶生長的源極區域54和汲極區域56可藉由在該鰭部12上(更特定言之,在該環狀及/或延伸區域38的該表面52上)磊晶生長半導體材料,而與該本體接觸44以實質相同的方式所形成。在實施例中,該磊晶生長的源極區域54和汲極區域56只形成在該環狀及/或延伸區域38的該表面52上,而沒有形成在仍在該本體接觸44上方的該接觸覆蓋層48上。以這種方式,
該本體接觸44也與該磊晶生長的源極區域54和汲極區域56分離地隔開。雖然沒有顯示,但將體會到該環狀及/或延伸區域38的該表面52可在形成該磊晶生長的源極區域54和汲極區域56前就被蝕刻,從而將該磊晶生長的源極區域54和汲極區域56凹陷在該環狀及/或延伸區域38和該暴露的鰭部部分18中。此外,該接觸覆蓋層48可至終仍然設置在該本體接觸44和該接觸絕緣層37上方,並且該接觸覆蓋層48在該本體接觸44與該磊晶生長的源極區域54和汲極區域56之間仍然維持適當的間隔。用於形成該磊晶生長的源極區域54和汲極區域56的適合材料包含以上針對該半導體基板10和針對該本體接觸44所揭露的那些材料。此外,該磊晶生長的源極區域54和汲極區域56與該本體接觸44和該半導體基板10的該部分14是相反類型,不是N-型、就是P-型。舉例來說,如果該半導體基板10的該部分14摻雜P-型摻質或由P-型半導體材料形成,則該磊晶生長的源極區域54和汲極區域56摻雜N-型摻質或由N-型半導體材料形成。
雖然至少一個範例實施例已經呈現在本發明先前的詳細描述中,但應體會到存在為數甚多的變體。也應體會到範例實施例只是例子而已,而並不打算以任何方式來限制本發明的範圍、應用性或組構。反而是,該先前的詳細描述將提供本領域的熟習技術者方便的引導方針,以實作本發明的範例實施例。瞭解到可對範例實施例中所描述的元件的功能和配置作出各種改變,而不致於偏離本發明之申請專利範圍中所設定的範圍。
10‧‧‧半導體基板
12‧‧‧鰭部
14‧‧‧半導體基板的一部分
18‧‧‧暴露的鰭部部分
20‧‧‧閘極電極結構
22‧‧‧閘極絕緣層
24‧‧‧氮化物帽
26‧‧‧第二絕緣體層
37‧‧‧接觸絕緣層
38‧‧‧環狀及/或延伸區域
44‧‧‧本體接觸
48‧‧‧接觸覆蓋層
50‧‧‧帽圖案層
52‧‧‧表面
Claims (20)
- 一種鰭式場效電晶體裝置,包含:半導體基板,具有鰭部;閘極電極結構,覆蓋在該鰭部上;源極和汲極環狀及/或延伸區域及磊晶生長的源極區域和汲極區域,形成在該鰭部中或該鰭部上,且鄰近該閘極電極結構而設置;以及本體接觸,設置在該鰭部的接觸表面上,其中,該本體接觸與該環狀及/或延伸區域及該磊晶生長的源極區域和汲極區域分離地隔開。
- 如申請專利範圍第1項所述的裝置,其中,該本體接觸包含偏壓該場效電晶體裝置的臨界電壓的摻質濃度。
- 如申請專利範圍第1項所述的裝置,複包含第一絕緣體層,覆蓋在該半導體基板上,且具有小於該鰭部的高度的厚度,其中,該鰭部延伸穿過且突出超過該第一絕緣體層,以提供暴露的鰭部部分。
- 如申請專利範圍第3項所述的裝置,其中,該源極和汲極環狀及/或延伸區域、該磊晶生長的源極區域和汲極區域、以及該本體接觸係形成在該暴露的鰭部部分中或該暴露的鰭部部分上。
- 如申請專利範圍第4項所述的裝置,其中,該本體接觸包含只形成在該暴露的鰭部部分上的磊晶生長的半導體材料。
- 如申請專利範圍第1項所述的裝置,複包含接觸絕緣層,設置在該鰭部上方、及在該本體接觸與該環狀及/或延伸區域之間。
- 如申請專利範圍6項所述的裝置,複包含接觸覆蓋層,設置在該本體接觸和該接觸絕緣層上方。
- 如申請專利範圍第1項所述的裝置,其中,該鰭部摻雜有選自P型摻質和N型摻質的摻質。
- 如申請專利範圍第8項所述的裝置,其中,該本體接觸與該鰭部摻雜有相同類型的摻質。
- 如申請專利範圍第1項所述的裝置,其中,該本體接觸未摻雜,且包含選自N型或P型半導體的半導體材料。
- 一種鰭式場效電晶體裝置,包含:半導體基板,具有鰭部;第一絕緣體層,覆蓋在該半導體基板上,且具有小於該鰭部的高度的厚度,其中,該鰭部延伸穿過且突出超過該第一絕緣體層,以提供暴露的鰭部部分;閘極電極結構,覆蓋在該暴露的鰭部部分上,且藉由閘極絕緣層而與該鰭部電性絕緣;源極和汲極環狀及/或延伸區域及磊晶生長的源極區域和汲極區域,形成在該暴露的鰭部部分中,且鄰近該閘極電極結構而設置;本體接觸,設置在該暴露的鰭部部分的接觸表面上,其中,該本體接觸與該磊晶生長的源極區域和汲極區域分離地隔開,以及其中,該本體接觸包含偏壓該場效電晶體的臨界電壓的摻質濃度;接觸絕緣層,設置在該暴露的鰭部部分上方、及在該本體接觸與該環狀及/或延伸區域之間;以及 接觸覆蓋層,設置在該本體接觸及該接觸絕緣層上方。
- 一種形成鰭式場效電晶體裝置的方法,該方法包含:提供具有鰭部的半導體基板;形成覆蓋在該鰭部上的閘極電極結構;在一部分該鰭部上方及該閘極電極結構上方圖案化佈植遮罩層,以暴露該鰭部與該閘極電極結構鄰近的源極/汲極部分,源極和汲極區域將形成在該源極/汲極部分內;將離子佈植至該鰭部的該暴露的源極/汲極部分中,以形成鄰近該閘極電極結構的源極和汲極環狀及/或延伸區域;選擇性移除該佈植遮罩層;在選擇性移除該佈植遮罩層後,在該鰭部上方形成接觸絕緣層;在該接觸絕緣層上方圖案化接觸圖案層,以暴露該接觸絕緣層的接觸部分;選擇性蝕刻該接觸絕緣層的該接觸部分,以暴露該鰭部的接觸表面;在該鰭部的該接觸表面上形成該本體接觸,其中,該本體接觸與該環狀及/或延伸區域分離地隔開;以及在該源極和汲極環狀及/或延伸區域上方磊晶地生長源極區域和汲極區域。
- 如申請專利範圍第12項所述的方法,其中,形成該本體接觸包含形成具有摻質濃度的該本體接觸,該摻質濃度偏壓該鰭式場效電晶體裝置的臨界電壓。
- 如申請專利範圍第12項所述的方法,其中,提供該半導體基 板包含提供第一絕緣體層給該半導體基板,該第一絕緣體層覆蓋在該半導體基板上並具有小於該鰭部的高度的厚度,其中,該鰭部延伸穿過且突出超過該第一絕緣體層,以提供暴露的鰭部部分,以及其中,該閘極電極結構覆蓋在該暴露的鰭部部分上且藉由閘極絕緣層而與該鰭部電性絕緣。
- 如申請專利範圍第14項所述的方法,其中,形成該本體接觸包含在該暴露的鰭部部分的該表面上磊晶生長半導體材料。
- 如申請專利範圍第12項所述的方法,複包含在形成該本體接觸後,暴露該源極和汲極環狀及/或延伸區域的表面。
- 如申請專利範圍第16項所述的方法,其中,磊晶生長該源極區域和該汲極區域包含在暴露該源極和汲極環狀及/或延伸區域的該表面後,只在該源極和汲極環狀及/或延伸區域上方磊晶生長該源極區域和該汲極區域。
- 如申請專利範圍第17項所述的方法,複包含在磊晶生長該源極和該汲極區域前,在該本體接觸和該接觸絕緣層上方形成接觸覆蓋層。
- 如申請專利範圍第12項所述的方法,其中,在該鰭部的該部分上方及該閘極電極結構上方圖案化該佈植遮罩層包含以該佈植遮罩層設置在該鰭部中該本體接觸所形成的部分上方且遮蔽該部分,而圖案化該佈植遮罩層。
- 如申請專利範圍第12項所述的方法,其中,圖案化該接觸圖案層包含圖案化該接觸圖案層,以覆蓋該鰭部的部分,其中,該環狀及/或延伸區域係形成在該部分中,並且還覆蓋該鰭部鄰近該環狀及/或延伸區域的部分。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201361799049P | 2013-03-15 | 2013-03-15 | |
US14/176,767 US9142674B2 (en) | 2013-03-15 | 2014-02-10 | FINFET devices having a body contact and methods of forming the same |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201440223A TW201440223A (zh) | 2014-10-16 |
TWI546968B true TWI546968B (zh) | 2016-08-21 |
Family
ID=51523756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW103106679A TWI546968B (zh) | 2013-03-15 | 2014-02-27 | 具有本體接觸之鰭式場效電晶體及其形成方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9142674B2 (zh) |
TW (1) | TWI546968B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108987395B (zh) * | 2017-05-31 | 2022-12-16 | 台湾积体电路制造股份有限公司 | 半导体装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6774437B2 (en) * | 2002-01-07 | 2004-08-10 | International Business Machines Corporation | Fin-based double poly dynamic threshold CMOS FET with spacer gate and method of fabrication |
US6867433B2 (en) * | 2003-04-30 | 2005-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors |
US7241649B2 (en) | 2004-10-29 | 2007-07-10 | International Business Machines Corporation | FinFET body contact structure |
US20060197140A1 (en) * | 2005-03-04 | 2006-09-07 | Freescale Semiconductor, Inc. | Vertical transistor NVM with body contact structure and method |
US7550773B2 (en) * | 2007-06-27 | 2009-06-23 | International Business Machines Corporation | FinFET with top body contact |
US7485520B2 (en) | 2007-07-05 | 2009-02-03 | International Business Machines Corporation | Method of manufacturing a body-contacted finfet |
US7964465B2 (en) * | 2008-04-17 | 2011-06-21 | International Business Machines Corporation | Transistors having asymmetric strained source/drain portions |
US8273617B2 (en) * | 2009-09-30 | 2012-09-25 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
US8735984B2 (en) | 2010-07-06 | 2014-05-27 | Globalfoundries Singapore PTE, LTD. | FinFET with novel body contact for multiple Vt applications |
US8735993B2 (en) * | 2012-01-31 | 2014-05-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET body contact and method of making same |
-
2014
- 2014-02-10 US US14/176,767 patent/US9142674B2/en active Active
- 2014-02-27 TW TW103106679A patent/TWI546968B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US9142674B2 (en) | 2015-09-22 |
TW201440223A (zh) | 2014-10-16 |
US20140264633A1 (en) | 2014-09-18 |
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