JP4749076B2

JP4749076B2 - 半導体装置

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Description

本発明は半導体装置に関し、特に内部電源電圧発生回路を備えた半導体装置に関する。

半導体装置には、内部回路に対して半導体装置の外部から与えられる外部電源電圧を用いて外部電源電圧と異なる電圧レベルを生成するための種々の内部電源電圧発生回路が設けられている場合がある。特に近年においては、消費電力を低減するために動作電圧を低くした回路構成が望まれるが、用途に応じて必要な動作電圧レベルは異なり、外部電源電圧と比較して高い電圧レベルを発生する内部電源電圧発生回路、たとえば昇圧回路を設ける必要もある。

たとえば、昇圧回路の回路構成において、外部電源電圧に依存せずに一定レベルの基準電圧を出力する定電圧発生回路と、昇圧された電圧レベルを発生するポンプ回路と、昇圧された電圧レベルをある比率で下げるシフタと、シフタの出力と定電圧発生回路の出力とを比較して、比較結果に基づいて昇圧された電圧レベルを所望の値に保つようにポンピング動作を制御する検知回路とで構成されている。

また、特許文献１には、半導体記憶装置において、内部電源電圧発生回路の待機時における消費電力を低減する昇圧回路が開示されている。特許文献２には、内部電源電圧発生回路の温度依存性およびしきい値電圧依存性による影響を抑制した昇圧回路が開示されている。
特開２００４−６３０１９号公報特開２００４−２８０９２３号公報

しかしながら、これらの回路に関して、外部電源電圧が目標とする電圧レベル以下である場合には、昇圧された電圧レベルとしては、外部電源電圧の電圧レベルの上昇に伴い上昇するため、ポンプ回路の最大出力レベルよりもかなり低い電圧レベルしか出力することができない。つまり、外部電源電圧が低電圧の場合、ポンプ回路の最大出力レベルと定電圧発生回路の出力レベルとが近接もしくは逆転する可能性がある。

検知回路は、昇圧された電圧レベルが低いと判断し、ポンピング動作を指示するように活性化信号を出力し続けるが、外部電源電圧が低電圧の場合、検知回路の活性化信号を非活性化するほどのレベルを出す出力がポンプ回路にはないために、ポンピング動作を常に実行するように指示されることになる。

これに伴い、ポンプ回路の消費電量が増加する特性となる。
特に、デバイスが保証する動作電圧として外部電源電圧の電圧レベルが高い場合には、この消費電流の増加は大きな問題とはならないが、外部電源電圧の電圧レベルが低くなればなるほど消費電流の増加はデバイスに大きな影響を与えることになり問題となる。

本発明は、上記のような問題を解決するためになされたものであって、外部電源電圧が目標とする電圧レベル以下であるような場合においても消費電力を抑制する内部電源電圧発生回路を提供することを目的とする。

本発明に係る半導体装置は、外部から供給される外部電源電圧を受けて、ポンピング動作により内部電源電圧を発生する第１のポンプ回路と、第１のポンプ回路から内部電源電圧の供給を受ける内部回路と、第１の基準電圧を生成する基準電圧発生回路と、外部電源電圧の供給を受けて、ポンピング動作により第２の基準電圧を発生し、ポンピング動作時の動作電流が第１のポンプ回路の動作電流より少ない第２のポンプ回路と、内部電源電圧に基づく電圧を第１の基準電圧もしくは第２の基準電圧と比較し、比較結果に基づいて第１のポンプ回路のポンピング動作を制御する活性化信号を生成する活性化信号生成部とを備える。

本発明に係る半導体装置は、第１の基準電圧もしくは第２の基準電圧と内部電源電圧に基づく電圧とを比較して、比較結果に基づいて第１のポンプ回路のポンピング動作を制御する活性化信号生成部と、第２の基準電圧を生成する第２のポンプ回路とを設ける。

外部電源電圧が低い場合には、第２のポンプ回路の第２の基準電圧は、第１の基準電圧よりも低く、内部電源電圧に基づく電圧と同じであるため活性化信号は生成されない。すなわち、外部電源電圧が低い場合には、第１のポンプ回路のポンピング動作を制御する活性化信号は、生成されないため従来構成において問題となっていた不要な活性化信号の生成に伴う消費電流の増加を抑制することが可能である。

以下、この発明の実施の形態について図面を参照して詳細に説明する。なお、図中同一符号は同一または相当部分を指示すものとする。

図１は、本発明の実施の形態に従う半導体装置を説明する概略ブロック図である。
図１を参照して、本発明の実施の形態に従う半導体装置１０００は、半導体装置全体を制御する制御回路１００と、内部電源電圧発生回路１と、内部回路１１０とを備える。

内部電源電圧発生回路１は、制御回路１００から出力される制御信号ＰＤＥＮに応答して活性化され、外部からの外部電源電圧ＶＣＣの供給を受けて内部電源電圧Ｖｐｐを生成する。また、内部回路１１０は、内部電源電圧発生回路１により生成された内部電源電圧Ｖｐｐに基づいて動作する。なお、制御回路１００は、外部電源電圧ＶＣＣの供給を受けて動作するとともに、外部からの指示に応答して半導体装置内の回路に対して所定の指示を与える。本例においては、外部からの指示としてチップイネーブル信号ＣＥが制御回路１００に入力され、制御回路１００は、チップイネーブル信号ＣＥの入力に応答して、内部電源電圧発生回路１を活性化させる制御信号ＰＤＥＮを出力するものとする。

なお、本例においては、一例として昇圧電圧を生成する内部電源電圧発生回路について主に説明する。例えば、図示しないが半導体装置１０００にメモリとしてＤＲＡＭメモリあるいはフラッシュメモリ等が内蔵されている場合には、メモリのワード線を駆動するワード線ドライバ回路が内部回路に対応する。あるいは、ウェル電圧を供給するウェル電圧回路が内部回路に対応する。

図２は、本発明の実施の形態に従う内部電源電圧発生回路１の概略ブロック図である。
図２を参照して、本発明の実施の形態に従う内部電源電圧発生回路１は、定電圧発生回路５と、ダミーポンプ回路１０と、定電圧発生回路５およびダミーポンプ回路１０からそれぞれ出力された基準電圧Ｖｒｅｆおよび電圧Ｖｐｕｍｐを受けて低い方の電圧を出力する合成回路１５と、合成回路から出力された電圧Ｖｃｏｍｐを受けて電圧Ｖｓｈｉｆｔとの比較に基づきポンプ活性信号ＰＥＮを出力する検知回路２０と、検知回路２０からのポンプ活性信号ＰＥＮの入力を受けて活性されポンピング動作を実行するポンプ回路２５と、ポンプ回路２５の出力電圧Ｖｐｐを降圧（シフト）して電圧Ｖｓｈｉｆｔとして出力するシフタ３０とを備える。なお、合成回路１５、検知回路２０およびシフタ３０は、ポンプ活性信号ＰＥＮを出力する活性化信号生成部を構成する。

図３は、本発明の実施の形態に従う定電圧発生回路の回路構成図である。
図３を参照して、本発明の実施の形態に従う定電圧発生回路５は、トランジスタＰ１〜Ｐ４と、Ｎ１〜Ｎ３と、抵抗Ｒ１，Ｒ２とを含む。

ここで、トランジスタＰ１〜Ｐ４はＰチャネルＭＯＳトランジスタとする。トランジスタＮ１〜Ｎ３は、ＮチャネルＭＯＳトランジスタとする。なお、以下においては、単にトランジスタと称することとする。

具体的な接続関係について説明する。
トランジスタＰ１は、電源電圧ＶＣＣとノードＮＤ１との間に配置され、そのゲートはノードＮＤ１と電気的に結合される。トランジスタＮ１は、ノードＮＤ１と固定電圧ＧＮＤとの間に配置され、そのゲートは内部ノードＮＤ２と電気的に結合される。トランジスタＰ２は、トランジスタＰ１とカレントミラー回路を形成するように抵抗Ｒ１を介して電源電圧ＶＣＣと内部ノードＮＤ２との間に配置され、そのゲートは内部ノードＮＤ１と電気的に結合される。トランジスタＮ２は、トランジスタＮ１とカレントミラー回路を形成するように内部ノードＮＤ２と固定電圧ＧＮＤとの間に配置され、そのゲートは内部ノードＮＤ２と電気的に結合される。

トランジスタＰ３は、電源電圧ＶＣＣと内部ノードＮＤ３との間に配置され、そのゲートは内部ノードＮＤ３と電気的に結合されている。トランジスタＰ４は、トランジスタＰ３とカレントミラー回路を形成するように電源電圧ＶＣＣと出力ノードＮＤ４との間に配置され、そのゲートは内部ノードＮＤ３と電気的に結合されている。トランジスタＮ３は、内部ノードＮＤ３と固定電圧ＧＮＤとの間に配置され、そのゲートは内部ノードＮＤ２と電気的に結合されている。抵抗Ｒ２は、出力ノードＮＤ４と固定電圧ＧＮＤとの間に配置されている。

本発明の実施の形態に従う定電圧発生回路５の動作について説明する。
上述したようにトランジスタＰ１およびＰ２はカレントミラー回路を形成している。また、トランジスタＮ１およびＮ２はカレントミラー回路を形成しているためトランジスタＰ１およびＮ１を流れる電流と同様の電流がトランジスタＰ２およびＮ２に流れようとする。なお、ここで抵抗Ｒ１がトランジスタＰ２およびＮ２と電源電圧ＶＣＣおよび固定電圧ＧＮＤとの間に配置された構成であるため抵抗Ｒ１の抵抗値を調整することによってその電流量を調整することが可能である。

したがって、この回路により内部ノードＮＤ２に対して一定の定電圧が生成される。そして、トランジスタＮ３のゲート電圧として与えられる。

また、トランジスタＰ３およびＰ４はカレントミラー回路を形成している。したがって、トランジスタＮ３のゲート電圧の電圧レベルによってトランジスタＰ３およびＮ３を流れる電流がミラーされて、トランジスタＰ４に流れることになる。

なお、ここで抵抗Ｒ２は出力ノードＮＤ４と固定電圧ＧＮＤとの間に配置された構成であるため抵抗Ｒ２の抵抗値を調整することにより出力ノードＮＤ４の電圧レベルを調整することが可能である。

すなわち、抵抗Ｒ１およびＲ２の抵抗値に従って本発明の実施の形態に従う定電圧発生回路５の出力ノードＮＤ４には一定の定電圧である基準電圧Ｖｒｅｆが生成される。

図４は、本発明の実施の形態に従うダミーポンプ回路１０の回路構成図である。
図４を参照して、本発明の実施の形態に従うダミーポンプ回路１０は、ポンプ駆動信号発生回路ＰＷ１と、ポンプ回路ＰＰと、シフタ３０♯とを含む。ポンプ駆動信号発生回路ＰＷ１は、ポンプ活性信号ＰＤＥＮの入力を受けて活性化され一定周期のクロック信号をポンプ駆動信号として内部ノードＮＤ５に出力する。

ポンプ回路ＰＰは、インバータＩＶ１とキャパシタＣ１，Ｃ２と、トランジスタＮ４〜Ｎ６とを含む。トランジスタＮ４〜Ｎ６は、ＮチャネルＭＯＳトランジスタとする。

具体的な接続関係について説明する。
インバータＩＶ１とキャパシタＣ２は、内部ノードＮＤ５と内部ノードＮＤ６との間に直列に接続される。キャパシタＣ１は、内部ノードＮＤ５と内部ノードＮＤ７との間に配置される。トランジスタＮ４は、電源電圧ＶＣＣと内部ノードＮＤ６との間に配置されそのゲートは電源電圧ＶＣＣと電気的に結合される。トランジスタＮ５は、電源電圧ＶＣＣと内部ノードＮＤ７との間に配置され、そのゲートは内部ノードＮＤ６と電気的に結合される。トランジスタＮ６は、内部ノードＮＤ８と内部ノードＮＤ７との間に配置され、そのゲートは内部ノードＮＤ７と電気的に結合される。

たとえば、ポンプ活性信号ＰＤＥＮの入力によりポンプ駆動信号発生回路ＰＷ１が活性化されて、ポンプ駆動信号が内部ノードＮＤ５に伝達されると内部ノードＮＤ５の電位レベルは接地電圧ＧＮＤレベルから電源電圧ＶＣＣレベルに上昇する。キャパシタＣ２は、内部ノードＮＤ５の電圧レベルに従って電源電圧ＶＣＣレベルに充電されて、内部ノードＮＤ６に伝達する。なお、トランジスタＮ４は、ダイオード接続されたトランジスタであるため内部ノードＮＤ６の電圧レベルは、しきい値電圧Ｖｔｈ降下した電源電圧ＶＣＣ−Ｖｔｈとなった状態に設定されている。そうすると、トランジスタＮ５のゲート電位すなわち内部ノードＮＤ６の電圧レベルがキャパシタＣ２の容量結合により２ＶＣＣ−Ｖｔｈとなる。これに伴い、内部ノードＮＤ７の電位レベルがＶＣＣとなり、次に、内部ノードＮＤ５の電圧レベルが接地電圧ＧＮＤレベルから電源電圧ＶＣＣレベルになると、電荷保存則により内部ノードＮＤ７の電圧レベルがＶＣＣレベルから２ＶＣＣレベルに設定される。そして、トランジスタＮ６は、ダイオード接続されているため、出力ノードＮＤ８の電圧レベルは、トランジスタＮ６のしきい値電圧Ｖｔｈ分降下した２ＶＣＣ−Ｖｔｈに設定される。すなわち、昇圧電圧Ｖｐｐは、その最大出力レベルは２ＶＣＣ−Ｖｔｈとして設定される。たとえば、外部電源電圧ＶＣＣが１．８Ｖ、しきい値電圧Ｖｔｈが０．５〜１．０Ｖの場合には、最大出力レベル２ＶＣＣ−Ｖｔｈは、２．６〜３．１Ｖに設定される。

シフタ３０♯は、内部ノードＮＤ８に生成された昇圧電圧Ｖｐｐを抵抗Ｒｄ１およびＲｄ２の抵抗分割に従う所定の減少率で電圧Ｖｐｕｍｐを生成する。

図５は、ポンプ駆動信号発生回路ＰＷ１の回路構成図である。
図５を参照して、本発明の実施の形態に従うポンプ駆動信号発生回路ＰＷ１は、いわゆるリングオシレータであり、複数のインバータと、ＮＡＮＤ回路ＮＤＲとで構成されている。具体的には、制御信号ＰＤＥＮとノードＮＤｒからの伝達された信号とを受けて、そのＮＡＮＤ論理演算結果を出力するＮＡＮＤ回路ＮＤＲと、ＮＡＮＤ回路ＮＤＲの出力信号を反転する複数のインバータＩＶＲが直列に接続されている。例えば、制御信号ＰＤＥＮが「Ｈ」レベルである場合には、ＮＡＮＤ回路ＮＤＲは、インバータとして作用するため（２ｎ＋１）個（ｎ：自然数）のインバータが直列に接続されていることになる。また、最終段のインバータＩＶＲの出力ノードは、ノードＮＤｒと電気的に結合され、ノードＮＤｒに伝達された信号はフィードバックされてＮＡＮＤ回路ＮＤＲの入力ノードの一方と電気的に結合される。そして、ノードＮＤｒに伝達された信号は、インバータＩＶＲ＃により反転されて、ポンプ駆動信号としてポンプ回路ＰＰの内部ノードＮＤ５に伝達される。

ポンプ駆動信号発生回路ＰＷ１は、リングオシレータであり、一定周期のクロック信号をポンプ駆動信号として出力するが、消費電流を小さくするために、インバータを構成するトランジスタのサイズを小さくすることが可能である。

図６は、本発明の実施の形態に従う合成回路１５の回路構成図である。
図６を参照して、本発明の実施の形態に従う合成回路１５は、トランジスタＰ５〜Ｐ７とトランジスタＮ７，Ｎ８とを含む。トランジスタＰ５〜Ｐ６は、ＰチャネルＭＯＳトランジスタとする。また、トランジスタＮ７，Ｎ８は、ＮチャネルＭＯＳトランジスタとする。

具体的な接続関係について説明する。
トランジスタＰ５およびＰ６は、互いに並列に電源電圧ＶＣＣと内部ノードＮＤ１０との間に配置され、そのゲートはそれぞれ基準電圧Ｖｒｅｆおよび電圧Ｖｐｕｍｐの入力を受ける。トランジスタＮ７は、内部ノードＮＤ１０と固定電圧ＧＮＤとの間に配置され、そのゲートは内部ノードＮＤ１０と電気的に結合される。トランジスタＰ７は、電源電圧ＶＣＣと内部ノードＮｄ１１との間に配置され、そのゲートは内部ノードＮＤ１１と電気的に結合される。トランジスタＮ８は、トランジスタＮ７とカレントミラー回路を形成するように内部ノードＮＤ１１と固定電圧ＧＮＤとの間に配置され、そのゲートは内部ノードＮＤ１０と電気的に結合される。

次に、合成回路１５の動作について説明する。
基準電圧Ｖｒｅｆおよび電圧Ｖｐｕｍｐが入力されると、トランジスタＰ５およびＰ６のうちより低い電圧レベルの信号が対応するＰチャネルＭＯＳトランジスタを強くオンする。そして、トランジスタＮ７に電流経路が形成される。そして、トランジスタＮ７およびＮ８からなるカレントミラー回路によりトランジスタＮ７を流れる通過電流と同じ通過電流を流すように出力ノードＮＤ１１にトランジスタＰ５およびＰ６のいずれか一方のトランジスタがオンした電圧と同じ電圧Ｖｃｏｍｐが設定される。

図７は、本発明の実施の形態に従う検知回路２０の回路構成図である。
図７を参照して、本発明の実施の形態に従う検知回路２０は、トランジスタＰ８，Ｐ９と、トランジスタＮ９〜Ｎ１１とを含む。トランジスタＰ８，Ｐ９は、ＰチャネルＭＯＳトランジスタとする。トランジスタＮ９〜Ｎ１１は、ＮチャネルＭＯＳトランジスタとする。

具体的な接続関係について説明する。
トランジスタＰ８は、電源電圧ＶＣＣと内部ノードＮＤ１２との間に配置され、そのゲートは内部ノードＮＤ１２と電気的に結合される。トランジスタＮ９は、内部ノードＮＤ１２と内部ノードＮＤ１５との間に配置され、そのゲートは電圧Ｖｃｏｍｐの入力を受ける。トランジスタＰ９は、トランジスタＰ８とカレントミラー回路を形成するように電源電圧ＶＣＣと内部ノードＮＤ１４との間に配置され、そのゲートは内部ノードＮＤ１２と電気的に結合される。トランジスタＮ１０は、内部ノードＮＤ１４と内部ノードＮＤ１５との間に配置され、そのゲートは電圧Ｖｓｈｉｆｔの入力を受ける。トランジスタＮ１１は内部ノードＮＤ１５と固定電圧ＧＮＤとの間に配置され、そのゲートは制御信号ＶＣＮＴＮの入力を受ける。なお、制御信号ＶＣＴＮは、検知回路２０を活性化させる際に制御回路１００から出力されるものとする。

検知回路２０は、入力される電圧Ｖｃｏｍｐと電圧Ｖｓｈｉｆｔの入力を比較してその比較結果に応じた信号をポンプ活性信号ＰＡＥＮとして出力する。具体的には、たとえば電圧Ｖｃｏｍｐが電圧Ｖｓｈｉｆｔの入力よりも大きい場合には内部ノードＮＤ１２の電位レベルが下がり、トランジスタＰ８およびＰ９がオンして内部ノードＮＤ１４の電位レベルが上昇し、ポンプ活性信号ＰＥＮは「Ｈ」レベルに設定される。

一方、電圧Ｖｃｏｍｐが電圧Ｖｓｈｉｆｔの入力以下の場合にはトランジスタＮ１０がオンして、内部ノードＮＤ１４の電位レベルが下がり、これに伴いポンプ活性信号ＰＥＮは「Ｌ」レベルに設定される。

図８は、本発明の実施の形態に従うポンプ回路２５の回路構成図である。
図８を参照して、本発明の実施の形態に従うポンプ回路２５は、ポンプ駆動信号生成回路ＰＷ２と、インバータＩＶ３と、キャパシタＣ３，Ｃ４とトランジスタＮ１２〜Ｎ１４とを含む。なお、トランジスタＮ１２〜Ｎ１４は、ＮチャネルＭＯＳトランジスタである。

具体的な接続関係については、図４で説明したポンプ回路ＰＰと同様であるのでその詳細な説明は繰返さない。

ポンプ回路２５は、ポンプ活性信号ＰＥＮ（「Ｈ」レベル）の入力に応答して活性化される。そして、ポンプ駆動信号生成回路ＰＷ２からポンプ駆動信号が内部ノードに伝達されて、上述したように２ＶＣＣ−Ｖｔｈレベルの昇圧電圧Ｖｐｐが出力される。

図９は、本発明の実施の形態に従うシフタ３０の回路構成図である。
図９を参照して、ここで示されるようにシフタ３０は抵抗Ｒ３，Ｒ４とを含む。

抵抗Ｒ３，Ｒ４は、電源電圧Ｖｐｐと固定電圧ＧＮＤとの間に直列に接続される。電圧Ｖｓｈｉｆｔは、抵抗Ｒ３，Ｒ４の抵抗分割に従う所定の減少率に基づいて設定される。そして、この生成された電圧Ｖｓｈｉｆｔが図２に示される検知回路２０のトランジスタＮ１０のゲートに入力される。

ここで、ポンプ回路２５とダミーポンプ回路１０のポンプ回路ＰＰとは、同じ特性を有しているものとする。すなわち、ポンプ回路２５とポンプ回路ＰＰとの最大電圧出力レベルの電圧は同じであるものとする。また、シフタ３０＃およびシフタ３０の減少率はともに同じであるものとする。なお、ポンプ回路２５とダミーポンプ回路１０とを比較して、ダミーポンプ回路１０はポンプ回路２５よりもポンピング動作時の動作電流が少なくなるように設計される。たとえば、ダミーポンプ回路１０の動作電流をポンプ回路２５の動作電流の１／１００以下の電流とすることが考えられる。具体的には、動作電流を小さくするために例えばダミーポンプ回路１０のポンプ回路ＰＰのキャパシタＣ１，Ｃ２の容量値をポンプ回路２５のキャパシタＣ３，Ｃ４の容量値よりも低くすることが可能である。また、ポンプ駆動信号生成回路ＰＷ１のリングオシレータにおいて、インバータを構成するトランジスタのサイズに関して、ポンプ駆動信号生成回路ＰＷ２を構成するトランジスタよりも小さくすることが可能である。また、動作電流を小さくするために発振周期をポンプ回路２５よりもダミーポンプ回路１０の方が低くなるように設計することも可能である。

図１０は、本発明の実施の形態に従う内部電源電圧発生回路１の動作を説明する図である。

ここで示されるように外部電源電圧が低電圧の場合について考えると、上述したように外部電源電圧ＶＣＣの上昇する電圧レベルとほぼ同じ割合で定電圧発生回路５の基準電圧Ｖｒｅｆの電圧レベルが上昇している。そして、ポンプ回路２５のポンプ能力により電源電圧ＶＣＣがあるレベルまで上昇し始めてから昇圧電圧Ｖｐｐの電圧レベルが上昇しはじめる。ここでは、昇圧電圧Ｖｐｐをシフタ３０により降圧した電圧Ｖｓｈｉｆｔおよびダミーポンプ回路１０において、シフタ３０＃において降圧した電圧Ｖｐｕｍｐが示されている。本構成においては、合成回路１５において、基準電圧Ｖｒｅｆと電圧Ｖｐｕｍｐの電圧レベルのうちの低い電圧がＶｃｏｍｐとして出力される。したがって、外部電源電圧ＶＣＣが低電圧の場合には、合成回路１５から出力される電圧Ｖｃｏｍｐは、ダミーポンプ回路１０の電圧Ｖｐｕｍｐと同じ電圧レベルに設定されることになる。検知回路２０においては、合成回路１５から出力される電圧Ｖｃｏｍｐとシフタ３０から出力されるＶｓｈｉｆｔとを比較して比較結果に基づくポンプ活性信号ＰＥＮを出力するが外部電源電圧ＶＣＣが低電圧の場合には、電圧Ｖｃｏｍｐと電圧Ｖｓｈｉｆｔとは同じ電圧レベルであるためポンプ活性信号ＰＥＮは、ポンプ回路２５の動作を停止させる「Ｌ」レベルに設定される。

すなわち、外部電源電圧ＶＣＣが低電圧の場合には、無駄なポンプ活性信号ＰＥＮ（「Ｈ」レベル）をポンプ回路２５に供給することはなく無駄なポンピング動作を実行することを抑制することが可能となる。

図１１は、従来の内部電源電圧発生回路の動作を説明する図である。
図１１に示されるように、上述したのと同様に外部電源電圧ＶＣＣの上昇する電圧レベルとほぼ同じ割合で基準電圧Ｖｒｅｆの電圧レベルが上昇している。そして、電源電圧ＶＣＣがあるレベルまで上昇し始めてから昇圧電圧Ｖｐｐの電圧レベルが上昇しはじめて、シフタにより降圧した電圧Ｖｓｈｉｆｔが上昇するが、上述したように昇圧された電圧レベルとしては、外部電源電圧の電圧レベルの上昇に伴い上昇するため、ポンプ回路の最大出力レベルよりもかなり低い電圧レベルしか出力することができない状態となっている。

したがって、外部電源電圧ＶＣＣが低電圧の場合には、基準電圧Ｖｒｅｆが常に電圧Ｖｓｈｉｆｔよりも高い状態にある。それゆえ、検知回路は、昇圧された電圧レベルが低いと判断し、ポンピング動作を指示するように「Ｈ」レベル活性化信号ＰＥＮを出力し続けるが、上述したように検知回路の活性化信号を非活性化するほどのレベルを出す出力がポンプ回路にはないために、ポンピング動作を常に実行するように指示されることになり、消費電流（ＤＣ電流）は、外部電源電圧ＶＣＣが低電圧の場合に増大することになる。

したがって、本実施の形態に従う構成は、外部電源電圧ＶＣＣが低電圧の場合には、検知回路２０に入力される電圧Ｖｃｏｍｐを基準電圧Ｖｒｅｆの代わりにポンプ回路２５と同様の出力特性を有するダミーポンプ回路１０の出力電圧Ｖｐｕｍｐとすることによりポンプ活性信号ＰＥＮの生成を制御している。これにより、本発明の実施の形態に従う内部電源電圧発生回路１は、「Ｈ」レベルの活性化信号ＰＥＮを常に出力しつづけることは無いので図１１に示される消費電流と比較して、無駄なポンプ活性信号ＰＥＮの入力に伴うポンプ回路のポンピング動作を抑制して消費電流すなわち消費電力を抑制することができる。

なお、本発明の実施の形態に従う内部電源電圧発生回路１においては、検知回路２０において、ポンプ活性信号ＰＥＮを出力するためにシフタ３０を設けて出力電圧Ｖｐｐを降圧した電圧Ｖｓｈｉｆｔと電圧Ｖｃｏｍｐとの電圧比較を行なう構成について説明しているが、シフタ３０を設けることなく出力電圧Ｖｐｐと電圧Ｖｃｏｍｐとの比較に基づいてポンプ活性信号ＰＥＮを出力する構成とすることも可能である。すなわち、本発明の実施の形態１に従う内部電源電圧発生回路１の検知回路２０は、合成回路１５からの電圧Ｖｃｏｍｐと、内部電源電圧に基づく電圧とを比較して、その比較結果をポンプ活性信号ＰＥＮとして出力する。ここで、内部電源電圧に基づく電圧は、出力電圧Ｖｐｐもしくは電圧Ｖｓｈｉｆｔに相当する。

この点で、検知回路２０において出力電圧Ｖｐｐと電圧Ｖｃｏｍｐとを比較する構成の場合には、基準電圧Ｖｒｅｆの電圧レベルを上げる必要があるため、本願構成においては回路全体の消費電力を抑制する目的でシフタ３０を用いることにより低い電圧レベルでの検知回路２０での比較を可能としたものである。また、本願構成により、基準電圧Ｖｒｅｆの電圧レベルを下げることにより、合成回路１５の消費電力も低減することが可能となる。

また、本願構成においては、ダミーポンプ回路１０が出力する電圧Ｖｐｕｍｐと、ポンプ回路２５およびシフタ３０により出力される電圧Ｖｓｈｉｆｔとは同じ電圧レベルで駆動される場合について説明したが、ダミーポンプ回路１０の出力する電圧Ｖｐｕｍｐは、基準電圧Ｖｒｅｆよりも高い電圧レベルになった場合には、合成回路１５の電圧Ｖｃｏｍｐに影響を与えないためダミーポンプ回路１０が出力する電圧Ｖｐｕｍｐの最大出力レベルを基準電圧Ｖｒｅｆに設定することも可能である。これにより、ダミーポンプ回路１０の消費電力を低減することが可能となる。

（実施の形態の変形例１）
図１２は、本発明の実施の形態の変形例１に従う内部電源電圧発生回路１♯の概略ブロック図である。

図１２を参照して、本発明の実施の形態の変形例１に従う内部電源電圧発生回路１♯は、図２で説明した内部電源電圧発生回路１と比較して、合成回路１５を合成回路１６に置換するとともに検知回路２０を定電圧発生回路５およびダミーポンプ回路１０に対応してそれぞれ設けられた検知回路２１，２２に置換した点が異なる。その他の点については同様であるのでその詳細な説明は繰り返さない。なお、合成回路１６、検知回路２１，２２およびシフタ３０は、ポンプ活性信号ＰＥＮを出力する活性化信号生成部を構成する。

検知回路２１は、定電圧発生回路５から生成された基準電圧Ｖｒｅｆとシフタ３０から出力される電圧Ｖｓｈｉｆｔとの比較に基づいてポンプ活性信号ＰＥＮ１を出力する。検知回路２２は、ダミーポンプ回路１０から出力された電圧Ｖｐｕｍｐとシフタ３０から出力される電圧Ｖｓｈｉｆｔとの比較に基づいてポンプ活性信号ＰＥＮ２を出力する。

そして、合成回路１６は、ポンプ活性信号ＰＥＮ１およびＰＥＮ２の論理積をとることによりポンプ活性信号ＰＥＮを生成して出力する。

ポンプ回路２５は、ポンプ活性信号ＰＥＮの入力を受けて活性化され、図２で説明したのと同様のポンピング動作により昇圧電圧Ｖｐｐを生成する。

本実施の形態の変形例に従う内部電源電圧発生回路１＃は、検知回路２１および２２それぞれにおいて、ポンプ回路２５の出力電圧Ｖｐｐの電圧レベルを降圧した電圧Ｖｓｈｉｆｔの電圧レベルを検知してポンプ活性信号を出力する。

具体的には、検知回路２１は、外部電源電圧ＶＣＣが低い電圧の場合には、基準電圧Ｖｒｅｆの電圧レベルは電圧Ｖｓｈｉｆｔよりも高いのでポンプ活性信号ＰＥＮ１（「Ｈ」レベル）を出力する。一方、検知回路２２は、外部電源電圧ＶＣＣが低い電圧の場合には、上述したように電圧Ｖｐｕｍｐと電圧Ｖｓｈｉｆｔが同じ電圧レベルであるためポンプ活性信号ＰＥＮ２を生成しない。すなわち、ポンプ活性信号ＰＥＮ２は「Ｌ」レベルに設定されている。したがって、合成回路１６は、ポンプ活性信号ＰＥＮ１（「Ｈ」レベル）およびＰＥＮ２（「Ｌ」レベル）であるためその論理積によりポンプ活性信号ＰＥＮは「Ｌ」レベルの状態を維持する。したがって、無駄なポンプ活性信号ＰＥＮがポンプ回路２５に入力されることなく消費電流すなわち消費電力を実施の形態で説明したのと同様に抑制することが可能となる。

一方、外部電源電圧ＶＣＣが半導体装置の動作が保証される通常の電圧となった場合に、昇圧電圧Ｖｐｐが消費されて電圧Ｖｓｈｉｆｔの電圧レベルが電圧Ｖｐｕｍｐおよび電圧Ｖｒｅｆ以下となった場合には、検知回路２１および２２は、ともにポンプ活性信号ＰＥＮ１およびＰＥＮ２を「Ｈ」レベルに設定して合成回路１６に出力する。そして、合成回路１５は、ポンプ活性信号ＰＥＮ１（「Ｈ」レベル）およびＰＥＮ２（「Ｈ」レベル）の論理積に基づいてポンプ活性信号ＰＥＮを「Ｈ」レベルに設定する。これに伴い、ポンプ回路２５においては、再び昇圧電圧Ｖｐｐが最大出力レベルとなるように所定のポンピング動作が実行される。

（実施の形態の変形例２）
図１３は、本発明の実施の形態の変形例２に従う内部電源電圧発生回路１ａの概略ブロック図である。

図１３を参照して、本発明の実施の形態の変形例２に従う内部電源電圧発生回路１ａは、図２に示される内部電源電圧回路１と比較して、ダミーポンプ回路１０をダミーポンプ回路１０♯に置換した点が異なる。その他の点は同様であるのでその詳細な説明は繰返さない。

図２においては、ダミーポンプ回路１０は、ポンプ回路２５と同等の最大出力レベルを有するポンプ回路ＰＰとシフタ３０と同等の減少率を有するシフタ３０＃とで構成されていた場合について説明した。

具体的には、ダミーポンプ回路１０において、ポンプ回路２５と同等の最大出力レベルを出力するポンプ回路ＰＰおよび同等の減少率を有するシフタ３０＃とで構成した場合、電源電圧ＶＣＣが低い場合には上述したように電圧Ｖｐｕｍｐと電圧Ｖｓｈｉｆｔがほぼ同じ電圧レベルであり、それゆえに、ポンプ活性信号ＰＥＮは「Ｌ」レベルに設定される旨説明した。

一方で、外部電源電圧ＶＣＣ等の揺らぎが生じた場合には、電圧Ｖｐｕｍｐが電圧Ｖｓｈｉｆｔよりも電圧レベルが高くなる場合が考えられる。そうすると、ポンプ活性信号ＰＥＮが「Ｈ」レベルとなり、ポンプ回路２５がポンピング動作を実行する場合も考えられる。

本発明の実施の形態の変形例２においては、外部電源電圧ＶＣＣが低い電圧である場合には、より確実にポンプ活性信号ＰＥＮが「Ｈ」レベルとならないように制御する構成について説明する。

本発明の実施の形態の変形例２に従うダミーポンプ回路１０＃は、出力電圧Ｖｐｕｍｐ＃の電圧レベルをポンプ回路２５の最大出力レベルを降圧した電圧Ｖｓｈｉｆｔに対して若干低め（たとえば２０％〜３０％低め）に設定する。

具体的には、ダミーポンプ回路１０＃は、図４で説明したのとほぼ同様の構成であるが、シフタ３０＃の減少率を規定する抵抗Ｒｄ１およびＲｄ２の抵抗値を調整してシフタ３０の減少率よりも高い減少率に設定する。

これにより、外部電源電圧ＶＣＣ等の揺らぎが生じた場合においても、電圧Ｖｓｈｉｆｔの方が電圧Ｖｐｕｍｐよりも高くなり、ポンプ活性信号ＰＥＮが「Ｈ」レベルすなわち、ポンプ回路２５が動作しないように制御することが可能となる。

なお、本発明の実施の形態においては昇圧回路について内部電源電圧発生回路の回路構成について詳細に説明したが昇圧回路に限らずたとえば負電圧発生回路であっても同様の考えにおいてポンピング動作を実行することにおいて消費電流すなわち消費電力を低減することが可能となる。

なお、本発明の実施の形態においては、たとえばメモリであるＤＲＡＭ（Dynamic Random Access Memory）および擬似ＳＲＡＭ（Static Random Access Memory）およびフラッシュメモリはもちろんそれ以外のメモリデバイスの内部回路に対してポンプ回路を含む本発明の実施の形態に従う内部電源電圧発生回路を適用することが可能であるし、また、メモリデバイス以外のデバイスに対しても本発明の実施の形態に従う内部電源電圧発生回路を設けることも同様に可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に従う半導体装置を説明する概略ブロック図である。本発明の実施の形態に従う内部電源電圧発生回路１の概略ブロック図である。本発明の実施の形態に従う定電圧発生回路の回路構成図である。本発明の実施の形態に従うダミーポンプ回路１０の回路構成図である。ポンプ駆動信号発生回路ＰＷ１の回路構成図である。本発明の実施の形態に従う合成回路１５の回路構成図である。本発明の実施の形態に従う検知回路２０の回路構成図である。本発明の実施の形態に従うポンプ回路２５の回路構成図である。本発明の実施の形態に従うシフタ３０の回路構成図である。本発明の実施の形態に従う内部電源電圧発生回路１の動作を説明する図である。従来の内部電源電圧発生回路の動作を説明する図である。本発明の実施の形態の変形例１に従う内部電源電圧発生回路１♯の概略ブロック図である。本発明の実施の形態の変形例２に従う内部電源電圧発生回路１ａの概略ブロック図である。

符号の説明

１，１＃，１ａ内部電源電圧発生回路、５定電圧発生回路、１０ダミーポンプ回路、１５合成回路、２０検知回路、２５ポンプ回路、３０，３０＃シフタ、１００制御回路、１１０内部回路、１０００半導体装置。

Claims

外部から供給される外部電源電圧を受けて、ポンピング動作により内部電源電圧を発生する第１のポンプ回路と、
前記第１のポンプ回路から前記内部電源電圧の供給を受ける内部回路と、
第１の基準電圧を生成する基準電圧発生回路と、
前記外部電源電圧の供給を受けて、ポンピング動作により第２の基準電圧を発生し、前記ポンピング動作時の動作電流が前記第１のポンプ回路の動作電流より少ない第２のポンプ回路と、
前記内部電源電圧に基づく電圧を前記第１の基準電圧もしくは前記第２の基準電圧と比較し、比較結果に基づいて前記第１のポンプ回路のポンピング動作を制御する活性化信号を生成する活性化信号生成部とを備え、
前記活性化信号生成部は、
前記第２の基準電圧が前記第１の基準電圧より低い場合、前記第２の基準電圧を出力し、前記第２の基準電圧が前記第１の基準電圧より高い場合、前記第１の基準電圧を出力する合成回路と、
前記合成回路から出力される出力電圧と、前記内部電源電圧に基づく電圧とを比較し、前記出力電圧が前記内部電源電圧に基づく電圧よりも高い場合、前記第１のポンプ回路のポンピング動作を指示する信号を前記第１のポンプ回路へ出力し、前記出力電圧が前記内部電源電圧に基づく電圧以下の場合、前記第１のポンプ回路のポンピング動作の停止を指示する信号を前記第１のポンプ回路へ出力する検知回路とを有する、半導体装置。
外部から供給される外部電源電圧を受けて、ポンピング動作により内部電源電圧を発生する第１のポンプ回路と、
前記第１のポンプ回路から前記内部電源電圧の供給を受ける内部回路と、
第１の基準電圧を生成する基準電圧発生回路と、
前記外部電源電圧の供給を受けて、ポンピング動作により第２の基準電圧を発生し、前記ポンピング動作時の動作電流が前記第１のポンプ回路の動作電流より少ない第２のポンプ回路と、
前記内部電源電圧に基づく電圧を前記第１の基準電圧もしくは前記第２の基準電圧と比較し、比較結果に基づいて前記第１のポンプ回路のポンピング動作を制御する活性化信号を生成する活性化信号生成部とを備え、
前記活性化信号生成部は、
前記第１の基準電圧と前記内部電源電圧に基づく電圧とを比較し、前記第１の基準電圧の方が高い場合、第１の論理レベルを出力し、前記第１の基準電圧以下の場合、第２の論理レベルを出力する第１の検知回路と、
前記第２の基準電圧と前記内部電源電圧に基づく電圧とを比較し、前記第２の基準電圧の方が高い場合、第３の論理レベルを出力し、前記第２の基準電圧以下の場合、第４の論理レベルを出力する第２の検知回路と、
前記第１の検知回路の出力が前記第１の論理レベルであり、前記第２の検知回路の出力が前記第３の論理レベルである場合に、前記第１のポンプ回路のポンピング動作の動作を指示する信号を前記第１のポンプ回路へ出力する合成回路とを含む、半導体装置。
前記活性化信号生成部は、第１の減少率で前記内部電源電圧を下げた電圧を前記内部電源電圧に基づく電圧として出力する第１のシフタをさらに含み、
前記第２のポンプ回路は、前記第２のポンプ回路が前記ポンピング動作により生成した電圧を、前記第１の減少率より高い減少率で下げ前記第２の基準電圧として出力する第２のシフタを有する、請求項１もしくは２に記載の半導体装置。