KR100696958B1 - 내부 전압 발생 회로 - Google Patents

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Abstract

본 발명은 내부 전압 발생 회로에 관한 것으로써, 특히, 차지 리사이클에 따라 전하 분배 이후에 부트스트래핑 노드 사이를 프리차지시켜 프리차지 레벨을 향상시킴으로써 차지 펌핑 효율을 최대화시킬 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 부트스트래핑되는 노드를 외부 전위로 프리차지하여 차지 쉐어링을 수행하고, 프리차지 제어신호의 인에이블시 부트스트래핑 되지 않은 나머지 반대쪽의 부트스트래핑 노드와 다시 프리차지시킴으로써 차지 펌핑 효율을 최대화시킬 수 있게 된다.

Description

내부 전압 발생 회로{Internal voltage generating circuit}
도 1은 종래의 내부 전압 발생 회로에 관한 구성도.
도 2는 도 1의 레벨 쉬프터에 관한 회로도.
도 3은 도 1의 VPP 레벨 검출부에 관한 회로도.
도 4는 도 1의 링 오실레이터에 관한 회로도.
도 5a 및 도 5b는 도 1의 펌프 제어 로직부에 관한 회로도 및 신호 파형도.
도 6a 및 도 6b는 도 1의 더블러 차지 펌핑부에 관한 회로도 및 동작 파형도.
도 7은 종래의 내부 전압 발생 회로에 관한 다른 실시예.
도 8은 도 7의 VBB 레벨 검출부에 관한 회로도.
도 9는 도 7의 링 오실레이터에 관한 회로도.
도 10a 및 도 10b는 도 7의 펌프 제어 로직부에 관한 회로도 및 신호 파형도.
도 11a 및 도 11b는 도 7의 더블러 차지 펌핑부에 관한 회로도 및 동작 파형도.
도 12는 종래의 내부 전압 발생 회로에 관한 또 다른 실시예.
도 13a 및 도 13b는 도 12의 펌프 제어 로직부에 관한 회로도 및 신호 파형도.
도 14a 및 도 14b는 도 12의 트리플러 차지 펌핑부에 관한 회로도.
도 15a 및 도 15b는 도 12의 트리플러 차지 펌핑부에 관한 동작 파형도.
도 16은 종래의 내부 전압 발생 회로에 관한 또 다른 실시예.
도 17a 및 도 17b는 도 16의 펌프 제어 로직부에 관한 회로도 및 신호 파형도.
도 18a 및 도 18b는 도 16의 트리플러 차지 펌핑부에 관한 회로도.
도 19a 및 도 19b는 도 16의 트리플러 차지 펌핑부에 관한 동작 파형도.
도 20은 본 발명에 따른 내부 전압 발생 회로의 구성도.
도 21a 및 도 21b는 도 20의 펌프 제어 로직부에 관한 회로도 및 신호 파형도.
도 22a 및 도 22b는 도 20의 더블러 차지 펌핑부에 관한 회로도 및 동작 파형도.
도 23은 본 발명에 따른 내부 전압 발생 회로의 다른 실시예.
도 24a 및 도 24b는 도 23의 펌프 제어 로직부에 관한 회로도 및 신호 파형도.
도 25a 및 도 25b는 도 23의 더블러 차지 펌핑부에 관한 회로도 및 동작 파형도.
도 26은 본 발명에 따른 내부 전압 발생 회로의 또 다른 실시예.
도 27a 및 도 27b는 도 26의 펌프 제어 로직부에 관한 회로도 및 신호 파형도.
도 28a 및 도 28b는 도 26의 트리플러 차지 펌핑부에 관한 회로도.
도 29a 및 도 29b는 도 26의 트리플러 차지 펌핑부에 관한 동작 파형도.
도 30은 본 발명에 따른 내부 전압 발생 회로의 또 다른 실시예.
도 31a 및 도 31b는 도 30의 펌프 제어 로직부에 관한 회로도 및 신호 파형도.
도 32a 및 도 32b는 도 30의 트리플러 차지 펌핑부에 관한 회로도.
도 33a 및 도 33b는 도 30의 트리플러 차지 펌핑부에 관한 동작 파형도.
본 발명은 내부 전압 발생 회로에 관한 것으로써, 특히, 외부 전원전압과 접지전압 레벨을 전원전압 보다 높은 펌핑전압 레벨 또는 접지전압 보다 낮은 백바이어스 전압 레벨로 차지 펌핑하기 위한 내부 전원 발생 장치에서 펌핑 효율을 최대로 향상시킬 수 있도록 하는 기술이다.
일반적으로 반도체 메모리 소자인 디램에서는 셀을 엑세스하기 위해 셀 트랜지스터의 게이트, 또는, 워드라인에 외부 전원전압 VCC 보다 높은 전위인 펌핑전압 VPP을 인가하여 셀 데이타가 손실되지 않도록 한다. 또한, 셀에 저장되어 있는 데 이타의 손실을 막기 위해 셀 트랜지스터의 벌크에 외부 전위인 접지전압 VSS 보다 낮은 백바이어스 전압 VBB을 인가한다.
차지 펌프의 효율은 이러한 펌핑전압 VPP과 백바이어스 전압 VBB을 생성하는데 아주 중대한 영향을 미친다. 그러므로, 적은(혹은, 동일한) 면적을 가지고 효율이 높은 차지 펌프를 구현하는 것은 매우 중요한 과제라 할 수 있다.
도 1은 펌핑전압 VPP을 생성하기 위한 종래의 내부 전압 발생 회로에 관한 구성도이다.
종래의 내부 전압 발생 회로는 레벨 쉬프터(1), VPP 레벨 검출부(2), 링 오실레이터(3), 펌프 제어 로직부(4) 및 더블러(Doubler) 차지 펌핑부(5)를 구비한다.
여기서, 레벨 쉬프터(1)는 레퍼런스 전압 Vref을 레벨 쉬프팅하여 원하는 레벨의 기준전압 Vr1을 출력한다. VPP 레벨 검출부(2)는 기준전압 Vr1에 따라 펌핑전압 VPP의 레벨을 검출하여 펌핑 인에이블 신호 ppe를 출력한다. 링 오실레이터(3)는 펌핑 인에이블 신호 ppe에 따라 일정한 주기신호 osc를 생성한다. 펌프 제어 로직부(4)는 주기신호 osc에 따라 차지 펌프를 제어하기 위한 펌핑 제어 신호 PS1,PS2,G1,G2를 생성한다. 더블러 차지 펌핑부(5)는 펌핑 제어 신호 PS1,PS2,G1,G2에 따라 펌핑전압 VPP을 생성하여 VPP 레벨 검출부(2)에 출력한다.
도 2는 도 1의 레벨 쉬프터(1)에 관한 상세 회로도이다.
레벨 쉬프터(1)는 PMOS트랜지스터 P1~P3와, NMOS트랜지스터 N1~N7 및 저항 R1~R5를 구비한다. 이러한 구성을 갖는 레벨 쉬프터(1)는 전류 미러 타입의 NMOS 트랜지스터 N1,N2의 게이트에 각각 인가되는 기준전압 Vref과 노드 NODE1의 출력전압을 비교하여 노드 NODE1의 전압을 기준전압 Vref와 동일하게 출력한다.
또한, 정상 동작 모드에서는 스위치 역할을 수행하는 복수개의 NMOS트랜지스터 N4~N7들 중에서 디펄트(Default) 신호 DF의 활성화에 따라 NMOS트랜지스터 N5를 턴온시켜 그 출력값으로 기준전압 Vref과 동일한 레벨의 전압을 출력한다.
만약, 다른 레벨의 기준전압이 필요하게 될 경우 즉, 기준전압 vr1이 기준전압 Vref과 서로 다른 경우 디펄트 신호 DF를 비활성화시킨다. 그리고, 트리밍 신호 TR1~TR3 중 하나를 인에이블시켜 NMOS트랜지스터 N4,N6,N7 중 하나를 턴온시킴으로써 기준전압 Vref 보다 높거나 낮은 전압을 출력한다.
여기서, 디펄트 신호 DF를 비활성화시키고 트리밍 신호 TR1~TR3를 활성화시키기 위해서는 테스트 모드 코드를 입력하거나 퓨즈 커팅을 수행할 수 있다. 이렇게 생성된 기준전압 Vr1은 VPP 레벨 검출부(2)에 출력된다.
도 3은 도 1의 VPP 레벨 검출부(2)에 관한 상세 회로도이다.
VPP 레벨 검출부(2)는 저항 R6~R9, 퓨즈 F1,F2, PMOS트랜지스터 P4,P5, NMOS트랜지스터 N8~N10 및 인버터 IV1를 구비한다. 이러한 구성을 갖는 VPP 레벨 검출부(2)는 펌핑전압 VPP을 피드백 입력으로 하여 기준전압 Vr1과 노드 NODE2의 레벨을 비교하여 펌핑 인에이블 신호 ppe를 출력한다.
즉, 펌핑전압 VPP의 레벨이 목표로 하는 전압 보다 떨어지게 되면 직렬로 연결된 저항들의 한 노드인 NODE2의 전압 레벨이 기준전압 Vr1 보다 낮아지게 되고 이에 따라 펌핑 인에이블 신호 ppe가 하이가 된다. 반면에, 펌핑전압 VPP의 레벨 이 목표로 하는 전압과 같거나 높아지게 되면 노드 NODE2의 전압 레벨이 기준전압 Vr1 보다 높아지게 되어 펌핑 인에이블 신호 ppe가 로우가 된다.
그리고, 펌핑전압 VPP의 목표 레벨을 높이거나 낮출 필요가 있는 경우 퓨즈 F1,F2를 커팅하여 노드 NODE2의 양단 저항비를 다르게 조정하게 된다. 이러한 펌핑전압 VPP 발생 회로는 레벨 검출기의 응답 특성이 좋아야 안정되고 전원 소비가 적은 회로를 구현할 수 있다.
도 4는 도 1의 링 오실레이터(3)에 관한 상세 회로도이다.
링 오실레이터(3)는 낸드게이트 ND1와 복수개의 인버터 IV2~IV7를 구비한다. 이러한 구성을 갖는 링 오실레이터(3)는 펌핑 인에이블 신호 ppe가 하이일 때 동작하여 주기신호 osc를 생성한다.
도 5a 및 도 5b는 도 1의 펌프 제어 로직부(4)에 관한 회로도 및 신호 파형도이다.
펌프 제어 로직부(4)는 복수개의 인버터 IV8~IV15와 낸드게이트 ND2,ND3를 구비한다. 그리고, 주기신호 osc에 따라 도 5b에서와 같은 파형을 갖는 복수개의 펌핑 제어 신호 PS1,PS2,G1,G2를 생성한다.
도 6a 및 도 6b는 도 1의 더블러 차지 펌핑부(5)에 관한 회로도 및 동작 파형도이다.
더블러 차지 펌핑부(5)는 NMOS트랜지스터 N11~N17, PMOS트랜지스터 P6,P7 및 모스 캐패시터 MC1~MC4를 구비한다. 더블러 차지 펌핑부(5)는 복수개의 펌핑 제어 신호 PS1,PS2,G1,G2에 따라 펌핑 동작을 수행하여 펌핑전압 VPP의 레벨을 높여주게 된다.
이후에, 펌핑동작이 지속되어 펌핑전압 VPP이 목표한 전압 레벨에 도달하게 되면, VPP 레벨 검출부(2)에서 이를 감지하여 펌핑 인에이블 신호 ppe를 로우로 출력하여 펌핑동작이 중지된다.
이러한 일련의 동작과정에 따라 펌핑된 차지는 펌핑전압 VPP과 접지전압 VSS 인가단 사이에 구비된 모스 캐패시터 MC1~MC4 저장되어 평균적으로 일정한 레벨을 유지하게 되고 워드라인을 구동하기 위해 사용된다. 만약, 워드라인을 구동하여 모스 캐패시터 MC1~MC4에 저장된 전류를 소모하게 되면 펌핑전압 VPP의 레벨은 낮아지고 VPP 레벨 검출부(2)는 이를 감지하여 다시 펌핑전압 인에이블 신호 ppe를 하이로 인에이블한다.
이러한 구성을 갖는 종래의 내부 전압 발생 회로의 동작 과정을 도 6b를 참조하여 설명하면 다음과 같다.
펌프 제어 로직부(4)에서 생성된 펌핑 제어 신호 PS1,PS2,G1,G2가 더블러 차지 펌핑부(5)에 입력되고, 펌핑 제어신호 PS1가 접지전압 VSS에서 전원전압 VCC 레벨로 천이한다. 이 순간에 부트스트래핑 신호 PS1_b는 부트스트래핑되어 전원전압 VCC에서 2배의 전원전압 2VCC 레벨로 천이하게 된다. 이와 동시에, 펌핑 제어신호 PS2는 전원전압 VCC에서 접지전압 VSS 레벨로 천이하여 부트스트래핑 신호 PS2_b는 부트스트래핑되어 2배의 전원전압 2VCC에서 전원전압 VCC 레벨로 천이한다.
이에 따라, 2배의 전원전압 2VCC 레벨인 부트스트래핑 신호 PS1_b의 차지가 PMOS트랜지스터 P6를 통해 펌핑전압 VPP 단으로 출력된다. 이렇게 얼마간의 시간 동안 부트스트래핑 신호 PS1_b의 전압과 펌핑전압 VPP은 차지 쉐어링을 하여 안정된 상태에 도달한다.
이후에, 펌핑 제어신호 G2가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하면, 부트스트래핑 신호 G2_b의 전압이 부트스트래핑된다. 이에 따라, 펌핑 제어신호 G2의 전압이 전원전압 VCC에서 2배의 전원전압 2VCC 레벨이 되면 NMOS트랜지스터 N13가 턴온되어 부트스트래핑 신호 PS2_b를 전원전압 VCC 레벨로 프리차지하게 된다. 다시 펌핑 제어신호 G2가 전원전압 VCC에서 접지전압 VSS 레벨로 천이하여 부트스트래핑 신호 G2_b의 전압이 전원전압 VCC 레벨이 되면, NMOS트랜지스터 N13가 턴오프되어 프리차지가 완료된다.
이때, 펌핑 제어신호 PS1는 전원전압 VCC에서 접지전압 VSS 레벨로 천이하여 부트스트래핑 신호 PS1_b가 전원전압 VCC 레벨이 된다. 펌핑 제어신호 PS2는 접지전압 VSS에서 전원전압 VCC 레벨로 천이하여 부트스트래핑 신호 PS2_b가 2배의 전원전압 2VCC 레벨이 된다. 이에 따라, PMOS트랜지스터 P7을 통해 부트스트래핑 신호 PS2_b의 전압과 펌핑전압 VPP 사이에 차지 쉐어링이 이루어진다.
이어서, 부트스트래핑 신호 PS2_b와 펌핑전압 VPP가 차지 쉐어링을 하여 안정된 상태에 도달하게 되면, 펌핑 제어신호 G1가 접지전압 VSS에서 전원전압 VCC 레벨로 천이한다. 그리고, 부트스트래핑 신호 G1_b가 부트스트래핑되어 전원전압 VCC에서 2배의 전원전압 2VCC 레벨이 되면, NMOS트랜지스터 N12가 턴온되어 부트스트래핑 신호 PS1_b를 전원전압 VCC로 프리차지하게 된다. 또한, 펌핑 제어신호 G1가 전원전압 VCC에서 접지전압 VSS 레벨로 천이하여 부트스트래핑 신호 G1_b가 전 원전압 VCC 레벨이 되면 NMOS트랜지스터 N12가 턴오프되어 프리차지가 완료된다.
그런데, 도 6b에서 보는 바와 같이 부트스트래핑 신호 PS1_b,PS2_b 노드는 최대 2배의 전원전압인 2VCC 까지 밖에 부트스트래핑되지 못하게 된다. 그리고, 프리차지 전압이 전원전압 VCC 레벨에 머무르게 되어, 펌핑전압 VPP도 최대 2배의 전원전압 2VCC 레벨까지 밖에 펌핑되지 못한다.
일반적으로 더블러 펌핑전압 차지 펌프의 전류 효율은 ((2VCC-VPP)*C/2VCC*C)*100이고, 이론상 최대로 펌핑 가능한 펌핑전압 VPP 레벨은 2배의 전원전압 2VCC가 된다. 여기서, C는 부트스트래핑 신호 PS1_b,PS2_b 노드의 정전용량이다. 예를 들어, 전원전압 VCC=2.5V이고 펌핑전압 VPP의 목표 레벨을 3.5V 라고 하면, 전류 효율은 30%이고 최대로 펌핑 가능한 펌핑전압 VPP 레벨은 5V가 된다. 여기서, 전류 효율은 펌핑전압 VPP 쪽에 저장되는 차지의 양을 전원전압 VDD 쪽에서 공급되는 차지의 양으로 나눈 값이다.
한편, 도 7은 백바이어스 전압 VBB을 생성하기 위한 종래의 내부 전압 발생 회로에 관한 구성도이다.
종래의 내부 전압 발생 회로는 레벨 쉬프터(6), VBB 레벨 검출부(7), 링 오실레이터(8), 펌프 제어 로직부(9) 및 더블러(Doubler) 차지 펌핑부(10)를 구비한다.
여기서, 레벨 쉬프터(6)는 레퍼런스 전압 Vref을 레벨 쉬프팅하여 원하는 레벨의 기준전압 Vr1을 출력한다. VBB 레벨 검출부(7)는 기준전압 Vr1을 입력으로 하여 모스 저항에 따라 백바이어스 전압 VBB의 레벨을 검출하여 백바이어스 인에이 블 신호 bbeb를 출력한다.
링 오실레이터(8)는 백바이어스 인에이블 신호 bbeb에 따라 일정한 주기신호 osc를 생성한다. 펌프 제어 로직부(9)는 주기신호 osc에 따라 차지 펌프를 제어하기 위한 펌핑 제어 신호 PS3,PS4,G3,G4를 생성한다. 더블러 차지 펌핑부(10)는 펌핑 제어 신호 PS3,PS4,G3,G4에 따라 백바이어스 전압 VBB을 생성하여 VBB 레벨 검출부(7)에 출력한다.
도 8은 도 7의 VBB 레벨 검출부(7)에 관한 상세 회로도이다.
VBB 레벨 검출부(7)는 PMOS트랜지스터 P8~P12, NMOS트랜지스터 N18~20, 및 인버터 IV16,IV17을 구비한다. 이러한 VBB 레벨 검출부(7)는 디램의 코아(Core)영역에서 사용하는 코아전압 VCORE을 소스로 하고 접지전압 VSS을 드레인으로 하는 PMOS 저항 드라이버 형태로 구성된다.
여기서, VBB 레벨 검출부(7)는 각각의 게이트 입력을 접지전압과 VSS와 백바이어스 전압 VBB으로 하는 두개의 PMOS 트랜지스터 P8,P9를 구비한다. 만약, 백바이어스 전압 VBB 레벨의 절대값이 특정 레벨 이하가 되면, 즉, 백바이어스 전압 VBB이 목표값 보다 접지전압 VSS 레벨에 가까워지면 백바이어스 전압 VBB이 인가되는 PMOS트랜지스터 P9의 저항이 커지게 된다.
이에 따라, 노드 DET의 전위가 높아지게 되어 인버터 IV16,IV17에 의해 백바이어스 인에이블 신호 bbeb가 로우로 인에이블된다. 이렇게 인에이블된 백바이어스 인에이블 신호 bbeb는 링 오실레이터(8)에 출력된다.
도 9는 도 7의 링 오실레이터(8)에 관한 상세 회로도이다.
링 오실레이터(8)는 노아게이트 NOR1와 복수개의 인버터 IV18~IV23를 구비한다. 이러한 구성을 갖는 링 오실레이터(8)는 백바이어스 인에이블 신호 bbeb가 로우일 때 동작하여 주기신호 osc를 생성한다.
도 10a 및 도 10b는 도 7의 펌프 제어 로직부(9)에 관한 회로도 및 신호 파형도이다.
펌프 제어 로직부(9)는 복수개의 인버터 IV24~IV31와 낸드게이트 ND4,ND5를 구비한다. 그리고, 주기신호 osc에 따라 도 10b에서와 같은 파형을 갖는 복수개의 펌핑 제어 신호 PS3,PS4와 프리차지를 위한 펌핑 제어 신호 G3,G4를 생성한다.
여기서, 펌핑 제어신호 G3은 펌핑 제어신호 PS3이 전원전압 VCC 레벨인 동안에 전원전압 VCC에서 접지전압 VSS 레벨로 천이하여 부트스트래핑 신호 PS3_b와 접지전압 VSS 노드를 프리차지시키기 위해서 사용된다. 이때, 펌핑 제어신호 G4는 전원전압 VCC 레벨을 유지한다. 마찬가지로 펌핑 제어신호 G4는 펌핑 제어신호 PS4가 전원전압 VCC 레벨인 동안에 전원전압 VCC에서 접지전압 VSS 레벨로 천이하여 부트스트래핑 신호 PS3_b와 접지전압 VSS 노드를 프리차지시키기 위해서 사용된다. 이때, 펌핑 제어신호 G3는 전원전압 VCC 레벨을 유지한다.
도 11a 및 도 11b는 도 7의 더블러 차지 펌핑부(10)에 관한 회로도 및 동작 파형도이다.
더블러 차지 펌핑부(10)는 NMOS트랜지스터 N21~N23, PMOS트랜지스터 P13~P18 및 모스 캐패시터 MC5~MC8를 구비한다. 더블러 차지 펌핑부(10)는 복수개의 펌핑 제어 신호 PS3,PS4,G3,G4에 따라 펌핑 동작을 수행하여 백바이어스 전압 VBB의 레 벨을 낮추게 된다.
이러한 구성을 갖는 더블러 차지 펌핑부(10)는 펌핑 제어신호 PS3가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하여 부트스트래핑 신호 PS3_b가 -전원전압 -VCC에서 접지전압 VSS 레벨로 부트스트래핑되면 NMOS트랜지스터 N23가 턴온된다. 이때, 펌핑 제어신호 PS4는 전원전압 VCC에서 접지전압 VSS 레벨로 천이하여 부트스트래핑 신호 PS4_b가 접지전압 VSS에서 -전원전압 -VCC 레벨로 부트스트래핑된다.
이에 따라, 백바이어스 전압 VBB 단과 부트스트래핑 신호 PS4_b 노드 사이에 차지 쉐어링이 일어나고, 얼마 후 두 노드는 안정된 상태에 도달하게 된다. 이후에, 펌핑 제어신호 G3가 전원전압 VCC에서 접지전압 VSS 레벨로 천이하면 PMOS트랜지스터 P13가 턴온되어 부트스트래핑 신호 PS3_b 노드가 접지전압 VSS 레벨로 프리차지 되고, 이로 인해 NMOS트랜지스터 N23가 턴오프된다.
반대로, 펌핑 제어신호 PS4가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하여 부트스트래핑 신호 PS4_b가 -전원전압 -VCC에서 접지전압 VSS 레벨로 부트스트래핑되면, NMOS트랜지스터 N22가 턴온된다. 이때, 펌핑 제어 신호 PS3은 전원전압 VCC에서 접지전압 VSS 레벨로 천이하여 부트스트래핑 신호 PS3_b 노드가 접지전압 VSS에서 -전원전압 -VCC 레벨로 부트스트래핑된다.
이에 따라, 백바이어스 전압 VBB과 부트스트래핑 신호 PS3_b 노드 사이에 차지 쉐어링이 일어나고, 얼마 후 두 노드는 안정된 상태에 도달하게 된다. 이후에, 펌핑 제어신호 G4가 전원전압 VCC에서 접지전압 VSS 레벨로 천이하면, PMOS트랜지 스터 P14가 턴온되어 부트스트래핑 신호 PS4_b 노드가 접지전압 VSS 레벨로 프리차지되고 이로 인해 NMOS트랜지스터 N22는 턴오프된다.
그런데, 도 11b에서 보는 바와 같이 부트스트래핑 신호 PS3_b,PS4_b의 노드가 최대로 펌핑 가능한 백바이어스 전압 VBB 레벨은 -전원전압 -VCC 임을 알 수 있다.
일반적으로 더블러 백바이어스 VBB 차지 펌프의 전류 효율은 ((-VCC-VBB)*C/-VCC*C)*100이고, 이론상 최대 펌핑 가능한 백바이어스 전압 VBB 레벨은 -전원전압 -VCC가 된다. 여기서, C는 부트스트래핑 신호 PS3_b,PS4_b 노드의 정전용량이다. 예를 들어, 전원전압 VCC=2.5V 이고 백바이어스 전압 VBB의 목표 레벨이 -1V라고 하면, 전류 효율은 60%이고 이론상 최대로 펌핑 가능한 백바이어스 전압 VBB 레벨은 -2.5V가 된다. 여기서, 전류 효율은 백바이어스 전압 VBB 쪽에 저장되는 차지의 양을 전원전압 VCC 쪽에서 공급되는 차지의 양으로 나눈 값이다.
한편, 도 12는 트리플러 펌핑전압 VPP을 생성하기 위한 종래의 내부 전압 발생 회로에 관한 구성도이다.
종래의 내부 전압 발생 회로는 레벨 쉬프터(11), VPP 레벨 검출부(12), 링 오실레이터(13), 펌프 제어 로직부(14) 및 트리플러(Tripler) 차지 펌핑부(15)를 구비한다.
여기서, 레벨 쉬프터(11), VPP 레벨 검출부(12) 및 링 오실레이터(13)의 구성은 도 1과 동일하므로 그 상세한 설명은 생략하기로 한다.
도 13a 및 도 13b는 도 12의 펌프 제어 로직부(14)에 관한 상세 회로도 및 신호 파형도이다.
펌프 제어 로직부(14)는 복수개의 인버터 IV32~IV45를 구비하고, 링 오실레이터(13)에서 인가된 주기신호 OSC를 이용하여 복수개의 펌핑 제어신호 G5,G6,G7,PS5,PS6를 생성한다. 여기서, 펌핑 제어신호 G5b,G6b,G7b,PS5b,PS6b는 펌핑 제어신호 G5,G6,G7,PS5,PS6와 동일한 타이밍을 갖는 신호이며 위상이 반대이다. 이 두 그룹의 신호들이 도 13b와 같은 타이밍으로 트리플러 차지 펌핑부(15)에 입력되어 3배 증폭된 펌핑전압 VPP을 발생한다.
도 14a 및 도 14b는 도 12의 트리플러 차지 펌핑부(15)에 관한 실시예이다.
먼저, 도 14a에 도시된 트리플러 차지 펌핑부(15a)는 복수개의 NMOS트랜지스터 N24~N29, 복수개의 모스 캐패시터 MC9~MC18 및 캐패시터 C1,C2를 구비한다.
그리고, 도 14b에 도시된 트리플러 차지 펌핑부(15b)는 복수개의 PMOS트랜지스터 P19~P24, 모스 캐패시터 MC19~MC28, 인버터 IV46~IV51 및 캐패시터 C3,C4를 구비한다.
도 15a 및 도 15b는 도 12의 트리플러 차지 펌핑부(15)에 관한 동작 파형도이다.
먼저, 펌핑 제어 신호 G5가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하면 NMOS트랜지스터 N24가 턴온된다. 이때, 펌핑 제어신호 PS5가 전원전압 VCC에서 접지전압 VSS 레벨로 천이하여 부트스트래핑 신호 PS5_b가 -전원전압 -VCC 레벨로 천이하면 부트스트래핑 신호 PS5_b의 전압이 전원전압 VCC과 프리차지되어 전원전압 VCC 레벨이 된다.
이후에, 펌핑 제어신호 G5가 전원전압 VCC에서 접지전압 VSS 레벨로 천이하면 PMOS트랜지스터 P19가 턴오프된다. 이때, 펌핑 제어신호 PS5가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하여 부트스트래핑 신호 PS5_b가 2배의 전원전압 2VCC 레벨이 되면 펌핑 제어신호 G6가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하여 NMOS트랜지스터 N25가 턴온된다.
이때, 펌핑 제어신호 PS6는 전원전압 VCC에서 접지전압 VSS 레벨로 천이하여 부트스트래핑 신호 PS6_b가 -전원전압 -VCC 레벨이 된다. 이후에, 부트스트래핑 신호 PS6_b는 부트스트래핑 신호 PS5_b와 프리차지되어 전원전압 VCC 레벨이 된다. 그리고, 펌핑 제어신호 G6가 전원전압 VCC에서 접지전압 VSS 레벨로 천이하면 PMOS트랜지스터 P20는 턴오프되고 펌핑 제어신호 PS6는 다시 접지전압 VSS에서 전원전압 VCC 레벨로 천이하여 부트스트래핑 신호 PS6_b가 2배의 전원전압 2VCC 레벨이 된다.
또한, 펌핑 제어신호 G7가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하면 NMOS트랜지스터 N26가 턴온되어 펌핑전압 VPP은 2배의 전원전압 2VCC 레벨인 부트스트래핑 신호 PS6_b의 전압과 차지 쉐어링을 하게 된다. 이러한 동작에 따라 부트스트래핑 신호 PS5_b는 최대 2배의 전원전압 2VCC 레벨까지 차지 펌핑이 가능하고 부트스트래핑 신호 PS6_b는 3배의 전원전압 3VCC 레벨까지 차지 쉐어링이 가능하다. 그리고, 펌핑 제어신호 G5b,G6b,G7b,PS5b,PS6b는 펌핑 제어신호 G5,G6,G7,PS5,PS6와 반대 위상을 가지고 동일한 방식의 펌핑을 수행한다. 즉, 크로스 커플드로 연결된 트리플러 차지 펌핑부(15)는 번갈아가며 펌핑전압 VPP에 차 지를 공급하게 된다.
종래의 트리플러 차지 펌핑부(15)의 부트스트래핑 신호 PS5_b,PS6_b는 프리차지 레벨이 각각 전원전압 VCC과 2배의 전원전압 2VCC 레벨이므로 최대 펌핑 가능한 레벨은 각각 2배의 전원전압 2VCC와 3배의 전원전압 3VCC 레벨이 된다.
그런데, 도 15a 및 도 15b에서 보는 바와 같이 부트스트래핑 신호 PS5_b,PS5b_b의 노드는 최대 2배의 전원전압 2VCC 레벨 까지 밖에 부트스트래핑되지 못하게 된다. 그리고, 프리차지 전압이 전원전압 VCC 레벨에 머무르게 되어 결과적으로 부트스트래핑 신호 PS6_b,PS6b_b의 노드는 최대 3배의 전원전압 3VCC 레벨까지 밖에 부트스트래핑되지 못하며 프리차지도 2배의 전원전압 2VCC 레벨이 된다. 결과적으로 부트스트래핑 신호 PS6_b,PS6b_b에서 생성할 수 있는 펌핑전압 VPP의 레벨은 최대 3배의 전원전압 3VCC 레벨 까지이다.
일반적으로 트리플러 차지 펌프의 전류 효율은 ((3VCC-VPP)*C/3VCC*C)*100이고, 이론상 최대로 펌핑 가능한 펌핑전압 VPP 레벨은 3배의 전원전압 3VCC 레벨이 된다. 여기서, C는 부트스트래핑 신호 PS5_b,PS5b_b와 부트스트래핑 신호 PS6_b,PS6b_b 노드의 정전용량이다. 예를 들어, 전원전압 VCC=1.5V이고 펌핑전압 VPP의 목표 레벨을 3.5V라고 하면 전류 효율은 22%이고, 이론상 최대로 펌핑 가능한 펌핑전압 VPP 레벨은 4.5V가 된다. 여기서, 전류 효율은 펌핑전압 VPP 쪽에 저장되는 차지의 양을 전원전압 VDD 쪽에서 공급되는 차지의 양으로 나눈 값이다.
한편, 도 16은 트리플러 백바이어스 전압 VBB을 생성하기 위한 종래의 내부 전압 발생 회로에 관한 구성도이다.
종래의 내부 전압 발생 회로는 레벨 쉬프터(16), VBB 레벨 검출부(17), 링 오실레이터(18), 펌프 제어 로직부(19) 및 트리플러(Tripler) 차지 펌핑부(20)를 구비한다.
여기서, 레벨 쉬프터(16), VPP 레벨 검출부(17) 및 링 오실레이터(18)의 구성은 도 7과 동일하므로 그 상세한 설명은 생략하기로 한다.
도 17a 및 도 17b는 도 16의 펌프 제어 로직부(19)에 관한 상세 회로도 및 신호 파형도이다.
펌프 제어 로직부(19)는 복수개의 인버터 IV52~IV65를 구비하고, 링 오실레이터(18)에서 인가된 주기신호 OSC를 이용하여 펌핑 제어신호 G8,G9,G10,PS7,PS8를 생성한다. 여기서, 펌핑 제어신호 G8b,G9b,G10b,PS7b,PS8b는 펌핑 제어신호 G8,G9,G10,PS7,PS8와 동일한 타이밍을 갖는 신호이며 위상이 반대이다. 이 두 그룹의 신호들이 도 17b와 같은 타이밍으로 트리플러 차지 펌핑부(20)에 입력되어 3배 증폭된 백바이어스 전압 VBB을 발생한다.
도 18a 및 도 18b는 도 16의 트리플러 차지 펌핑부(20)에 관한 실시예이다.
먼저, 도 18a에 도시된 트리플러 차지 펌핑부(20a)는 복수개의 NMOS트랜지스터 N30~N35, 복수개의 모스 캐패시터 MC29~MC38 및 캐패시터 C5,C6를 구비한다.
그리고, 도 18b에 도시된 트리플러 차지 펌핑부(20b)는 복수개의 PMOS트랜지스터 P25~P30, 모스 캐패시터 MC39~MC48, 인버터 IV66~IV71 및 캐패시터 C7,C8를 구비한다.
도 19a 및 도 19b는 도 16의 트리플러 차지 펌핑부(20)에 관한 동작 파형도 이다.
먼저, 펌핑 제어 신호 G8가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하면 NMOS트랜지스터 N30가 턴온된다. 이때, 펌핑 제어신호 PS7가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하여 부트스트래핑 신호 PS7_b가 전원전압 VCC 레벨로 천이하면 부트스트래핑 신호 PS7_b의 전압이 접지전압 VSS과 프리차지되어 접지전압 VSS 레벨이 된다.
이후에, 펌핑 제어신호 G8가 전원전압 VCC에서 접지전압 VSS 레벨로 천이하면 NMOS트랜지스터 N30가 턴오프된다. 이때, 펌핑 제어신호 PS7가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하여 부트스트래핑 신호 PS7_b가 -전원전압 -VCC 레벨이 되면 펌핑 제어신호 G9가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하여 NMOS트랜지스터 N31가 턴온된다.
이때, 펌핑 제어신호 PS8는 접지전압 VSS에서 전원전압 VCC 레벨이 되어 부트스트래핑 신호 PS8_b가 전원전압 VCC 레벨이 되고 부트스트래핑 신호 PS8_b가 접지전압 VSS 레벨이 된다. 그리고, 펌핑 제어신호 G9가 전원전압 VCC에서 접지전압 VSS 레벨로 천이하여 NMOS트랜지스터 N31가 턴오프되면 펌핑 제어신호 PS8는 전원전압 VCC에서 접지전압 VSS 레벨로 천이하여 부트스트래핑 신호 PS8_b가 -전원전압 -VCC 레벨이 된다.
이때, 펌핑 제어신호 G10는 접지전압 VSS에서 전원전압 VCC 레벨로 천이하여 NMOS트랜지스터 N32가 턴온된다. 그리고, 부트스트래핑 신호 PS8_b와 백바이어스 전압 VBB 사이에 차지 쉐어링이 일어나게 되어 백바이어스 전압 VBB이 접지전압 VSS 레벨 보다 낮아지게 된다. 이러한 동작에 따라 부트스트래핑 신호 PS7_b는 최대 -전원전압 -VCC까지 펌핑이 가능하며, 부트스트래핑 신호 PS8_b는 최대 -2배의 전원전압 -2VCC까지 펌핑이 가능하다. 이에 따라, 최종적으로 최대 가능한 백바이어스 전압 VBB의 펌핑 레벨이 -2배의 전원전압 -2VCC이 된다.
그리고, 펌핑 제어신호 G8b,G9b,G10b,PS7b,PS8b는 펌핑 제어신호 G8,G9,G10,PS7,PS8와 반대 위상을 가지고 동일한 방식의 펌핑을 수행한다. 즉, 크로스 커플드 구조의 트리플러 VBB 차지 펌프는 번갈아가며 백바이어스 전압 VBB에 차지를 공급하게 된다.
그러나, 종래의 트리플러 VBB 차지 펌프의 부트스트래핑 신호 PS7_b,PS8_b 는 프리차지 레벨이 각각 접지전압 VSS과 -전원전압 -VCC 레벨이므로 부트스트래핑 되었을 때 최대로 펌핑 가능한 전압 레벨은 각각 -전원전압 -VCC과 -2배의 전원전압 -2VCC가 된다.
도 19a 및 도 19b에 도시된 바와 같이 부트스트래핑 신호 PS7_b,PS7b_b 노드는 최대 -전원전압 -VCC 까지 밖에 부트스트래핑되지 못하게 되고, 프리차지도 접지전압 VSS 레벨에 머므르게 된다. 그리고, 부트스트래핑 신호 PS8_b,PS8b_b 노드는 최대 -2배의 전원전압 -2VCC 밖에 부트스트래핑되지 못하며 프리차지도 -전원전압 -VCC레벨이 된다. 결과적으로 부트스트래핑 신호 PS8_b,PS8b_b에서 생성할 수 있는 백바이어스 전압 VBB 레벨은 최대 -2배의 전원전압 -2VCC이 된다.
일반적으로 트리플러 VBB 차지 펌프의 전류 효율은 ((-2VCC-VBB)*C/-2VCC*C)*100이고, 이론상 최대로 펌핑 가능한 백바이어스 전압 VBB 레벨은 -2배의 전원전압 -2VCC 레벨이 된다. 여기서, C는 부트스트래핑 신호 PS7_b,PS7b_b와 부트스트래핑 신호 PS8_b,PS8b_b 노드의 정전용량이다. 예를 들어, 전원전압 VCC=1.5V이고 백바이어스 전압 VBB의 목표 레벨을 -2V라고 하면 전류 효율은 33%이고, 이론상 최대로 펌핑 가능한 백바이어스 전압 VBB 레벨은 -3V가 된다. 여기서, 전류 효율은 백바이어스 전압 VBB 쪽에 저장되는 차지의 양을 접지전압 VSS 쪽에서 공급되는 차지의 양으로 나눈 값이다.
이상에서와 같이 종래의 내부 전압 발생 회로는 부트스트래핑된 부트스트래핑 신호 PS1_b,PS2_b가 펌핑전압 VPP과 차지 쉐어링을 한 이후에 남아있는 차지들은 모두 버리게 된다. 이에 따라, 종래의 장치는 전류의 효율이 많이 떨어지게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 차지 리사이클에 따라 전하 분배 이후에 부트스트래핑 노드 사이를 프리차지시켜 프리차지 레벨을 향상시킴으로써 차지 펌핑 효율을 최대화시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 내부 전압 발생 회로는, 레벨 쉬프팅된 기준전압에 따라 펌핑전압 레벨을 감지하여 펌핑 인에이블 신호를 출력하는 펌핑전압 레벨 검출부; 펌핑 인에이블 신호에 따라 주기신호를 생성하는 링오실레이터; 주기신호에 따라 펌핑 동작을 제어하기 위한 펌핑 제어신호와, 전원전압을 펌핑하여 펌핑전압을 생성하는 부트스트래핑 양단 노드 사이를 프리차지시키기 위한 프리차지 제어신호를 출력하는 펌프 제어 로직부; 및 펌핑 제어신호에 따라 부트스트래핑 양단 노드를 외부 전압으로 프리차지하고 부트스트래핑 양단 노드의 전압과 펌핑전압을 전하 분배한 이후에, 프리차지 제어신호의 활성화에 따라 부트스트래핑 양단 노드를 연결하여 부트스트래핑 양단 노드를 프리차지시켜 일정 레벨 승압된 펌핑전압을 생성하는 차지 펌핑부를 구비함을 특징으로 한다.
또한, 본 발명은 레벨 쉬프팅된 기준전압에 따라 백바이어스 전압 레벨을 감지하여 백바이어스 인에이블 신호를 출력하는 백바이어스 전압 레벨 검출부; 백바이어스 인에이블 신호에 따라 주기신호를 생성하는 링오실레이터; 주기신호에 따라 펌핑 동작을 제어하기 위한 펌핑 제어신호와, 접지전압을 펌핑하여 백바이어스 전압을 생성하는 부트스트래핑 양단 노드 사이를 프리차지시키기 위한 프리차지 제어신호를 출력하는 펌프 제어 로직부; 및 펌핑 제어신호에 따라 부트스트래핑 양단 노드를 외부 전압으로 프리차지하고 부트스트래핑 양단 노드의 전압과 접지전압을 전하 분배한 이후에, 프리차지 제어신호의 활성화에 따라 부트스트래핑 양단 노드를 연결하여 부트스트래핑 양단 노드를 프리차지시켜 일정 레벨 하강된 백바이어스 전압을 생성하는 차지 펌핑부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 20은 펌핑전압 VPP을 생성하기 위한 본 발명의 내부 전압 발생 회로에 관한 구성도이다.
본 발명은 레벨 쉬프터(100), VPP 레벨 검출부(110), 링 오실레이터(120), 펌프 제어 로직부(130) 및 더블러(Doubler) 차지 펌핑부(140)를 구비한다.
여기서, 레벨 쉬프터(100)는 레퍼런스 전압 Vref을 레벨 쉬프팅하여 원하는 레벨의 기준전압 Vr1을 출력한다. VPP 레벨 검출부(110)는 기준전압 Vr1에 따라 펌핑전압 VPP의 레벨을 검출하여 펌핑 인에이블 신호 ppe를 출력한다. 링 오실레이터(120)는 펌핑 인에이블 신호 ppe에 따라 일정한 주기신호 osc를 생성한다.
펌프 제어 로직부(130)는 주기신호 osc에 따라 차지 펌프를 제어하기 위한 펌핑 제어 신호 PS9,PS10,G11,G12 및 프리차지 제어신호 pb1를 생성한다. 더블러 차지 펌핑부(140)는 펌핑 제어 신호 PS9,PS10,G11,G12와 프리차지 제어신호 pb1에 따라 펌핑전압 VPP을 생성하여 VPP 레벨 검출부(110)에 출력한다.
여기서, 레벨 쉬프터(100), VPP 레벨 검출부(110) 및 링 오실레이터(120)의 구성은 종래와 동일하므로 그 상세한 구성 설명을 생략하기로 한다.
도 21a 및 도 21b는 도 20의 펌프 제어 로직부(130)에 관한 회로도 및 신호 파형도이다.
펌프 제어 로직부(130)는 복수개의 인버터 IV72~IV81, 낸드게이트 ND6,ND7 및 노아게이트 NOR2를 구비한다. 여기서, 노아게이트 NOR2는 펌핑 제어신호 G11,G12를 노아연산하고, 인버터 IV80,IV81는 노아게이트 NOR2의 출력을 비반전 지연하여 프리차지 제어신호 pb1를 생성한다.
이러한 펌프 제어 로직부(130)는 주기신호 osc에 따라 도 21b에서와 같은 파형을 갖는 복수개의 펌핑 제어 신호 PS9,PS10,G11,G12와 프리차지 제어신호 pb1를 생성한다.
도 22a 및 도 22b는 도 20의 더블러 차지 펌핑부(140)에 관한 회로도 및 동작 파형도이다.
더블러 차지 펌핑부(140)는 프리차지 제어부(141)와 차지 펌핑부(142)를 구비한다. 프리차지 제어부(141)는 PMOS트랜지스터 P31,P32, NMOS트랜지스터 N36,N37 및 인버터 IV82를 구비한다. 그리고, 차지 펌핑부(142)는 NMOS트랜지스터 N38~N44, PMOS트랜지스터 P33~P35 및 모스 캐패시터 MC49~MC52를 구비한다.
여기서, 프리차지 제어부(141)의 PMOS트랜지스터 P31,P32는 펌핑전압 VPP 인가단에 병렬 연결되어 서로 크로스 커플드 연결된다. NMOS트랜지스터 N36은 PMOS트랜지스터 P31와 접지전압단 사이에 연결되어 게이트 단자를 통해 펌프 제어 로직부(130)의 출력인 프리차지 제어신호 pb1가 인가된다. NMOS트랜지스터 N37는 PMOS트랜지스터 P32와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV82에 의해 반전된 프리차지 제어신호 pb1가 인가된다. 그리고, PMOS트랜지스터 P32와 NMOS트랜지스터 N37의 공통 드레인 단자를 통해 프리차지 구동신호 pbd1를 출력한다.
즉, 펌프 제어 로직부(130)에서 출력된 프리차지 제어신호 pb1는 펌핑 제어신호 PS9,PS10,G11,G12와 함께 더블러 차지 펌핑부(140)에 입력되어 부트스트래핑된 부트스트래핑 신호 PS9_b,PS10_b의 전압과 펌핑전압 VPP을 차지 쉐어링을 한 후 버리게 될 남은 차지들은 다시 사용할 수 있도록 하여 전류 효율을 향상시키게 된다.
또한, 차지 펌핑부(142)는 종래기술의 차지 펌핑부에 비해 부트스트래핑 신호 PS9_b,PS10_b의 양단 노드 사이에 연결되어 게이트 단자를 통해 프리차지 구동신호 pbd1가 인가되는 프리차지용 PMOS트랜지스터 P35를 더 구비한다. 이러한 PMOS트랜지스터 P35는 프리차지 제어신호 pb1를 로우 인에이블 시켰을 경우 부트스트래핑 신호 PS9_b,PS10_b의 양단 노드 사이를 프리차지시킨다.
따라서, 펌핑 제어신호 G11,G12를 이용하여 부트스트래핑 신호 PS9_b, PS10_b의 노드를 전원전압 VCC 레벨로 프리차지한다. 이후에, 다시 프리차지 제어신호 pb1를 로우로 인에이블시켜줌으로써 펌핑전압 VPP과 차지 쉐어링을 하고 남은 차지를 버리지 않고 재사용하게 된다. 이에 따라, 부트스트래핑 신호 PS9_b,PS10_b의 프리차지 레벨을 VCC+(VPP-VCC)/2 레벨로 높여주어 펌프의 전류 효율을 향상시킴으로써 최대로 펌핑할 수 있는 펌핑전압 VPP 레벨이 높아지게 된다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 22b의 파형도를 참조하여 설명하면 다음과 같다.
먼저, 펌핑 제어신호 PS9가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하면 부트스트래핑 신호 PS9_b의 전압 레벨이 부트스트래핑된다. 이후에, 펌핑전압 VPP과 차지 쉐어링을 한 후 NMOS트랜지스터 N40를 턴온시켜 펌핑전압-전원전압 VPP-VCC 레벨인 부트스트래핑 신호 PS10_b가 전원전압 VCC 레벨로 프리차지된다.
이어서, 프리차지 제어신호 pb1가 로우로 인에이블되면 펌핑전압 VPP 레벨인 부트스트래핑 신호 PS9_b의 전압을 전원전압 VCC 레벨로 프리차지 되어있는 부트스트래핑 신호 PS10_b의 전압과 한번 더 프리차지 시키게 된다. 이에 따라, 부트스트래핑 신호 PS9_b,PS10_b의 레벨을 각각 펌핑전압 VPP과 전원전압 VCC에서 VCC+(VPP-VCC)/2 혹은 VPP-(VPP-VCC)/2 레벨로 만들어준다.
이러한 방식으로 부트스트래핑 신호 PS9_b가 펌핑전압 VPP에서 펌핑전압-전원전압 VPP-VCC 레벨로 천이할 때 전원전압 VCC 쪽으로 소비하게 되는 차지를 부트스트래핑 신호 PS10_b 노드에 공급할 수 있게 된다.
이렇게 되면 부트스트래핑 신호 PS9_b는 펌핑전압-전원전압 VPP-VCC 보다 더 낮은 VPP-VCC-(VPP-VCC)/2 레벨로 천이한다. 이후에, NMOS트랜지스터 N40가 턴온되면 부트스트래핑 신호 PS9_b 노드는 전원전압 VCC 레벨로 프리차지하게 된다. 그리고, 부트스트래핑 신호 PS10_b에 공급된 차지는 다음 순간에 펌핑 제어신호 PS10가 접지전압 VSS에서 전원전압 VCC 레벨로 천이할 때 부트스트래핑 신호 PS10_b 노드를 2VCC+(VPP-VCC)/2까지 펌핑할 수 있게 된다.
도 22b에 도시된 파형도를 참조하면, 부트스트래핑 신호 PS9_b,PS10_b의 노드는 최대 2VCC+(VPP-VCC)/2까지 부트스트래핑될 수 있으며 프리차지도 VCC+(VPP-VCC)/2 혹은 VPP-(VPP-VCC)/2까지 펌핑이 가능하게 됨을 알 수 있다.
결과적으로 펌핑전압 VPP도 최대 2VCC+(VPP-VCC)/2까지 펌핑될 수 있다는 것을 알 수 있다. 여기서, 전류 효율을 펌핑전압 VPP 쪽에 저장되는 차지의 양을 전원전압 VCC 쪽에서 공급되는 차지의 양으로 나눈 값이며, 전압 효율은 펌핑전압 VPP의 목표 레벨을 최대로 펌핑 가능한 펌핑전압 VPP 레벨로 나눈 값이다.
본 발명 기술의 차지 펌프가 갖는 전류 효율은 ((((2VCC-VPP)+(VPP-VCC)/2*C)/2VCC*C)*100가 되고, 이론상 최대로 펌핑 가능한 VPP 레벨은 2VCC+(VPP-VCC)/2가 된다. 예를 들어, VCC=2.5V이고 펌핑전압 VPP의 목표 레벨을 3.5V라고 가정하면 전류 효율은 40%, 이론상 최대 펌핑 가능한 펌핑전압 VPP 레벨은 5.5V가 된다.
도 23은 백바이어스 전압 VBB을 생성하기 위한 본 발명의 내부 전압 발생 회로에 관한 구성도이다.
본 발명은 레벨 쉬프터(200), VBB 레벨 검출부(210), 링 오실레이터(220), 펌프 제어 로직부(230) 및 더블러(Doubler) 차지 펌핑부(240)를 구비한다.
여기서, 레벨 쉬프터(200)는 레퍼런스 전압 Vref을 레벨 쉬프팅하여 원하는 레벨의 기준전압 Vr1을 출력한다. VBB 레벨 검출부(210)는 기준전압 Vr1에 따라 백바이어스 전압 VBB의 레벨을 검출하여 백바이어스 인에이블 신호 bbe를 출력한다. 링 오실레이터(220)는 백바이어스 인에이블 신호 bbe에 따라 일정한 주기신호 osc를 생성한다.
펌프 제어 로직부(230)는 주기신호 osc에 따라 차지 펌프를 제어하기 위한 펌핑 제어 신호 PS11,PS12,G13,G14 및 프리차지 제어신호 pb2를 생성한다. 더블러 차지 펌핑부(240)는 펌핑 제어 신호 PS11,PS12,G13,G14와 프리차지 제어신호 pb2에 따라 백바이어스 전압 VBB을 생성하여 VBB 레벨 검출부(210)에 출력한다.
여기서, 레벨 쉬프터(200), VBB 레벨 검출부(210) 및 링 오실레이터(220)의 구성은 종래와 동일하므로 그 상세한 구성 설명을 생략하기로 한다.
도 24a 및 도 24b는 도 23의 펌프 제어 로직부(230)에 관한 회로도 및 신호 파형도이다.
펌프 제어 로직부(230)는 복수개의 인버터 IV83~IV93, 낸드게이트 ND8~ND10를 구비한다. 여기서, 낸드게이트 ND10는 펌핑 제어신호 G13,G14를 낸드연산하고, 인버터 IV91~IV93는 낸드게이트 ND10의 출력을 반전 지연하여 프리차지 제어신호 pb2를 생성한다.
이러한 펌프 제어 로직부(230)는 주기신호 osc에 따라 도 24b에서와 같은 파형을 갖는 복수개의 펌핑 제어 신호 PS11,PS12,G13,G14와 프리차지 제어신호 pb2를 생성한다.
도 25a 및 도 25b는 도 23의 더블러 차지 펌핑부(240)에 관한 회로도 및 동작 파형도이다.
더블러 차지 펌핑부(240)는 프리차지 제어부(241)와 차지 펌핑부(242)를 구비한다. 프리차지 제어부(241)는 PMOS트랜지스터 P36,P37, NMOS트랜지스터 N45,N46 및 인버터 IV94,IV95를 구비한다. 그리고, 차지 펌핑부(242)는 NMOS트랜지스터 N47~N50, PMOS트랜지스터 P38~P43 및 모스 캐패시터 MC53~MC56를 구비한다.
여기서, 프리차지 제어부(241)의 PMOS트랜지스터 P36,P37는 펌핑전압 VPP 인가단에 병렬 연결되어 서로 크로스 커플드 연결된다. NMOS트랜지스터 N45은 PMOS트랜지스터 P36와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV94에 의해 반전된 프리차지 제어신호 pb2가 인가된다. NMOS트랜지스터 N46는 PMOS트랜지스터 P37와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV94,IV95에 의해 지연된 프리차지 제어신호 pb2가 인가된다. 그리고, PMOS트랜지스터 P37와 NMOS트랜지스터 N46의 공통 드레인 단자를 통해 프리차지 구동신호 pbd2를 출력한다.
즉, 펌프 제어 로직부(230)에서 출력된 프리차지 제어신호 pb2는 펌핑 제어신호 PS11,PS12,G13,G14와 함께 더블러 차지 펌핑부(240)에 입력되어 부트스트래핑된 부트스트래핑 신호 PS11_b,PS12_b의 전압과 백바이어스 전압 VBB을 차지 쉐어링을 한 후 버리게 될 남은 차지들은 다시 사용할 수 있도록 하여 전류 효율을 향상시키게 된다.
또한, 차지 펌핑부(242)는 종래기술의 차지 펌핑부에 비해 부트스트래핑 신호 PS11_b,PS12_b의 양단 노드 사이에 연결되어 게이트 단자를 통해 프리차지 구동신호 pbd2가 인가되는 프리차지용 NMOS트랜지스터 N50를 더 구비한다. 이러한 NMOS트랜지스터 N50는 프리차지 제어신호 pb2를 로우 인에이블 시켰을 경우 부트스트래핑 신호 PS11_b,PS12_b의 양단 노드 사이를 프리차지시킨다.
따라서, 펌핑 제어신호 G13,G14를 이용하여 부트스트래핑 신호 PS11_b, PS12_b의 노드를 접지전압 VSS 레벨로 프리차지한다. 이후에, 다시 프리차지 제어신호 pb2가 로우로 인에이블되어 백바이어스 전압 VBB과 차지 쉐어링을 하고 남은 차지를 소모하지 않고 재사용하게 된다. 이에 따라, 부트스트래핑 신호 PS11_b,PS12_b의 프리차지 레벨을 VSS-(VSS-VBB)/2로 낮추게 되어 펌프의 전류 효율을 향상시킴으로써 최대로 펌핑할 수 있는 백바이어스 전압 VBB 레벨이 낮아진다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 25b의 파형도를 참조하여 설명하면 다음과 같다.
먼저, 부트스트래핑 신호 PS11_b가 -전원전압 -VCC 레벨로 부트스트래핑되고 부트스트래핑 신호 PS12_b가 전원전압 VCC 레벨로 부트스트래핑된 이후에 부트스트래핑 신호 PS11_b와 백바이어스 전압 VBB이 차지 쉐어링을 한다.
이후에, 프리차지 트랜지스터인 PMOS트랜지스터 P39가 턴온되어 전원전압 VCC 레벨인 부트스트래핑 신호 PS12_b를 접지전압 VSS 레벨로 프리차지시킨다. 이후에, 로우로 인에이블되어 접지전압 VSS 레벨을 유지하고 있는 부트스트래핑 신호 PS12_b가 백바이어스 전압 VBB 레벨로 프리차지 되어있는 부트스트래핑 신호 PS11_b와 한번 더 프리차지된다. 이에 따라, 부트스트래핑 신호 PS11_b,PS12_b의 레벨을 각각 백바이어스 전압 VBB와 접지전압 VSS 레벨에서 VSS-(VSS-VBB)/2로 프리차지시키게 된다.
따라서, 부트스트래핑 신호 PS11_b가 백바이어스 전압 VBB에서 -(VSS-VBB)/2로 천이함으로써 접지전압 VSS 쪽으로 빠져나가는 차지를 부트스트래핑 신호 PS12_b 쪽에 공급할 수 있게 된다. 이에 따라, 그 다음 순간에 부트스트래핑 신호 PS12_b는 -전원전압 -VCC 보다 더 낮은 -VCC+(VBB-VSS)/2 혹은 -VCC-(VSS-VBB)/2 레벨로 천이하게 된다. 이때, 부트스트래핑 신호 PS11_b는 (VBB-VSS)/2+VCC 레벨로 부트스트래핑되며, 이후에 프리차지 트랜지스터인 PMOS트랜지스터 P38이 턴온되면 접지전압 VSS 레벨로 프리차지된다.
도 25b에서 알 수 있듯이 부트스트래핑 신호 PS11_b,PS12_b 노드는 최대 -VCC+(VBB-VSS)/2 까지 부트스트래핑될 수 있으며. 프리차지도 VSS-(VSS-VBB)/2 혹은 VBB+(VSS-VBB)/2까지 가능하다. 이에 따라, 백바이어스 전압 VBB도 최대 -VCC+(VBB-VSS)/2까지 펌핑될 수 있게 된다.
결과적으로 위와 같은 동작에 의해서 본 발명 기술의 펌프가 갖는 전류 효율은 ((((-VCC-VBB+(VBB-VSS))/2*C)/-VCC*C)*100이 되고, 이론상 최대로 펌핑 가능한 백바이어스 전압 VBB 레벨은 -VCC+(VBB-VSS)/2가 된다. 예를 들어, 전원전압 VCC=2.5V이고 백바이어스 전압 VBB의 목표 레벨을 -1V라고 하면 전류 효율은 80%이고, 이론상 최대 펌핑 가능한 백바이어스 전압 VBB 레벨은 -3V가 된다. 여기서, 전류 효율은 백바이어스 전압 VBB 쪽에 저장되는 차지의 양을 접지전압 VSS 쪽에서 공급되는 차지의 양으로 나눈 값이다.
한편, 도 26은 펌핑전압 VPP을 생성하기 위한 본 발명의 내부 전압 발생 회로에 관한 다른 실시예이다.
본 발명은 레벨 쉬프터(300), VPP 레벨 검출부(310), 링 오실레이터(320), 펌프 제어 로직부(330) 및 트리플러(Tripler) 차지 펌핑부(340)를 구비한다.
여기서, 레벨 쉬프터(300)는 레퍼런스 전압 Vref을 레벨 쉬프팅하여 원하는 레벨의 기준전압 Vr1을 출력한다. VPP 레벨 검출부(310)는 기준전압 Vr1에 따라 펌핑전압 VPP의 레벨을 검출하여 펌핑 인에이블 신호 ppe를 출력한다. 링 오실레이터(320)는 펌핑 인에이블 신호 ppe에 따라 일정한 주기신호 osc를 생성한다.
펌프 제어 로직부(330)는 주기신호 osc에 따라 차지 펌프를 제어하기 위한 펌핑 제어 신호 PS13,PS14,G15,G16,G17 및 프리차지 제어신호 pb3를 생성한다. 트 리플러 차지 펌핑부(340)는 펌핑 제어 신호 PS13,PS14,G15,G16,G17와 프리차지 제어신호 pb3에 따라 펌핑전압 VPP을 생성하여 VPP 레벨 검출부(310)에 출력한다.
여기서, 레벨 쉬프터(300), VPP 레벨 검출부(310) 및 링 오실레이터(320)의 구성은 종래와 동일하므로 그 상세한 구성 설명을 생략하기로 한다.
도 27a 및 도 27b는 도 26의 펌프 제어 로직부(330)에 관한 회로도 및 신호 파형도이다.
펌프 제어 로직부(330)는 복수개의 인버터 IV96~IV112, 낸드게이트 ND11~ND14, 복수개의 지연부 D1~D4 및 노아게이트 NOR3를 구비한다. 여기서, 낸드게이트 ND13는 지연부 D3의 지연신호와 주기신호 osc를 낸드연산한다. 그리고, 노아게이트 NOR3는 지연부 D4의 지연신호와 주기신호 osc를 노아연산한다. 또한, 낸드게이트 ND14는 낸드게이트 ND13와 노아게이트 NOR3의 출력을 낸드연산하고, 인버터 IV112는 낸드게이트 ND14의 출력을 반전하여 프리차지 제어신호 pb3를 생성한다.
이러한 펌프 제어 로직부(330)는 주기신호 osc에 따라 도 27b에서와 같은 파형을 갖는 복수개의 펌핑 제어 신호 PS13,PS14,G15,G16,G17와 프리차지 제어신호 pb3를 생성한다.
도 28a 및 도 28b는 도 26의 트리플러 차지 펌핑부(340)에 관한 회로도이다.
도 28a의 트리플러 차지 펌핑부(340a)는 프리차지 제어부(341)와 차지 펌핑부(342)를 구비한다. 프리차지 제어부(341)는 PMOS트랜지스터 P44,P45, NMOS트랜지스터 N51,N52 및 인버터 IV113를 구비한다. 그리고, 차지 펌핑부(342)는 NMOS트 랜지스터 N53~N58, PMOS트랜지스터 P46~P47, 모스 캐패시터 MC57~MC66, 캐패시터 C9,C10를 구비한다.
여기서, 프리차지 제어부(341)의 PMOS트랜지스터 P44,P45는 펌핑전압 VPP 인가단에 병렬 연결되어 서로 크로스 커플드 연결된다. NMOS트랜지스터 N51은 PMOS트랜지스터 P44와 접지전압단 사이에 연결되어 게이트 단자를 통해 펌프 제어 로직부(330)의 출력인 프리차지 제어신호 pb3가 인가된다. NMOS트랜지스터 N52는 PMOS트랜지스터 P45와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV113에 의해 반전된 프리차지 제어신호 pb3가 인가된다. 그리고, PMOS트랜지스터 P45와 NMOS트랜지스터 N52의 공통 드레인 단자를 통해 프리차지 구동신호 pbd3를 출력한다.
또한, 도 28b의 트리플러 차지 펌핑부(340b)는 프리차지 제어부(343)와 차지 펌핑부(344)를 구비한다. 프리차지 제어부(343)는 PMOS트랜지스터 P48,P49, NMOS트랜지스터 N59,N60 및 인버터 IV114를 구비한다. 그리고, 차지 펌핑부(344)는 PMOS트랜지스터 P50~P55, 모스 캐패시터 MC67~MC70, 인버터 IV115~IV120 및 캐패시터 C11,C12를 구비한다.
여기서, 프리차지 제어부(343)의 PMOS트랜지스터 P48,P49는 펌핑전압 VPP 인가단에 병렬 연결되어 서로 크로스 커플드 연결된다. NMOS트랜지스터 N59은 PMOS트랜지스터 P48와 접지전압단 사이에 연결되어 게이트 단자를 통해 펌프 제어 로직부(330)의 출력인 프리차지 제어신호 pb3가 인가된다. NMOS트랜지스터 N60는 PMOS트랜지스터 P49와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV114에 의해 반전된 프리차지 제어신호 pb3가 인가된다. 그리고, PMOS트랜지스터 P49와 NMOS트랜지스터 N60의 공통 드레인 단자를 통해 프리차지 구동신호 pbd3를 출력한다.
여기서, 본 발명의 차지 펌핑부(342,344)는 각각 부트스트래핑 신호 PS13_b,PS13b_b의 양단 노드와 부트스트래핑 신호 PS14_b,PS14b_b의 양단 노드 사이에 프리차지용 PMOS트랜지스터 P46,P47,P56,P57를 구비한다. 그리고, 프리차지 제어신호 pb3가 로우로 인에이블 될때 부트스트래핑 신호 PS13_b,PS13b_b의 양단 노드와 부트스트래핑 신호 PS14_b,PS14b_b의 양단 노드 사이를 프리차지한다.
즉, 펌프 제어 로직부(330)에서 출력된 프리차지 제어신호 pb3는 펌핑 제어신호 PS13,PS14,G15,G16,G17와 함께 트리플러 차지 펌핑부(340)에 입력되어 부트스트래핑된 부트스트래핑 신호 PS13_b,PS13b_b가 부트스트래핑 신호 PS14_b,PS14b_b의 전압과 차지 쉐어링을 한다. 이후에, 부트스트래핑 신호 PS14_b,PS14b_b와 펌핑전압 VPP을 차지 쉐어링을 한 후 버리게 될 남은 차지들을 다시 사용할 수 있도록 하여 전류 효율을 향상시키게 된다.
이러한 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 펌핑 제어신호 G15를 이용하여 부트스트래핑 신호 PS13_b가 전원전압 VCC 레벨로 프리차지된 이후 다시 프리차지 제어신호 pb3가 로우로 인에이블된다. 그리고, 부트스트래핑 신호 PS13b_b와 프리차지시켜줌으로써 차지 쉐어링을 하고 남은 차지를 소비하지 않고 이를 이용하여 부트스트래핑 신호 PS13_b,PS13b_b의 프리차지 레벨을 각각 VCC+(PS14b_b-VCC)/2와 VCC+(PS14_b-VCC)/2 레벨로 높여줄 수 있다.
또한, 펌핑 제어신호 G16를 이용하여 부트스트래핑 신호 PS14_b를 2배의 전원전압 2VCC 레벨로 프리차지시키고 난 후 다시 프리차지 제어신호 pb3 신호가 로우로 인에이블 된다. 그리고, 부트스트래핑 신호 PS14b_b와 프리차지시켜줌으로써 차지 쉐어링을 하고 남은 차지를 소비하지 않고 이를 이용하여 부트스트래핑 신호 PS14_b와 PS14b_b의 프리차지 레벨을 각각 2VCC+(PS14b_b-2VCC)/2와 2VCC+(PS14_b-2VCC)/2 레벨로 높여줄 수 있다.
여기서, 부트스트래핑 신호 PS14b_b,PS14_b는 펌핑전압 VPP 레벨이므로 부트스트래핑 신호 PS14b_b,PS14_b는 프리차지시 2VCC+(VPP-2VCC)/2가 된다. 그리고, 부트스트래핑 신호 PS14b_b와 PS14_b는 부트스트래핑이 되었을 때 최대 3VCC+(VPP-2VCC)/2 까지 승압될 수 있다. 이렇게 되면 부트스트래핑 신호 PS14b_b,PS14_b 노드에서 펌핑전압 VPP 노드로 전달될 수 있는 펌프의 전류 효율은 (3VCC-VPP+(VPP-2VCC)/2)/3VCC가 되고 최대로 펌핑할 수 있는 펌핑전압 VPP 레벨은 3VCC+(VPP-2VCC)/2가 된다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 29a 및 도 29b의 파형도를 참조하여 설명하면 다음과 같다.
먼저, 펌핑 제어신호 G15가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하여 NMOS트랜지스터 N53이 턴온되면 부트스트래핑 신호 PS13_b 노드가 전원전압 VCC로 프리차지된다. 이후에, 펌핑 제어신호 G15가 전원전압 VCC에서 접지전압 VSS 레벨로 천이하면 NMOS트랜지스터 N53가 턴오프되고, 펌핑 제어신호 PS13가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하면 부트스트래핑 신호 PS13_b의 노드가 2배의 전원전압 2VCC로 부트스트래핑된다.
이후에, 펌핑 제어신호 G16가 접지전압 VSS에서 전원전압 VCC로 천이하여 NMOS트랜지스터 N54가 턴온되면 2배의 전원전압 2VCC 레벨인 부트스트래핑 신호 PS13_b이 PS14_b와 전원전압 VCC 레벨로 프리차지된다. 다시 펌핑 제어신호 G16가 전원전압 VCC에서 접지전압 VSS 레벨로 천이하면 NMOS트랜지스터 N54가 턴오프된다. 이후에, 펌핑 제어신호 PS14가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하여 부트스트래핑 신호 PS14_b가 2배의 전원전압 2VCC 레벨이 된다.
마지막으로 펌핑 제어신호 G17가 접지전압 VSS에서 전원전압 VCC 레벨 천이하면 부트스트래핑 신호 PS14_b과 펌핑전압 VPP는 차지 쉐어링을 하게 된다. 따라서, 부트스트래핑 신호 PS13_b가 부트스트래핑 신호 PS14_b의 전압과 차지 쉐어링을 하여 부트스트래핑 신호 PS14_b가 된다. 그리고, 부트스트래핑 신호 PS13b_b가 전원전압 VCC로 프리차지된 이후에 프리차지 제어신호 pb3가 로우로 인에이블되면, 부트스트래핑 신호 PS13_b,PS13b_b가 다시 프리차지된다.
이에 따라, 부트스트래핑 신호 PS13_b,PS13b_b 노드가 모두 VCC+(PS14_b-VCC)/2 레벨로 가게 되고 이는 다음 순간에 PS13b가 접지전압 VSS에서 전원전압 VCC 레벨로 천이할 때 부트스트래핑 신호 PS13b_b의 전압 레벨을 2VCC+(PS14_b-VCC)/2 레벨까지 승압시킬 수 있도록 한다. 동일한 방식으로 부트스트래핑 신호 PS14_b,PS14b_b의 프리차지 레벨을 2배의 전원전압 2VCC에서 2VCC+(VPP-2VCC)/2 까지 승압시켜 최종적으로 최대 펌핑 가능한 펌핑전압 VPP 레벨을 3VCC+(VPP-2VCC)/2 까지 승압시키게 된다.
이러한 동작은 펌핑 제어신호 PS13,PS14,G15,G16,G17 그룹과 위상이 반대인 펌핑 제어신호 PS13b,PS14b,G15b,G16b,G17b 그룹의 신호가 번갈아 가며 천이하며 펌핑 동작을 수행하는 동안 이루어진다.
도 29a 및 도 29b에서 보는 바와 같이 부트스트래핑 신호 PS13_b,PS13b_b 노드는 각각 최대 2VCC+(PS14b_b-VCC)/2와 2VCC+(PS14_b-VCC)/2까지 부트스트래핑될 수 있으며, 프리차지는 각각 VCC+(PS14b_b-VCC)/2와 VCC+(PS14_b-VCC)/2 까지 향상되는 것을 알 수 있다.
그리고, 부트스트래핑 신호 PS14_b,PS14b_b 노드는 최대 3VCC+(VPP-2VCC)/2까지 부트스트래핑될 수 있고, 프리차지도 2VCC+(VPP-2VCC)/2 까지 향상되는 것을 알수 있다. 이에 따라, 부트스트래핑 신호 PS14_b,PS14b_b에서 생성할 수 있는 펌핑전압 VPP 레벨은 최대 3VCC+(VPP-2VCC)/2 까지 가능하다.
결과적으로 위와 같은 동작에 의해 본 발명 기술의 펌프가 갖는 전류 효율은 ((((3VCC-VPP)+(VPP-2VCC)/2)*C)/3VCC*C)*100가 되고 이론상 최대로 펌핑 가능한 펌핑전압 VPP 레벨은 3VCC+(VPP-2VCC)/2가 된다. 예를 들어, 전원전압 VCC=1.5V이고 펌핑전압 VPP의 목표 레벨을 3.5V라고 가정하면 전류 효율은 33%, 이론상 최대 펌핑 가능한 펌핑전압 VPP 레벨은 5V가 된다.
한편, 도 30은 백바이어스 전압 VBB을 생성하기 위한 본 발명의 내부 전압 발생 회로에 관한 다른 실시예이다.
본 발명은 레벨 쉬프터(400), VBB 레벨 검출부(410), 링 오실레이터(420), 펌프 제어 로직부(430) 및 트리플러(Tripler) 차지 펌핑부(440)를 구비한다.
여기서, 레벨 쉬프터(400)는 레퍼런스 전압 Vref을 레벨 쉬프팅하여 원하는 레벨의 기준전압 Vr1을 출력한다. VBB 레벨 검출부(410)는 기준전압 Vr1에 따라 백바이어스 전압 VBB의 레벨을 검출하여 백바이어스 인에이블 신호 bbeb를 출력한다. 링 오실레이터(420)는 백바이어스 인에이블 신호 bbeb에 따라 일정한 주기신호 osc를 생성한다.
펌프 제어 로직부(430)는 주기신호 osc에 따라 차지 펌프를 제어하기 위한 펌핑 제어 신호 PS15,PS16,G18,G19,G20 및 프리차지 제어신호 pb4를 생성한다. 트리플러 차지 펌핑부(440)는 펌핑 제어 신호 PS15,PS16,G18,G19,G20와 프리차지 제어신호 pb4에 따라 백바이어스 전압 VBB을 생성하여 VBB 레벨 검출부(410)에 출력한다.
여기서, 레벨 쉬프터(400), VBB 레벨 검출부(410) 및 링 오실레이터(420)의 구성은 종래와 동일하므로 그 상세한 구성 설명을 생략하기로 한다.
도 31a 및 도 31b는 도 30의 펌프 제어 로직부(430)에 관한 회로도 및 신호 파형도이다.
펌프 제어 로직부(430)는 복수개의 인버터 IV121~IV137, 낸드게이트 ND15~ND18, 복수개의 지연부 D5~D8 및 노아게이트 NOR4를 구비한다. 여기서, 낸드게이트 ND17는 지연부 D7의 지연신호와 주기신호 osc를 낸드연산한다. 그리고, 노아게이트 NOR4는 지연부 D8의 지연신호와 주기신호 osc를 노아연산한다. 또한, 낸드게이트 ND18는 낸드게이트 ND17와 노아게이트 NOR4의 출력을 낸드연산하고, 인버 터 IV137는 낸드게이트 ND18의 출력을 반전하여 프리차지 제어신호 pb4를 생성한다.
이러한 펌프 제어 로직부(430)는 주기신호 osc에 따라 도 31b에서와 같은 파형을 갖는 복수개의 펌핑 제어 신호 PS15,PS16,G18,G19,G20와 프리차지 제어신호 pb4를 생성한다.
도 32a 및 도 32b는 도 30의 트리플러 차지 펌핑부(440)에 관한 회로도이다.
도 32a의 트리플러 차지 펌핑부(440a)는 프리차지 제어부(441)와 차지 펌핑부(442)를 구비한다. 프리차지 제어부(441)는 PMOS트랜지스터 P58,P59, NMOS트랜지스터 N61,N62 및 인버터 IV138,IV139를 구비한다. 그리고, 차지 펌핑부(442)는 NMOS트랜지스터 N63~N70, 모스 캐패시터 MC71~MC80, 및 캐패시터 C13,C14를 구비한다.
여기서, 프리차지 제어부(441)의 PMOS트랜지스터 P58,P59는 펌핑전압 VPP 인가단에 병렬 연결되어 서로 크로스 커플드 연결된다. NMOS트랜지스터 N61은 PMOS트랜지스터 P58와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV138에 의해 반전된 프리차지 제어신호 pb4가 인가된다. NMOS트랜지스터 N62는 PMOS트랜지스터 P59와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV138,IV139에 의해 지연된 프리차지 제어신호 pb4가 인가된다. 그리고, PMOS트랜지스터 P59와 NMOS트랜지스터 N62의 공통 드레인 단자를 통해 프리차지 구동신호 pbd4를 출력한다.
또한, 도 32b의 트리플러 차지 펌핑부(440b)는 프리차지 제어부(443)와 차지 펌핑부(444)를 구비한다. 프리차지 제어부(443)는 PMOS트랜지스터 P60,P61, NMOS트랜지스터 N71,N72 및 인버터 IV140,IV141를 구비한다. 그리고, 차지 펌핑부(444)는 PMOS트랜지스터 P62~P67, 모스 캐패시터 MC81~MC90, 인버터 IV142~IV147 및 캐패시터 C15,C16를 구비한다.
여기서, 프리차지 제어부(443)의 PMOS트랜지스터 P60,P61는 펌핑전압 VPP 인가단에 병렬 연결되어 서로 크로스 커플드 연결된다. NMOS트랜지스터 N71은 PMOS트랜지스터 P60와 접지전압단 사이에 연결되어 게이트 단자를 통해 펌프 제어 로직부(430)의 출력인 프리차지 제어신호 pb4가 인가된다. NMOS트랜지스터 N72는 PMOS트랜지스터 P61와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV140,IV141에 의해 지연된 프리차지 제어신호 pb4가 인가된다. 그리고, PMOS트랜지스터 P61와 NMOS트랜지스터 N72의 공통 드레인 단자를 통해 프리차지 구동신호 pbd4를 출력한다.
여기서, 본 발명의 차지 펌핑부(442,444)는 각각 부트스트래핑 신호 PS15_b,PS15b_b의 양단 노드와 부트스트래핑 신호 PS16_b,PS16b_b의 양단 노드 사이에 프리차지용 NMOS트랜지스터 N69,N70,N71,N72를 구비한다. 그리고, 프리차지 제어신호 pb4가 로우로 인에이블 될때 부트스트래핑 신호 PS15_b,PS15b_b의 양단 노드와 부트스트래핑 신호 PS16_b,PS16b_b의 양단 노드 사이를 프리차지한다.
즉, 펌프 제어 로직부(430)에서 출력된 프리차지 제어신호 pb4는 펌핑 제어신호 PS15,PS16,G18,G19,G20와 함께 트리플러 차지 펌핑부(440)에 입력되어 부트스트래핑된 부트스트래핑 신호 PS15_b,PS15b_b가 부트스트래핑 신호 PS16_b,PS16b_b 의 전압과 차지 쉐어링을 한다. 이후에, 부트스트래핑 신호 PS16_b,PS16_b와 펌핑전압 VPP을 차지 쉐어링을 한 후 버리게 될 남은 차지들을 다시 사용할 수 있도록 하여 전류 효율을 향상시키게 된다.
따라서, 상술된 본 발명은 펌핑 제어신호 G18를 이용하여 부트스트래핑 신호 PS15_b를 접지전압 VSS로 프리차지한다. 이후에, 다시 프리차지 제어신호 pb4가 로우로 인에이블되면 부트스트래핑 신호 PS15b_b와 프리차지되어 차지 쉐어링을 하고 남은 차지를 소비하지 않고 이를 이용하여 부트스트래핑 신호 PS15_b,PS15b_b의 프리차지 레벨을 각각 (PS16b_b-VSS)/2와 (PS16_b-VSS)/2 레벨로 낮추게 된다.
또한, 펌핑 제어신호 G19를 이용하여 부트스트래핑 신호 PS16_b가 -전원전압 -VCC 레벨로 프리차지된다. 이후에, 다시 펌핑 제어신호 pb4 신호가 로우로 인에이블 되면 다시 부트스트래핑 신호 PS16b_b와 프리차지되어 차지 쉐어링을 하고 남은 차지를 소비하지 않고 이를 이용하여 부트스트래핑 신호 PS16_b,PS16b_b의 프리차지 레벨을 각각 -VCC+(VBB-(-VCC))/2로 낮출 수 있다. 이에 따라, 펌프의 전류 효율 및 최대로 펌핑할 수 있는 백바이어스 전압 VBB 레벨은 각각 -((-2VCC-VBB)+(VBB-(-VCC))/2)*C/-2VCC*C와 -2VCC+(VBB-(-VCC))/2가 된다.
이러한 구성을 갖는 본 발명의 펌핑 동작 과정을 설명하면 다음과 같다.
먼저, 펌핑 제어신호 G18가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하여 NMOS트랜지스터 N63이 턴온되면 PS15가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하여 부트스트래핑 신호 PS15_b가 전원전압 VCC으로 프리차지된다. 이후에, 펌핑 제어신호 G18이 전원전압 VCC에서 접지전압 VSS로 천이하여 NMOS트랜지스터 N63 이 턴오프되면 부트스트래핑 신호 PS15이 전원전압 VCC에서 접지전압 VSS 레벨로 천이하여 부트스트래핑 신호 PS15_b가 -전원전압 -VCC 레벨로 부트스트래핑된다.
이후에, 펌핑 제어신호 G19가 접지전압 VSS에서 전원전압 VCC로 천이하여 NMOS트랜지스터 N64가 턴온되면 PS15가 접지전압 VSS에서 전원전압 VCC 레벨로 천이하여 부트스트래핑 신호 PS16_b가 전원전압 VCC 레벨이 된다. 그리고, -전원전압 -VCC 레벨인 부트스트래핑 신호 PS15_b가 부트스트래핑 신호 PS16_b와 접지전압 VSS 레벨로 프리차지된다. 다시 펌핑 제어신호 G19가 전원전압 VCC에서 접지전압 VSS 레벨로 천이하여 NMOS트랜지스터 N64가 턴오프된 이후에 PS16가 전원전압 VCC에서 접지전압 VSS 레벨로 천이하여 부트스트래핑 신호 PS16_b가 -전원전압 -VCC 레벨이 된다.
마지막으로 펌핑 제어신호 G20이 접지전압 VSS에서 전원전압 VCC 레벨로 천이하면 부트스트래핑 신호 PS16_b과 백바이어스 전압 VBB는 차지 쉐어링을 하게 된다. 따라서, 부트스트래핑 신호 PS15_b가 부트스트래핑 신호 PS16_b와 차지 쉐어링을 하여 부트스트래핑 신호 PS16_b가 되고, 부트스트래핑 신호 PS15b_b가 접지전압 VSS 레벨로 프리차지된 이후에 프리차지 제어신호 pb4를 로우로 인에이블 시킨다.
이어서, 부트스트래핑 신호 PS15_b,PS15b_b가 다시 프리차지되면 부트스트래핑 신호 PS15_b,PS15b_b 노드가 모두 (PS16_b-(VSS))/2 레벨이 된다. 이는 다음 순간에 펌핑 제어신호 PS15b가 전원전압 VCC에서 접지전압 VSS 레벨로 천이할 때 부트스트래핑 신호 PS15b_b를 -VCC+(PS2_b-(VSS))/2 레벨이 되도록 한다. 동일한 방식으로 부트스트래핑 신호 PS16_b,PS16b_b의 프리차지 레벨을 -전원전압 -VCC에서 -VCC+(VBB-(-VSS))/2까지 내려주어 최종적으로 최대 펌핑 가능한 백바이어스 전압 VBB 레벨을 -2VCC+(VBB-(-VCC))/2 까지 낮출 수 있게 된다.
이러한 동작은 펌핑 제어신호 PS15,PS16,G18,G19,G10 그룹과 그 위상이 반대인 부트스트래핑 신호 PSb15,PS16b,G18b,G19b,G10b 그룹이 번갈아 가며 천이하며 펌핑 동작을 수행하는 동안 이루어진다.
도 33a 및 도 33b에서 보는 바와 같이 부트스트래핑 신호 PS15_b,PS15b_b 노드는 각각 최대 -VCC+(PS2'_b-(-VCC))/2와 -VCC+(PS2_b-(-VCC))/2까지 부트스트래핑될 수 있으며, 프리차지는 각각 (PS2'_b-(-VCC))/2와 (PS2_b-(-VCC))/2 까지 펌핑되는 것을 알 수 있다.
그리고, 부트스트래핑 신호 PS16_b,PS16b_b 노드는 최대 -2VCC+(VBB-(-VCC))/2까지 부트스트래핑될 수 있고, 프리차지도 -VCC+(VBB-(-VCC))/2까지 펌핑되는 것을 알 수 있다. 이에 따라, 부트스트래핑 신호 PS16_b,PS16b_b에서 생성할 수 있는 백바이어스 전압 VBB 레벨은 최대 -2VCC+(VBB-(-VCC))/2까지 가능하다.
결과적으로 위와 같은 동작에 의해 본 발명 기술의 펌프가 갖는 전류 효율은 -((((-2VCC-VBB)+(VBB-(-VCC))/2*C)/-2VCC*C)*100가 되고 이론상 최대로 펌핑 가능한 백바이어스 전압 VBB 레벨은 -2VCC+(VBB-(-2VCC))/2가 된다. 예를 들어, 전원전압 VCC=1.5V이고 백바이어스 전압 VBB의 목표 레벨을 -2V라고 가정하면 전류 효율은 50%, 이론상 최대 펌핑 가능한 백바이어스 전압 VBB 레벨은 -3.5V가 된다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명은 차지 펌프의 효율을 개선하여 전원 구동 능력을 확보하고 안정된 내부 전원 레벨을 얻을 수 있음과 동시에 레이아웃 면적을 감소시킬 수 있도록 하는 효과를 제공한다.

Claims (34)

  1. 레벨 쉬프팅된 기준전압에 따라 펌핑전압 레벨을 감지하여 펌핑 인에이블 신호를 출력하는 펌핑전압 레벨 검출부;
    상기 펌핑 인에이블 신호에 따라 주기신호를 생성하는 링오실레이터;
    상기 주기신호에 따라 펌핑 동작을 제어하기 위한 펌핑 제어신호와, 전원전압을 펌핑하여 상기 펌핑전압을 생성하는 부트스트래핑 양단 노드 사이를 프리차지시키기 위한 프리차지 제어신호를 출력하는 펌프 제어 로직부; 및
    상기 펌핑 제어신호에 따라 상기 부트스트래핑 양단 노드를 외부 전압으로 프리차지하고 상기 부트스트래핑 양단 노드의 전압과 펌핑전압을 전하 분배한 이후에, 상기 프리차지 제어신호의 활성화에 따라 상기 부트스트래핑 양단 노드를 연결하여 상기 부트스트래핑 양단 노드를 프리차지시켜 일정 레벨 승압된 상기 펌핑전압을 생성하는 차지 펌핑부를 구비함을 특징으로 하는 내부 전압 발생 회로.
  2. 제 1항에 있어서, 상기 펌프 제어 로직부는
    상기 주기신호를 일정시간 지연하여 상기 부트스트래핑 양단 노드를 부트스트래핑하기 위한 제 1펌핑 제어신호 그룹을 출력하는 제 1논리수단;
    상기 주기신호를 논리연산하여 상기 부트스트래핑된 상기 부트스트래핑 양단 노드를 상기 외부 전압으로 프리차지하기 위한 제 2펌핑 제어신호 그룹을 출력하는 제 2논리수단; 및
    상기 제 2펌핑 제어신호들을 논리연산하여 상기 전하 분배 이후에 상기 프리차지 제어신호를 활성화시키는 제 3논리수단을 구비함을 특징으로 하는 내부 전압 발생 회로.
  3. 제 2항에 있어서, 상기 제 1논리수단은
    상기 주기신호를 일정시간 지연하여 제 1펌핑신호와 상기 제 1펌핑 제어신호와 위상이 반대인 제 2펌핑 제어신호를 생성하는 인버터 체인을 구비함을 특징으로 하는 내부 전압 발생 회로.
  4. 제 2항에 있어서, 상기 2논리수단은
    상기 주기신호와 일정시간 지연된 상기 주기신호를 논리연산하여 상기 주기신호의 하강에지 및 상승에지 이전에 제 3펌핑 제어신호 및 제 4펌핑 제어신호를 각각 활성화시키는 복수개의 논리소자를 구비함을 특징으로 하는 내부 전압 발생 회로.
  5. 제 4항에 있어서, 상기 제 3논리수단은
    상기 제 3펌핑 제어신호와 상기 제 4펌핑 제어신호를 노아 연산하여 상기 제 3펌핑 제어신호 및 상기 제 4펌핑 제어신호의 활성화 이후에 상기 프리차지 제어신호를 각각 활성화시키는 복수개의 논리소자를 구비함을 특징으로 하는 내부 전압 발생 회로.
  6. 제 1항에 있어서, 상기 펌프 제어 로직부는
    상기 주기신호를 일정시간 지연하여 상기 부트스트래핑 양단 노드를 부트스트래핑하기 위한 제 3펌핑 제어신호 그룹을 출력하는 제 4논리수단;
    상기 주기신호를 일정시간 지연하여 상기 제 3펌핑 제어신호들과 위상이 반대인 제 4펌핑 제어신호 그룹을 출력하는 제 5논리수단;
    상기 주기신호와 일정시간 지연된 상기 주기신호를 논리연산하여 부트스트래핑된 상기 부트스트래핑 양단 노드를 상기 외부 전압으로 프리차지하기 위한 제 5펌핑 제어신호 그룹을 출력하는 제 6논리수단;
    상기 제 5펌핑 제어신호들과 위상이 반대인 제 6펌핑 제어신호 그룹을 출력하는 제 7논리수단; 및
    상기 주기신호와 일정시간 지연된 상기 주기신호를 논리연산하여 상기 전하 분배 이후에 상기 프리차지 제어신호를 활성화시키는 제 8논리수단을 구비함을 특징으로 하는 내부 전압 발생 회로.
  7. 제 6항에 있어서, 상기 제 4논리수단은
    상기 주기신호를 일정시간 지연하여 위상이 서로 반대인 제 5펌핑 제어신호와 제 6펌핑 제어신호를 출력하는 인버터 체인을 구비함을 특징으로 하는 내부 전압 발생 회로.
  8. 제 6항에 있어서, 상기 제 5논리수단은
    상기 주기신호를 일정시간 지연하여 위상이 서로 반대인 제 7펌핑 제어신호와 제 8펌핑 제어신호를 출력하는 인버터 체인을 구비함을 특징으로 하는 내부 전압 발생 회로.
  9. 제 6항에 있어서, 상기 제 6논리수단은
    상기 주기신호와 반전지연된 상기 주기신호를 논리연산하는 제 1논리연산부; 및
    상기 제 1논리연산부의 출력을 각각 서로 다른 시간으로 지연하여 제 9펌핑 제어신호, 제 10펌핑 제어신호 및 제 11펌핑 제어신호를 출력하는 인버터 체인을 구비함을 특징으로 하는 내부 전압 발생 회로.
  10. 제 6항에 있어서, 상기 제 7논리수단은
    상기 주기신호와 반전지연된 상기 주기신호를 논리연산하는 제 2논리연산부; 및
    상기 제 2논리연산부의 출력을 각각 서로 다른 시간으로 지연하여 제 9펌핑 제어신호, 제 10펌핑 제어신호 및 제 11펌핑 제어신호와 위상이 서로 반대인 제 12펌핑 제어신호, 제 13펌핑 제어신호 및 제 14펌핑 제어신호를 출력하는 인버터 체인을 구비함을 특징으로 하는 내부 전압 발생 회로.
  11. 제 6항에 있어서, 상기 제 8논리수단은
    상기 주기신호와 일정시간 지연된 상기 주기신호를 낸드연산하는 제 3논리연산부;
    상기 주기신호와 일정시간 지연된 상기 주기신호를 노아연산하는 제 4논리연산부;
    상기 제 3논리연산부와 상기 제 4논리연산부의 출력을 낸드연산하여 상기 프리차지 제어신호를 출력하는 제 5논리연산부를 구비함을 특징으로 하는 내부 전압 발생 회로.
  12. 제 1항에 있어서, 상기 차지 펌핑부는
    상기 프리차지 제어신호의 전압 레벨을 펌핑하여 프리차지 구동신호를 출력하는 프리차지 제어부; 및
    상기 프리차지 제어신호가 로우로 인에이블될 경우 상기 프리차지 구동신호에 따라 상기 부트스트래핑 양단 노드를 프리차지시키켜 2배 승압된 전압을 출력하는 크로스 커플드 구조의 더블러 차지 펌핑부를 구비함을 특징으로 하는 내부 전압 발생 회로.
  13. 제 12항에 있어서, 상기 프리차지 제어부는
    펌핑전압 인가단에 병렬 연결되어 크로스 커플드 구조를 갖는 제 1 및 제 2PMOS트랜지스터; 및
    상기 제 1 및 제 2PMOS트랜지스터와 접지전압단 사이에 연결되어 각각의 게이트 단자를 통해 상기 프리차지 제어신호와 반전된 상기 프리차지 제어신호가 인가되는 제 1 및 제 2NMOS트랜지스터를 구비함을 특징으로 하는 내부 전압 발생 회로.
  14. 제 12항에 있어서, 상기 더블러 차지 펌핑부는
    전원전압을 승압하여 상기 부트스트래핑 양단 노드를 부트스트래핑 하기 위 한 복수개의 스위칭 소자;
    상기 펌핑 제어신호에 따라 상기 부트스트래핑 양단 노드에 전압을 선택적으로 충전하기 위한 복수개의 모스 캐패시터; 및
    상기 프리차지 제어신호의 인에이블시 상기 프리차지 구동신호에 따라 상기 부트스트래핑 양단 노드를 연결시키는 스위칭 트랜지스터를 구비함을 특징으로 하는 내부 전압 발생 회로.
  15. 제 1항에 있어서, 상기 차지 펌핑부는
    상기 프리차지 제어신호의 전압 레벨을 펌핑하여 프리차지 구동신호를 출력하는 프리차지 제어부; 및
    상기 프리차지 제어신호가 로우로 인에이블될 경우 상기 프리차지 구동신호에 따라 상기 부트스트래핑 양단 노드를 프리차지시키켜 3배 승압된 전압을 출력하는 트리플러 차지 펌핑부를 구비함을 특징으로 하는 내부 전압 발생 회로.
  16. 제 15항에 있어서, 상기 프리차지 제어부는
    펌핑전압 인가단에 병렬 연결되어 크로스 커플드 구조를 갖는 제 3 및 제 4PMOS트랜지스터; 및
    상기 제 3 및 제 4PMOS트랜지스터와 접지전압단 사이에 연결되어 각각의 게 이트 단자를 통해 상기 프리차지 제어신호와 반전된 상기 프리차지 제어신호가 인가되는 제 3 및 제 4NMOS트랜지스터를 구비함을 특징으로 하는 내부 전압 발생 회로.
  17. 제 15항에 있어서, 상기 트리플러 차지 펌핑부는
    전원전압을 승압하여 상기 부트스트래핑 양단 노드를 부트스트래핑 하기 위한 일정 시간차를 두고 순차적으로 턴온되는 복수개의 스위칭 소자;
    상기 복수개의 스위칭 소자의 턴온시 상기 펌핑 제어신호에 따라 상기 부트스트래핑 양단 노드에 전압을 선택적으로 충전하기 위한 복수개의 캐패시터 소자; 및
    상기 프리차지 제어신호의 인에이블시 상기 프리차지 구동신호에 따라 상기 부트스트래핑 양단 노드를 선택적으로 연결시키는 스위칭부를 구비함을 특징으로 하는 내부 전압 발생 회로.
  18. 레벨 쉬프팅된 기준전압에 따라 백바이어스 전압 레벨을 감지하여 백바이어스 인에이블 신호를 출력하는 백바이어스 전압 레벨 검출부;
    상기 백바이어스 인에이블 신호에 따라 주기신호를 생성하는 링오실레이터;
    상기 주기신호에 따라 펌핑 동작을 제어하기 위한 펌핑 제어신호와, 접지전 압을 펌핑하여 상기 백바이어스 전압을 생성하는 부트스트래핑 양단 노드 사이를 프리차지시키기 위한 프리차지 제어신호를 출력하는 펌프 제어 로직부; 및
    상기 펌핑 제어신호에 따라 상기 부트스트래핑 양단 노드를 외부 전압으로 프리차지하고 상기 부트스트래핑 양단 노드의 전압과 상기 접지전압을 전하 분배한 이후에, 상기 프리차지 제어신호의 활성화에 따라 상기 부트스트래핑 양단 노드를 연결하여 상기 부트스트래핑 양단 노드를 프리차지시켜 일정 레벨 하강된 상기 백바이어스 전압을 생성하는 차지 펌핑부를 구비함을 특징으로 하는 내부 전압 발생 회로.
  19. 제 18항에 있어서, 상기 펌프 제어 로직부는
    상기 주기신호를 일정시간 지연하여 상기 부트스트래핑 양단 노드를 부트스트래핑하기 위한 제 1펌핑 제어신호 그룹을 출력하는 제 1논리수단;
    상기 주기신호를 논리연산하여 상기 부트스트래핑된 상기 부트스트래핑 양단 노드를 상기 외부 전압으로 프리차지하기 위한 제 2펌핑 제어신호 그룹을 출력하는 제 2논리수단; 및
    상기 제 2펌핑 제어신호들을 논리연산하여 상기 전하 분배 이후에 상기 프리차지 제어신호를 활성화시키는 제 3논리수단을 구비함을 특징으로 하는 내부 전압 발생 회로.
  20. 제 19항에 있어서, 상기 제 1논리수단은
    상기 주기신호를 일정시간 지연하여 제 1펌핑신호와 상기 제 1펌핑 제어신호와 위상이 반대인 제 2펌핑 제어신호를 생성하는 인버터 체인을 구비함을 특징으로 하는 내부 전압 발생 회로.
  21. 제 19항에 있어서, 상기 2논리수단은
    상기 주기신호와 일정시간 지연된 상기 주기신호를 논리연산하여 상기 주기신호의 하강에지 및 상승에지 이전에 제 3펌핑 제어신호 및 제 4펌핑 제어신호를 각각 활성화시키는 복수개의 논리소자를 구비함을 특징으로 하는 내부 전압 발생 회로.
  22. 제 19항에 있어서, 상기 제 3논리수단은
    상기 제 3펌핑 제어신호와 상기 제 4펌핑 제어신호를 낸드 연산하여 상기 제 3펌핑 제어신호 및 상기 제 4펌핑 제어신호의 활성화 이후에 상기 프리차지 제어신호를 각각 활성화시키는 복수개의 논리소자를 구비함을 특징으로 하는 내부 전압 발생 회로.
  23. 제 18항에 있어서, 상기 펌프 제어 로직부는
    상기 주기신호를 일정시간 지연하여 상기 부트스트래핑 양단 노드를 부트스트래핑하기 위한 제 3펌핑 제어신호 그룹을 출력하는 제 4논리수단;
    상기 주기신호를 일정시간 지연하여 상기 제 3펌핑 제어신호들과 위상이 반대인 제 4펌핑 제어신호 그룹을 출력하는 제 5논리수단;
    상기 주기신호와 일정시간 지연된 상기 주기신호를 논리연산하여 부트스트래핑된 상기 부트스트래핑 양단 노드를 상기 외부 전압으로 프리차지하기 위한 제 5펌핑 제어신호 그룹을 출력하는 제 6논리수단;
    상기 제 5펌핑 제어신호들과 위상이 반대인 제 6펌핑 제어신호 그룹을 출력하는 제 7논리수단; 및
    상기 주기신호와 일정시간 지연된 상기 주기신호를 논리연산하여 상기 전하 분배 이후에 상기 프리차지 제어신호를 활성화시키는 제 8논리수단을 구비함을 특징으로 하는 내부 전압 발생 회로.
  24. 제 23항에 있어서, 상기 제 4논리수단은
    상기 주기신호를 일정시간 지연하여 위상이 서로 반대인 제 5펌핑 제어신호와 제 6펌핑 제어신호를 출력하는 인버터 체인을 구비함을 특징으로 하는 내부 전압 발생 회로.
  25. 제 23항에 있어서, 상기 제 5논리수단은
    상기 주기신호를 일정시간 지연하여 위상이 서로 반대인 제 7펌핑 제어신호와 제 8펌핑 제어신호를 출력하는 인버터 체인을 구비함을 특징으로 하는 내부 전압 발생 회로.
  26. 제 23항에 있어서, 상기 제 6논리수단은
    상기 주기신호와 반전지연된 상기 주기신호를 논리연산하는 제 1논리연산부; 및
    상기 제 1논리연산부의 출력을 각각 서로 다른 시간으로 지연하여 제 9펌핑 제어신호, 제 10펌핑 제어신호 및 제 11펌핑 제어신호를 출력하는 인버터 체인을 구비함을 특징으로 하는 내부 전압 발생 회로.
  27. 제 23항에 있어서, 상기 제 7논리수단은
    상기 주기신호와 반전지연된 상기 주기신호를 논리연산하는 제 2논리연산부; 및
    상기 제 2논리연산부의 출력을 각각 서로 다른 시간으로 지연하여 제 9펌핑 제어신호, 제 10펌핑 제어신호 및 제 11펌핑 제어신호와 위상이 서로 반대인 제 12 펌핑 제어신호, 제 13펌핑 제어신호 및 제 14펌핑 제어신호를 출력하는 인버터 체인을 구비함을 특징으로 하는 내부 전압 발생 회로.
  28. 제 23항에 있어서, 상기 제 8논리수단은
    상기 주기신호와 일정시간 지연된 상기 주기신호를 낸드연산하는 제 3논리연산부;
    상기 주기신호와 일정시간 지연된 상기 주기신호를 노아연산하는 제 4논리연산부;
    상기 제 3논리연산부와 상기 제 4논리연산부의 출력을 낸드연산하여 상기 프리차지 제어신호를 출력하는 제 5논리연산부를 구비함을 특징으로 하는 내부 전압 발생 회로.
  29. 제 18항에 있어서, 상기 차지 펌핑부는
    상기 프리차지 제어신호의 전압 레벨을 펌핑하여 프리차지 구동신호를 출력하는 프리차지 제어부; 및
    상기 프리차지 제어신호가 로우로 인에이블될 경우 상기 프리차지 구동신호에 따라 상기 부트스트래핑 양단 노드를 프리차지시키켜 2배 승압된 전압을 출력하는 크로스 커플드 구조의 더블러 차지 펌핑부를 구비함을 특징으로 하는 내부 전압 발생 회로.
  30. 제 29항에 있어서, 상기 프리차지 제어부는
    펌핑전압 인가단에 병렬 연결되어 크로스 커플드 구조를 갖는 제 1 및 제 2PMOS트랜지스터; 및
    상기 제 1 및 제 2PMOS트랜지스터와 접지전압단 사이에 연결되어 각각의 게이트 단자를 통해 반전된 상기 프리차지 제어신호와 일정시간 지연된 상기 프리차지 제어신호가 인가되는 제 1 및 제 2NMOS트랜지스터를 구비함을 특징으로 하는 내부 전압 발생 회로.
  31. 제 29항에 있어서, 상기 더블러 차지 펌핑부는
    상기 접지전압을 펌핑하여 상기 부트스트래핑 양단 노드를 부트스트래핑 하기 위한 복수개의 스위칭 소자;
    상기 펌핑 제어신호에 따라 상기 부트스트래핑 양단 노드에 전압을 선택적으로 충전하기 위한 복수개의 모스 캐패시터; 및
    상기 프리차지 제어신호의 인에이블시 상기 프리차지 구동신호에 따라 상기 부트스트래핑 양단 노드를 연결시키는 스위칭 트랜지스터를 구비함을 특징으로 하는 내부 전압 발생 회로.
  32. 제 18항에 있어서, 상기 차지 펌핑부는
    상기 프리차지 제어신호의 전압 레벨을 펌핑하여 프리차지 구동신호를 출력하는 프리차지 제어부; 및
    상기 프리차지 제어신호가 로우로 인에이블될 경우 상기 프리차지 구동신호에 따라 상기 부트스트래핑 양단 노드를 프리차지시키켜 3배 승압된 전압을 출력하는 트리플러 차지 펌핑부를 구비함을 특징으로 하는 내부 전압 발생 회로.
  33. 제 32항에 있어서, 상기 프리차지 제어부는
    펌핑전압 인가단에 병렬 연결되어 크로스 커플드 구조를 갖는 제 3 및 제 4PMOS트랜지스터; 및
    상기 제 3 및 제 4PMOS트랜지스터와 접지전압단 사이에 연결되어 각각의 게이트 단자를 통해 상기 프리차지 제어신호와 반전된 상기 프리차지 제어신호가 인가되는 제 3 및 제 4NMOS트랜지스터를 구비함을 특징으로 하는 내부 전압 발생 회로.
  34. 제 32항에 있어서, 상기 트리플러 차지 펌핑부는
    상기 접지전압을 펌핑하여 상기 부트스트래핑 양단 노드를 부트스트래핑 하 기 위한 일정 시간차를 두고 순차적으로 턴온되는 복수개의 스위칭 소자;
    상기 복수개의 스위칭 소자의 턴온시 상기 펌핑 제어신호에 따라 상기 부트스트래핑 양단 노드에 전압을 선택적으로 충전하기 위한 복수개의 캐패시터 소자; 및
    상기 프리차지 제어신호의 인에이블시 상기 프리차지 구동신호에 따라 상기 부트스트래핑 양단 노드를 선택적으로 연결시키는 스위칭부를 구비함을 특징으로 하는 내부 전압 발생 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100971131B1 (ko) 2008-05-09 2010-07-20 창원대학교 산학협력단 Ａｍｏｌｅｄ디스플레이 모듈

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2102878A4 (en) 2007-01-09 2014-06-25 Power Monitors Inc METHOD AND DEVICE FOR AN INTELLIGENT PROTECTION SWITCH
KR100883791B1 (ko) * 2007-08-14 2009-02-19 창원대학교 산학협력단 게이트라인 구동용 하이전압발생기 및 로우전압발생기
US8044705B2 (en) 2007-08-28 2011-10-25 Sandisk Technologies Inc. Bottom plate regulation of charge pumps
US7760010B2 (en) * 2007-10-30 2010-07-20 International Business Machines Corporation Switched-capacitor charge pumps
US20090121780A1 (en) * 2007-11-12 2009-05-14 Macronix International Co., Ltd. Multiple-stage charge pump with charge recycle circuit
US7994844B2 (en) * 2007-11-12 2011-08-09 Macronix International Co., Ltd. Multiple-stage charge pump with charge recycle circuit
CN101493715B (zh) * 2008-01-21 2010-11-03 联咏科技股份有限公司 电荷泵浦电路
KR100927406B1 (ko) * 2008-02-29 2009-11-19 주식회사 하이닉스반도체 내부 전압 생성 회로
WO2009111386A2 (en) 2008-03-04 2009-09-11 Power Monitors, Inc. Method and apparatus for a voice-prompted electrical hookup
US7969235B2 (en) 2008-06-09 2011-06-28 Sandisk Corporation Self-adaptive multi-stage charge pump
US8710907B2 (en) 2008-06-24 2014-04-29 Sandisk Technologies Inc. Clock generator circuit for a charge pump
US7733126B1 (en) 2009-03-31 2010-06-08 Freescale Semiconductor, Inc. Negative voltage generation
US8618784B2 (en) * 2009-04-10 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Regulator control circuits, switching regulators, systems, and methods for operating switching regulators
US9000745B2 (en) * 2009-04-10 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Switching regulator and method for operating the same
KR20100138146A (ko) * 2009-06-24 2010-12-31 삼성전자주식회사 고효율의 차지 펌프
US7973592B2 (en) 2009-07-21 2011-07-05 Sandisk Corporation Charge pump with current based regulation
US8339183B2 (en) * 2009-07-24 2012-12-25 Sandisk Technologies Inc. Charge pump with reduced energy consumption through charge sharing and clock boosting suitable for high voltage word line in flash memories
IT1396759B1 (it) * 2009-09-18 2012-12-14 St Microelectronics Rousset Pompa di carica ad aggancio con circuito di equalizzazione
US8773108B2 (en) 2009-11-10 2014-07-08 Power Monitors, Inc. System, method, and apparatus for a safe powerline communications instrumentation front-end
EP3324153A1 (en) 2010-07-29 2018-05-23 Power Monitors, Inc. Method and apparatus for a demand management monitoring system
US10060957B2 (en) 2010-07-29 2018-08-28 Power Monitors, Inc. Method and apparatus for a cloud-based power quality monitor
US8294509B2 (en) 2010-12-20 2012-10-23 Sandisk Technologies Inc. Charge pump systems with reduction in inefficiencies due to charge sharing between capacitances
US8339185B2 (en) 2010-12-20 2012-12-25 Sandisk 3D Llc Charge pump system that dynamically selects number of active stages
KR101222062B1 (ko) 2011-01-27 2013-01-15 에스케이하이닉스 주식회사 반도체 집적회로
US8699247B2 (en) 2011-09-09 2014-04-15 Sandisk Technologies Inc. Charge pump system dynamically reconfigurable for read and program
US8400212B1 (en) 2011-09-22 2013-03-19 Sandisk Technologies Inc. High voltage charge pump regulation system with fine step adjustment
US8514628B2 (en) 2011-09-22 2013-08-20 Sandisk Technologies Inc. Dynamic switching approach to reduce area and power consumption of high voltage charge pumps
US8710909B2 (en) 2012-09-14 2014-04-29 Sandisk Technologies Inc. Circuits for prevention of reverse leakage in Vth-cancellation charge pumps
US8836412B2 (en) 2013-02-11 2014-09-16 Sandisk 3D Llc Charge pump with a power-controlled clock buffer to reduce power consumption and output voltage ripple
US8981835B2 (en) 2013-06-18 2015-03-17 Sandisk Technologies Inc. Efficient voltage doubler
US9024680B2 (en) 2013-06-24 2015-05-05 Sandisk Technologies Inc. Efficiency for charge pumps with low supply voltages
US9077238B2 (en) 2013-06-25 2015-07-07 SanDisk Technologies, Inc. Capacitive regulation of charge pumps without refresh operation interruption
US9007046B2 (en) 2013-06-27 2015-04-14 Sandisk Technologies Inc. Efficient high voltage bias regulation circuit
KR102195974B1 (ko) * 2013-09-12 2020-12-29 에스케이하이닉스 주식회사 내부전압생성회로 및 이를 포함하는 반도체장치
US9083231B2 (en) 2013-09-30 2015-07-14 Sandisk Technologies Inc. Amplitude modulation for pass gate to improve charge pump efficiency
US9154027B2 (en) 2013-12-09 2015-10-06 Sandisk Technologies Inc. Dynamic load matching charge pump for reduced current consumption
KR102112553B1 (ko) * 2014-01-09 2020-05-20 에스케이하이닉스 주식회사 반도체 장치
US9325323B2 (en) * 2014-08-30 2016-04-26 Stmicroelectronics International N.V. CMOS oscillator having stable frequency with process, temperature, and voltage variation
US9917507B2 (en) 2015-05-28 2018-03-13 Sandisk Technologies Llc Dynamic clock period modulation scheme for variable charge pump load currents
KR20170012623A (ko) * 2015-07-21 2017-02-03 에스케이하이닉스 주식회사 전압 생성 회로 및 시스템
US9647536B2 (en) 2015-07-28 2017-05-09 Sandisk Technologies Llc High voltage generation using low voltage devices
US9520776B1 (en) 2015-09-18 2016-12-13 Sandisk Technologies Llc Selective body bias for charge pump transfer switches
KR102455877B1 (ko) * 2016-02-15 2022-10-21 에스케이하이닉스 주식회사 전압 생성 회로 및 이를 포함하는 집적 회로
CN110556133B (zh) * 2018-05-30 2021-07-27 华邦电子股份有限公司 过驱动电压产生器
KR102163807B1 (ko) * 2019-02-07 2020-10-08 주식회사 피델릭스 오버슈트를 저감하는 반도체 메모리 장치의 승압 전압 발생회로
TWI762401B (zh) * 2021-08-12 2022-04-21 力晶積成電子製造股份有限公司 升壓時脈產生器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10228773A (ja) * 1997-02-14 1998-08-25 Hitachi Ltd ダイナミック型ｒａｍ
KR0149224B1 (ko) * 1994-10-13 1998-10-01 김광호 반도체 집적장치의 내부전압 승압회로
KR19990061048A (ko) * 1997-12-31 1999-07-26 김영환 고전압 발생기
KR20000044910A (ko) * 1998-12-30 2000-07-15 김영환 워드라인 부트스트랩 회로
KR20010003414A (ko) * 1999-06-23 2001-01-15 김영환 부트스트랩 회로
KR20050015580A (ko) * 2003-08-06 2005-02-21 김영희 고전압 발생 전하펌프회로

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04255989A (ja) * 1991-02-07 1992-09-10 Mitsubishi Electric Corp 半導体記憶装置および内部電圧発生方法
US5818289A (en) * 1996-07-18 1998-10-06 Micron Technology, Inc. Clocking scheme and charge transfer switch for increasing the efficiency of a charge pump or other circuit
US6064250A (en) * 1996-07-29 2000-05-16 Townsend And Townsend And Crew Llp Various embodiments for a low power adaptive charge pump circuit
KR100207507B1 (ko) 1996-10-05 1999-07-15 윤종용 반도체 내부 전원 제어 장치
US6097428A (en) * 1997-05-23 2000-08-01 Inspex, Inc. Method and apparatus for inspecting a semiconductor wafer using a dynamic threshold
JP3540652B2 (ja) * 1998-04-10 2004-07-07 三洋電機株式会社 チャージポンプ式昇圧回路
JP2000011649A (ja) * 1998-06-26 2000-01-14 Mitsubishi Electric Corp 半導体装置
JP2001078437A (ja) * 1999-06-30 2001-03-23 Toshiba Corp ポンプ回路
KR100400330B1 (ko) * 1999-06-30 2003-10-01 주식회사 하이닉스반도체 전압 발생 장치
KR100374631B1 (ko) * 2000-06-09 2003-03-04 삼성전자주식회사 전하펌프 회로
KR100386085B1 (ko) * 2001-05-25 2003-06-09 주식회사 하이닉스반도체 고전압 발생회로
US6861872B2 (en) * 2003-02-05 2005-03-01 Infineon Technologies Ag Voltage down converter for low voltage operation
KR100548557B1 (ko) * 2003-05-21 2006-02-02 주식회사 하이닉스반도체 반도체 장치의 내부 전원발생장치
KR100727440B1 (ko) * 2005-03-31 2007-06-13 주식회사 하이닉스반도체 내부전원 생성장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0149224B1 (ko) * 1994-10-13 1998-10-01 김광호 반도체 집적장치의 내부전압 승압회로
JPH10228773A (ja) * 1997-02-14 1998-08-25 Hitachi Ltd ダイナミック型ｒａｍ
KR19990061048A (ko) * 1997-12-31 1999-07-26 김영환 고전압 발생기
KR20000044910A (ko) * 1998-12-30 2000-07-15 김영환 워드라인 부트스트랩 회로
KR20010003414A (ko) * 1999-06-23 2001-01-15 김영환 부트스트랩 회로
KR20050015580A (ko) * 2003-08-06 2005-02-21 김영희 고전압 발생 전하펌프회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100971131B1 (ko) 2008-05-09 2010-07-20 창원대학교 산학협력단 Ａｍｏｌｅｄ디스플레이 모듈

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TW200638430A (en) 2006-11-01
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US7449944B2 (en) 2008-11-11

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