JP2007164973A

JP2007164973A - 半導体メモリ装置の昇圧電圧発生回路及び昇圧電圧の発生方法

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Publication number: JP2007164973A
Application number: JP2006332441A
Authority: JP
Inventors: Young-Sun Min; 閔泳善; Jong-Hyeon Choi; 崔鍾賢
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-12-13
Filing date: 2006-12-08
Publication date: 2007-06-28
Also published as: KR20070062628A; DE102006059817A1; US20070133320A1; KR100796782B1

Abstract

【課題】昇圧電圧の電力消費を抑えることができる半導体メモリ装置の昇圧電圧発生回路を提供すること。
【解決手段】昇圧電圧発生回路は、第１プリチャージ回路、第２プリチャージ回路、第１容量性素子、第２容量性素子、及び結合回路を具備する。第１プリチャージ回路は、第１電源電圧を用いて第１ノードをプリチャージし、第２プリチャージ回路は第２電源電圧を用いて第２ノードをプリチャージする。第１容量性素子は、第１パルス信号に応答して第１ノードをブーストし、第２容量性素子は第２パルス信号に応答して第２ノードをプーストする。結合回路はブースティングイネーブル信号とセルフリフレッシュ制御信号に応答して第１ノードを第２ノードに電気的に結合する。
【選択図】図２

Description

本発明は、半導体メモリ装置に関し、特に半導体メモリ装置の昇圧電圧発生回路に関する。

図１は、従来の半導体メモリ装置の昇圧電圧（ｂｏｏｓｔｉｎｇｖｏｌｔａｇｅ）発生回路の一例を示す図である（特許文献１を参照）。

図１を参照すると、昇圧電圧発生回路１００は、第１キャパシタ（Ｃ１）１０２、第２キャパシタ（Ｃ２）１０４、プリチャージ回路１０６、遅延回路１０８、及び伝達回路１１０を具備する。第１パルス（Ｐ１）は、電源電圧（ＶＣＣ）と接地電圧との間でスウィングする信号である。第２パルス（Ｐ２）は、ノード（Ｎ３）とノード（Ｎ４）を結合するのに用いられるＮＭＯＳトランジスタ１１２を制御する信号である。電圧回路１１０は、第３パルス（Ｐ３）に応答してノード（Ｎ４）の電圧を昇圧電圧（ＶＰＰ）として出力する。プリチャージ回路１０６は、第４パルス（Ｐ４）に応答してノード（Ｎ３）とノード（Ｎ４）を電源電圧（ＶＣＣ）のレベルにプリチャージする。

第２パルス（Ｐ２）と第３パルス（Ｐ３）がロジック「ロー」であり、第４パルス（Ｐ４）がロジック「ハイ」である場合、ノード（Ｎ３）とノード（Ｎ４）は、電源電圧（ＶＣＣ）にプリチャージされる。その後、第４パルス（Ｐ４）がロジック「ロー」に変わり、第１パルス（Ｐ１）が昇圧電圧発生回路１００に印加されると、ノード（Ｎ３）の電圧は２ＶＣＣになる。その後、第２パルス（Ｐ２）がロジック「ハイ」に変わると、ＮＭＯＳトランジスタ１１２はターンオンされ、ノード（Ｎ３）とノード（Ｎ４）は電気的に結合される。ここで、ノード（Ｎ３）とノード（Ｎ４）は、それぞれ１．５ＶＣＣの電圧を有する。第１パルス（Ｐ１）が遅延回路１０８を経てノード（Ｎ２）に伝達され、第２パルス（Ｐ２）はロジック「ロー」状態になると、ノード（Ｎ３）とノード（Ｎ４）は電気的に遮断され、ノード（Ｎ２）は、ＶＣＣの電圧を有する。したがって、ノード（Ｎ４）の電圧は２．５ＶＣＣになる。その後、第３パルス（Ｐ３）がロジック「ハイ」状態になると、ノード（Ｎ４）の電圧、即ち、２．５ＶＣＣが昇圧電圧（ＶＰＰ）として出力される。

しかし、図１の回路のように、半導体メモリ装置の動作モードに関係なくＮＭＯＳトランジスタ１１２を用いてノード（Ｎ３）とノード（Ｎ４）とを電気的に結合することは不必要な電力を消費するおそれがある。セルフリフレッシュモードでは、昇圧電圧（ＶＰＰ）を発生させる周期がノーマルモード（ｎｏｒｍａｌｍｏｄｅ）で昇圧電圧（ＶＰＰ）を発生させる周期より長くてもよい。

したがって、ノーマルモードとセルフリフレッシュモードにおいて、昇圧ノードの間に電荷を共有するのにかかる時間を変更することができる昇圧電圧発生回路が求められている。
大韓民国公開特許第２００５−４４０８６号明細書

本発明の目的は、昇圧電圧の電力消費を抑えることができる昇圧電圧発生回路を提供することにある。

本発明の他の目的は、昇圧電圧の電力消費を抑えることができる昇圧電圧の発生方法を提供することにある。

前記の目的を達成するために、本発明の好適な一実施形態に係る半導体メモリ装置の昇圧電圧発生回路は、第１プリチャージ回路、第２プリチャージ回路、第１容量性素子、第２容量性素子、及び結合回路を具備する。

第１プリチャージ回路は第１電源電圧を用いて第１ノードをプリチャージし、第２プリチャージ回路は第２電源電圧を用いて第２ノードをプリチャージする。第１容量性素子は、第１パルス信号に応答して前記第１ノードをブーストし、第２容量性素子は、第２パルス信号に応答して前記第２ノードをブーストする。結合回路は、ブースティングイネーブル信号とセルフリフレッシュ制御信号に応答して前記第１ノードを前記第２ノードに電気的に結合する。

前記第２ノードで昇圧電圧が出力され、前記第１ノードと前記第２ノードとが電気的に結合されたとき、セルフリフレッシュモードで前記第２ノードの電位が前記第１ノードの電位と同一になるのにかかる時間が、ノーマルモードにおいて前記第２ノードの電位が前記第１ノードの電位と同一になるのにかかる時間より長い。
前記結合回路は、第３プリチャージ回路、第４プリチャージ回路、制御信号発生回路、第３キャパシタ、第４キャパシタ、第１トランジスタ、及び第２トランジスタを具備する。
第３プリチャージ回路は、第３電源電圧を用いて第３ノードをプリチャージし、第４プリチャージ回路は、第４電源電圧を用いて第４ノードをプリチャージする。制御信号発生回路は、前記ブースティングイネーブル信号と前記セルフリフレッシュ制御信号に応答して第１制御信号と第２制御信号を発生させ、前記第１制御信号を第５ノードに提供し、前記第２制御信号を第６ノードに提供する。
第３キャパシタは、前記第１制御信号に応答して前記第３ノードを第３電圧にブーストし、第４キャパシタは、前記第２制御信号に応答して前記第４ノードをブーストする。第１トランジスタは、前記第３ノードの電圧に応答して前記第１ノードと前記第２ノードとを電気的に結合し、第２トランジスタは、前記第４ノードの電圧に応答して前記第１ノードと前記第２ノードとを電気的に結合する。

本発明の好適な一実施形態に係る半導体メモリ装置の昇圧電圧の発生方法は、第１電源電圧を用いて第１ノードをプリチャージする段階と、第２電源電圧を用いて第２ノードをプリチャージする段階と、第１パルス信号に応答して前記第１ノードをブーストする段階と、ブースティングイネーブル信号とセルフリフレッシュ制御信号に応答して前記第１ノードを前記第２ノードに電気的に結合する段階と、及び第２パルス信号に応答して前記第２ノードをブーストする段階と、を含む。

本発明によれば、昇圧電圧の電力消費を抑えることができる。

以下、添付した図面を参照して本発明の望ましい実施形態を説明する。

図２は、本発明の好適な一実施形態に係る半導体メモリ装置の昇圧電圧発生回路を示す図である。図２を参照すると、昇圧電圧発生回路２００は、プリチャージ回路（２３０、２４０）、キャパシタ（ＭＣ１、ＭＣ２）（２１０、２２０）、及び結合回路２５０を具備する。キャパシタ（ＭＣ１、ＭＣ２）（２１０、２２０）は、それぞれＭＯＳトランジスタで構成することができる。プリチャージ回路２３０は、ダイオード結合されたＮＭＯＳトランジスタ（ＭＮ１）を含み、プリチャージ回路２４０は、ダイオード結合されたＮＭＯＳトランジスタ（ＭＮ２）を含むことができる。

プリチャージ回路２４０は、電源電圧（ＶＣＣ）を用いてノード（Ｎ１１）をプリチャージし、プリチャージ回路２３０は、電源電圧（ＶＣＣ）を用いてノード（Ｎ１２）をプリチャージする。キャパシタ（ＭＣ２）２１０は、パルス信号（Ｐ１１）に応答して昇圧ノード（Ｎ１１）をブーストし、キャパシタ（ＭＣ１）２２０は、パルス信号（Ｐ１２）に応答して昇圧ノード（Ｎ１２）をブーストする。結合回路２５０は、ブースティングイネーブル信号（ＶＰＰ＿ＥＮ）とセルフリフレッシュ制御信号（ＶＳＲＦＦ）に応答してノード（Ｎ１１）をノード（Ｎ１２）に結合する。ノード（Ｎ１２）で昇圧電圧（ＶＰＰ）が出力される。

昇圧電圧発生回路２００で、ノード（Ｎ１１）をノード（Ｎ１２）に電気的に結合したとき、セルフリフレッシュモードでノード（Ｎ１２）の電位がノード（Ｎ１１）の電位と同一になるのにかかる時間がノーマルモードでノード（Ｎ１２）の電位がノード（Ｎ１１）の電位と同一になるのにかかる時間より長い。

また、昇圧電圧発生回路２００は、パルス信号（Ｐ１３）に応答してノード（Ｎ１２）の信号を外部回路ブロックに伝達するための伝達回路２６０を更に具備することができる。伝達回路２６０は、ＮＭＯＳトランジスタ（ＭＮ３）とキャパシタ（Ｃ１１）を含むことができる。

以下、図２に示した本発明の好適な一実施形態に係る半導体メモリ装置の昇圧電圧発生回路２００の動作を説明する。

パルス信号（Ｐ１１、Ｐ１２、Ｐ１３）は、ＯＶと電源電圧（ＶＣＣ）との間でスウィングする電圧信号であってもよい。

図２の昇圧電圧発生回路２００は、ダブルブースティング構造を有する昇圧電圧発生回路である。まず、ノード（Ｎ１１）がプリチャージ回路２４０によってＶＣＣ−Ｖｔｈにプリチャージされ、ノード（Ｎ１２）がプリチャージ回路２３０によってＶＣＣ−Ｖｔｈにプリチャージされる。ここで、ＶｔｈはＮＭＯＳトランジスタの閾値電圧を示す。

その後、ノード（Ｎ１１）がパルス信号（Ｐ１１）に応答してキャパシタ（ＭＣ２）２１０によって昇圧される。昇圧動作時、Ｐ１１はＶＣＣの電圧レベルを有する。例えば、電源電圧（ＶＣＣ）が３．０Ｖであり、Ｖｔｈが０．５Ｖである場合、ノード（Ｎ１１）の電圧は、約５．５Ｖ（＝３．０Ｖ−０．５Ｖ＋３．０Ｖ）になり、ノード（Ｎ１２）の電圧は、約２．５Ｖ（＝３．０Ｖ−０．５Ｖ）になる。

その後、結合回路２５０によってノード（Ｎ１１）にノード（Ｎ１２）が電気的に結合されて電荷共有の過程が終わると、ノード（Ｎ１１）とノード（Ｎ１２）の電圧はそれぞれ約４．０Ｖ（＝（５．５Ｖ＋２．５Ｖ）／２）になる。

また、ノード（Ｎ１２）は、パルス信号（Ｐ１２）に応答してキャパシタ（ＭＣ１）２２０によって昇圧される。昇圧動作時、Ｐ１２は、ＶＣＣの電圧レベルを有する。例えば、電源電圧（ＶＣＣ）が３．０Ｖであり、Ｖｔｈが０．５Ｖであるとき、ノード（Ｎ１２）の電圧は約７．０Ｖ（＝４．０Ｖ＋３．０Ｖ）になる。

一方、結合回路２５０は、ノード（Ｎ１１）とノード（Ｎ１２）とを電気的に結合するためのトランジスタ（図３のＭＮ６、ＭＮ７）を含む。昇圧されたノード（Ｎ１１）の電圧が５．５Ｖであるので、ノード（Ｎ１１）とノード（Ｎ１２）とを電気的に結合するために結合回路２５０に含まれるトランジスタ（図３のＭＮ６、ＭＮ７）のゲートには、約５．５Ｖ＋Ｖｔｈ以上の電圧が印加されなければならない。

結合回路２５０は、ブースティングイネーブル信号（ＶＰＰ＿ＥＮ）とセルフリフレッシュ制御信号（ＶＳＲＥＦ）に応答してノード（Ｎ１１）をノード（Ｎ１２）に結合する。

図２の昇圧電圧発生回路で、ノーマルモードでは約８０ｎｓごとに昇圧電圧を発生させる必要があり、セルフリフレッシュモードでは、約１４０ｎｓごとに昇圧電圧を発生させる必要がある。ノード（Ｎ１１）とオード（Ｎ１２）とが電気的に結合されたとき、セルフリフレッシュモードでノード（Ｎ１２）の電位がノード（Ｎ１１）の電位と同一になるのにかかる時間がノーマルモードでノード（Ｎ１２）の電位がノード（Ｎ１１）の電位と同一になるのにかかる時間より長い。即ち、セルフリフレッシュモードでノード（Ｎ１１）とノード（Ｎ１２）とが互いに電荷を共有するのにかかる時間がノーマルモードでノード（Ｎ１１）とノード（Ｎ１２）とが互いに電荷を共有するのにかかる時間より長い。

ノード（Ｎ１２）の信号は、伝達回路２６０を通じて外部回路ブロックに伝達される。

図３は、図２の昇圧電圧発生回路に含まれる結合回路２５０の一実施形態を示す図である。図３を参照すると、結合回路２５０は、プリチャージ回路（ＭＮ４、ＭＮ５）、制御信号発生回路２５２、キャパシタ（ＭＣ１１、ＭＣ１２）、及びトランジスタ（ＭＮ６、ＭＮ７）を具備する。キャパシタ（ＭＣ１１、ＭＣ１２）は、それぞれＭＯＳキャパシタを含むことができる。

プリチャージ回路（ＭＮ４）とプリチャージ回路（ＭＮ５）は、ダイオード結合されたＮＭＯＳトランジスタで構成されている。プリチャージ回路（ＭＮ４）は、電源電圧（ＶＣＣ）を用いてノード（Ｎ１５）をプリチャージし、プリチャージ回路（ＭＮ５）は、電源電圧（ＶＣＣ）を用いてノード（Ｎ１６）をプリチャージする。

制御信号発生回路２５２は、ブースティングイネーブル信号（ＶＰＰ＿ＥＮ）とセルフリフレッシュ制御信号（ＶＳＲＥＦ）に応答して第１制御信号（ＣＳ１）と第２制御信号（ＣＳ２）を発生させ、第１制御信号（ＣＳ１）をノード（Ｎ１３）に提供し、第２制御信号（ＣＳ２）をノード（Ｎ１４）に提供する。

キャパシタ（ＭＣ１１）は、第１制御信号（ＣＳ１）に応答してノード（Ｎ１５）をブーストし、キャパシタ（ＭＣ１２）は、第２制御信号（ＣＳ２）に応答してノード（Ｎ１６）をブーストする。

トランジスタ（ＭＮ６）は、ノード（Ｎ１５）の電圧に応答してノード（Ｎ１１）とノード（Ｎ１２）とを電気的に結合し、トランジスタ（ＭＮ７）は、ノード（Ｎ１６）の電圧に応答してノード（Ｎ１１）とノード（Ｎ１２）とを電気的に結合する。

図４は、図３の結合回路２５０に含まれる制御信号発生回路２５２の一実施形態を示す図である。図４を参照すると、制御信号発生回路２５２は、制御回路（２５２ａ、２５２ｂ）を具備する。

制御回路２５２ａは、インバータ（ＩＮＶ１）、ＮＡＮＤゲート（ＮＡＮＤ１）、遅延回路（Ｄ１）、ＰＭＯＳトランジスタ（ＭＰ１１）、ＰＭＯＳトランジスタ（ＭＰ１２）、及びＮＭＯＳトランジスタ（ＭＮ１１）を具備する。ＰＭＯＳトランジスタ（ＭＰ１２）とＮＭＯＳトランジスタ（ＭＮ１１）はインバータを構成する。

インバータ（ＩＮＶ１）は、セルフリフレッシュ信号（ＶＳＲＥＦ）を反転させる。ＮＡＮＤゲート（ＮＡＮＤ１）はブースティングイネーブル信号（ＶＰＰ＿ＥＮ）とインバータ（ＩＮＶ１）の出力信号に対して否定論理積演算を行う。遅延回路（Ｄ１）は、ＮＡＮＤゲート（ＮＡＮＤ１）の出力信号を所定時間に遅延させる。ＰＭＯＳトランジスタ（ＭＰ１１）は、遅延回路（Ｄ１）の出力信号に応答して昇圧電圧（ＶＰＰ）をノード（Ｎ１３）に提供する。ＰＭＯＳトランジスタ（ＭＰ１２）とＮＭＯＳトランジスタ（ＭＮ１１）で構成されたインバータは、電源電圧（ＶＣＣ）によって駆動され、ＮＡＮＤゲート（ＮＡＮＤ１）の出力信号を反転させてノード（Ｎ１３）に提供する。

制御回路（２５２ｂ）は、インバータ（ＩＮＶ２）、遅延回路（Ｄ２）、ＰＭＯＳトランジスタ（ＭＰ１３）、ＰＭＯＳトランジスタ（ＭＰ１４）、及びＮＭＯＳトランジスタ（ＭＮ１２）を具備する。ＰＭＯＳトランジスタ（ＭＰ１４）とＮＭＯＳトランジスタ（ＭＮ１２）は、インバータを構成する。

インバータ（ＩＮＶ２）は、ブースティングイネーブル信号（ＶＰＰ＿ＥＮ）を反転させる。遅延回路（Ｄ２）は、インバータ（ＩＮＶ２）の出力信号を所定時間に遅延させる。ＰＭＯＳトランジスタ（ＭＰ１３）は、遅延回路（Ｄ２）の出力信号に応答して昇圧電圧（ＶＰＰ）をノード（Ｎ１４）に提供する。ＰＭＯＳトランジスタ（ＭＰ１４）とＮＭＯＳトランジスタ（ＭＮ１２）で構成されたインバータは、電源電圧（ＶＣＣ）によって駆動され、インバータ（ＩＮＶ２）の出力信号を反転させてノード（Ｎ１４）に提供する。

図５は、図４の制御信号発生回路の出力である制御信号の波形を示す。

以下、図３〜図５を参照して、図２に示した昇圧電圧発生回路に含まれる結合回路２５０の動作を説明する。

図３を参照すると、制御信号発生回路２５２は、ブースティングイネーブル信号（ＶＰＰ＿ＥＮ）とセルフリフレッシュ制御信号（ＶＳＲＥＦ）に応答して第１制御信号（ＣＳ１）と第２制御信号（ＣＳ２）を発生させる。ノード（Ｎ１５）は、プリチャージ回路（ＭＮ４）によってプリチャージされ、ノード（Ｎ１６）は、プリチャージ回路（ＭＮ５）によってプリチャージされる。

また、ノード（Ｎ１５）は、第１制御信号（ＣＳ１）に応答してキャパシタ（ＭＣ１１）によって昇圧され、ノード（Ｎ１６）は、第２制御信号（ＣＳ２）に応答してキャパシタ（ＭＣ１２）によって昇圧される。

図４を参照すると、第１制御回路２５２ａは、ブースティングイネーブル信号（ＶＰＰ＿ＥＮ）とセルフリフレッシュ信号（ＶＳＲＥＦ）に応答して第１制御信号（ＣＳ１）を発生させ、第２制御回路２５２ｂは、ブースティングイネーブル信号（ＶＰＰ＿ＥＮ）に応答して第２制御信号（ＣＳ２）を発生させる。第１制御信号（ＣＳ１）は、ブースティングイネーブル信号（ＶＰＰ＿ＥＮ）がロジック「ハイ」状態であり、セルフリフレッシュ信号（ＶＳＲＥＦ）がロジック「ロー」状態である場合、即ち、ノーマルモードである場合にロジック「ハイ」状態になる。セルフリフレッシュ信号（ＶＳＲＥＦ）がロフック「ハイ」状態である場合、即ち、セルフリフレッシュモードである場合、第１制御信号（ＣＳ１）はロジック「ロー」状態になる。第２制御信号（ＣＳ２）は、ブースティングイネーブル信号（ＶＰＰ＿ＥＮ）がロジック「ハイ」状態である場合に、ロジック「ハイ」状態になる。

図４に示した制御信号発生回路２５２は、セルフリフレッシュモードでは、第２制御信号（ＣＳ２）がロジック「ハイ」になり、ノーマルモードでは、第１制御信号（ＣＳ１）と第２制御信号（ＣＳ２）が共にロジック「はい」状態になる。すなわち、図４の制御信号発生回路２５２は、セルフリフレッシュモードでは第２制御信号（ＣＳ２）がイネーブルされ、ノーマルモードでは第１制御信号（ＣＳ１）と第２制御信号（ＣＳ２）が共にイネーブルされる。

したがって、セルフリフレッシュモードでは、図３の結合回路２５０に含まれるＮＭＯＳトランジスタ（ＭＮ７）がターンオンされ、ノーマルモードでは図３の結合回路２５０に含まれるＮＭＯＳトランジスタ（ＭＮ６）とＮＭＯＳトランジスタ（ＭＮ７）が共にターンオンされる。

セルフリフレッシュモードであるときには、メモリセルアレイをアクセスする周期がノーマルモードであるときより長いので、昇圧電圧（ＶＰＰ）を発生させる周期もノーマルモードであるときより長くてもよい。したがって、セルフリフレッシュモードであるとき、結合回路（図２の２５０）がノード（Ｎ１１）とノード（Ｎ１２）とを電気的に結合してノード（Ｎ１１）とノード（Ｎ１２）が互いに電荷を共有するのにかかる時間がノーマルモードであるときに結合回路（図２の２５０）がノード（Ｎ１１）とノード（Ｎ１２）とを電気的に結合してノード（Ｎ１１）とノード（Ｎ１２）とが互いに電荷を共有するのにかかる時間より長くてもよい。

再び図４を参照すると、第１制御回路２５２ａは、ＰＭＯＳトランジスタ（ＭＰ１２）とＮＭＯＳトランジスタ（ＭＮ１１）で構成されたインバータ、及び遅延回路（Ｄ１）を具備する。したがって、第１制御信号（ＣＳ１）がロジック「ハイ」状態に変わるときにはノード（Ｎ１３）は先にＰＭＯＳトランジスタ（ＭＰ１２）を通じて供給される電源電圧（ＶＣＣ）に充電された後、ＰＭＯＳトランジスタ（ＭＰ１１）を通じて供給される昇圧電圧（ＶＰＰ）に充電される。

同様に、第２制御回路２５２ｂは、ＰＭＯＳトランジスタ（ＭＰ１４）とＮＭＯＳトランジスタ（ＭＮ１２）で構成されたインバータ、及び遅延回路（Ｄ２）を具備する。したがって、第２制御信号（ＣＳ２）がロジック「ハイ」状態に変わるときには、ノード（Ｎ１４）は先にＰＭＯＳトランジスタ（ＭＰ１４）を通じて供給される電源電圧（ＶＣＣ）に充電された後、ＰＭＯＳトランジスタ（ＭＰ１３）を通じて供給される昇圧電圧（ＶＰＰ）に充電される。したがって、昇圧電圧（ＶＰＰ）の電力消費を抑えることができる。

図５を参照すると、第１制御信号（ＣＳ１）及び第２制御信号（ＣＳ２）は、ロジック「ハイ」状態に変わるときに先にＶＣＣレベルに変わった後ＶＰＰレベルに変わる。

ＮＭＯＳトランジスタ（ＭＮ６）は、ＮＭＯＳトランジスタ（ＭＮ７）より大きいサイズを有し、キャパシタ（ＭＣ１１）はキャパシタ（ＭＣ１２）より大きいサイズを有することができる。

図６は、図３の結合回路に含まれる制御信号発生回路２５２の他の一実施形態を示す図である。

図６を参照すると、制御信号発生回路２５２’は、制御回路（２５２ｃ、２５２ｄ）を具備する。

制御回路２５２ｃは、インバータ（ＩＮＶ１）、ＮＡＮＤゲート（ＮＡＮＤ１）、遅延回路（Ｄ１）、ＰＭＯＳトランジスタ（ＭＰ１１）、ＰＭＯＳトランジスタ（ＭＰ１２）、ＮＭＯＳトランジスタ（ＭＮ１１）、及びＮＭＯＳトランジスタ（ＭＮ１３）を具備する。ＰＭＯＳトランジスタ（ＭＰ１２）、ＮＭＯＳトランジスタ（ＭＮ１１）、及びＭＯＳトランジスタ（ＭＮ１３）はインバータを構成する。

インバータ（ＩＮＶ１）は、セルフリフレッシュ信号（ＶＳＲＥＦ）を反転させる。ＮＡＮＤゲート（ＮＡＮＤ１）は、ブースティングイネーブル信号（ＶＰＰ＿ＥＮ）とインバータ（ＩＮＶ１）の出力信号に対して否定論理積演算を行う。遅延回路（Ｄ１）は、ＮＡＮＤゲート（ＮＡＮＤ１）の出力信号を所定時間に遅延させる。ＰＭＯＳトランジスタ（ＭＰ１１）は、遅延回路（Ｄ１）の出力信号に応答して昇圧電圧（ＶＰＰ）をノード（Ｎ１３）に提供する。ＰＭＯＳトランジスタ（ＭＰ１２）、ＮＭＯＳトランジスタ（ＭＮ１１）、及びＮＭＯＳトランジスタ（ＭＮ１３）で構成されたインバータは電源電圧（ＶＣＣ）によって駆動され、ＮＡＮＤゲート（ＮＡＮＤ１）の出力信号を反転させてノード（Ｎ１３）に提供する。ＮＭＯＳトランジスタ（ＭＮ１３）は、電源電圧（ＶＣＣ）に結合されたドレインと遅延回路（Ｄ１）の出力端子に結合されたゲートを有する。ＰＭＯＳトランジスタ（ＭＰ１２）は、ＮＡＮＤゲート（ＮＡＮＤ１）の出力端子に結合されたゲートとＮＭＯＳトランジスタ（ＭＮ１３）のソースに結合されたソースとノード（Ｎ１３）に結合されたドレインを有する。ＮＭＯＳトランジスタ（ＭＮ１１）はＮＡＮＤゲート（ＮＡＮＤ１）の出力端子に結合されたゲートと接地電圧に結合されたソースとノード（Ｎ１３）に結合されたドレインを有する。

制御回路２５２ｄは、インバータ（ＩＮＶ２）、遅延回路（Ｄ２）、ＰＭＯＳトランジスタ（ＭＰ１３）、ＰＭＯＳトランジスタ（ＭＰ１４）、ＮＭＯＳトランジスタ（ＭＮ１２）、及びＮＭＯＳトランジスタ（ＭＮ１４）を具備する。ＰＭＯＳトランジスタ（ＭＰ１４）、ＮＭＯＳトランジスタ（ＭＮ１２）、及びＮＭＯＳトランジスタ（ＭＮ１４）は、インバータを構成する。

インバータ（ＩＮＶ２）は、ブースティングイネーブル信号（ＶＰＰ＿ＥＮ）を反転させる。遅延回路（Ｄ２）は、インバータ（ＩＮＶ２）の出力信号を所定時間に遅延させる。ＰＭＯＳトランジスタ（ＭＰ１３）は遅延回路（Ｄ２）の出力信号に応答して昇圧電圧（ＶＰＰ）をノード（Ｎ１４）に提供する。ＰＭＯＳトランジスタ（ＭＰ１４）、ＮＭＯＳトランジスタ（ＭＮ１２）、及びＮＭＯＳトランジスタ（ＭＮ１４）で構成されたインバータは電源電圧（ＶＣＣ）によって駆動され、インバータ（ＩＮＶ２）の出力信号を反転させてノード（Ｎ１４）に提供する。ＮＭＯＳトランジスタ（ＭＮ１４）は、電源電圧（ＶＣＣ）に結合されたドレインと遅延回路（Ｄ２）の出力端子に結合されたゲートを有する。ＰＭＯＳトランジスタ（ＭＰ１４）は、インバータ（ＩＮＶ２）の出力端子に結合されたゲートとＮＭＯＳトランジスタ（ＭＮ１４）のソースに結合されたソースとノード（Ｎ１４）に結合されたドレインを有する。ＮＭＯＳトランジスタ（ＭＮ１２）は、インバータ（ＩＮＶ２）の出力端子に結合されたゲートと接地電圧に結合されたソースとノード（Ｎ１４）に結合されたドレインを有する。

以下、図６に示した制御信号発生回路２５２’の動作を説明する。

図６の制御信号発生回路２５２’に含まれる第１制御回路２５２ｃは、ＰＭＯＳトランジスタ（ＭＰ１２）、及びＮＭＯＳトランジスタ（ＭＮ１１、ＭＮ１３）で構成されたインバータを含む。第１制御信号（ＣＳ１）がロジック「ハイ」状態に変わる場合には、ノード（Ｎ１３）は先にＰＭＯＳトランジスタ（ＭＰ１２）を通じて供給される電源電圧（ＶＣＣ）に充電された後、ＰＭＯＳトランジスタ（ＭＰ１１）を通じて供給される昇圧電圧（ＶＰＰ）に充電される。したがって、昇圧電圧（ＶＰＰ）の電力消費を抑えることができる。ＮＭＯＳトランジスタ（ＭＮ１３）は、ロジック「ロー」の状態であるＮＡＮＤゲート（ＮＡＮＤ１）の出力信号が遅延回路（Ｄ１）を通過した後、ターンオフされる。したがって、ＮＭＯＳトランジスタ（ＭＮ１３）はノード（Ｎ１３）が電源電圧（ＶＣＣ）に充電された後、ＰＭＯＳトランジスタ（ＭＰ１１）がターンオンされ、昇圧電圧（ＶＰＰ）に充電されるとき、ノード（Ｎ１３）を電源電圧（ＶＣＣ）から電気的に分離させる機能を果たす。即ち、ＮＭＯＳトランジスタ（ＭＮ１３）は、昇圧電圧（ＶＰＰ）と電源電圧（ＶＣＣ）が短絡されないようにする機能を果たす。

同様に、第２制御回路２５２ｄは、ＰＭＯＳトランジスタ（ＭＰ１４）、及びＮＭＯＳトランジスタ（ＭＮ１２、ＭＮ１４）で構成されたインバータを含む。第２制御信号（ＣＳ２）がロジック「ハイ」状態に変わるときには、ノード（Ｎ１４）は先にＰＭＯＳトランジスタ（ＭＰ１４）を通じて供給される電源電圧（ＶＣＣ）に充電された後、ＰＭＯＳトランジスタ（ＭＰ１３）を通じて供給される昇圧電圧（ＶＰＰ）に充電される。したがって、昇圧電圧（ＶＰＰ）の電力消費を抑えることができる。ＮＭＯＳトランジスタ（ＭＮ１４）は、ロジック「ロー」の状態であるインバータ（ＩＮＶ２）の出力信号が遅延回路（Ｄ２）を通過した後、ターンオフされる。したがって、ＮＭＯＳトランジスタ（ＭＮ１４）はノード（Ｎ１４）が電源電圧（ＶＣＣ）に充電された後、ＰＭＯＳトランジスタ（ＭＰ１３）がターンオンされ、昇圧電圧（ＶＰＰ）に充電されるとき、ノード（Ｎ１４）を電源電圧（ＶＣＣ）から電気的に分離させる機能を果たす。即ち、ＮＭＯＳトランジスタ（ＭＮ１４）は、昇圧電圧（ＶＰＰ）と電源電圧（ＶＣＣ）が短絡されないようにする機能を果たす。

図６の制御信号発生回路２５２’を含む前記結合回路２５０の動作は、図４の制御信号発生回路２５２を含む前記結合回路２５０の動作と同様であるので、それについての詳細な説明は省略する。

図７は、図３の結合回路に含まれる制御信号発生回路２５２の更に他の実施形態を示す図である。図７を参照すると、制御信号発生回路２５２’’は制御回路（２５２ｅ、２５２ｆ）を具備する。

制御回路２５２ｅは、インバータ（ＩＮＶ１）、ＮＡＮＤゲート（ＮＡＮＤ１）、遅延回路（Ｄ１）、ＰＭＯＳトランジスタ（ＭＰ１１）、ＰＭＯＳトランジスタ（ＭＰ１２）、ＮＭＯＳトランジスタ（ＭＮ１１）、ＮＭＯＳトランジスタ（ＭＮ１５）、及びＮＭＯＳトランジスタ（ＭＮ１３）を具備する。ＰＭＯＳトランジスタ（ＭＰ１２）、ＮＭＯＳトランジスタ（ＭＮ１１）、ＮＭＯＳトランジスタ（ＭＮ１５）、及びＮＭＯＳトランジスタ（ＭＮ１３）はインバータを構成する。

インバータ（ＩＮＶ１）はセルフリフレッシュ信号（ＶＳＲＥＦ）を反転させる。ＮＡＮＤゲート（ＮＡＮＤ１）はブースティングイネーブル信号（ＶＰＰ＿ＥＮ）とインバータ（ＩＮＶ１）の出力信号に対して否定論理積演算を行う。遅延回路（Ｄ１）は、ＮＡＮＤゲート（ＮＡＮＤ１）の出力信号を所定時間に遅延させる。ＰＭＯＳトランジスタ（ＭＰ１１）は遅延回路（Ｄ１）の出力信号に応答して昇圧電圧（ＶＰＰ）をノード（Ｎ１３）に提供する。ＰＭＯＳトランジスタ（ＭＰ１２）、ＮＭＯＳトランジスタ（ＭＮ１１）、ＮＭＯＳトランジスタ（ＭＮ１５）、及びＮＭＯＳトランジスタ（ＭＮ１３）で構成されたインバータは、電源電圧（ＶＣＣ）によって駆動され、ＮＡＮＤゲート（ＮＡＮＤ１）の出力信号を反転させてノード（Ｎ１３）に提供する。ＮＭＯＳトランジスタ（ＭＮ１３）は、電源電圧（ＶＣＣ）に結合されたドレインと遅延回路（Ｄ１）の出力端子に結合されたゲートを有する。ＰＭＯＳトランジスタ（ＭＰ１２）は、ＮＡＮＤゲート（ＮＡＮＤ１）の出力端子に結合されたゲートとＮＭＯＳトランジスタ（ＭＮ１３）のソースに結合されたソースとノード（Ｎ１３）に結合されたドレインを有する。ＮＭＯＳトランジスタ（ＭＮ１５）はノード（Ｎ１３）に結合されたドレインと昇圧電圧（ＶＰＰ）が印加されるゲートを有する。ＮＭＯＳトランジスタ（ＭＮ１１）は、ＮＡＮＤゲート（ＮＡＮＤ１）の出力端子に結合されたゲートと接地電圧に結合されたソースとＮＭＯＳトランジスタ（ＭＮ１５）のソースに結合されたドレインを有する。

制御回路２５２ｆは、インバータ（ＩＮＶ２）、遅延回路（Ｄ２）、ＰＭＯＳトランジスタ（ＭＰ１３）、ＰＭＯＳトランジスタ（ＭＰ１４）、ＮＭＯＳトランジスタ（ＭＮ１２）、ＮＭＯＳトランジスタ（ＭＮ１６）、及びＮＭＯＳトランジスタ（ＭＮ１４）を具備する。ＰＭＯＳトランジスタ（ＭＰ１４）、ＮＭＯＳトランジスタ（ＭＮ１２）、ＮＭＯＳトランジスタ（ＭＮ１６）、及びＮＭＯＳトランジスタ（ＭＮ１４）はインバータを構成する。

インバータ（ＩＮＶ２）はブースティングイネーブル信号（ＶＰＰ＿ＥＮ）を反転させる。遅延回路（Ｄ２）は、インバータ（ＩＮＶ２）の出力信号を所定時間に遅延させる。ＰＭＯＳトランジスタ（ＭＰ１３）は遅延回路（Ｄ２）の出力信号に応答して昇圧電圧（ＶＰＰ）をノード（Ｎ１４）に提供する。ＰＭＯＳトランジスタ（ＭＰ１４）、ＮＭＯＳトランジスタ（ＭＮ１２）、ＮＭＯＳトランジスタ（ＭＮ１６）、及びＮＭＯＳトランジスタ（ＭＮ１４）で構成されたインバータは電源電圧（ＶＣＣ）によって駆動され、インバータ（ＩＮＶ２）の出力信号を反転させてノード（Ｎ１４）に提供する。ＮＭＯＳトランジスタ（ＭＮ１４）は、電源電圧（ＶＣＣ）に結合されたドレインと遅延回路（Ｄ２）の出力端子に結合されたゲートを有する。ＰＭＯＳトランジスタ（ＭＰ１４）はインバータ（ＩＮＶ２）の出力端子に結合されたゲートとＮＭＯＳトランジスタ（ＭＮ１４）のソースに結合されたソースとノード（Ｎ１４）に結合されたドレインを有する。ＮＭＯＳトランジスタ（ＭＮ１６）はノード（Ｎ１４）に結合されたドレインと昇圧電圧（ＶＰＰ）が印加されるゲートを有する。ＮＭＯＳトランジスタ（ＭＮ１２）はインバータ（ＩＮＶ２）の出力端子に結合されたゲートと接地電圧に結合されたソースとＮＭＯＳトランジスタ（ＭＮ１６）のソースに結合されたドレインを有する。

以下、図７に示した制御信号発生回路２５２の動作を説明する。

図７の制御信号発生回路２５２’’に含まれる第１制御回路２５２ｅは、ＰＭＯＳトランジスタ（ＭＰ１２）、及びＮＭＯＳトランジスタ（ＭＮ１１、ＭＮ１３、ＭＮ１５）で構成されたインバータを含む。第１制御信号（ＣＳ１）がロジック「ハイ」状態に変わるときにはノード（Ｎ１３）は先にＰＭＯＳトランジスタ（ＭＰ１２）を通じて供給される電源電圧（ＶＣＣ）に充電された後、ＰＭＯＳトランジスタ（ＭＰ１１）を通じて供給される昇圧電圧（ＶＰＰ）に充電される。したがって、昇圧電圧（ＶＰＰ）の電力消費を抑えることができる。ＮＭＯＳトランジスタ（ＭＮ１３）は、ロジック「ロー」の状態であるＮＡＮＤゲート（ＮＡＮＤ１）の出力信号が遅延回路（Ｄ１）を通過した後、ターンオフされる。したがって、ＮＭＯＳトランジスタ（ＭＮ１３）はノード（Ｎ１３）が電源電圧（ＶＣＣ）に充電された後、ＰＭＯＳトランジスタ（ＭＰ１１）がターンオンされ、昇圧電圧（ＶＰＰ）に充電されるとき、ノード（Ｎ１３）を電源電圧（ＶＣＣ）から電気的に分離させる機能を果たす。即ち、ＮＭＯＳトランジスタ（ＭＮ１３）は、昇圧電圧（ＶＰＰ）と電源電圧（ＶＣＣ）が短絡されないようにする機能を果たす。ＮＭＯＳトランジスタ（ＭＮ１５）は、昇圧電圧（ＶＰＰ）が印加されるゲートを有し、ノード（Ｎ１３）の電圧からＮＭＯＳトランジスタ（ＭＮ１１）を保護する機能を果たす。

同様に、第２制御回路２５２ｆは、ＰＭＯＳトランジスタ（ＭＰ１４）、及びＮＭＯＳトランジスタ（ＭＮ１２、ＭＮ１４）で構成されたインバータを含む。第２制御信号（ＣＳ２）がロジック「ハイ」状態に変わるときには、先にＰＭＯＳトランジスタ（ＭＰ１４）を通じて供給される電源電圧（ＶＣＣ）に充電された後、ＰＭＯＳトランジスタ（ＭＰ１３）を通じて供給される昇圧電圧（ＶＰＰ）に充電される。したがって、昇圧電圧（ＶＰＰ）の電力消費を抑えることができる。ＮＭＯＳトランジスタ（ＭＮ１４）は、ロジック「ロー」の状態であるインバータ（ＩＮＶ２）の出力信号が遅延回路（Ｄ２）を通過した後、ターンオフされる。したがって、ＮＭＯＳトランジスタ（ＭＮ１４）はノード（Ｎ１４）が電源電圧（ＶＣＣ）に充電された後、ＰＭＯＳトランジスタ（ＭＰ１３）がターンオンされ、昇圧電圧（ＶＰＰ）に充電されるとき、ノード（Ｎ１４）を電源電圧（ＶＣＣ）から電気的に分離させる機能を果たす。即ち、ＮＭＯＳトランジスタ（ＭＮ１４）は、昇圧電圧（ＶＰＰ）と電源電圧（ＶＣＣ）が短絡されないようにする機能を果たす。ＮＭＯＳトランジスタ（ＭＮ１６）は、昇圧電圧（ＶＰＰ）が印加されるゲートを有し、ノード（Ｎ１４）の電圧からＮＭＯＳトランジスタ（ＭＮ１２）を保護する機能を果たす。

図７の制御信号発生回路２５２’’を含む前記結合回路２５０の動作は、図４の制御信号発生回路２５２を含む前記結合回路２５２の動作と同様であるので、それについての詳細な説明は省略する。

以上、本発明の好適な実施形態によって詳細に説明したが、本発明はこれに限定されず、当業者であれば本発明の思想と概念を逸脱しない限り、本発明を修正または変更することができ、このような修正や変更による実施形態も本発明に含まれる。

従来の半導体メモリ装置の昇圧電圧発生回路の一例を示す図である。本発明の好適な一実施形態に係る半導体メモリ装置の昇圧電圧発生回路を示す図である。図２の昇圧電圧発生回路に含まれる結合回路の一実施形態を示す図である。図３の結合回路に含まれる制御信号発生回路の一実施形態を示す図である。図４の制御信号発生回路の出力である制御信号の波形を示す図である。図３の結合回路に含まれる制御信号発生回路の他の一実施形態を示す図である。図３の結合回路に含まれる制御信号発生回路の更に他の実施形態を示す図である。

符号の説明

２００昇圧電圧発生回路
２１０、２２０キャパシタ
２３０、２４０プリチャージ回路
２５０結合回路
２５２制御信号発生回路
２６０伝達回路

Claims

第１電源電圧を用いて第１ノードをプリチャージする第１プリチャージ回路と、
第２電源電圧を用いて第２ノードをプリチャージする第２プリチャージ回路と、
第１パルス信号に応答して前記第１ノードをブーストする第１容量性素子と、
第２パルス信号に応答して前記第２ノードをブーストする第２容量性素子と、
ブースティングイネーブル信号とセルフリフレッシュ制御信号に応答して前記第１ノードを前記第２ノードに電気的に結合する結合回路と、を具備することを特徴とする半導体メモリ装置の昇圧電圧発生回路。
前記第２ノードで昇圧電圧が出力され、前記第１ノードと前記第２ノードとが電気的に結合されたとき、セルフリフレッシュモードで前記第２ノードの電位が前記第１ノードの電位と同一になるのにかかる時間がノーマルモードにおいて前記第２ノードの電位が前記第１ノードの電位と同一になるのにかかる時間より長いことを特徴とする請求項１記載の半導体メモリ装置の昇圧電圧発生回路。
前記第１電源電圧と前記第２電源電圧は、同一の電源電圧であることを特徴とする請求項２記載の半導体メモリ装置の昇圧電圧発生回路。
前記第１電源電圧と前記第２電源電圧は、半導体メモリ装置の外部から印加される電源電圧であることを特徴とする請求項２記載の半導体メモリ装置の昇圧電圧発生回路。
前記結合回路は、
第３電源電圧を用いて第３ノードをプリチャージする第３プリチャージ回路と、
第４電源電圧を用いて第４ノードをプリチャージする第４プリチャージ回路と、
前記ブースティングイネーブル信号と前記セルフリフレッシュ制御信号に応答して第１制御信号と第２制御信号を発生させ、前記第１制御信号を第５ノードに提供し、前記第２制御信号を第６ノードに提供する制御信号発生回路と、
前記第１制御信号に応答して前記第３ノードを第３電圧にブーストする第３容量性素子と、
前記第２制御信号に応答して前記第４ノードをブーストする第４容量性素子と、
前記第３ノードの電圧に応答して前記第１ノードと前記第２ノードとを電気的に結合する第１トランジスタと、
前記第４ノードの電圧に応答して前記第１ノードと前記第２ノードとを電気的に結合する第２トランジスタと、を具備することを特徴とする請求項２記載の半導体メモリ装置の昇圧電圧発生回路。
前記第１トランジスタは、前記ノーマルモードでターンオンされ、前記第２トランジスタは、前記ノーマルモード及び前記セルフリフレッシュモードでターンオンされることを特徴とする請求項５記載の半導体メモリ装置の昇圧電圧発生回路。
前記第１トランジスタは、前記第２トランジスタより大きいサイズを有することを特徴とする請求項６記載の半導体メモリ装置の昇圧電圧発生回路。
前記第３キャパシタは、前記第４キャパシタより大きいサイズを有することを特徴とする請求項６記載の半導体メモリ装置の昇圧電圧発生回路。
前記結合回路は、
前記昇圧電圧より低い第５電源電圧を用いて前記第３ノード及び前記第４ノードをブーストした後、前記昇圧電圧を用いて前記第３ノード及び前記第４ノードをブーストすることを特徴とする請求項５記載の半導体メモリ装置の昇圧電圧発生回路。
前記制御信号発生回路は、
前記ブースティングイネーブル信号と前記セルフリフレッシュ制御信号に応答して前記第１制御信号を発生させる第１制御回路と、
前記ブースティングイネーブル信号に応答して前記第２制御信号を発生させる第２制御回路を具備することを特徴とする請求項９記載の半導体メモリ装置の昇圧電圧発生回路。
前記第１制御回路は、
前記ブースティングイネーブル信号と前記セルフリフレッシュ制御信号に対して否定論理積演算を行うＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力端子に結合され、前記ＮＡＮＤゲートの出力信号を所定時間に遅延させる第１遅延回路と、
前記第１遅延回路の出力信号に応答して前記昇圧電圧を前記第５ノードに提供する第１ＭＯＳトランジスタと、
前記第５電源電圧によって駆動され、前記ＮＡＮＤゲートの出力信号を反転させて前記第５ノードに提供する第１インバータと、を具備することを特徴とする請求項１０記載の半導体メモリ装置の昇圧電圧発生回路。
前記第１インバータと、
前記ＮＡＮＤゲートの出力端子に結合されたゲートと前記第５電源電圧に結合されたソースと前記第５ノードに結合されたドレインを有する第１ＰＭＯＳトランジスタと、
前記ＮＡＮＤゲートの出力端子に結合されたゲートと接地電圧に結合されたソースと前記第５ノードに結合されたドレインを有する第１ＮＭＯＳトランジスタと、を具備することを特徴とする請求項１１記載の半導体メモリ装置の昇圧電圧発生回路。
前記第１インバータは、
前記第５電源電圧に結合されたドレインと前記第１遅延回路の出力端子に結合されたゲートを有する第１ＮＭＯＳトランジスタと、
前記ＮＡＮＤゲートの出力端子に結合されたゲートと前記第１ＮＭＯＳトランジスタのソースに結合されたソースと前記第５ノードに結合されたドレインを有する第１ＰＭＯＳトランジスタと、
前記ＮＡＮＤゲートの出力端子に結合されたゲートと接地電圧に結合されたソースと前記第５ノードに結合されたドレインを有する第２ＮＭＯＳトランジスタと、を具備することを特徴とする請求項１１記載の半導体メモリ装置の昇圧電圧発生回路。
前記第１インバータは、
前記第５電源電圧に結合されたドレインと前記第１遅延回路の出力端子に結合されたゲートを有する第１ＮＭＯＳトランジスタと、
前記ＮＡＮＤゲートの出力端子に結合されたゲートと前記第１ＮＭＯＳトランジスタのソースに結合されたソースと前記第５ノードに結合されたドレインを有する第１ＰＭＯＳトランジスタと、
前記第５ノードに結合されたドレインと前記昇圧電圧が印加されるゲートを有する第２ＮＭＯＳトランジスタと、
前記ＮＡＮＤゲートの出力端子に結合されたゲートと接地電圧に結合されたソースと前記第２ＮＭＯＳトランジスタのソースに結合されたドレインを有する第３ＮＭＯＳトランジスタと、を具備することを特徴とする請求項１１記載の半導体メモリ装置の昇圧電圧発生回路。
前記第２制御回路は、
前記ブースティングイネーブル信号を反転させる第１インバータと、
前記第１インバータの出力端子に結合され、前記第１インバータの出力信号を所定時間に遅延させる第１遅延回路と、
前記第１遅延回路の出力信号に応答して前記昇圧電圧を前記第６ノードに提供するＮＭＯＳトランジスタと、
前記第５電源電圧によって駆動され、前記第１インバータの出力信号を反転させて前記第６ノードに提供する第２インバータと、具備することを特徴とする請求項１０記載の半導体メモリ装置の昇圧電圧発生回路。
前記第２インバータは、
前記第１インバータの出力端子に結合されたゲートと前記第５電源電圧に結合されたソースと前記第６ノードに結合されたドレインを有する第１ＰＭＯＳトランジスタと、
前記第１インバータの出力端子に結合されたゲートと接地電圧に結合されたソースと前記第６ノードに結合されたドレインを有する第１ＮＭＯＳトランジスタと、を具備することを特徴とする請求項１５記載の半導体メモリ装置の昇圧電圧発生回路。
前記第２インバータは、
前記第５電源電圧に結合されたドレインと前記第１遅延回路の出力端子に結合されたゲートを有する第１ＮＭＯＳトランジスタと、
前記第１インバータの出力端子に結合されたゲートと前記第１ＮＭＯＳトランジスタのソースに結合されたソースと前記第６ノードに結合されたドレインを有する第１ＰＭＯＳトランジスタと、
前記第１インバータの出力端子に結合されたゲートと接地電圧に結合されたソースと前記第６ノードに結合されたドレインを有する第２ＮＭＯＳトランジスタと、を具備することを特徴とする請求項１５記載の半導体メモリ装置の昇圧電圧発生回路。
前記第２インバータは、
前記第５電源電圧に結合されたドレインと前記第１遅延回路の出力端子に結合されたゲートを有する第１ＮＭＯＳトランジスタと、
前記第１インバータの出力端子に結合されたゲートと前記第１ＮＭＯＳトランジスタのソースに結合されたソースと前記第６ノードに結合されたドレインを有する第１ＰＭＯＳトランジスタと、
前記第６ノードに結合されたドレインと前記昇圧電圧が印加されるゲートを有する第２ＮＭＯＳトランジスタと、
前記第１インバータの出力端子に結合されたゲートと接地電圧に結合されたソースと前記第２ＮＭＯＳトランジスタのソースに結合されたドレインとを有する第３ＮＭＯＳトランジスタと、を具備することを特徴とする請求項１５記載の半導体メモリ装置の昇圧電圧発生回路。
前記半導体メモリ装置の昇圧電圧発生回路は、
前記昇圧電圧を半導体メモリ装置の回路ブロックに電圧するための伝達回路を更に具備することを特徴とする請求項１記載の半導体メモリ装置の昇圧電圧発生回路。
第１電源電圧を用いて第１ノードをプリチャージする段階と、
第２電源電圧を用いて第２ノードをプリチャージする段階と、
第１パルス信号に応答して前記第１ノードをブーストする段階と、
ブースティングイネーブル信号とセルフリフレッシュ制御信号に応答して前記第１ノードを前記第２ノードに電気的に結合する段階と、
第２パルス信号に応答して前記第２ノードをブーストする段階と、を含むことを特徴とする半導体メモリ装置の昇圧電圧の発生方法。
前記第１ノードと前記第２ノードとが電気的に結合されたとき、セルフリフレッシュモードで前記第２ノードの電位が前記第１ノードの電位と同一になるのにかかる時間がノーマルモードで前記第２ノードの電位が前記第１ノードの電位と同一になるのにかかる時間より長いことを特徴とする請求項２０記載の半導体メモリ装置の昇圧電圧発生方法。