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Die
Erfindung betrifft eine Vorrichtung zur Fehlererkennung bei der
Adressierung einer Speicherzellenmatrix durch einen Adressdekoder,
wobei dem Adressdekoder eingangsseitig Adressbits (M-Bits) zugeführt
sind, wobei der Adressdekoder ausgangsseitig über Steuerleitungen
mit der Speicherzellenmatrix verbunden ist, wobei die Speicherzellenmatrix
aus einer vorgegebenen Anzahl an Speicherzellen aufgebaut ist, wobei
eine adressierte Speicherzelle von dem Adressdekoder über
die Steuerleitungen ansprechbar ist und wobei die Speicherzellen
mit einem Datenbus verbunden sind.
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Die
Erfindung betrifft weiterhin ein Verfahren zur Fehlererkennung bei
der Adressierung einer Speicherzellenmatrix durch einen Adressdekoder, wobei
dem Adressdekoder zur Adressierung einer Speicherzelle in der Speicherzellenmatrix
eingangsseitig Adressbits (M-Bits) zugeführt werden, wobei der
Adressdekoder ausgangsseitig über Steuerleitungen die adressierte
Speicherzelle anspricht und wobei über einen Datenbus Daten
in die adressierte Speicherzelle eingelesen oder aus der adressierten Speicherzelle
ausgelesen werden.
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Stand der Technik
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Eine
Speicherzellenmatrix besteht aus einer Vielzahl an Speicherzellen,
in denen Informationen in einem Schreibvorgang abgelegt und in einem
Lesevorgang wieder ausgelesen werden können. Die Adressierung
einer jeweiligen Speicherzelle erfolgt über einen Adressdekoder,
beispielsweise in Form eines Reihen- und Spaltendekoders, der aus
einer an dem Eingang des Adressdekoders anliegenden Adresse (M-Bits)
Steuersignale zur Aktivierung der gewünschten Speicher zelle
generiert. Dazu ist der Adressdekoder ausgangsseitig über
Steuerleitungen mit den Speicherzellen verbunden.
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Hardwarefehler
in dem Adressdekoder oder in den Steuerleitungen können
zu einer fehlerhaften Adressierung der Speicherzellen führen.
Dadurch können falsche Speicherzellen aktiviert werden,
es können mehrere Speicherzellen gleichzeitig aufgerufen
werden oder die dekodierte Adresse kann ganz außerhalb
des gültigen Speicherbereichs liegen.
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Zur Überprüfung
der fehlerfreien Funktion des Adressdekoders sind heute softwarebasierte Test-
und Prüfverfahren bekannt, beispielsweise der „stuck-open
address decoder fault”-Test (SOAF-Test). Solche softwarebasierten
Test- und Prüfverfahren haben den Nachteil, dass nur zu
bestimmten Zeitpunkten eine Funktionsprüfung durchgeführt
werden kann. Zwischen den Testphasen können keine Fehler
erkannt werden. Häufig werden solche Testphasen nur bei
der Inbetriebnahme der Speicherzellenmatrix und des Adressdekoders
vorgenommen, so dass ein während des Betriebs auftretender
Fehler nicht mehr erkannt wird. Ein weiterer Nachteil der softwarebasierten
Verfahren besteht darin, dass während der Testphasen der übergeordnete Prozessor
nicht für andere Aufgaben zur Verfügung steht.
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Aus
der Schrift
DE
10 2006 05 817 A1 sind eine hardwarebasierte Vorrichtung
und ein Verfahren zur Fehlererkennung bei einem Adressdekoder bekannt.
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Danach
ist eine Fehlererkennungsvorrichtung für einen Adressdecoder
beschrieben, der eine Eingangsadresse (X) unter Verwendung eines 1-aus-n-Decodierers
in eine zugeordnete Ausgangsadresse (Y) aus einer Menge gültiger
Ausgangsadressen umwandelt, wobei die Fehlererkennungsvorrichtung
folgende Merkmale aufweist:
eine Regenerationseinrichtung,
die ausgebildet ist, um basierend auf der Ausgangsadresse (Y) von
dem 1-aus-n-Decodierer eine regenerierte Adresse (X') zu erzeugen,
wobei die regenerierte Adresse (X') gleich der Eingangsadresse (X)
ist, wenn die Umwandlung der Eingangsadresse (X) in die zugeordnete
Ausgangsadresse (Y) fehlerfrei erfolgt, und wobei die regenerierte
Adresse (X') ungleich der Eingangsadresse (X) ist, wenn die Umwandlung
der Eingangsadresse (X) eine Ausgangsadresse (Y) aus der Menge gültiger
Ausgangsadressen er zeugt, die ungleich der zugeordneten Ausgangsadresse
ist; und
eine Vergleichseinrichtung, die ausgebildet ist, um die
Eingangsadresse (X) und die regenerierte Adresse (X') zu empfangen,
und um basierend auf einem Vergleich der Eingangsadresse (X) und
der regenerierten Adresse (X') ein Signal auszugeben, das einen
Fehler bei der Umwandlung der Eingangsadresse (X) in die Ausgangsadresse
(Y) anzeigt, wenn die Eingangsadresse (X) und die regenerierte Adresse (X')
nicht übereinstimmen, und dass eine fehlerfreie Umwandlung
der Eingangsadresse (X) in die Ausgangsadresse (Y) anzeigt, wenn
die Eingangsadresse (X) gleich der regenerierten Adresse (X') ist.
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Entsprechend
ist ein Verfahren zur Fehlererkennung für einen Adressdecoder
beschrieben, der eine Eingangsadresse (X) unter Verwendung eines 1-aus-n-Decodierers
in eine zugeordnete Ausgangsadresse (Y) aus einer Menge gültiger
Ausgangsadressen umwandelt, wobei das Verfahren zur Fehlererkennung
folgende Schritte aufweist:
Erzeugen einer regenerierten Adresse
(X') basierend auf der Ausgangsadresse (Y) von dem 1-aus-n-Decodierer,
wobei die regenerierte Adresse (X') gleich der Eingangsadresse (X)
ist, wenn die Umwandlung der Eingangsadresse (X) in die zugeordnete
Ausgangsadresse (Y) fehlerfrei erfolgt, und wobei die regenerierte
Adresse (X') ungleich der Eingangsadresse (X) ist, wenn die Umwandlung
der Eingangsadresse (X) eine Ausgangsadresse (Y) aus der Menge gültiger
Ausgangsadressen erzeugt, die ungleich der zugeordneten Ausgangsadresse
ist;
Empfangen der Eingangsadresse (X) und der regenerierten
Adresse (X'); und Vergleichen der Eingangsadresse (X) und der regenerierten
Adresse (X'), um basierend auf dem Vergleich ein Signal auszugeben,
das einen Fehler bei der Umwandlung der Eingangsadresse (X) in die
Ausgangsadresse (Y) anzeigt, wenn die Eingangsadresse (X) und die
regenerierte Adresse (X') nicht übereinstimmen und dass eine
fehlerfreie Umwandlung der Eingangsadresse (X) in die Ausgangsadresse
(Y) anzeigt, wenn die Eingangsadresse (X) gleich der regenerierten
Adresse (X') ist.
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Die
Schrift
DE 10 2006
05 817 A1 beschreibt weiterhin eine Fehlererkennungsvorrichtung
für einen Adressdecoder, der eine Eingangsadresse (X) unter
Verwendung eines 1-aus-n-Decodierers in eine zugeordnete Ausgangsadresse
(Y) aus einer Menge gültiger Ausgangsadressen umwandelt,
wobei die Fehlererkennungsvorrichtung folgende Merkmale aufweist:
eine
Signalerzeugungseinrichtung, die ausgebildet ist, um basierend auf
der Ausgangsadresse (Y) von dem 1-aus-n-Decodierer ein Signal auszugeben,
das einen Fehler bei der Umwandlung der Eingangsadresse (X) in die
Ausgangsadresse (Y) anzeigt, wenn die Umwandlung der Eingangsadresse
(X) eine Ausgangsadresse (Y) erzeugt, die nicht aus der Menge gültiger
Ausgangsadressen stammt, und das eine fehlerfreie Umwandlung der
Eingangsadresse (X) in die Ausgangsadresse (Y) anzeigt, wenn die
Umwandlung der Eingangsadresse (X) eine Ausgangsadresse (Y) aus
der Menge gültiger Adressen erzeugt.
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Entsprechend
beschreibt die Schrift ein Verfahren zur Fehlererkennung für
einen Adressdecoder, der eine Eingangsadresse (X) unter Verwendung eines
1-aus-n-Decodierers in eine zugeordnete Ausgangsadresse (Y) aus
einer Menge gültiger Ausgangsadressen umwandelt, wobei
das Verfahren zur Fehlererkennung folgenden Schritt aufweist:
Erzeugen
eines Signals basierend auf der Ausgangsadresse (Y) von dem 1-aus-n-Decodierer,
das einen Fehler bei der Umwandlung der Eingangsadresse (X) in die
Ausgangsadresse (Y) anzeigt, wenn die Umwandlung der Eingangsadresse
(X) eine Ausgangsadresse (Y) erzeugt, die nicht aus der Menge gültiger Ausgangsadressen
stammt, und das eine fehlerfreie Umwandlung der Eingangsadresse
(X) in die Ausgangsadresse (Y) anzeigt, wenn die Umwandlung der
Eingangsadresse (X) eine Ausgangsadresse (Y) aus der Menge gültiger
Adressen erzeugt.
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Nachteilig
bei den beschriebenen Fehlererkennungsvorrichtungen und den zugehörigen
Verfahren zur Fehlererkennung für einen Adressdekoder ist,
dass die Steuerleitungen zwischen dem Adressdekoder und der Speicherzellenmatrix
nicht überprüft werden.
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Es
ist Aufgabe der Erfindung, eine Vorrichtung und ein Verfahren bereitzustellen,
welche eine sichere Erkennung einer fehlerhaften Adressierung einer
Speicherzelle in einer Speicherzellenmatrix durch einen Adressdekoder
ermöglichen.
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Offenbarung der Erfindung
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Die
die Vorrichtung betreffende Aufgabe der Erfindung wird dadurch gelöst,
dass jeder Speicherzelle eine Prüfspeicherzelle zugeordnet
ist, dass in der Prüfspeicherzelle Prüfbits (N-Bits)
abgelegt sind und dass aus den Adressbits (M-Bits) und aus den Prüfbits
(N-Bits) der angesprochenen Speicherzelle ein Kodewort zur Überprüfung
der Adressierung ausbildbar ist.
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Das
Kodewort kann nach einem bekannten Verfahren zur Fehlerdetektion
oder Fehlerkorrektur bei der Datenübertragung oder der
Datenspeicherung, wie beispielsweise dem Hamming-Code (U. Tietze,
Ch. Schenk, Halbleiterschaltungstechnik, 10. Auflage, S. 290 bis
293), erstellt werden. Dazu werden beim Entwurf der Speicherzellenmatrix
die den einzelnen Speicherzellen zugeordneten Prüfbits (N-Bits)
so gewählt, dass sich in Kombination mit den an dem Eingang
des Adressdekoders anliegenden Adressbits (M-Bits) eine gültige
Kombination in Form eines gültigen Kodewortes ergibt. Ergibt
sich aus der Kombination der Adressbits (M-Bits) und der Prüfbits (N-Bits)
der tatsächlich angesprochenen Speicherzelle ein gültiges
Kodewort, ist die Adressierung in Ordnung. Bei einer fehlerhaften
Adressierung, beispielsweise durch einen Hardwarefehler in dem Adressdekoder
oder einem Fehler in den Steuerleitungen, ergib sich aus der Kombination
der Adressbits (M-Bits) und der Prüfbits (N-Bits) der angesteuerten
Speicherzelle ein ungültiges Kodewort.
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Mit
der Vorrichtung können somit sowohl Fehler in dem Adressdekoder
wie auch Fehler in den Steuerleitungen zwischen dem Adressdekoder
und der Speicherzellenmatrix erkannt werden. Die Überprüfung
kann beliebig oft durchgeführt werden, ohne den übergeordneten
Prozessor maßgeblich zu belasten.
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Entsprechend
einer besonders bevorzugten Ausgestaltungsvariante der Erfindung
kann es vorgesehen sein, dass die Prüfspeicherzellen als Read-Only-Memory-Zellen
(ROM-Zellen) ausgebildet sind. In solchen „Nur-Lese-Zellen” werden
die Prüfbits (N-Bits) einmal gespeichert und zur Fehlererkennung
der Adressierung ausgelesen. Die Prüfbits (N-Bits) sind
der Adresse einer Speicherzelle zugeordnet und nicht dem Inhalt
der Speicherzelle, sie sind entsprechend konstant für eine
gegebene Speicherzellenstruktur. Der Vorteil von ROM-Zellen als Prüfspeicherzelle
liegt in der vergleichsweise geringen Chipspeicherfläche,
die eine solche ROM-Zelle benötigt. Die Erweiterung der
Speicherstruktur der Speicherzellenmatrix ist daher kostengünstig
möglich.
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Ist
es vorgesehen, dass die Anzahl der je Speicherzelle abgelegten Prüfbits
(N-Bits) in Abhängigkeit von der Anzahl der adressierbaren
Speicherzellen und dem verwendeten Verfahren zur Erstellung und Überprüfung
des Kodewortes und der geforderten Wahrscheinlichkeit zur Erkennung
einer fehlerhaften Adressierung einer Speicherzellenmatrix vorgegeben
ist, so kann die Wahrscheinlichkeit, mit der ein Fehler bei der
Adressierung einer Speicherzelle entdeckt werden kann, bestimmt
werden. Bei Verwendung des genannten Hamming-Codes und einer Speicherzellenmatrix
mit 2048 Speicherzellen (entspricht einer 11-Bit-Adresse) werden
beispielsweise 4 Prüfbits je Speicherzelle benötigt,
um eine sichere Fehlererkennung bei der Adressierung der Speicherzellenmatrix
zu ermöglichen. Entsprechend müssen die Speicherzellen
um jeweils eine 4-Bit breite Prüfspeicherzelle erweitert
werden.
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Die
Bildung und Überprüfung des Kodewortes kann dadurch
ermöglicht werden, dass innerhalb der Speicherzellenmatrix
ein internes Prüfmodul zur Bildung und zur Überprüfung
des Kodewortes vorgesehen ist oder dass ein externes Prüfmodul
zur Bildung und zur Überprüfung des Kodewortes
vorgesehen ist, dem die Adressbits (M-Bits) zugeführt sind und
dem die Prüfbits (N-Bits) über einen Prüfbitbus zugeführt
sind.
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Die
das Verfahren betreffende Aufgabe der Erfindung wird dadurch gelöst,
dass jeder Speicherzelle eine vorgegebene Anzahl an Prüfbits
(N-Bits) zugeordnet und in einer der Speicherzelle zugeordneten
und als Read-Only-Memory (ROM) ausgelegten Prüfspeicherzelle
gespeichert werden, dass zur Fehlererkennung bei der Adressierung
der Speicherzellenmatrix die Prüfbits (N-Bits) der Prüfspeicherzelle
der über die Steuerleitungen angesprochenen Speicherzelle
ausgelesen werden und dass überprüft wird, ob
die ausgelesenen Prüfbits (N-Bits) den Prüfbits
(N-Bits) der durch die eingangsseitig am Adressdekoder anliegenden
Adressbits (M-Bits) festgelegten Speicherzelle entsprechen.
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Die
den jeweiligen Speicherzellen zugeordneten Prüfbits (N-Bits)
werden bei dem Entwurf der Speicherzellenmatrix festgelegt und in
den Prüfspeicherzellen gespeichert. Die Prüfbits
(N-Bits) werden in „Nur-Lese-Zellen” (ROM) abgelegt
und sind unabhängig von dem Inhalt der Speicherzellen und
konstant für die gegebene Speicherzellenstruktur. Für eine
eingangsseitig an dem Adressdekoder anliegende Speicheradresse sind
daher die zugehörigen Prüfbits (N-Bits) bekannt.
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Wird
durch einen Fehler des Adressdekoders oder in den Steuerleitungen
zwischen dem Adressdekoder und der Speicherzellenmatrix zum Beispiel
eine falsche Speicherzelle angesprochen, so entsprechen die dieser
Speicherzelle zugeordneten und daher ausgelesenen Prüfbits
(N-Bits) nicht den Prüfbits (N-Bits) der durch die eingangsseitig
an dem Adressdekoder anliegenden Adressbits (M-Bits) vorgegebenen
Speicherzelle. Durch einen Vergleich der ausgelesenen Prüfbits
(N-Bits) mit den auf Grund der dem Adressdekoder zugeführten
Adressbits (M-Bits) erwarteten Prüfbits (N-Bits) können
daher Fehler in der Adressierung der Speicherzellenmatrix erkannt
werden. Neben falsch angesprochenen Speicherzellen können
auch Fehler, bei denen keine Speicherzelle oder bei denen mehrere
Speicherzellen gleichzeitig angesprochen werden, erkannt werden.
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Das
Verfahren ermöglicht so eine sichere Erkennung von Fehlern
bei der Adressierung von Speichermatrizen, welche durch Fehler in
dem Adressdekoder oder durch Fehler in den Steuerleitungen zwischen
dem Adressdekoder und der Speicherzellenmatrix begründet
sind. Die Fehlerüberprüfung kann dabei beliebig
oft ohne eine wesentliche Belastung eines übergeordneten
Prozessors durchgeführt werden.
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Nach
einer bevorzugten Ausgestaltungsvariante der Erfindung ist es vorgesehen,
dass die den jeweiligen Speicherzellen zugeordneten Werte der Prüfbits
(N-Bits) nach einem Verfahren zur Fehlerdetektion so gewählt
werden, dass aus den Adressbits (M-Bits) und den Prüfbits
(N-Bits) nach dem verwendeten Verfahren zur Fehlerdetektion ein
gültiges Kodewort erhalten wird.
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Entsprechend
kann es vorgesehen sein, dass als Verfahren zur Fehlerdetektion
das Hamming-Code-Verfahren verwendet wird.
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Solche
Verfahren zur Fehlerdetektion sind bekannt und werden standardmäßig
zur Fehlererkennung und gegebenenfalls zur Fehlerkorrektur in der
Datenübertragung eingesetzt. Erfindungsgemäß werden
die den einzelnen Speicherzellen zugeordneten Prüfbits
so gewählt, dass sie in Kombination mit den zugehörigen
Adressbits (M-Bits) am Eingang des Adressdekoders eine gültige
Kombination in Form eines gültigen Kodewortes ergeben.
Tritt ein Fehler in der Adressierung der Speicherzellenmatrix auf,
so führt dies zu einem ungültigen Kodewort und kann
entsprechend erkannt werden.
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Verfahren
zur Fehlerdetektion ermöglichen eine schnelle und sichere
Erkennung von Fehlern bei der Adressierung der Speicherzellenmatrix
bei einer geringen Anzahl an je Speicherzelle notwendigen Prüfbits
(N-Bits). So werden bei Einsatz des Hamming-Codes bei einem Speichermodul
mit 2048 Speicherzellen entsprechend einer 11-Bit Adresse 4 Prüfbits
je Speicherzelle benötigt, um eine sichere Fehlerüberwachung
durchführen zu können. Neben dem Hamming-Code
können andere Verfahren zur Fehlerdetektion oder Fehlerkorrektur
aus der Datenübertragung eingesetzt werden, beispielsweise
die BCH-codes (Bose-Chaudhuri-Hocquenghem-Code).
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Ist
es vorgesehen, dass die Fehlererkennung bei der Adressierung der
Speicherzellenmatrix bei einer Schreiboperation und/oder bei einer
Leseoperation erfolgt, so kann die Fehlererkennung bei jedem Zugriff
auf die Speicherzellenmatrix durchgeführt werden.
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Es
kann vorgesehen sein, dass das Kodewort innerhalb der Speicherzellenmatrix
gebildet und auf Gültigkeit überprüft
wird oder dass die Prüfbits (N-Bits) über einen
Prüfbitbus und die Adressbits (M-Bits) einem externen Prüfmodul
zugeführt werden und dass das Kodewort innerhalb des externen
Prüfmoduls gebildet und auf Gültigkeit überprüft
wird. Im ersten Fall wird lediglich das Ergebnis der Prüfung beispielsweise
einer Kontrolleinheit zugeführt und dort ausgewertet. Im
zweiten Fall ist neben den benötigen Prüfzellen
und den zugehörigen Datenleitungen des Prüfbitbusses
keine weitere Erweiterung der Speicherzellenmatrix notwendig.
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Das
Verfahren und die Vorrichtung lassen sich bevorzugt zur Überprüfung
der Funktion eines Adressdekoders und/oder zur Überprüfung
von Steuerleitungen zwischen dem Adressdekoder und einer Speicherzellenmatrix
und/oder zur Fehlererkennung bei der Adressierung von eingebetteten
Speichermatrizen in sicherheitskritischen anwendungsspezifischen
integrierten Schaltungen (ASIC) anwenden.
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Kurze Beschreibung der Zeichnungen
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Die
Erfindung wird im Folgenden anhand eines in den Figuren dargestellten
Ausführungsbeispiels erläutert. Es zeigen:
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1 eine
Speicherzellenmatrix und einen Adressdekoder
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2 eine
Speicherzelle.
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1 zeigt
eine Speicherzellenmatrix 20 und einen typischen Adressdekoder 10.
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Der
Speichebaustein 20 ist aus einer Vielzahl von Speicherzellen 30 aufgebaut,
welche über Steuerleitungen 40 mit dem Adressdekoder 10 verbunden
sind. Dabei teilen sich die Steuerleitungen 40 in Reiheleitungen 41a, 41b, 41c, 41d und
Spalteleitungen 42a, 42b, 42c, 42d auf.
Die Speicherzellen 30 sind weiterhin mit einem in 2 dargestellten
Datenbus 50 verbunden. Die Anzahl der Speicherzellen 30 der
Speicherzellenmatrix 20 beschränkt sich nicht auf
die dargestellte Anzahl und kann mit einer entsprechend größeren
Anzahl an Steuerleitungen 40 wesentlich größer
sein.
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Der
Adressdekoder 10 ist als eine Kombination eines Reihendekoders 11 und
eines Spaltendekoders 12 aufgebaut. Der Reihendekoder 11 ist
mit den Reiheleitungen 41a, 41b, 41c, 41d verbunden, der
Spaltendekoder 12 mit den Spalteleitungen 42a, 42b, 42c, 42d.
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Über
einen Eingang 13 können dem Adressdekoder 10 Adressdaten
einer anzusprechenden Speicherzelle 30 in Form von Adressbits
(M-Bits) zugeführt werden. Der Adressdekoder 10 aktiviert
auf Basis der anliegenden Adressbits (M-Bits) die entsprechende
Reiheleitung 41a, 41b, 41c, 41d und Spalteleitung 42a, 42b, 42c, 42d und
selektiert so die adressierte Speicherzelle 30. Daraufhin
können über den in 2 dargestellten
Datenbus 50 Daten in die aktivierte Speicherzelle 30 eingelesen
oder aus der Speicherzelle 30 ausgelesen werden.
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2 zeigt
eine Speicherzelle 30 der in 1 dargestellten
Speicherzellenmatrix 20. Die Speicherzelle 30 enthält
ein Kontrollteil 31 und ein speicherndes Element 32,
wie für Speicherzellen 30 bekannt. Das speichernde
Element 32 ist mit dem Datenbus 50 verbunden.
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Erfindungsgemäß enthält
die Speicherzelle eine Prüfspeicherzelle 33, welche
mit einem Prüfbitbus 51 verbunden ist.
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Das
speichernde Element 32 ist als Schreib-/Lesespeicher ausgeführt,
so dass Daten von dem Datenbus 50 in das speichernde Element 32 eingelesen
und dort gespeichert werden können und dass Daten aus dem
speichernden Element 32 an den Datenbus 50 ausgegeben
werden können.
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Die
Prüfspeicherzelle 33 ist als „Read-Only-Memory” (ROM)
ausgeführt, so dass die in der Prüfspeicherzelle 33 gespeicherten
Daten nur in den Prüfbitbus 51 ausgelesen werden
können.
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Bei
der Herstellung der Speicherzellenmatrix 20 werden in den
Prüfspeicherzellen 33 der einzelnen Speicherzellen 30 Prüfbits
(N-Bits) gespeichert. Die den einzelnen Speicherzellen 30 zugeordneten Prüfbits
(N-Bits) werden dabei so gewählt, dass sie in Kombination
mit der der jeweiligen Speicherzelle 30 zugeordneten Adresse
(M-Bits) eine gültige Kombination ergeben.
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Wird
im Betrieb der Speicherzellenmatrix 20 eine Speicherzelle 30 von
dem Adressdekoder 10 angesprochen, so werden zusätzlich
zu dem Datenaustausch zwischen dem speichernden Element 32 und
dem Datenbus 50 die Prüfbits (N-Bits) aus der Prüfspeicherzelle 33 in
den Prüfbitbus 50 ausgelesen. Die ausgelesenen
Prüfbits (N-Bits) werden mit den an dem Eingang 13 des
Adressdekoders 10 anliegenden Adressbits (M-Bits) kombiniert.
Bei korrekt angesprochener Speicherzelle 30 durch den Adressdekoder 10 ergibt
sich eine gültige Kombination aus den Adressbits (M-Bits)
und den Prüfbits (N-Bits). Wird jedoch auf Grund eines
Fehlers des Adressdekoders 10 oder eines Fehlers in den
Steuerleitungen 40 eine falsche Speicherzelle 30 selektiert
oder werden mehrere Speicherzellen 30 gleichzeitig angesprochen,
so ergibt sich eine ungültige Kombination.
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Die
den einzelnen Speicherzellen 30 zugeordneten Prüfbits
(N-Bits) werden mit einem der bekannten Verfahren zur Fehlerdetektion
bei der Datenübertragung, beispielsweise dem Hamming-Code,
in Abhängigkeit von den die jeweilige Speicherzelle 30 adressierenden
Adressbits (M-Bits) festgelegt. Entsprechend erfolgt die Überprüfung
der Kombination der Adressbits (M-Bits) und der ausgelesenen Prüfbits
(N-Bits) mit diesem Verfahren. Verfahren zur Fehlerdetektion ermöglichen
es, mit einer geringen Anzahl an Prüfbits (N-Bits) je Speicherzelle 30 eine sichere
Fehlererkennung durchzuführen. So werden bei Verwendung
des Hamming-Codes bei einer Speicherzellenmatrix 20 mit
2048 Speicherzellen 30 entsprechend einer 11-Bit Adresse
4-Bit breite Prüfspeicherzellen 33 benötigt,
um eine sichere Fehlererkennung bei der Adressierung der Speicherzellenmatrix 20 durchführen
zu können.
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Die
Prüfspeicherzellen 33 sind als „Read-Only-Memory”-Zellen
(ROM) ausgelegt. Solche ROM-Zellen bieten den Vorteil, dass sie
wenig Chipfläche verbrauchen. Eine Erweiterung herkömmlicher
Speicherstrukturen ist daher kostengünstig umsetzbar. Die
Prüfbits (N-Bits) sind der Adresse der Speicherzelle 30 zugeordnet
und nicht dem in dem speichernden Element 32 hinterlegten
Inhalt der Speicherzelle 30. Sie sind daher konstant für
eine gegebene Speicherzellenstruktur.
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Die Überprüfung
der Kombination aus Adressbits (M-Bits) und Prüfbits (N-Bits)
ist bei jedem Schreib- oder Lesevorgang der einzelnen Speicherzellen 30 möglich.
Die Vorrichtung und das Verfahren ermöglichen daher eine
kontinuierliche Fehlererkennung bei der Adressierung der Speicherzellenmatrix 20,
ohne einen übergeordneten Prozessor maßgeblich
zu belasten, wie dies bei softwarebasierten Test- und Prüfverfahren
der Fall ist. Die Vorrichtung und das Verfahren lassen sich daher
besonders vorteilhaft bei sicherheitskritischen ASICs mit eingebetteten
Speichermatrizen anwenden.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- - DE 10200605817
A1 [0006, 0009]
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Zitierte Nicht-Patentliteratur
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- - U. Tietze,
Ch. Schenk, Halbleiterschaltungstechnik, 10. Auflage, S. 290 bis
293 [0014]