DE102015113414A1

DE102015113414A1 - Fehlerkorrektur unter Verwendung von WOM-Codes

Info

Publication number: DE102015113414A1
Application number: DE102015113414.4A
Authority: DE
Inventors: Thomas Kern; Prof. Dr. Gössel Michael
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2015-08-14
Filing date: 2015-08-14
Publication date: 2017-02-16
Anticipated expiration: 2035-08-15
Also published as: US20170046222A1; CN106469099A; DE102015113414B4; CN106469099B; US10133626B2

Abstract

Es wird ein Verfahren vorgeschlagen zum Speichern von Bits in Speicherzellen eines Speichers, bei dem in zwei aufeinanderfolgenden Schreibvorgängen erste und zweite Wits unter einer gleichen Adresse in gleiche Speicherzellen geschrieben werden, ohne dass die Speicherzellen nach dem ersten Schreibvorgang gelöscht werden, wobei erste Prüfbits in weitere erste Speicherzellen und zweite Prüfbits in weitere zweite Speicherzellen gespeichert werden. Weiterhin wird eine entsprechende Vorrichtung angegeben.

Description

Der hier beschriebene Ansatz betrifft insbesondere ein Speichern von Daten in adressierbaren Speichern.
Beispielsweise werden die Daten in mindestens zwei aufeinanderfolgenden Schreibvorgängen unter einer Adresse in den Speicher geschrieben, ohne dass es notwendig wird, die in einem ersten Schreibvorgang in den Speicher geschriebenen und in Speicherzellen des Speichers als Zustände gespeicherte Daten zu löschen, wenn in einem zweiten Schreibvorgang, der auf den ersten Schreibvorgang folgt, Daten in den Speicher geschrieben werden.
Es werden dabei insbesondere solche Speicher betrachtet, die Speicherzellen aufweisen, die als Zustände mindestens einen ersten Wert und einen zweiten Wert annehmen können, wobei der erste Wert von dem zweiten Wert verschieden ist. Der erste Wert wird hier beispielhaft mit 0 und der zweite Wert beispielhaft mit 1 bezeichnet.
Nachfolgend wird beispielhaft davon ausgegangen, dass die Speicherzelle den Zustand 0 hat, wenn sie den Wert 0 aufweist und dass sie den Zustand 1 hat, wenn sie den Wert 1 aufweist. Diese Zuordnung ist beispielhaft und könnte auch umgekehrt definiert sein.
Die Speicherzelle kann, wenn sie anfänglich in dem Zustand 0 ist, nachfolgend in diesem Zustand 0 verbleiben, wenn der Wert 0 geschrieben wird. Entsprechend kann die Speicherzelle von dem Zustand 0 in den Zustand 1 wechseln, wenn der Wert 1 geschrieben wird.
Befindet sich die Speicherzelle in dem Zustand 1, ist es in diesem Beispiel nicht möglich, dass sie mittels eines Schreibvorgangs den Wert 0 erhält und in den Zustand 0 wechselt. Sofern sich die Speicherzelle in dem Zustand 1 befindet kann nur ein Wert 1 geschrieben werden mit dem Ergebnis, dass die Speicherzelle in dem Zustand 1 verbleibt.
Hierbei sei angemerkt, dass ein Schreiben der Speicherzelle einem Programmieren der Speicherzelle bzw. des Speichers (der die Speicherzelle umfasst) entspricht.
Weiterhin ist bei den betrachteten Speichern ein gemeinsames Löschen von Speicherzellen eines Speicherbereiches bekannt. Hierbei werden die Speicherzellen des Speicherbereichs in den Zustand 0 überführt.
Beispiele für die hier behandelten Speicher sind sogenannte Flash-Speicher.
Es ist für eine Vielzahl unterschiedlicher Typen von Speichern möglich,

– in einem ersten Schreibvorgang auf einen gelöschten Speicherbereich (also einen Speicherbereich, in dem alle Speicherzellen den Zustand 0 haben) beliebige Speicherzellen mit dem Wert 0 oder dem Wert 1 zu beschreiben, so dass diese Speicherzellen erfolgreich in den diesem Wert entsprechenden Zustand 0 oder 1 wechseln und
– in einem sich anschließenden zweiten Schreibvorgang diejenigen Speicherzellen mit dem Wert 0 oder dem Wert 1 zu beschreiben, die nach dem ersten Schreibvorgang noch in dem Zustand 0 sind.

Allerdings können diejenigen Speicherzellen, in die im ersten Schreibvorgang der Wert 1 geschrieben wurde, in dem zweiten Schreibvorgang nur noch mit dem Wert 1 beschrieben werden. Sofern diese Speicherzellen zwischenzeitlich nicht gelöscht wurden, können sie von dem Zustand 1 nicht durch Schreiben des Wertes 0 in den Zustand 0 wechseln.
Um Speicherzellen solcher Speicher effizient in mehreren (t mit t ≥ 2) aufeinanderfolgenden Schreibvorgängen erfolgreich zu beschreiben, ohne dass zwischendurch die Speicherzellen gelöscht werden müssten, werden sogenannte WOM-Codes (WOM: Write Once Memory, einmaliges Schreiben des Speichers) verwendet. Solche WOM-Codes sind beispielsweise bekannt aus [Rivest, R.; Shamir, A.: „How to Reuse a ,Write-Once'-Memory", Information and Control, Vol. 55, Nos. 1-3, Seiten 1 bis 19, 1982] oder aus US 4,691,299 .
Ein WOM-Code kann durch Parameter (N_W, n_W, t) beschrieben sein, wobei

N_W: eine Anzahl von Wits (auch bezeichnet als Nutzdatenwits) eines Blocks,
n_W: eine Anzahl der Datenbits (auch bezeichnet als Nutzdatenbits oder Bits) des Blockes, die als ein Block von N_W, Wits codiert werden, und
t: eine Anzahl der Schreibvorgänge, bei denen n_W Datenbits codiert als N_W Wits in den Speicher geschrieben werden können bezeichnen.

Ein WOM-Code kann eingesetzt werden, um Daten so zu transformieren bzw. zu codieren, dass sie in aufeinanderfolgenden Schreibvorgängen in einen Speicher geschrieben bzw. überschrieben werden können, ohne dass zuvor in dem Speicher abgespeicherte Daten gelöscht werden müssen.
Beispielhaft wird (zunächst) davon ausgegangen, dass kein Fehler aufgetreten ist.
Die zu speichernden Datenbits werden in Blöcke von jeweils n_W Bits eingeteilt. Ist beispielsweise n_W = 11, erstreckt sich ein erster Block von dem ersten Bit bis einschließlich zu dem elften Bit, ein zweiter Block umfasst die Bits 12 bis 22, usw.
Alternativ kann der erste Block beispielsweise die Bits 1 bis 5 und 12 bis 17 enthalten. Der zweite Block könnte in diesem Beispiel die Bits 6 bis 11 und 18 bis 22 enthalten.
Insoweit ist es nicht erforderlich, dass die n_W = 11 Bits zueinander (logisch und/oder physikalisch) benachbart angeordnet sind. So können beliebige Bitkombinationen von jeweils n = 11 Bits einen Block bilden. Es ist lediglich gefordert, dass verschiedene Blöcke keine gemeinsamen Bits aufweisen.
Ist beispielsweise n_W = 2, können das 1. Bit und das 2. Bit einen ersten Block, das 3. Bit und das 4. Bit einen zweiten Block, das 5. Bit und das 6. Bit einen dritten Block, das 7. Bit und das 8. Bit einen vierten Block usw. bilden. Es ist auch möglich, dass das 1. Bit und das 3. Bit den ersten Block, das 2. Bit und das 4. Bit den zweiten Block, das 5. Bit und das 7. Bit den dritten Block, das 6. Bit und das 8. Bit den vierten Block usw. bilden. Auch andere Bit-Kombinationen können zur Blockbildung genutzt werden.
Nachfolgend wird der übersichtlichen Darstellung halber beispielhaft angenommen, dass für n = 2 das 1. Bit und das 2. Bit den ersten Block, das 3. Bit und das 4. Bit den zweiten Block, das 5. Bit und das 6. Bit den dritten Block usw. bilden.
Ist die Anzahl der Bits ungerade, so kann beispielsweise ein zusätzliches Bit mit einem konstanten Wert hinzugefügt werden.
Ein Block von n_W Nutzdatenbits wird durch einen WOM-Code in einen Block von N_W Nutzdatenwits transformiert, ehe er in den Speicher geschrieben wird. Beim Auslesen wird ein Block von N_W Nutzdatenwits in n_W Nutzdatenbits zurück transformiert. Dabei gilt N_W > n_W.
Sollen zwei n_W-Tupel
von Nutzdatenbits beispielsweise des ersten Blocks von n_W Nutzdatenbits in zwei aufeinanderfolgenden Schreibvorgängen in dem Speicher gespeichert werden, werden sowohl die ersten n_W Nutzdatenbits x¹ entsprechend dem verwendeten WOM-Code in N_W erste Nutzdatenwits
als auch die zweiten Nutzdatenbits x² in zweite Nutzdatenwits
transformiert, wobei
gelten.
Die Komponentern
der N_W Nutzdatenwits wie die Komponenten
der n_W Nutzdatenbits nehmen hier binare Werte an.
Bei Verwendung eines WOM-Codes werden die Komponenten der Nutzdatenwits als ”Wits” anstelle von ”Bits” bezeichnet. Bei den Wits handelt es sich um die binären Werte, die in den aufeinanderfolgenden Schreibvorgängen in die Speicherzellen geschrieben und überschrieben werden können.
Es ist auch möglich, dass im Falle von multi-level Speicherzellen, deren Zustände mehr als zwei Werte annehmen können, die Wits mehr als zwei Werte aufweisen können. In so einem Fall wären die Wits anstelle binärer Werte demnach Multi-Level-Werte.
Stimmen im ersten Schreibvorgang und im zweiten Schreibvorgang die zu speichernden n_W Nutzdatenbits x¹ und x² des betrachteten Blocks (hier des ersten Blocks) von n_W Nutzdatenbits überein, werden sie mit der gleichen Funktion f¹ in jeweils gleiche N Nutzdatenwits y² = f¹(x²) = f¹(x¹) transformiert. Diese Nutzdatenwits werden in N_W Speicherzellen gespeichert.
Stimmen im ersten und im zweiten Schreibvorgang die zu speichernden n_W Nutzdatenbits x¹ und x² des betrachteten Blocks (hier des ersten Blocks) von n_W Nutzdatenbits nicht überein, werden die im ersten Schreibvorgang in den Speicher zu schreibenden N_W Nutzdatenwits y¹ aus den ersten n_W Nutzdatenbits x¹ gemäß der Beziehung y¹ = f¹(x¹) gebildet, wohingegen die im zweiten Schreibvorgang zu schreibenden N_W Nutzdatenwits y² gemäß der Beziehung y² = f²(x²) bestimmt werden, wobei f¹ ≠ f² gilt.
Die Funktionen f¹ und f² sind so definiert, dass gilt:
gilt, wobei ⋁ die logische Disjunktion mit 0 ⋁ 0 = 0, 1 ⋁ 0 = 0 ⋁ 1 = 1 ⋁ 1 = 1 ist.
Aus Gleichung (3) ist erkennbar, dass ein Nutzdatenwit y 2 / i im zweiten Schreibvorgang nur dann gleich 0 sein kann, wenn auch y 1 / i im ersten Schreibvorgang gleich 0 ist.
Ist nicht bekannt oder nicht festgelegt, ob x¹ = x² oder x¹ ≠ x² ist, so kann definiert werden: y² = f^i₂(x²), (4) wobei i₂ = 1 für x² = x¹ oder für x¹ = 0 und i₂ = 2 für x¹ ≠ x² mit x₂ ≠ 0 ist.
Nachfolgend wird beispielhaft ein WOM-Code mit n_W = 2 Bits und N_W = 3 Wits erläutert.
Tupel x₁, x₂ von Nutzdatenbits können durch die Funktionen f¹ und f² in Tripel von Nutzdatenwits y 1 / 1, y 1 / 2, y 1 / 3 = f¹(x₁, x₂) und y 2 / 1, y 2 / 2, y 3 / 2 = f²(x₁, x₂) transformiert werden, gemäß folgender Tabelle:
In einem ersten Schreibvorgang werden entsprechend der Funktion f¹ zwei erste Nutzdatenbits x₁, x₂ eines ersten Blocks in einen Block aus drei ersten Nutzdatenwits transformiert. Die drei Nutzdatenwits werden unter einer Adresse α in drei Speicherzellen gespeichert.
In einem darauffolgenden zweiten Schreibvorgang werden zwei zweite Nutzdatenbits x ' / 1, x ' / 2 des ersten Blocks in drei zweite Nutzdatenwits transformiert und die gebildeten drei Nutzdatenwits werden unter der gleichen Adresse α in den drei Speicherzellen gespeichert, in denen bereits die drei ersten Nutzdatenwits gespeichert wurden, ohne dass diese Speicherzellen zuvor gelöscht werden müssten.
Gilt x₁, x₂ = x ' / 1, x ' / 2, werden sowohl die ersten drei Nutzdatenwits als auch die zweiten drei Nutzdatenwits unter Verwendung der Funktion f¹ gebildet, und die im ersten Schreibvorgang in die drei Speicherzellen geschriebenen drei Nutzdatenwits werden mit den gleichen Werten überschrieben. Die drei Speicherzellen bleiben somit unverändert.
Gilt x₁, x₂ = 0, 0, werden sowohl die ersten drei Nutzdatenwits als auch die zweiten drei Nutzdatenwits unter Verwendung der Funktion f¹ gebildet, da f¹(0, 0) = 0, 0, 0 ist und der Wert 0, 0, 0 von einem beliebigen Wert f¹(x ' / 1, x ' / 2) = y ' / 1, y ' / 2, y ' / 3 fehlerfrei überschrieben werden kann. Prinzipiell ist es auch möglich, den Wert 0, 0, 0 mit f²(x ' / 1, x ' / 2) zu überschreiben; vorzugsweise kann jedoch die Funktion f¹(x ' / 1, x ' / 2) eingesetzt werden, um insgesamt weniger 1-Werte in den Speicher zu schreiben.
Gilt x₁, x₂ ≠ x ' / 1, x ' / 2, werden die ersten drei Nutzdatenwits mit der Funktion f¹ aus x₁, x₂ gebildet, während die zweiten drei Nutzdatenwits mit der Funktion f² aus x ' / 1, x ' / 2 gebildet werden. Die im ersten Schreibvorgang gebildeten Nutzdatenwits werden in drei Speicherzellen geschrieben, und im zweiten Schreibvorgang werden die zweiten drei Nutzdatenwits in die gleichen drei Speicherzellen geschrieben. Durch die Codierung der Nutzdatenbits in Nutzdatenwits entsprechend dem in der vorstehenden Tabelle gezeigten WOM-Code ist sichergestellt, dass in dem zweiten Schreibvorgang nur dann der Wert 0 in eine Speicherzelle zu schreiben ist, wenn in dem ersten Schreibvorgang bereits der Wert 0 in diese Speicherzelle geschrieben wurde.
Sollen beispielsweise in dem ersten Schreibvorgang die Nutzdatenbits x₁, x₂ = 0, 1 gespeichert werden, werden sie entsprechend der obigen Tabelle durch die Funktion f¹ in f¹(0, 1) = 0, 0, 1 transformiert und die Nutzdatenwits 0, 0, 1 werden unter einer Adresse α in drei Speicherzellen Z¹, Z², Z³ als Zustände z₁ = 0, z₂ = 0, z₃ = 1 gespeichert.
In einem zweiten Schreibvorgang sollen beispielhaft die Nutzdatenbits x ' / 1, x ' / 2 = 1, 0 gespeichert werden. Da x ' / 1, x ' / 2 = 1,0 ≠ 0,1 = x₁, x₂ gilt und die Nutzdatenbits des ersten Schreibvorganges verschieden von den im zweiten Schreibvorgang zu speichernden Nutzdatenbits sind, werden die Nutzdatenbits 1,0 durch die Funktion f² in Nutzdatenwits f²(1, 0) = 0, 1, 1 transformiert und in den Speicherzellen Z¹, Z², Z³ als Zustände z₁ = 0, z₂ = 1, z₃ = 1 gespeichert. Das ist problemlos möglich, weil in dem zweiten Schreibvorgang keine Speicherzelle, die den Wert 1 hat mit einem Wert 0 überschrieben werden muss. Anders ausgedrückt gilt f¹(0, 1) ⋁ f2(1, 0) = (0, 0, 1) ⋁ (0, 1, 1) = = 0 ⋁ 0, 0 ⋁ 1, 1 ⋁ 1 = =0, 1, 1 = = f²(1, 0).
In einem weiteren Beispiel sollen in dem ersten Schreibvorgang die Nutzdatenbits x₁, x₂ = 0, 1 gespeichert werden. Es wird eine Transformation gemäß der Tabelle mittels der Funktion f¹ in f¹(0, 1) = 0, 0, 1 durchgeführt.
Sollen in dem zweiten Schreibvorgang die Nutzdatenbits x ' / 1, x ' / 2 = 0, 1 gespeichert werden, die identisch zu den im ersten Schreibvorgang abgelegten Nutzdatenbits sind, werden auch in dem zweiten Schreibvorgang die Nutzdatenbits x ' / 1, x ' / 2 = 0, 1 durch die Funktion f^i₂ = f¹ in f¹(0, 1) = 0, 0, 1 transformiert und in die Speicherzellen Z¹, Z², Z³ geschrieben. Die Zustände z₁ = 0, z₂ = 0, z₃ = 1 bleiben unverändert.
Sind in dem zweiten Schreibvorgang die Nutzdatenbits x ' / 1, x ' / 2 zu speichern, dann ist anhand der Zustände z₁, z₂, z₃ der Speicherzellen Z¹, Z², Z³ festzustellen, ob die in dem ersten Schreibvorgang gespeicherten Datenbits x₁, x₂ gleich x ' / 1, x ' / 2 sind oder nicht. Nach dem ersten Schreibvorgang sind die entsprechenden Nutzdatenwits als Zustände z₁, z₂, z₃ gespeichert und es gilt x₁ = z₁ ⊕ z₂ und x₂ = z₂ ⊕ z₃. (5)
Weiterhin sind die aus den in den Speicherzellen gespeicherten Zuständen berechneten Datenbits x₁, x₂ mit den im zweiten Schreibvorgang zu speichernden Datenbits x ' / 1, x ' / 2 zu vergleichen. Ergibt dieser Vergleich, dass die Datenbits, die im ersten Schreibvorgang zu speichern sind, gleich den Datenbits sind, die im zweiten Schreibvorgang zu speichern sind, werden die Datenbits x ' / 1, x ' / 2 mittels der Funktion f¹ in Nutzdatenwits transformiert und als Nutzdatenwits gespeichert. Ergibt dieser Vergleich hingegen, dass die Datenbits, die im ersten Schreibvorgang zu speichern sind, ungleich den Datenbits sind, die im zweiten Schreibvorgang zu speichern sind, werden die Datenbits x ' / 1, x ' / 2 mittels der Funktion f² in Nutzdatenwits transformiert und als Nutzdatenwits gespeichert.
In dem beschriebenen Beispiel können zweimal je 2 Bits codiert in 3 Wits in aufeinanderfolgenden Schreibvorgängen gespeichert werden. Ohne eine solche Transformation wäre hierfür eine Speicherplatz von 4 Bits erforderlich.
Die Transformation der Bits in Wits und die Transformation der Wits in Bits kann wie folgt dargestellt werden:
Neben dem in der vorstehenden Tabelle beispielhaft dargestellten WOM-Code sind weitere WOM-Codes bekannt. Beispielsweise könnten mittels eines WOM-Codes 11 Datenbits in 23 Datenwits transformiert werden, so dass dreimal 11 Bits als 23 Wits codiert und in einen Speicher geschrieben werden können, ohne dass der Speicher gelöscht werden muss.
Der hier beschriebene Ansatz ist insbesondere für beliebige WOM-Codes anwendbar.
In Speichern treten permanente und/oder transiente Fehler auf, die Werte von Zuständen der Speicherzellen verändern können. Es ist vorteilhaft, derartige Fehler zu erkennen und/oder zu korrigieren.
Bei einem Flash-Speicher tritt beispielsweise der Effekt auf, dass mit zunehmendem Alter des Speichers beim Löschen von Speicherblöcken einzelne Bits nicht mehr auf 0 gelöscht werden, sondern trotz des Löschvorganges im Zustand 1 verbleiben.
Fehlererkennende oder fehlerkorrigierende WOM-Codes sind beispielsweise bekannt aus US 2013/0091402 A1 . Dabei werden sowohl die zu speichernden Nutzdatenbits als auch die zur Fehlererkennung erforderliche Redundanzinformation als WOM-codierte Wits dargestellt.
Weiterhin ist es bei bekannten fehlererkennenden oder fehlerkorrigierenden WOM-Codes von Nachteil, dass im Falle eines Adressenfehlers anstelle des gewünschten Wortes ein anderes Wort aus dem Speicher gelesen wird, das jedoch nicht als fehlerhaft erkannt werden kann, da es ein gültiges Codewort ist, das unter einer anderen (hier fehlerhaft bestimmten) Adresse gespeichert ist.
Eine Aufgabe besteht somit darin, die vorstehend genannten Nachteile zu überwinden. Insbesondere kann mit den hier beschriebenen Lösungen die Fehlererkennung und/oder Fehlerkorrektur verbessert werden. Beispielsweise kann die Fehlererkennung und/oder Fehlerkorrektur von Speicherfehlern verbessert werden, wobei in einem Speicher gespeicherte Daten zumindest teilweise mit WOM-Codes codiert sind.
Diese Aufgabe wird gemäß den Merkmalen der unabhängigen Ansprüche gelöst. Bevorzugte Ausführungsformen sind insbesondere den abhängigen Ansprüchen entnehmbar.
Zur Lösung der Aufgabe wird ein Verfahren vorgeschlagen zum Speichern von Bits in Speicherzellen eines Speichers,

– bei dem in zwei aufeinanderfolgenden Schreibvorgängen erste und zweite Wits unter einer gleichen Adresse in gleiche Speicherzellen geschrieben werden, ohne dass die Speicherzellen nach dem ersten Schreibvorgang gelöscht werden,
– wobei erste Prüfbits in weitere erste Speicherzellen und zweite Prüfbits in weitere zweite Speicherzellen gespeichert werden.

Eine Weiterbildung besteht darin, dass

– anhand der ersten Wits und der ersten Prüfbits ein erstes Codewort eines ersten Fehlercodes bestimmt wird,
– anhand der zweiten Wits und der zweiten Prüfbits ein zweites Codewort eines zweiten Fehlercodes bestimmt wird.

Die hier erläuterten Schritte des Verfahrens können insbesondere von einem elektronischen Gerät durchgeführt werden. Bei dem elektronischen Gerät kann es sich um Speichergeräte, insbesondere um solche, die mindestens einen Speicher umfassen, handeln. Das elektronische Gerät kann eine Verarbeitungseinheit aufweisen, z. B. einen Prozessor oder einen (Mikro-)Controller. Das elektronische Gerät kann eine Speicherverwaltung (Speichermanagement) sein oder eine solche umfassen. Das elektronische Gerät kann ein Gerät sein, das zumindest teilweise einen WOM-Code verwendet.
Hierbei sei angemerkt, dass es sich bei dem Speicher um einen adressierbaren Speicher handelt. Beispielsweise kann ein Teilbereich des Speichers umfassend eine vorgegebene Anzahl von Bits über eine Adresse selektiert werden. Unter dieser Adresse (bzw. an dieser Adresse) können mehrere Bits gespeichert und gelesen werden.
Der hier erwähnte Speicher kann ein einzelner physikalischer Speicher oder mehrere physikalische Speicher umfassen. Insbesondere kann der Speicher physikalische Speicher unterschiedlichen Typs aufweisen. Es ist eine Option, dass der Speicher über ein (ggf. gemeinsames) Speichermanagement adressiert werden kann, ohne dass es auf die darunterliegende physikalische Struktur ankommt. Gemäß dieser Option kann das Speichermanagement den Dienst einer Speicherverwaltung bereitstellen, wobei von dem Speichermanagement unterschiedliche physikalische Speicher (gleichen oder unterschiedlichen Typs) genutzt werden können.
Weiterhin sei angemerkt, dass die Formulierung „bei dem in zwei aufeinanderfolgenden Schreibvorgängen erste und zweite Wits unter einer gleichen Adresse in gleiche Speicherzellen geschrieben werden, ohne dass die Speicherzellen nach dem ersten Schreibvorgang gelöscht werden” auf die Eigenschaft eines WOM-Codes (WOM steht für „Write Once Memory”, auf Deutsch sinngemäß: das Schreiben des Speichers ist nur in einer Richtung möglich) abstellt, demgemäß ein mehrfaches (mindestens zweimaliges) Schreiben einer Information in einen vormals gelöschten Speicherbereich möglich ist, ohne dass der Speicher zwischen den mehrmaligen Schreibvorgängen gelöscht werden muss. Hier liegt die Annahme zugrunde, dass ein Zustandswechsel eines Bits von „gelöscht” (z. B. Wert 0) in „geschrieben” (z. B. Wert 1) möglich ist, der umgekehrte Weg jedoch nur über einen Löschvorgang erreicht werden kann.
Bei den Wits handelt es sich um transformierte (Nutzdaten-)Bits. Die eigentlichen Nutzdaten (auch bezeichnet als Daten, Bits, Payload) werden anhand des WOM-Codes in Wits (auch bezeichnet als Datenwits oder Nutzdatenwits) transformiert. Die Wits werden gespeichert in (mindestens zwei) aufeinanderfolgenden Schreibvorgängen auf gemeinsame Speicherzellen oder in einem Schreibvorgang in einen mit binären Werten vorbelegten Speicher, in dem beispielsweise nach dem Löschen nicht alle Speicherzellen den Wert 0 aufweisen (der Löschvorgang insoweit also nicht erfolgreich für alle Speicherzellen durchgeführt werden konnte).
Somit erlaubt der hier vorgestellte Ansatz eine Speicherung von Nutzdaten, wobei beispielsweise eine erste Sequenz von ersten Datenbits entsprechend dem WOM-Code in erste Datenwits codiert wird und eine zweite Sequenz von Datenbits entsprechend dem WOM-Code in zweite Datenwits codiert wird, wobei eine nichtleere Teilmenge der ersten Datenwits bei einem ersten Schreibvorgang und eine nichtleere Teilmenge der zweiten Datenwits bei einem zweiten Schreibvorgang in gleiche Speicherzellen für die Speicherung der Datenwits geschrieben werden kann, ohne dass diese gleichen Speicherzellen nach dem Schreiben der ersten Datenwits gelöscht werden müssten. Unter Verwendung der ersten Datenwits werden die ersten Prüfbits des ersten Fehlercodes C¹ gebildet, die in die ersten weiteren Speicherzellen geschrieben werden. Unter Verwendung der zweiten Datenwits werden die zweiten Prüfbits des zweiten Fehlercodes C² gebildet, die in die weiteren zweiten Speicherzellen geschrieben werden. Die weiteren ersten Speicherzellen und die weiteren zweiten Speicherzellen sind optional (zumindest teilweise) voneinander verschieden, wenn eine Bitposition der ersten Prüfbits einen ersten Wert aufweist und die gleiche Bitposition der zweiten Prüfbits einen zweiten Wert aufweist, der von dem ersten Wert verschieden ist und der erste Wert durch den zweiten Wert nicht überschrieben werden kann, ohne dass zuvor der erste Wert gelöscht wird oder wenn die Anzahl der zweiten Prüfbits größer ist als die Anzahl der ersten Prüfbits.
Es wird also auch ein Verfahren vorgeschlagen zum Speichern von codierten Nutzdatenbits in Speicherzellen (eines adressierbaren Speichers), dessen Speicherzellen mindestens zwei mit 0 und 1 bezeichnete Werte als Zustände annehmen können. Den Zustand 0 hat eine Speicherzelle nach einem fehlerfreien bzw. erfolgreichen Löschvorgang.
Ist die Speicherzelle im Zustand 0, so führt das Einschreiben eines Werts 0 dazu, dass die Speicherzelle im Zustand 0 bleibt und das Einschreiben eines Werts 1 dazu, dass die Speicherzelle in den Zustand 1 wechselt.
Ist die Speicherzelle im Zustand 1, so führt das Einschreiben eines Werts 0 dazu, dass die Speicherzelle im Zustand 1 bleibt und das Einschreiben eines Werts 1 dazu, dass die Speicherzelle in den Zustand 1 bleibt. Somit ist ohne vorheriges Löschen ein Zustandswechsel der Speicherzelle von 1 nach 0 nicht möglich.
Bei einem Schreibvorgang sind mindestens zwei Blöcke von Nutzdatenbits vorhanden, die vor dem Abspeichern vorzugsweise blockweise in Blöcke von Wits unter Verwendung mindestens eines WOM-Codes transformiert werden und zwar in Abhängigkeit von den Zuständen, die die Speicherzellen vor dem Schreibvorgang aufweisen. Beispielsweise werden basierend auf den (Blöcken von Nutzdatenbits) mindestens 6 Wits bestimmt.
Beispielsweise werden in zwei aufeinanderfolgenden Schreibvorgängen in einem ersten Schreibvorgang erste Blöcke von N ersten Wits unter einer Adresse α in den Speicher geschrieben, dann werden in dem ersten Schreibvorgang m₁ erste Prüfbits c¹ = c 1 / 1, ..., c 1 / m1 gebildet, so dass die N ersten Wits und die m₁ gebildeten ersten Prüfbits c¹ Bits eines Codewortes des ersten Fehlercodes C¹ mindestens der Länge N + m₁ sind, wobei insbesondere N > m₁ gilt.
Mindestens eines der ersten Prüfbits kann von einem Wit eines ersten Blockes von ersten Wits und von einem Wit eines zweiten Blockes von ersten Wits abhängen.
In einem zweiten Schreibvorgang werden unter der gleichen Adresse α zweite Blöcke von N zweiten Wits in den Speicher geschrieben, dann werden in dem zweiten Schreibvorgang m₂ zweite Prüfbits c² = c 2 / 1, ..., c 2 / m2 gebildet, so dass die N zweiten Wits und die m₂ zweiten Prüfbits c² Bits eines Codewortes des zweiten Fehlercodes C² mindestens der Länge N + m₂ sind, wobei insbesondere N > m₂ gilt.
Vorzugsweise hängt mindestens eines der zweiten Prüfbits von einem Wit eines ersten Blockes von zweiten Wits und von einem Wit eines zweiten Blockes von zweiten Wits ab.
Findet sowohl der erste als auch der zweite Schreibvorgang unter der gleichen Adresse α statt, werden die N ersten Wits, die in dem ersten Schreibvorgang unter der Adresse α in den Speicher geschrieben werden und die N zweiten Wits, die in dem zweiten Schreibvorgang unter der gleichen Adresse α in den Speicher geschrieben werden in den gleichen Speicherzellen des Speichers als Zustände gespeichert, ohne dass hierfür die Speicherzellen mit der Adresse α nach dem ersten Schreibvorgang gelöscht werden müssen.
Findet sowohl der erste als auch der zweite Schreibvorgang unter der gleichen Adresse α statt, wobei die Speicherzellen mit der Adresse α nach dem ersten Schreibvorgang nicht gelöscht werden, so werden die m₁ ersten Prüfbits c¹ in dem ersten Schreibvorgang unter der Adresse α in die m₁ weiteren ersten Speicherzellen zum Speichern der Prüfbits c¹ geschrieben und die m₂ zweiten Prüfbits c² werden unter der Adresse α in die m₂ weiteren zweiten Speicherzellen zum Speichern der Prüfbits c² geschrieben.
Die weiteren zweiten Speicherzellen können von den weiteren ersten Speicherzellen wenigstens teilweise verschieden sein. Dies gilt z. B. wenn m₂ > m₁ gilt oder wenn die Anzahl der Positionen (Komponenten) der zweiten Prüfbits, die einen Wert 0 annehmen, während die entsprechenden Positionen (Komponenten) der ersten Prüfbits den Wert 1 annehmen, größer als ein Schwellenwert S₁ ist, wobei S₁ ≥ 0 gilt.
Für i = 1, 2 weist der Code Cⁱ beispielsweise einen Codeabstand d_i ≥ 2 auf, Der Code Cⁱ kann zur Fehlererkennung von Fehlern von aus dem Speicher ausgelesenen Wits eingesetzt werden, wenn d_i = 2 gilt und der Code Cⁱ kann zur Fehlererkennung oder Fehlerkorrektur von Fehlern in aus dem Speicher ausgelesenen Wits verwendet werden, wenn d_i > 2 ist. Insbesondere ist es möglich, dass fehlerhafte Wits korrigiert werden, wenn der Code Cⁱ zur Fehlerkorrektur verwendet wird. In diesem Fall können die Wits nach der Fehlerkorrektur in die entsprechenden Nutzdatenbits gemäß dem verwendeten WOM-Code zurücktransformiert werden.
Eine andere Weiterbildung ist es, dass die Anzahl der ersten Prüfbits kleiner ist als die Anzahl der ersten Wits.
Auch ist es eine Ausgestaltung, dass die ersten Wits und die zweiten Wits basierend auf Nutzdatenbits mittels mindestens eines WOM-Codes bestimmt werden.
Ferner ist es eine Ausgestaltung, dass den Nutzdatenbits mindestens ein Invertierungsbit hinzugefügt wird, wobei dem mindestens einem Invertierungsbit eine Teilmenge von Nutzdatenbits zugeordnet ist.
Eine andere Ausgestaltung besteht darin, dass das mindestens eine Invertierungsbit einen ersten Wert annimmt, wenn die dem Invertierungsbit zugeordneten Nutzdatenbits nicht invertiert sind und das Invertierungsbit einen zweiten davon verschiedenen Wert annimmt, wenn die dem Invertierungsbit zugeordneten Nutzdatenbits invertiert sind.
Noch eine Ausgestaltung ist es, dass unter Verwendung der Nutzdatenbits und des Invertierungsbits die jeweiligen Wits gebildet werden, wobei die dem mindestens einen Invertierungsbit zugeordneten Nutzdatenbits nicht invertiert werden, wenn das Invertierungsbit den ersten Wert aufweist und wobei die dem mindestens einen Invertierungsbit zugeordneten Nutzdatenbits invertiert werden, wenn das Invertierungsbit den zweiten Wert aufweist.
Somit sind insbesondere die Wits eines Blockes von Wits für unterschiedliche Werte des mindestens einen Invertierungsbits unterschiedlich.
Eine Weiterbildung ist es, dass bei dem ersten Schreibvorgang die ersten Prüfbits so bestimmt sind, dass die aus den Nutzdatenbits und dem mindestens einem Invertierungsbit bestimmten ersten Wits und die ersten Prüfbits Bits des ersten Codewortes sind und wobei bei dem zweiten Schreibvorgang unter der gleichen Adresse die zweiten Prüfbits so bestimmt sind, dass die aus den Nutzdatenbits und dem mindestens einem Invertierungsbit bestimmten zweiten Wits und die zweiten Prüfbits Bits des zweiten Codewortes sind.
Hierbei ist der Wert des mindestens einen Invertierungsbits in dem ersten Schreibvorgang in die Bildung der ersten Wits und in die Bildung der ersten Püfbits und damit in die Fehlererkennung oder Fehlerkorrektur unter Verwendung des ersten Fehlercodes beim Auslesen der gespeicherten Werte einbezogen. Entsprechend ist der Wert des mindestens einen Invertierungsbits in dem zweiten Schreibvorgang in die Bildung der zweiten Wits und der zweiten Prüfbits und damit in die Fehlererkennung oder Fehlerkorrektur beim Auslesen der Werte aus dem Speicher unter Verwendung des zweiten Fehlercodes einbezogen.
Indem das mindestens eine Invertierungsbit zusammen mit den Nutzdatenbits WOM-codiert wird, wird es auch Teil der Fehlerkorrektur.
Eine Option besteht darin, dass die Nutzdatenbits vor dem Bilden der entsprechenden Wits dann invertiert werden, wenn die unter Verwendung der invertierten Nutzdatenbits gebildeten Wits und die zugehörigen Prüfbits mit weniger Fehlern in die entsprechenden Speicherzellen geschrieben werden können als dies unter Verwendung der nicht-invertierten Nutzdatenbits und zugehöriger Prüfbits möglich wäre.
Eine andere Weiterbildung ist es, dass die dem mindestens einen Invertierungsbit zugeordneten Nutzdatenbits alle Nutzdatenbits sind.
Noch eine Weiterbildung besteht darin, dass

– vor dem Schreibvorgang die in zu adressierenden Speicherzellen dort gespeicherte Daten ausgelesen werden,
– die ausgelesenen Daten mit den zu speichernden Daten verglichen werden,
– die zu speichernden Daten invertiert werden, falls die zu speichernden Daten nicht fehlerfrei in den Speicher geschrieben werden können,
– die ersten Wits oder die zweiten Wits basierend auf den invertierten Daten mittels des mindestens einen WOM-Codes bestimmt und in den Speicherzellen gespeichert werden.

Eine zusätzliche Weiterbildung ist es, dass die mittels des mindestens einen WOM-Codes codierten ersten Wits verschieden sind von den mittels des mindestens einen WOM-Codes codierten zweiten Wits.
Ferner ist es eine Ausgestaltung, dass mindestens eine Speicherzelle des Speichers vor dem ersten Schreiben nicht vollständig gelöscht ist, wobei basierend auf der mindestens einen nicht vollständig gelöschten Speicherzelle die ersten Wits und die zweiten Wits mittels des mindestens einen WOM-Codes codiert werden.
Somit kann der WOM-Code genutzt werden, um Datenbits als Wits zu codieren, obwohl einzelne Speicherzellen begründet durch den fehlerhaften oder unvollständigen Löschvorgang bereits den Wert 1 anstatt des Wertes 0 aufweisen.
Eine andere Weiterbildung besteht darin, dass die ersten Wits und die zweiten Wits jeweils als Blöcke organisiert sind, wobei jeder Belegung der Bits eines der Blöcke der ersten Wits durch den mindestens einen WOM-Code zwei unterschiedliche Codierungen zugeordnet sind.
Somit kann mindestens ein Prüfbit sowohl von einem Wit eines ersten Blockes und einem Wit eines zweiten Blockes abhängen. Der erste Block kann dabei eine Teilmenge der ersten Wits sein und der zweite Block kann eine Teilmenge der zweiten Wits sein.
Die jeweiligen Prüfbits können optional nicht nur aus den Wits eines einzigen Blocks bestimmt werden, sondern die Prüfbits können aus mehreren Blöcken abgeleitet werden.
Im vorliegenden Fall können die ersten Wits in Blöcke unterteilt sein und die ersten Prüfbits werden basierend auf Bits mehrerer Blöcke (der ersten Wits) bestimmt. Entsprechendes gilt für die zweiten Wits, die in Blöcke unterteilt sein können und für die zweiten Prüfbits, die basierend auf Bits mehrerer Blöcke (der zweiten Wits) bestimmt werden.
Die Nutzdatenbits werden in Nutzdatenwits transformiert. Es ist eine Option, die jeweiligen Prüfbits bei der Transformation zu berücksichtigen oder nicht zu berücksichtigen.
Die Prüfbits c¹ und c² werden in der Regel in zwei aufeinanderfogenden Schreibvorgängen in unterschiedlichen Speicherzellen gespeichert. Gilt jedoch beispielsweise c¹ = 0, so können die Prüfbits c² in den gleichen Speicherzellen wie die Prüfbits c¹ gespeichert werden.
Eine Option besteht darin, auch die Prüfbits (zumindest teilweise) in Wits zu transformieren. In diesem Fall könnten die Prüfwits dann zunächst in Prüfbits rücktransformiert und mit den so erhaltenen Prüfbits die Datenwits korrigiert werden. Anschließend könnten die korrigierten Datenwits in Nutzdatenbits rücktransformiert werden.
Auch ist es eine Weiterbildung, dass die Anzahl der zweiten Prüfbits kleiner als die Anzahl der zweiten Wits ist.
Ferner ist es eine Weiterbildung, dass der erste Fehlercode ein fehlererkennender Code und/oder ein fehlerkorrigierender Code ist und bei dem der zweite Fehlercode ein fehlererkennender Code und/oder ein fehlerkorrigierender Code ist.
Eine Option besteht darin, dass der erste Fehlercode und der zweite Fehlercode identische Codes darstellen. Auch können erster Fehlercode und zweiter Fehlercode unterschiedliche Codes sein.
Eine andere Ausgestaltung ist es, dass der erste Fehlercode ein Code ist, der einen Codeabstand größer gleich drei aufweist.
Noch eine andere Ausgestaltung besteht darin, dass der zweite Fehlercode ein Code ist, der einen Codeabstand größer gleich drei aufweist.
Auch ist es eine Weiterbildung, dass die weiteren ersten Speicherzellen und die weiteren zweiten Speicherzellen voneinander verschieden sind.
Somit können die ersten m₁ Prüfbits, die unter einer Adresse α in den Speicher geschrieben werden, in die weiteren ersten Speicherzellen geschrieben werden und die zweiten m₂ Prüfbits, die in dem zweiten Schreibvorgang unter der gleichen Adresse α in den Speicher geschrieben werden, können in die weiteren zweiten Speicherzellen geschrieben werden, wobei die weiteren ersten Speicherzellen und die weiteren zweiten Speicherzellen voneinander verschieden sein können.
Insbesondere kann die Anzahl der ersten Prüfbits gleich der Anazhl der zweiten Prüfbits sein, d. h. m₁ = m₂.
Eine Weiterbildung besteht ferner darin, dass wenn kein Fehler auftritt, die ersten Wits und die ersten Prüfbits eine echte Teilmenge von Bits des ersten Codewortes sind oder dass die zweiten Wits und die zweiten Prüfbits eine echte Teilmenge von Bits des zweiten Codewortes sind oder dass sowohl die ersten Wits und die ersten Prüfbits eine echte Teilmenge der Bits des ersten Codewortes als auch die zweiten Wits und die zweiten Prüfbits eine echte Teilmenge der Bits des zweiten Codewortes sind.
Insbesondere ist der erste Fehlercode und der zweite Fehlercode jeweils ein systematischer Code.
Noch eine Weiterbildung ist es, dass die Länge des ersten Fehlercodes größer ist als die Anzahl der ersten Wits und der ersten Prüfbits und dass die Länge des zweiten Fehlercodes größer ist als die Anzahl der zweiten Wits und der zweiten Prüfbits.
Eine zusätzliche Weiterbildung ist es, dass anhand der ersten Wits, der ersten Prüfbits und ersten Zusatzbits das erste Codewort des ersten Fehlercodes bestimmt wird und bei dem anhand der zweiten Wits, der zweiten Prüfbits und zweiten Zusatzbits das zweite Codewort des zweiten Fehlercodes bestimmt wird.
Die ersten Zusatzbits basieren auf einer ersten weiteren Information und die zweiten Zusatzbits basieren auf einer zweiten weiteren Information. Die weitere Information kann z. B. umfassen: eine Indikatorinformation, eine Invertierungsinformation, eine Passwortinformation, eine Adressinformation oder eine abgeleitete Adressinformation.
Eine andere Ausgestaltung besteht darin, dass beim Schreiben in den Speicher und/oder beim Lesen aus dem Speicher die ersten Wits, die ersten Prüfbits und die ersten Zusatzbits das erste Codewort bilden und die zweiten Wits, die zweiten Prüfbits und die zweiten Zusatzbits das zweite Codewort bilden.
Ein Codewort wird insbesondere dann gebildet, wenn kein Fehler auftritt.
Noch eine andere Ausgestaltung ist es, dass die ersten Zusatzbits und/oder die zweiten Zusatzbits jeweils mindestens auf einer der folgenden Informationen basieren:

– einer Adressinformation,
– einer Adressinformation betreffend eine Schreibadresse oder eine Leseadresse,
– einer aus einer Adressinformation abgeleiteten Information,
– einer Identifikatorinformation,
– einer Passwortinformation,
– einer Invertierungsinformation.

Eine Weiterbildung ist es, dass ein Fehler in den ersten Zusatzbits erkannt und/oder korrigiert wird und/oder dass ein Fehler in den zweiten Zusatzbits erkannt und/oder korrigiert wird.
Insbesondere ist es eine Option, dass Fehler in den ersten Zusatzbits (nur) erkannt, jedoch nicht korrigiert werden können. Wurde ein Fehler erkannt (der nicht korrigierbar ist oder der nicht korrigiert wird), so kann eine vorgegebene Aktion eingeleitet werden. Beispielsweise kann eine (Fehler-)Meldung ausgegeben werden.
So könnte die Korrektur eines Adressfehlers unterbleiben, falls beim Lesezugriff bereits die falsche Adresse verwendet wurde und eine anschließende Korrektur ohne einen erneuten Lesezugriff auf die richtige Adresse ggf. sinnlos wäre.
Gemäß einem anderen Beispiel könnte ein Fehler in der Adressinformation, z. B. in Adressbits oder in daraus abgeleiteten Bits, erkannt und nicht korrigiert werden.
In einem weiteren Beispiel könnte ein Fehler in der Identifikatorinformation, z. B. in Identifikatorbits, erkannt und nicht korrigiert werden.
Auch ist es eine Option, dass ein Fehler in einer Kombination aus Adress- und Identifikatorinformation erkannt und nicht korrigiert werden kann.
Eine weitere Option besteht darin, dass nach einem Schreibvorgang, bei dem Blöcke von Wits und Prüfbits in Speicherzellen geschrieben wurden, die Zustände der Speicherzellen ausgelesen werden. Wenn eine Anzahl der Fehler in den ausgelesenen Daten einen durch den verwendeten Fehlercode nicht korrigierbaren Wert übersteigt, kann eine vorgegebene Aktion durchgeführt werden. Beispielsweise können in so einem Fall die in den Speicherzellen gespeicherten Werte gelöscht oder eine andere Adresse verwendet werden.
Eine Weiterbildung besteht darin, dass in den ersten weiteren Speicherzellen eine Markierung gespeichert wird, sofern die zweiten Prüfbits in den weiteren zweiten Speicherzellen gespeichert werden.
Falls die in dem zweiten Schreibvorgang gebildeten m₂ zweiten Prüfbits in die m₂ weiteren zweiten Speicherzellen geschrieben werden, die sich beispielsweise von den weiteren ersten Speicherzellen unterscheiden, in die zuvor die m₁ ersten Prüfbits geschrieben wurden, werden die m₁ ersten Speicherzellen in dem zweiten Schreibvorgang (bzw. zuvor oder danach) mit einer m₁-stelligen Markierung überschrieben, wobei die m₁-stellige Markierung keine gültige Folge von ersten Prüfbits des Codewortes des Fehlercods C¹ ist.
Eine Ausgestaltung besteht darin, dass die Markierung eine Bitfolge ist, die keine gültige Bitfolge der ersten Prüfbits darstellt.
Auch ist es eine Ausgestaltung, dass ein Teilbereich des adressierbaren Speichers gelöscht wird, der die Adresse umfasst, auf den ein Schreibvorgang angewendet wurde, wenn nach dem Schreibvorgang die abzuspeichernden ersten oder zweiten Wits an d_N Positionen nicht den gewünschten Zustand aufweisen und/oder wenn nach dem Schreibvorgang die ersten Prüfbits oder die zweiten Prüfbits an d_P Positionen nicht den gewünschten Zustand aufweisen.
Noch eine Ausgestaltung ist es, dass ein zweiter Teilbereich des adressierbaren Speichers genutzt wird, wenn nach dem Schreibvorgang auf einen ersten Teilbereich die abzuspeichernden ersten oder zweiten Wits an d_N Positionen nicht den gewünschten Zustand aufweisen und/oder wenn nach dem Schreibvorgang die ersten Prüfbits oder die zweiten Prüfbits an d_P Positionen nicht den gewünschten Zustand aufweisen.
Eine andere Ausgestaltung ist es, dass der Teilbereich gelöscht wird oder der zweite Teilbereich anstelle des ersten Teilbereich genutzt wird, wenn gilt d_N + d_P ≥ S₂, wobei S₂ ein Schwellenwert ist, für den S₂ ≥ 0 gilt.
Eine Weiterbildung besteht darin, dass die weiteren ersten Speicherzellen und die weiteren zweiten Speicherzellen voneinander verschieden sind, wenn sich die ersten Prüfbits durch die zweiten Prüfbits nicht überschreiben lassen ohne dass eine vorgegebene Anzahl fehlerhafter Speicherzellen auftritt.
Eine Ausgestaltung ist es, dass die vorgegebene Anzahl fehlerhafter Speicherzellen größer gleich Null ist.
Eine andere Ausgestaltung ist es, dass die Anzahl der ersten Prüfbits größer eins ist und bei dem die Anzahl der zweiten Prüfbits größer eins ist.
Noch eine Ausgestaltung ist es, dass der adressierbare Speicher mindestens einen der folgenden Speichertypen umfasst:

– einen flüchtigen Speicher;
– einen nichtflüchtigen Speicher.

Ferner wird zur Lösung der oben angeführten Aufgabe eine Vorrichtung angegeben zum Speichern von Bits in Speicherzellen eines Speichers mit einer Verarbeitungseinheit, die derart eingerichtet ist,

– dass in zwei aufeinanderfolgenden Schreibvorgängen erste und zweite Wits unter einer gleichen Adresse in gleiche Speicherzellen geschrieben werden, ohne dass die Speicherzellen nach dem ersten Schreibvorgang gelöscht werden,
– wobei erste Prüfbits in weitere erste Speicherzellen und zweite Prüfbits in weitere zweite Speicherzellen gespeichert werden.

Die hier genannte Verarbeitungseinheit kann insbesondere als eine Prozessoreinheit und/oder eine zumindest teilweise festverdrahtete oder logische Schaltungsanordnung ausgeführt sein, die beispielsweise derart eingerichtet ist, dass das Verfahren wie hierin beschrieben durchführbar ist. Besagte Verarbeitungseinheit kann jede Art von Prozessor oder Rechner oder Computer mit entsprechend notwendiger Peripherie (Speicher, Input/Output-Schnittstellen, Ein-Ausgabe-Geräte, etc.) sein oder eine solche umfassen.
Die vorstehenden Erläuterungen betreffend das Verfahren gelten für die Vorrichtung entsprechend. Die Vorrichtung kann in einer Komponente oder verteilt in mehreren Komponenten ausgeführt sein.
Eine Weiterbildung ist es, dass die Verarbeitungseinheit derart eingerichtet ist, dass

Eine Ausgestaltung besteht darin, dass die Vorrichtung den Speicher umfasst, der die weiteren ersten Speicherzellen und die weiteren zweiten Speicherzellen umfasst.
Auch ist es eine Ausgestaltung, dass der Speicher einen nichtflüchtigen Speicher und/oder einen flüchtigen Speicher umfasst.
Ferner wird die oben genannte Aufgabe gelöst mittels eines Systems umfassend mindestens eine der hier beschriebenen Vorrichtungen.
Es ist insbesondere ein Vorteil des hier beschriebenen Ansatzes, dass ein separierbarer fehlererkennender Code oder ein separierbarer fehlerkorrigierender Code zur Fehlerkorrektur und/oder Fehlererkennung effizient verwendet werden kann.
Ein anderer Vorteil besteht darin, dass neben den WOM-codierten Wits auch weitere Informationen (auch bezeichnet als Zusatzbits), die nicht WOM-codiert sind, in den verwendeten fehlererkennenden Code und/oder fehlerkorrigierenden Code einbezogen werden können. Beispiele für solche Informationen sind Bits einer Leseadresse oder Bits, die aus den Bits der Leseadresse abgeleitet sind, z. B. ein Zugriffsrecht, ein Passwort o. a. Hierbei ist es nicht notwendig (optional jedoch möglich), dass diese weiteren Informationen in den Speicherzellen des überwachten Speichers abgespeichert werden.
Zusatzbits bilden beispielsweise Bits einer Leseadresse und/oder einer Schreibadresse oder abgeleitete Bits einer Leseadresse und/oder einer Schreibadresse. Weiterhin können Zusatzbits bestimmt sein als Bits eines Passwortes oder Bits eines Zugriffsrechts. Entsprechend sind andere Beispiele zur Verwendung von Zusatzbits möglich.
Auch ist es ein Vorteil, dass die Anwendbarkeit fehlererkennender und/oder fehlerkorrigierender Codes für Speicher, deren Blöcke nicht vollständig gelöscht sind, verbessert wird.
Die oben beschriebenen Eigenschaften, Merkmale und Vorteile dieser Erfindung sowie die Art und Weise, wie diese erreicht werden, werden nachfolgend beschrieben im Zusammenhang mit einer schematischen Beschreibung von Ausführungsbeispielen, die im Zusammenhang mit den Zeichnungen näher erläutert werden. Dabei können zur Übersichtlichkeit gleiche oder gleichwirkende Elemente mit gleichen Bezugszeichen versehen sein.
Es zeigen:
1a vollständig gelöschte Speicherzellen an einer Adresse 10011,
1b eine Belegung der Speicherzellen aus 1a nach einem ersten Schreibvorgang unter Verwendung eines WOM-Codes,
1c eine Belegung der Speicherzellen aus 1a nach einem zweiten Schreibvorgang unter Verwendung des gleichen WOM-Codes wie in 1b,
2 Speicherzellen mit 6 Speicherzellen zur Speicherung von Wits, mit 7 Speicherzellen zur Speicherung von 7 Prüfbits eines ersten Codes C¹ in einem ersten Schreibvorgang und mit 6 Speicherzellen zur Speicherung von 6 Püfbits eines zweiten Codes C² in einem zweiten Schreibvorgang,
3 Belegungen von Speicherzellen mit den Adressen 1010 und 1011, wobei die Adressbits in die Bildung der Prüfbits einbezogen sind,
4 Belegungen von Speicherzellen mit der Adresse 1010 nach dem ersten Schreibvorgang, wobei die Parität der Adressbits in die Bildung der Prüfbits eingeht,
5a Belegungen von Speicherzellen nach einem unvollständigen Löschvorgang,
5b Belegungen der Speicherzellen aus 5a nach einem ersten Schreibvorgang, wobei die Nutzdatenbits und ein Invertierungsbit vor der Bildung von Wits invertiert wurden,
6 eine beispielhafte Schaltungsanordnung zur Encodierung,
7 eine beispielhafte Schaltungsanordnung zur Decodierung,
8 eine beispielhafte Schaltungsanordnung, bei der die Steuerung eines Multiplexers in Abhängigkeit eines Markierungssignals der ersten Prüfbits erfolgt.
Fehlererkennende-, fehlerkorrigierende Codes
Ein fehlererkennender und/oder fehlerkorrigierender Code wird hierin auch als Fehlercode bezeichnet.
Ein Fehlercode C der Länge n mit k Informationsbits kann durch seine Generatormatrix G oder seine H-Matrix H beschrieben werden. Dabei sind die Generatormatrix eine (k, n)-Matrix und die H-Matrix eine (n – k, n)-Matrix. Es können k Informationsbits u₁, ..., u_k in n Bits eines Codewortes v = v₁, ..., v_n gemäß v = v₁, ..., v_n = [u₁, ..., u_k]·G = u·G bestimmt werden. Sind die Generatormatrix und die H-Matrix in systematischer Form, gilt G = (I_k, P_k, m) und H = (P T / m,k, I_m) mit m = n – k. Dabei sind

I_k: die k-dimensionale Einheitsmatrix,
I_m: die m-dimensionale Einheitsmatrix,
P_k,m: die (k, m) Paritätsmatrix und
P T / m,k: die transponierte Paritätsmatrix, die durch Vertauschen von Zeilen und Spalten aus der Paritätsmatrix P_k,m gewonnen wird.

Im Falle eines systematischen Codes ergibt sich unmittelbar aus der G-Matrix eine mögliche H-Matrix. Weiterhin gilt für systematische Codes: v = u, c v = u·G mit u = u₁, ..., u_k und c = c₁, ..., c_m.
Zu den Informationsbits u₁, ..., u_k werden Prüfbits c₁, ..., c_m c₁, ..., c_m = [u₁, ..., u_k]·P_k,m hinzugefügt.
Ein Wort v = v₁, ..., v_n ist ein Codewort des Codes C, wenn
gilt, wobei 0| hier einen m-dimensionalen Spaltenvektor bezeichnet.
Wird eine Matrix, hier die Matrix H, von links mit einem Vektor, hier dem Vektor v, multipliziert, so ist der Vektor v ein Zeilenvektor. Wird eine Matrix, hier die Matrix H, von rechts mit einem Vektor v^T multipliziert, so ist der Vektor v^T ein Spaltenvektor, wobei der Vektor v^T der transponierte Spaltenvektor des Zeilenvektors v ist.
Ist v' = v ' / 1, ..., v ' / n = v ⊕ e = v₁ ⊕ e₁, ..., v_n ⊕ e_n ein Wort, das aus einem Codewort v = v₁, ..., v_n durch Fehler hervorgegangen ist, wird e = e₁, ..., e_n als Fehlervektor bezeichnet.
Gilt e_i = 1 für i ∊ {1, ..., n}, ist v ' / i = v_i ⊕ 1 = v _i , und die i-te Komponente v ' / 1 ist fehlerhaft. Gilt e_i = 0 für i ∊ {1, ..., n}, ist v ' / i = v_i ⊕ 0 = v_i , und die i-te Komponente v ' / i ist korrekt.
Hat der Fehlervektor e eine Anzahl von q Komponenten, die gleich 1 sind, liegt ein q-Bitfehler vor.
Ein Fehlersyndrom s = s₁, ..., s_m ist durch s^T = H·v^'T = H·e^T bestimmt, und s^T ist gleich 0|, wenn das Wort v ein Codewort ist.
Ist der Code C ein τ-Bitfehler erkennender Code, so ist s^T ≠ 0| für alle 1, ..., τ-Bitfehler.
Ist der Code C ein t-Bitfehler korrigierender Code, dann ist s^T verschieden, für alle verschiedenen 1, ..., t-Bitfehler.
Der Hamming-Abstand d(v¹, v²) mit v¹ = v 1 / 1, ..., v 1 / n und v² = v 2 / 1, ..., v 2 / n ist gleich der Anzahl der Bits, in denen sich v¹ und v² unterscheiden, so dass gilt
wobei ⊕ eine komponentenweise exklusiv-oder-Verknüpfung ist.
Ein Codeabstand d_min eines Codes ist gleich dem minimalen Hamming-Abstand zwischen zwei unterschiedlichen Codewörternder des Codes C. Ist der Code C ein linearer Code, so gilt d_min = min(d(vⁱ, v^j); vⁱ, v^j ∊ C; vⁱ≠ v^j) d_min = min(w(v^k, v^k ∊ C)), wobei
das Hamming-Gewicht von v, also die Anzahl der Einsen von v bezeichnet.
Ist der Code C ein t-Bitfehler korrigierender Code mit dem minimalen Codeabstand d_min, dann ist t gemäß 2t + 1 ≤ d_min ≤ 2t + 2 bestimmt.
So ist beispielsweise ein Code mit dem minimalen Codeabstand d_min = 3 ein 1-Bitfehler korrigierender Code, da 2·1 + 1 = 3 ≤ 3 ≤ 2·1 + 2 = 4 gilt.
Als Codes sind lineare Codes als auch nichtlineare Codes bekannt. Als Beispiel eines nichtlinearen Codes sei hier der Berger-Code (siehe z. B. http://en.wikipedia.org/wiki/Berger_code) genannt.
Aus k Informationsbits u₁, ..., u_k ergeben sich bei dem Berger-Code die zugehörigen Prüfbits c₁, ..., c_m zu
so dass die binäre Darstellung der Summe der Anzahl der Werte 0 der Informationsbits die Prüfbits bestimmt. Der Berger-Code erkennt alle unidirektionalen Fehler, d. h. Fehler, die nur Nullen in Einsen verfälschen oder die nur Einsen in Nullen verfälschen.
Ausführungsbeispiel: (3, 2, 2)-WOM-Code
Es wird der Fall betrachtet, dass 3 Blöcke aus jeweils 2 Nutzdatenbits als 3 Blöcke aus jeweils 3 Nutzdatenwits in einem Speicher mit der Wortbreite 19 unter einer Adresse α = α₁, ..., α₅ der Wortbreite 5 gespeichert werden. Diese 3 Blöcke von Nutzdatenbits bilden die ersten 6 Nutzdatenbits und die ihnen zugeordneten 3 Blöcke von Nutzdatenwits bilden die ersten 9 Nutzdatenwits.
Die Nutzdatenbits x₁, x₂ bilden den ersten Block der ersten Nutzdatenbits und werden unter Verwendung des in der Tabelle beschriebenen WOM-Codes in den ersten Block Nutzdatenwits y₁, y₂, y₃ transformiert.
Dieser WOM-Code ist ein (N_W, n_W, t) = (3, 2, 2)-WOM-Code. Wie bereits vorstehend erläutert bezeichnen hierbei

N_W: die Anzahl der (Nutzdaten-)Wits (also der transformierten Bits),
n_W: die Anzahl der Bits (auch bezeichnet als Datenbits oder Nutzdatenbits) und
t: die Anzahl der Schreibvorgänge bei denen n_W Bits codiert als N Wits an eine Adresse α in den Speicher geschrieben werden können, ohne dass der Speicher zwischenzeitlich gelöscht werden muss.

Die Nutzdatenbits x₃, x₄ bilden den zweiten Block der ersten Nutzdatenbits und werden unter Verwendung des in der Tabelle beschriebenen WOM-Codes in den zweiten Block Nutzdatenwits y₄, y₅, y₆ transformiert. Entsprechend bilden die Nutzdatenbits x₅, x₆ den dritten Block der ersten Nutzdatenbits und werden unter Verwendung des in der Tabelle beschriebenen WOM-Codes in den dritten Block Nutzdatenwits y₇, y₈, y₉ transformiert.
Als Beispiel wird als erste Nutzdatenbits die Bitfolge x₁, ..., x₆ = 10 00 11 betrachtet.
1a veranschaulicht einen Speicherbereich 101, in dem drei Blöcke [y₁, y₂, y₃], [y4, y₅, y₆] und [y₇, y₈, y₉] erster Nutzdatenwits, in die drei Blöcke [x₁, x₂], [x₃, x₄] und [x₅, x₆] erster Nutzdatenbits unter Verwendung des WOM-Codes gemäß der obigen Tabelle codiert sind, an einer Adresse α₁, ..., α₅ gespeichert werden sollen. Diese Adresse lautet beispielhaft: α₁, ..., α₅ = 10011.
Der Speicherbereich 101 hat eine Wortbreite von 19 Bits. Speicherzellen des Speicherbereichs 101 sind in 1a mit Z¹, Z², ..., Z¹⁹ bezeichnet. Die 19 Bits sind unterteilt in 9 erste (Nutzdaten-)Wits 102, fünf erste Prüfbits 103 und fünf zweite Prüfbits 104.
Die Speicherzellen Z¹, ..., Z⁹ dienen zur Speicherung der Datenwits, die Speicherzellen Z¹⁰, ..., Z¹⁹ zur Speicherung von Prüfbits.
Es wird beispielhaft der Fall betrachtet, dass der Speicherbereich 101 vor dem Schreiben vollständig (und fehlerfrei) gelöscht ist. Die Speicherzellen Zⁱ, i = 1, ..., 19 sind also in einem Zustand z_i = 0, bevor sie beschrieben werden.
Gemäß der oben beispielhaft angegebenen Bitfolge von Nutzdatenbits ergeben sich folgende Beziehungen für die Blöcke von je zwei Nutzdatenbits x₁, x₂ = 10, x₃, x₄ = 00, x₅, x₆ = 11.
Diese Blöcke von Nutzdatenbits werden gemäß der Tabelle wie folgt in Nutzdatenwits codiert: y₁, y₂, y₃ = f¹(x₁, x₂) = f¹(1, 0) = 100, y₄, y₅, y₆ = f¹(x₃, x₄) = f¹(0, 0) = 000, y₇, y₈, y₉ = f¹(x₅, x₆) = f¹(1, 1) = 010.
In dem betrachteten Ausführungsbeispiel sollen Prüfbits unter Verwendung eines (14, 9)-Codes C gebildet werden, wobei der Code C ein verkürzter Hamming-Code mit einer H-Matrix
und einer G-Matrix
ist, wobei
gilt und
die transponierte Matrix der Matrix P_9,5 ist.
In dem vorliegenden Beispiel werden die fünf ersten Prüfbits c 1 / 1, c 1 / 2, c 1 / 3, c 1 / 4, c 1 / 5 gemäß der Beziehung
bestimmt.
In einem ersten Schreibvorgang werden somit unter der Adresse α₁, ..., α₅ = 10011 die ersten Datenwits 100000010 in die Speicherzellen Z¹, ..., Z⁹ und die ersten Prüfbits 11110 in die Speicherzellen Z¹⁰, ..., Z¹⁴ geschrieben.
1b zeigt entsprechend den Inhalt bzw. die Zustände des Speicherbereichs 101 mit der Adresse 10011 nach dem ersten Schreibvorgang. Die ersten Prüfbits 11110 werden dabei aus den ersten Nutzdatenwits gebildet und nicht in Wits transformiert. Die Prüfbits werden für die ersten neun Nutzdatenwits (also die drei Blöcke der ersten Nutzdatenwits) gemeinsam gebildet. Dies hat den Vorteil, dass weniger Prüfbits benötigt werden verglichen mit dem Fall, dass für jeden einzelnen Block von Wits Prüfbits gebildet würden.
In einem zweiten Schreibvorgang sollen nun die Blöcke der zweiten sechs Nutzdatenbits x ' / 1, x ' / 2 = 11, x ' / 3, x ' / 4 = 10, x ' / 5, x ' / 6 = 11 als Nutzdatenwits codiert und gespeichert werden.
In den ersten drei Speicherzellen Z¹, Z², Z³ sind die Wits 100 nach dem ersten Schreibvorgang gespeichert. Der erste Block x ' / 1, x ' / 2 = 11 der zweiten Nutzdatenbits wird in die zweiten Nutzdatenwits y ' / 1, y ' / 2, y ' / 3 = f²(x ' / 1, x ' / 2) = f²(1, 1) = 10 1 codiert und in die Speicherzellen Z¹, Z², Z³ geschrieben, die vor dem zweiten Schreiben mit 100 belegt sind. Die ersten Nutzdatenwits 100 werden mit den zweiten Nutzdatenwits 101 überschrieben.
In den zweiten drei Speicherzellen Z⁴, Z⁵, Z⁶ sind die Wits 000 nach dem ersten Schreibvorgang gespeichert. Der zweite Block x ' / 3, x ' / 4 = 10 der zweiten Nutzdatenbits wird in die zweiten Nutzdatenwits y ' / 4, y ' / 5, y ' / 6 = f¹(x ' / 3, x ' / 4) = f¹(1, 0) = 100 codiert und in die Speicherzellen Z⁴, Z⁵, Z⁶ geschrieben, die vor dem zweiten Schreiben mit 000 belegt sind. Die ersten Nutzdatenwits 000 werden mit den zweiten Nutzdatenwits 100 überschrieben.
In den dritten drei Speicherzellen Z⁷, Z⁸, Z⁹ sind die Wits 010 nach dem ersten Schreibvorgang gespeichert. Der dritte Block x ' / 5, x ' / 6 = 11 der zweiten Nutzdatenbits wird in die zweiten Nutzdatenwits y ' / 7, y ' / 8, y ' / 9 = f(x ' / 5, x ' / 6) = f¹(1, 1) = 010 codiert und in die Speicherzellen Z⁷, Z⁸, Z⁹ geschrieben. Die ersten Nutzdatenwits 010 werden mit den zweiten Nutzdatenwits 010, die den gleichen Wert aufweisen, überschrieben.
Hierbei sei angemerkt, dass optional ein Überschreiben von gleichen Werten auch entfallen kann. Im vorstehenden Beispiel bedeutet dies, wenn die ersten Nutzdatenwits 010 durch zweite Nutzdatenwits 010 überschrieben werden, kann der tatsächliche Schreibvorgang entfallen.
Zusammenfassend ergibt sich demnach gemäß dem hier vorliegenden Beispiel die nachfolgende Codierungsabfolge:
Die fünf zweiten Prüfbits c 2 / 1, ..., c 2 / 5 werden entsprechend der Beziehung
gebildet.
Die zweiten neun Nutzdatenwits 101 100 010 werden in dem zweiten Schreibvorgang in die Speicherzellen Z¹, ..., Z⁹ geschrieben. Die Speicherzellen haben nach dem ersten Schreibvorgang die Zustände z 1 / 1, ...,z 1 / 9 = 100 000 010 . Auf diese Zustände ist der zweite Schreibvorgang anwendbar, weil kein einziger Zustand einen Übergang von 1 auf 0 erfährt.
Die zweiten Prüfbits c 2 / 1, c 2 / 2, c 2 / 3, c 2 / 4, c 2 / 5 = 01001 werden bei dem zweiten Schreibvorgang in die Speicherzellen Z¹⁵, ..., Z¹⁹ geschrieben.
1c zeigt den Inhalt bzw. die Zustände der Speicherzellen Z¹, ..., Z¹⁹ nach dem zweiten Schreibvorgang.
Nach dem ersten Schreibvorgang sind in den Speicherzellen Z¹, ..., Z⁹ die ersten neun Nutzdatenwits 100 000 010 und in den Speicherzellen Z¹⁰, ..., Z¹⁴ die ersten Prüfbits 11110 gespeichert. Es ergibt sich ein Codewort des betrachteten Codes C (hier: Hamming-Codes):

11110 100 000 010.
Nach dem zweiten Schreibvorgang sind in den Speicherzellen Z¹, ..., Z⁹ die zweiten neun Nutzdatenwits 101 100 010 und in den Speicherzellen Z¹⁵, ..., Z¹⁹ die zweiten Prüfbits 01001 gespeichert. Es ergibt sich ein Codewort des betrachteten Codes C:

01001 101 100 010.
Es ist vorteilhaft, die ersten Prüfbits 103 und die zweiten Prüfbits 104 zu speichern, ohne sie in Wits zu transformieren. In diesem Fall ist die Kombination aus Wits und Prüfbits nicht „WOM-codiert”. Insofern können z. B. bekannte fehlerkorrigierende Codes auf Datenwits angewendet werden. Außerdem kann eine Codierung der Prüfbits mit einem WOM-Code in Prüfwits dazu führen, dass durch Fehler in den abgespeicherten Prüfwits zusätzliche Fehler in den Prüfbits, die zur Korrektur der Datenwits erforderlich sind, auftreten.
Schreibt man beispielsweise die Bits 10 codiert als Wits f¹(1, 0) = 1, 0, 0 in einen Speicher und tritt beispielsweise ein 1-Bitfehler in der zweiten Position der Wits auf, so dass 1, 0, 0 in 1, 1, 0 verfälscht wird, so ergibt sich aus der Tabelle, dass die Wits 1, 1, 0 den Bits 0, 1 entsprechen: WOM-Codierung: x₁, x₂ = 10 → f¹(x₁, x₂) = 100 1-Bitfehler in Wits: 100 → 110 WOM-Decodierung: f^–2(110) = 01 ≠ 10
Somit kann ein recht häufig auftretender 1-Bitfehler in den als Wits codierten Prüfbits zu einem 2-Bitfehler in den rücktransformierten Bits führen. Würden auch die Prüfbits WOM-codiert gespeichert, könnten sich Fehler in den Prüfwits entsprechend auf die Anzahl der Fehler in den Prüfbits auswirken, was den Aufwand der Fehlerkorrektur erhöhen und komplexere Codes erfordern würde.
Die Anzahl der Prüfbits eines üblichen fehlerkorrigierenden linearen Codes mit k Informationsstellen, beispielsweise eines Hamming-Codes, eines Hsiao-Codes oder eines BCH-Codes, wächst proportional zu log₂(k), wobei log₂ den Zweierlogarithmus beschreibt, so dass die Anzahl der Prüfbits im Vergleich zu den Informationsstellen insbesondere für große Werte von k klein ist.
Durch die Verwendung von WOM-Codes zur Transformation der relativ großen Anzahl von Nutzdatenbits in Nutzdatenwits wird die Anzahl der erforderlichen Speicherzellen zur Speicherung der Nutzdaten wesentlich reduziert. Allerdings wird die relativ kleine Anzahl der Speicherzellen zur Speicherung der Prüfbits beispielsweise verdoppelt. In den hier erläuterten Beispielen kann ein Fehlercode C mit relativ kleinen Codeabstand verwendet werden, der nur wenige Prüfbits benötigt. Das erlaubt eine schnelle Fehlerkorrektur und erfordert eine kleine Chipfläche zur Realisierung einer Decodierschaltung und/oder einer Codierschaltung.
In dem vorliegenden Beispiel werden die ersten Prüfbits bei dem ersten Schreibvorgang in den Speicherzellen Z¹⁰, ..., Z¹⁴ und die zweiten Prüfbits bei dem zweiten Schreibvorgang in den zweiten Speicherzellen Z¹⁵, ..., Z¹⁹ gespeichert.
Beim Auslesen der Daten aus dem Speicherbereich 102 ist bekannt, ob der Speicher zum ersten Mal oder zum zweiten Mal beschrieben wurde bzw ob es sich bei den zu den ausgelesenen Datenwits gehörenden Prüfbits um erste Prüfbits 103 oder um zweite Prüfbits 104 handelt (bzw ist bekannt, wo die jeweiligen Prüfbits gespeichert sind).
Beispielsweise können die ersten Prüfbits beim ersten Schreibvorgang in einem Speicherbereich erster Prüfbits abgelegt werden. Entsprechend können die zweiten Prüfbits beim zweiten Schreibvorgang in einem Speicherbereich zweiter Prüfbits abgelegt werden. Die beiden Speicherbereiche für erste und zweite Prüfbits können beispielsweise voneinander verschieden, also z. B. physikalisch getrennt voneinander ausgeführt sein. Beim Lesen nach dem jeweiligen Schreibvorgang wird dann der jeweils passende physikalische Speicher zum Zugriff auf die jeweiligen Prüfbits adressiert.
Option: Datenwits und zugehörige Prüfbits in unterschiedlichen Speicherbereichen
Es ist auch möglich, Datenwits und zugehörige Prüfbits in verschiedene Speicherbereiche und/oder in unterschiedliche Speicher zu schreiben.
Werden die Datenwits beispielsweise in einem ersten Speicher gespeichert, bei dem sich ein erster binärer Wert (beispielsweise 1) nicht durch einen zweiten binären Wert (beispielsweise 0) überschreiben lässt (ohne dass der entsprechende Speicherbereich vorher gelöscht wurde), so können die Prüfbits auch in einen zweiten Speicher geschrieben werden, in dem sich die gespeicherten Bits beliebig überschreiben lassen. Dadurch wird die Wortbreite der abzuspeichernden Werte geringer, da dann nur entweder die ersten Prüfbits oder die zweiten Prüfbits gespeichert werden.
Der Speicher zur Speicherung der Datenwits kann z. B. ein Flash-Speicher sein, der Speicher zum Speichern der Prüfbits kann z. B. ein SRAM sein. Das SRAM kann z. B. beim Initialisieren mit den entsprechenden Prüfbits geladen werden.
Weiterhin ist es eine Option, dass ein anderer nichtflüchtiger Speicher für die Prüfbits verwendet wird, beispielsweise ein MRAM oder ein RRAM. Auch kann hierfür ggf. ein bereits in dem System vorhandener (nichtflüchtiger) Speicherbereich genutzt oder mitgenutzt werden.
Interpretation der ersten Prüfbits: Marker
Nachfolgend wird als weiteres Ausführungsbeispiel erläutert, wie anhand der Zustände der ersten Speicherzellen zur Speicherung der Prüfbits bestimmt werden kann, ob die den ausgelesenen Datenwits zugehörenden Prüfbits in den ersten Speicherzellen zur Speicherung von Prüfbits oder in den zweiten Speicherzellen zur Speicherung von Prüfbits gespeichert worden sind.
Wie vorstehend beispielhaft gezeigt, werden die aus den Blöcken der ersten Datenbits und die aus den Blöcken der zweiten Datenbits gebildeten Datenwits an der Adresse α in die gleichen Speicherzellen geschrieben.
Die ersten Prüfbits c 1 / 1, ..., c 1 / m eines Codewortes eines Codes C¹ werden als erste Prüfbits in erste Speicherzellen zur Speicherung der ersten Prüfbits geschrieben. Werden die zweiten Prüfbits c 2 / 1, ..., c 2 / m , eines Codewortes eines Codes C² als zweite Prüfbits in zweite Speicherzellen zur Speicherung der zweiten Prüfbits geschrieben, die von den ersten Speicherzellen zur Speicherung der ersten Prüfbits verschieden sind, dann können die ersten Speicherzellen zur Speicherung der ersten Prüfbits mit einem Marker (auch bezeichnet als ein Flag oder eine Markierung), beispielsweise mit dem Marker
überschrieben werden, wenn der Marker selbst keine zulässige Prüfbitkombination eines Codewortes des verwendeten Codes C¹ ist.
Auch ist es möglich, die zweiten Prüfbits in die ersten Speicherzellen zur Speicherung von Prüfbits zu schreiben, wenn das fehlerfrei und ohne zusätzlichen Löschvorgang möglich ist, obwohl diese Speicherzellen zuvor bereits im ersten Schreibvorgang beschrieben wurden.
Die zweiten Prüfbits können in die ersten Speicherzellen zur Speicherung der Prüfbits geschrieben werden, wenn keine derjenigen Speicherzellen nach dem ersten Schreibvorgang in einem Zustand 1 ist, in die ein Prüfbit 0 (also ein Zustand 0) in dem zweiten Schreibvorgang geschrieben werden soll. Mit anderen Worten ist (ohne vorheriges Löschen, wie bereits ausgeführt wurde) ein Zustandswechsel von 0 nach 1 möglich, allerdings nicht umgekehrt von 1 nach 0. Auch ist es möglich, dass eine Speicherzelle ohne vorheriges Löschen in ihrem Zustand 0 oder 1 verbleibt.
Wenn kein Fehler auftritt, können die zweiten Prüfbits in dem zweiten Schreibvorgang insbesondere dann in die gleichen Speicherzellen wie die ersten Prüfbits geschrieben werden, sofern m = m' gilt, also die gleiche Anzahl von Speicherzellen für die Prüfbits verwendet werden soll, und sofern c 2 / 1 ≥ c 1 / 1, ..., c 2 / m ≥ c 1 / m gilt.
Andernfalls können die zweiten Prüfbits in die zweiten Speicherzellen zur Speicherung von Prüfbits geschrieben werden, wobei in diesem Fall die ersten Speicherzellen zur Speicherung von Prüfbits optional die Markierung m₁, ..., m_m erhalten, also entsprechend überschrieben werden.
Ein solches Vorgehen kann insbesondere von Vorteil sein, wenn beispielsweise unter einer Adresse α = α₁, α₂, α₃, α₄, α₅ die Wits 0, ..., 0 gespeichert werden sollen, denen die Prüfbits
zugeordnet sind, die sich von beliebigen Werten fehlerfrei überschreiben lassen.
Als Marker kann z. B. der Wert 1, ..., 1 gewählt werden. Dies ist möglich, sofern dieser Marker selbst keine gültige Prüfbitkombination eines Codewortes darstellt. Optional können auch andere Marker verwendet werden, sofern sie nicht zu einem (gültigen) Codewort beitragen.
Bei einem Auslesen der Speicherzellen zur Speicherung der ersten Prüfbits werden diese Bits als erste Prüfbits verwendet, wenn sie ungleich dem Marker sind. Ansonsten, also wenn die in den Speicherzellen zur Speicherung der ersten Prüfbits gelesenen Bits gleich dem Marker sind, dann werden die Speicherzellen zur Speicherung der zweiten Prüfbits als Prüfbits verwendet.
Ein Fehler kann somit erkannt werden, wenn die aus den Speicherzellen der ersten Prüfbits ausgelesenen Bits gleich dem Marker sind und die aus den Speicherzellen der zweiten Prüfbits ausgelesenen Bits als Prüfbits zusammen mit den ausgelesenen Wits kein gültiges Codewort bilden oder wenn die aus den Speicherzellen der ersten Prüfbits ausgelesenen Bits ungleich dem Marker sind und diese Bits als Prüfbits zusammen mit den ausgelesenen Wits kein gültiges Codewort bilden.
Erweiterung des Codes um c_m+1
Nachfolgend wird ein Ausführungsbeispiel beschrieben, wonach aus einem gegebenen Code, bei dem die Bits 1, ..., 1 Prüfbits eines Codewortes sind, ein modifizierter Code bestimmt werden kann, bei dem die Bits 1, ..., 1 nicht Prüfbits eines gültigen Codewortes sind.
Weist der gegebene Code m Prüfbits c₁, ..., c_m auf, so ist es möglich, ein weiteres Prüfbit c_m+1 hinzuzufügen, so dass c_m+1 eine XOR Verknüpfung (XOR: Exklusiv-Oder) von einer geraden Anzahl von Prüfbits des gegebenen Codes ist.
So ist es beispielsweise möglich, ein weiteres Prüfbit c_m+1 aus den ersten beiden Prüfbits c₁ und c₂ gemäß c_m+1 = c₁ ⊕ c₂ zu bestimmen. Ist c₁ = c₂ = ... = c_m= 1 , dann ist c_m+1 = 0 und
sind keine Prüfbits eines Codewortes des modifizierten Codes.
Entsprechend können m' = m + 1 Speicherzellen zur Speicherung von m + 1 ersten Prüfbits und nur m Speicherzellen zur Speicherung von m zweiten Prüfbits bereitgestellt werden. Es ist dann nicht erforderlich, das aus den ersten m Prüfbits abgeleitete (m + 1)-te Prüfbit beim Schreibvorgang in die Speicherzellen zur Speicherung der zweiten Prüfbits abzuspeichern, da der Marker nur in die ersten m' Speicherzellen zur Speicherung der Prüfbits eingetragen wird.
Es ist auch möglich, mehrere zusätzliche Prüfbits hinzuzufügen um aus einem gegebenen Code einen modifizierten Code abzuleiten, der eine Bitfolge 1, ..., 1 enthält, die keine Prüfbits eines gültigen Codewortes sind.
Beispielsweise sei ein Code c² gegeben mit 6 Datenbits und 6 Prüfbits mit der H-Matrix
und der G-Matrix
Der Vektor c₁, ..., c₆, u₁, ..., u₆ = 1, ..., 1 = All – 1 ist ein Codevektor, da jede Zeile der H-Matrix eine gerade Anzahl von Einsen enthält und c₁, ..., c₆ = 1, ..., 1 ist Teilwort eines Codewortes. Dabei bezeichnet All – 1 einen Vektor aus lauter Einsen (im vorliegenden Fall aus 12 Einsen).
Aus dem Code C² wird ein Code C¹ abgeleitet, indem ein zusätzliches Prüfbit c₇ = c₁ ⊕ c₃ = u₅ ⊕ u₆ hinzugefügt wird, so dass
nicht Teilwort eines Codewortes ist.
Für die G-Matrix G¹ des Codes C¹ gilt
Wenn c₁ = c₃ = 1 gilt, dann ist c₇ = c₁ ⊕ c₃ = u₅ ⊕ u₆ = 0 und
sind keine Prüfbits eines gültigen Codewortes des Codes C¹.
2 zeigt sechs Speicherzellen 201 Z¹, ..., Z⁶, sieben Speicherzellen 202 Z⁷, ..., Z¹³ und sechs Speicherzellen 203 Z¹⁴, ..., Z¹⁹. In diese 19 Speicherzellen 201 bis 203 können unter einer Adresse 204 α = α₁, α₂, α₃, die hier beispielhaft mit 101 angegeben ist, binäre Werte gespeichert werden.
Aus zwei Blöcken [x₁, x₂], [x₃, x₄] von ersten Datenbits werden beim ersten Einschreiben entsprechend des WOM-Codes (siehe obige Tabelle) unter Berücksichtigung der Zustände z¹, z², z³ und z⁵, z⁶, z⁷ der Speicherzellen Z¹, Z², Z³ und Z⁴, Z⁵, Z⁶ die beiden Blöcke von ersten Datenwits [y₁, y₂, y₃] und [y₅, y₆, y₇] bestimmt. Sind die Speicherzellen 201 vollständig und fehlerfrei gelöscht und jeweils in dem Zustand 0, so gilt [y₁, y₂, y₃] = f¹([x₁, x₂]) und [y₄, y₅, y₆] = f¹([x₃, x₄]).
Die ersten Datenwits y₁, y₂, y₃, y₅, y₆ werden in die Speicherzellen 201 geschrieben, die nach dem Schreibvorgang die Zustände z 1 / 1, ..., z 1 / 6 aufweisen. Beim ersten Schreibvorgang werden erste Prüfbits c 1 / 1, ..., c 1 / 7 entsprechend dem Code C¹ nach der Beziehung c 1 / 1, ..., c 1 / 7 = (f¹([x₁, x₂]), f¹([x₃, x₄]))·P_6,7 (18) bestimmt und in die Speicherzellen 202 geschrieben.
Da für die ersten Prüfbits
gilt, sind die Speicherzellen 202 nach dem ersten Beschreiben nicht mit sieben aufeinanderfolgenden binären 1-Werten 1111111 belegt.
Bei dem zweiten Schreibvorgang ist es möglich, aus den zwei zu schreibenden Blöcken [x ' / 1, x ' / 2][x ' / 3, x ' / 4] von zweiten Datenbits und in Abhängigkeit von den Zuständen z 1 / 1, ..., z 1 / 6 der Speicherzellen Z¹, ..., Z⁶ die Blöcke der zweiten Datenwits zu bestimmen gemäß [y ' / 1, y ' / 2, y ' / 3] = f^i₂([x ' / 1, x ' / 2]) und [y ' / 4, y ' / 5, y ' / 6] = f^i₂([x ' / 3, x ' / 4])
Hierbei bezeichnet f^i₂ die in dem zweiten Schreibvorgang zu verwendende Transformation der Bits in Wits, die davon abhängt, welchen Wert die in dem ersten Schreibvorgang geschriebenen Datenwits in den Speicherzellen 201 aufweisen.
Die zweiten Prüfbits c 2 / 1, ..., c 2 / 6 werden entsprechend dem Code C² gemäß der Beziehung c 2 / 1, ..., c 2 / 6 = (f^i₂([x ' / 1, x ' / 2], f^i₂([x ' / 3, x ' / 4]))·P_6,6(19) gebildet und in die Speicherzellen 203 geschrieben. In die Speicherzellen 202 wird nun der Wert
geschrieben.
Bei dem ersten Schreibvorgang werden die ersten sieben Prüfbits c 1 / 1 , ..., c 1 / 7 entsprechend dem Code C¹ gebildet. Bei dem zweiten Schreibvorgang werden die zweiten sechs Prüfbits entsprechend dem Code C² bestimmt. Beispielhaft sind C¹ und C² unterschiedliche Codes.
Somit folgt:

– Ist bereits der Wert 1111111 in den Speicherzellen 202 gespeichert, befinden sich die den gespeicherten Datenwits entsprechenden Prüfbits in den Speicherzellen 203, also den Speicherzellen zur Speicherung der zweiten Prüfbits.
– Ist hingegen der in den Speicherzellen 202 zur Speicherung der ersten Prüfbits gespeicherte Wert ungleich 1111111, sind die den gespeicherten Datenwits entsprechenden Prüfbits in den Speicherzellen 202 zur Speicherung der ersten Prüfbits zu finden.

2 zeigt die entsprechenden Speicherzellen 201, 202 und 203 an der Adresse 204 des Speichers. Die Adresse 204 hat beispielhaft den Wert 101. An dieser Adresse sind 19 Bits gespeichert: 6 Datenwits, 7 erste Prüfbits und 6 zweite Prüfbits. In dem ersten Schreibvorgang werden die ersten Prüfbits entsprechend dem Code C¹ in 7 Speicherzellen 202 gespeichert. In dem zweiten Schreibvorgang werden die zweiten Prüfbits entsprechend dem Code C² in 6 Speicherzellen 203 gespeichert, wobei die 7 ersten Prüfbits der Speicherzellen 202 in diesem Fall mit dem Wert 1111111 überschrieben werden. Dieser Wert 1111111 wird auch als Markierung bezeichnet. Die Markierung erlaubt somit zu bestimmen, ob die maßgeblichen Prüfbits die ersten Prüfbits oder die zweiten Prüfbits sind bzw ob die gerade relevanten Prüfbits in dem Speicherbereich 202 oder in dem Speicherbereich 203 zu finden sind.
Beispiel: Speicherzellen sind teilweise im Zustand 1
Beispielhaft wird ein Fall erläutert, in dem ein Teil der Speicherzellen in dem Zustand 1 ist bevor diese beschrieben werden. Ein solcher Fall kann zum Beispiel dann auftreten, wenn nicht alle Speicherzellen bei einem vorherigen Löschvorgang aufgrund eines alternden Speichers erfolgreich gelöscht wurden.
Beispielsweise soll ein Block von zwei Datenbits [x 1 / 1, x 1 / 2] unter Verwendung des WOM-Codes gemäß der obigen Tabelle in einen Block von drei Datenwits [y₁, y₂, y₃] transformiert werden, um die Datenwits in Speicherzellen Z¹, Z², Z³ zu schreiben, die die Zustände z₁, z₂, z₃ haben.
Es ist möglich, die Wits f¹([x 1 / 1, x 1 / 2]) = y 1 / 1, y 1 / 2, y 1 / 3 fehlerfrei in die Speicherzellen Z¹, Z², Z³ zu schreiben, wenn gilt: y 1 / 1 ≥ z₁, y 1 / 2 ≥ z₂, y 1 / 3 ≥ z₃ oder z₁ y 1 / 1 ∨ z₂ y 1 / 2 ∨ z₃ y 1 / 3 = 0 (20)
Weiterhin ist es möglich, die Wits f²([x 1 / 1, x 1 / 2]) = y 2 / 1, y 2 / 2, y 2 / 3 fehlerfrei in die Speicherzellen Z¹, Z², Z³ zu schreiben, wenn gilt: y 2 / 1 ≥ z₁, y 2 / 2 ≥ z₂, y 2 / 3 ≥ z₃ oder z₁ y 2 / 1 ∨ z₂ y 2 / 2 ∨ z₃ y 2 / 3 = 0 (21)
Ist z₁, z₂, z₃ = 0, 0, 0, ist es für jede Belegung von [x 1 / 1, x 1 / 2] möglich, sowohl f¹[x 1 / 1, x 1 / 2]) = y 1 / 1, y 1 / 2, y 1 / 3 als auch f²([x 1 / 1, x 1 / 2]) = y 2 / 1, y 2 / 2, y 2 / 3 als Block von 3 Wits in die Speicherzellen zu schreiben.
Für bestimmte Werte z₁, z₂, z₃ ist es möglich, einen Block [x 1 / 1, x 1 / 2] von 2 Datenbits als einen Block von 3 Datenwits fⁱ([x 1 / 1, x 1 / 2]) = y i / 1, y i / 2, y i / 3 mit i ∊ {1, 2} fehlerfrei in Speicherzellen Z¹, Z², Z³ zu schreiben, die sich im Zustand z₁, z₂, z₃ befinden, wenn es ein i mit i ∊ {1, 2} gibt, so dass gilt: z₁ y i / 1 ∨ z₂ y i / 2 ∨ z₃ y i / 3 = 0 (22)
Nimmt nur ein einzelner Zustand der drei Zustände z₁, z₂, z₃ den Wert 1 an, so ist es möglich, jede Belegung von zwei Bits [x 1 / 1, x 1 / 2] codiert als 3 Wits fehlerfrei in die entsprechenden Speicherzellen zu schreiben, da für f¹([x 1 / 1, x 1 / 2]) = y 1 / 1, y 1 / 2, y 1 / 3 und f²([x 1 / 1, x 1 / 2]) = y 2 / 1, y 2 / 2, y 2 / 3 nach der obigen WOM-Code Tabelle gilt: y 1 / 1 = y 2 / 1, y 1 / 2 = y 2 / 2, y 1 / 3 = y 2 / 3
Ist nur einer der Zustände z₁, z₂, z₃ z. B. z₁ gleich 1, ist entweder z₁ y i / 1 = 0 oder z₁ y 2 / 1 = 0.
Es ist auch möglich, dass Zustände
oder Zustände
von Speicherzellen
oder
zur Speicherung von Prüfbits gleich 1 sind, ehe die Prüfbits in diese Speicherzellen geschrieben werden.
So ist es möglich, dass die Prüfbits c₁, ..., c_m+1 fehlerfrei in die Speicherzellen
geschrieben werden, wenn gilt:
Entsprechend ist es möglich, die Prüfbits c₁, ..., c_m in die Speicherzellen Z^1,C², ..., Z^m,C² zu schreiben, die die Zustände
aufweisen, wenn gilt:
Hierbei bezeichnet C¹ den ersten Code und C² den zweiten Code.
Ist es möglich, die ersten Prüfbits c₁, ..., c_m+1 fehlerfrei in die Speicherzellen 202
zu schreiben, so werden diese auch in diesen Speicherzellen 202 abgelegt. Ist es hingegen nicht möglich, die ersten Prüfbits fehlerfrei in die Speicherzellen 202
zu schreiben, so werden diese ersten Prüfbits – falls das möglich ist – in die Speicherzellen 203 Z^1,C², ..., Z^m,C² geschrieben.
Optional kann in diesem Fall in die Speicherzellen 202 die Markierung, also der Wert 1111111 geschrieben werden. Hierbei sei angenommen, dass die Markierung kein gültiges Codewort des ersten Codes C¹ ist, also dass gilt:
Ist es nicht möglich, die als Wits codierten Datenbits fehlerfrei in die entsprechenden Speicherzellen zu schreiben oder die Prüfbits fehlerfrei in die vorgesehenen Speicherzellen zu schreiben, so ist es eine Option, den Speicherbereich zu löschen und danach erneut zu beschreiben oder aber es kann ein anderer Speicherbereich genutzt werden. Dies kann insbesondere dann von Vorteil sein, wenn der ursprüngliche Speicherbereich einen Defekt aufweist.
Eine weitere Option besteht darin, dass eine Anzahl der eventuell fehlerhaft beschriebenen Speicherzellen pro Speicherbereich ermittelt und diese Anzahl mit einem vorgegebenen Schwellwert verglichen wird. Bei Erreichen und/oder Überschreiten des Schwellwerts kann der Speicherbereich gelöscht werden, um danach erneut beschrieben zu werden. Alternativ kann anstatt dieses Speicherbereichs ein anderer Speicherbereich verwendet werden.
Es ist auch möglich, eine Anzahl d_D der fehlerhaft durch Datenwits beschriebenen Speicherzellen zu bestimmen und eine Anzahl d_P der fehlerhaft durch Prüfbits beschriebenen Speicherzellen zu bestimmen und in Abhängigkeit von den Werten d_D und d_P einen bestimmten Speicherbereich zu löschen bzw. einen anderen Speicherbereich zu verwenden.
Die Anzahl fehlerhaft beschriebener Speicherzellen kann beispielsweise durch einen Vergleich der zu schreibenden Daten mit den nach dem Schreiben ausgelesenen Daten bestimmt werden.
Eine Speicherzelle ist in einem fehlerhaften Zustand, wenn sie vor dem Einschreiben im Zustand 1 ist und ein Wert 0 in diese Speicherzelle geschrieben wird, wobei sich der Zustand der Zelle nicht ändert, so dass sie nach dem Schreiben fehlerhaft den Wert 1 aufweist.
Es ist möglich, einen Speicherbereich zu löschen, wenn ein Zustand einer Speicherzelle dieses Speicherbereiches nach dem Schreiben fehlerhaft ist.
Es ist beispielsweise auch möglich, unter Verwendung eines fehlerkorrigierenden und/oder fehlererkennenden Codes einen Speicherbereich zu löschen, wenn eine Anzahl von Bitfehlern vorliegt, die durch den Code nicht korrigierbar sind. Es ist ferner eine Option, den Speicherbereich bereits dann zu löschen, wenn eine bestimmte Anzahl von Bitfehlern vorliegt, auch wenn diese Anzahl durch den Code noch korrigierbar wäre.
Beispiel: Speichern von Nutzdatenwits beim Auftreten von Bitfehlern
Im Folgenden soll ein Beispiel beschrieben werden, wonach k Blöcke x¹, x², ..., x^k von Nutzdatenbits, die als k Blöcke y¹, y², ..., y^k von Nutzdatenwits kodiert werden, unter einer Adresse α in einem Speicher gespeichert werden, wenn mindestens ein Fehler auftritt.
xⁱ bezeichnet die Nutzdatenbits des i-ten Blocks von Nutzdatenbits und yⁱ bezeichnet die Nutzdatenwits des i-ten Blocks [yⁱ] von Nutzdatenwits mit i = 1, ..., k.
Beispielsweise können die folgenden Schritte durchgeführt werden:

1. Codieren der Bits der Blöcke von Nutzdatenbits xⁱ in Wits der Blöcke von Nutzdatenwits zu insgesamt einer Anzahl von N Nutzdatenwits entsprechend einem WOM-Code gemäß der Beziehung
wobei für j = 1, ..., k die Codierungsfunktionen
des benutzten WOM-Codes in Abhängigkeit von den Zuständen der Speicherzellen, in die die Wits des Blockes y^j geschrieben werden und in Abhängigkeit von x^j so aus den möglichen Codierungsfunktionen des WOM-Codes ausgewählt sind, dass eine Anzahl Anz1^j der Zustände dieser Speicherzellen, die gleich 1 sind und in die ein Wit mit dem Wert 0 geschrieben wird, minimal ist.
2. Bestimmen von m Prüfbits c = c₁, ...,C_m, so dass
Bits eines Codewortes eines fehlererkennenenden und/oder fehlerkorrigierenden Codes C mindestens der Länge N + m + 1 ergibt, wobei m ≥ 1 gilt.
3. Erreicht ober übersteigt die Zahl der Zustände der Speicherzellen, die gleich 1 sind und in die der Wert 0 geschrieben werden soll, einen vorgegebenen Schwellwert S₁ mit S₁ ≥ 0, d. h. wenn die Bedingung
erfüllt ist, wird der Speicherbereich gelöscht, der durch die Adresse α adressiert wird.
4. Bestimmen einer Anzahl Anz2^c von ersten Speicherzellen zur Speicherung von Prüfbits, die im Zustand 1 sind und in die ein Prüfbit der Prüfbits c unter der Adresse α geschrieben werden soll, das den Wert 0 aufweist.
5. Erreicht oder überschreitet die Anzahl Anz2^c einen Schwellwert S₂ mit S₂ ≥ 0, ist also die folgende Bedingung Anz2^c ≥ S₂, erfüllt, wird eine Anzahl Anz3^c von zweiten Speicherzellen zum Speichern von Prüfbits, die im Zustand 1 sind und in die ein Prüfbit der Prüfbits c mit dem Wert 0 in die Adresse α geschrieben werden soll, bestimmt.
– Ist die Anzahl Anz3^c ≤ S₃, dann werden die Prüfbits c in die Speicherzellen 203 der zweiten Prüfbits geschrieben, wobei S₃ ≥ 0 ein vorgegebener Schwellwert ist.
– Ist die Anzahl Anz3^c ≥ S₃, wird der Speicherbereich, der die Adresse α enthält, gelöscht, wobei S₃ ≥ 0 ein vorgegebener Schwellwert ist.
6. Ist/Sind die Bedingung
und/oder die Bedingung
erfüllt, wobei S₄ ≥ 0 ein vorgegebener Schwellwert ist, so wird der Speicherbereich, der die Adresse α enthält, gelöscht.

Die vorstehenden Schritte prüfen somit, ob es für die Nutzdatenwits und/oder die (ersten und/oder zweiten) Prüfbits (jeweils) eine Anzahl von Speicherzellen gibt, die bereits den Zustand 1 haben, die mit dem Wert 0 beschrieben werden sollen und die somit ohne vorheriges Löschen nicht mehr in den Zustand 0 übergeführt werden können. Ist dies der Fall und übersteigt die jeweilige Anzahl oder eine Kombination aus Anzahlen (mindestens) einen Schwellwert, so wird der Speicherbereich gelöscht. Hierbei ist es von Vorteil, dass die Nutzdatenwits in Kombination mit den Prüfbits ein Codewort eines fehlererkennenden und/oder fehlerkorrigierenden Codes darstellen können, so dass eine bestimmte Menge von fehlerhaften Bits (also solchen Bits die den Wert 1 statt den Wert 0 aufweisen) korrigiert werden kann.
Wird beispielsweise für die Bestimmung der ersten Prüfbits c¹ aus den k Blöcken der ersten Datenwits und für die Bestimmung der zweiten Prüfbits c² aus den Blöcken der zweiten Datenwits ein t-Bitfehler korrigierender Code verwendet, so können alle fehlerhaften Werte der Speicherzellen korrigiert werden, die beim Einschreiben von Werten 0 in Speicherzellen entstehen, die im Zustand 1 sind, wenn S₄ ≤ t gilt und wenn keine weiteren Fehler im Speicher auftreten.
Gilt S₄ + δ ≤ t, dann können zusätzlich zu den fehlerhaften Werten, die beim Einschreiben eines Werts 0 in diejenigen Speicherzellen, die sich im Zustand 1 befinden, auftreten, noch weitere δ Speicherfehler korrigiert werden.
Beispiel: Erkennung von Adressfehlern
Nachfolgend wird ein Ausführungsbeispiel angegeben, demgemäß Fehler in den Adressen erkannt werden können.
Die Adressbits können dabei als Zusatzbits aufgefasst werden. Bei solchen Zusatzbits handelt es sich insbesondere um Bits, die zusätzlich zu den Datenwits zur Bildung der Prüfbits genutzt werden. Weiterhin ist es eine Option, mindestens ein Invertierungsbit vorzusehen, das den Datenbits hinzugefügt wird, um zu beschreiben, ob und welche Datenbits (oder Gruppen von Datenbits) invertiert wurden. Zusatzbits können auch mindestens ein Indikatorbit (Passwort) umfassen.
Beispielhaft sei ein Code C angegeben mit dem Codeabstand 3, der H-Matrix
und der G-Matrix
Alle Spalten der H-Matrix weisen eine ungerade Anzahl von Einsen auf, so dass der Code ein verkürzter Hsiao-Code ist. Dieser verkürzte Hsiao-Code erlaubt die Korrektur von 1-Bitfehlern und die Erkennung von 2-Bitfehlern.
Beispielhaft werden zwei Blöcke von Datenbits [x₁, x₂] und [x₃, x₄] in zwei Blöcke von Datenwits [y₁, y₂, y₃] und [y₄, y₅, y₆] entsprechend dem hier diskutierten WOM-Code (siehe obige Tabelle) codiert.
3 zeigt symbolisch einen Speicherbereich umfassend eine Adresse α, wobei an jeder Adresse α 18 Bits gespeichert werden können. Diese 18 Bits entsprechen 18 Speicherzellen Z¹, ..., Z¹⁸ und sind unterteilt in Speicherzellen 301 für Datenwits (Speicherzellen Z¹, ..., Z⁶), Speicherzellen 302 für erste Prüfbits c¹ = c 1 / 1, ..., c 1 / 6 (Speicherzellen Z⁷, ..., Z¹²) und Speicherzellen 303 für zweite Prüfbits c² = c 2 / 1, ..., c 2 / 6 (Speicherzellen Z¹³, ..., Z¹⁸).
Die Adresse α unterteilt sich in 4 Bits, so dass gilt: α = α₁, α₂, α₃, α₄.
Die Speicherzellen 301 dienen zur Speicherung der Datenwits y₁, ..., y₆ der Blöcke [y₁, y₂, y₃], [y₄, y₅, y₆] der Datenwits.
Die Prüfbits c¹ = c 1 / 1, ..., c 1 / 6 werden unter Einbeziehung der Adresse α = α₁, ..., α₄ so bestimmt, dass gilt
wobei die Funktionen
die Funktionen sind, die die Bits x₁, ..., x₄ der Blöcke [x₁, x₂], [x₃, x₄] entsprechend dem WOM-Code gemäß der oben angegebenen Tabelle in Abhängigkeit von der Belegung der Speicherzellen 301 in die entsprechenden Blöcke von Datenwits transformieren. Sind beispielsweise sämtliche Speicherzellen Z¹, ..., Z⁶ vor dem ersten Schreibvorgang im Zustand 0, gilt
In dem hier beschriebenen Beispiel sollen in dem ersten Schreibvorgang die Blöcke [x₁, x₂] = [1, 0] und [x₃, x₄] = [1, 1] unter der Adresse 1010 und die Blöcke [x ' / 1, x ' / 2] = [0, 1] und [x '3, x ' / 3] = [0, 1] unter der Adresse 1011 codiert als Datenwits abgespeichert werden. Es wird davon ausgegangen, dass alle Speicherzellen 301 vor dem ersten Schreibvorgang den Wert 0 haben.
Der Block der Datenbits [x₁, x₂] = [1, 0] wird in den Block der Datenwits [y₁, y₂, y₃] = f¹([1, 0]) = [1, 0, 0] transformiert und der Block der Datenbits [x₃, x₄] = [1, 1] wird in den Block der Datenwits [y₄, y₅, y₆] = f¹([1, 1]) = [0, 1, 0] transformiert.
Da die Datenwits y₁, ..., y₆ = 100 010 an der Adresse 1010 gespeichert werden sollen, ergeben sich die Prüfbits c¹ = c 1 / 1, ..., c 1 / 6 zu c 1 / 1, ..., c 1 / 6 = (100 010 1010)·P_10,6 = 001 100 .
Die Datenwits y₁, ..., y₆ = 100 010 werden unter der Adresse 1010 in den Speicherzellen 301 gespeichert. Die Prüfbits c 1 / 1, ..., c 1 / 6 = 001 100 werden unter der Adresse 1010 in den Speicherzellen 302 gespeichert, die Speicherzellen 303 an der Adresse 1010 verbleiben im Zustand 0.
Der Block der Datenbits [x ' / 1, x ' / 2] = [0, 1] wird in den Block der Datenwits [y ' / 1, y ' / 2, y ' / 3] = f¹([0, 1]) = [0, 0, 1] transformiert und der Block der Datenbits [x ' / 3, x ' / 4] = [0, 1] wird in den Block der Datenwits [y ' / 4, y ' / 5, y ' / 6] = f¹([0, 1]) = [0, 0, 1] transformiert.
Da die Datenwits y ' / 1, ..., y ' / 6 = 001 001 unter der Adresse 1011 gespeichert werden sollen, ergeben sich die Prüfbits c^1' = c 1' / 1, ..., c 1' / 6 zu c 1' / 1, ..., c 1' / 6 = (001 001 1011)·P_10,6 = 101 011.
Die Datenwits y ' / 1, ..., y ' / 6 = 001 001 werden unter der Adresse 1011 in den Speicherzellen 301 gespeichert. Die Prüfbits c 1' / 1, ..., c 1' / 6 = 101 011 werden unter der Adresse 1011 in den Speicherzellen 302, die Speicherzellen 303 an der Adresse 1011 verbleiben im Zustand 0.
Tritt beim Vorhaben, auf die unter der Adresse 1010 gespeicherten Daten zugreifen zu wollen, ein Adressfehler auf, indem z. B. durch einen Fehler innerhalb des Speichers die Adresse 1010 in 1011 verfälscht wird, werden die unter der Adresse 1011 gespeicherten Daten ausgelesen, obwohl die unter der Adresse 1010 gespeicherten Daten hätten ausgelesen werden sollen. Im vorliegenden Fall werden also die Prüfbits c 1' / 1, ..., c 1' / 6 = 101 011 und die Datenwits y ' / 1, ..., y ' / 6 = 001 001 ausgelesen. Diese werden ergänzt um die Adressbits 1010 der Adresse, auf die ohne Fehler in dem Speicher zugegriffen worden wäre. Es ergibt sich somit das Codewort: c 1' / 1, ..., c 1' / 6, y ' / 1, ..., y ' / 6, α₁, ... α₄ = 101 011 001 001 1010.
Dieses Codwort ist aufgrund der Beziehung s^T = H·[101 011 001 001 1010]^T = [001110]^T ≠ 0 kein Codewort des betrachteten Codes C. Der Vektor s^T = [001110] ist gleich der 16-ten Spalte der H-Matrix, die einen Adressfehler anzeigt, der nicht korrigiert wird.
In dem hier gezeigten Beispiel hat das Codewort eine Länge von 16 Bits. Die 6 Prüfbits (vergleiche Speicherzellen 302) und die 6 Datenwits (vergleiche Speicherzellen 301) bilden eine Teilmenge der 16 Bits dieses Codewortes.
Eine Teilmenge einer Menge kann eine echte Teilmenge einer Menge oder die Menge selbst sein.
In dem soeben betrachteten Beispiel bilden die 6 ersten Prüfbits c 1 / 1, ..., c 1 / 6 , die 6 Datenwits y₁, ..., y₆ und die 4 Adressbits α₁, ..., α₄, sofern kein Fehler auftritt, ein Codewort des verwendeten Codes der Länge 16. Die 6 ersten Prüfbits c 1 / 1, ..., c 1 / 6 und die 6 Datenwits y₁, ..., y₆ bilden eine echte Teilmenge der 16 Bits der Menge aller Bits eines Codewortes.
In dem Fall, dass die Adresse nicht in die Codierung miteinbezogen ist, stellt die Gesamtheit der Prüfbits und Datenwits alle Bits eines Codewortes, deren Teilmenge ist gleich der Menge aller Bits des Codewortes.
Beispiel: Berücksichtigung von aus Adressbits abgeleiteter Bits
Es wird erläutert, wie z. B. anstelle von Adressbits α₁, ..., α_n aus den Adressbits abgeleitete Bits A₁, ..., A_l in die Bildung der Prüfbits berücksichtigt werden können.
Beispielsweise können die aus den Adressbits α₁, ..., α_m am abgeleiteten Bits A₁, ..., A_l bestimmt werden gemäß
wobei φ₁, ..., φ_l m-stellige Boolesche Funktionen sind. Beispielhaft wird nachfolgend der Fall betrachtet, dass 1 ≤ m gilt; es ist aber auch möglich, dass l > m gilt.
So kann gemäß einem Ausführungsbeispiel mit l = 1 und A_l = A₁ die folgende Boolesche Funktion verwendet werden A₁ = α₁ ⊕ α₂ ⊕...⊕ α_n, wobei ⊕ eine Exklusiv-Oder-Funktion bezeichnet. In diesem Beispiel kennzeichnet A₁ die Parität der Adressbits. Beispielsweise ergibt sich für m = 4: A₁ = φ₁(α₁, ..., α₄) = α₁ ⊕ α₂ ⊕ α₃ ⊕ α₄.
Jeder 1-Bitfehler in den Adressbits α₁, ..., α₄ führt somit zu einem Fehler in dem abgeleiteten Bit A₁.
In einem anderen Ausführungsbeispiel kann l = 3 sein und die abgeleiteten Bits A₁, ..., A₃ können wie folgt bestimmt sein: A₁ = φ₁(α₁, ..., α₄) = α₃ ⊕ α₄, A₂ = φ₂(α₁, ..., α₄) = α₂ ⊕ α₄, A₃ = φ₃(α₁, ..., α₄) = α₁ ⊕ α₄, so dass jeder 2-Bitfehler in den Adressbits α₁, ..., α₄ zu einem anderen Wert in den abgeleiteten Adressbits A₁, A₂, A₃ führt. Die Booleschen Funktionen φ₁, φ₂, φ₃ sind hier beispielhaft linear.
Alternativ könnten die abgeleiteten Bits wie folgt bestimmt sein:
In diesem Beispiel sind die Booleschen Funktionen φ₁ und φ₂ nichtlinear und die Boolesche Funktion φ₃ ist linear.
Beispiel: Einbeziehung der aus den Adressbits abgeleiteten Bits in die Bildung der Prüfbits
Nachfolgend wird erläutert, wie die aus den Adressbits abgeleiteten Bits A₁, ..., A_l in die Bildung der Prüfbits einbezogen werden können.
Im folgenden Beispiel gilt l = 1 und das abgeleitete Adressbit A₁ ist das Paritätsbit der Bits der Adressen.
Die zwei Blöcke [x₁, x₂], [x₃, x₄] von Nutzdatenbits werden in Abhängigkeit von den in den entsprechenden Speicherzellen vor dem Schreiben enthaltenen Zuständen in zwei Blöcke von Nutzdatenwits [y₁, y₂, y₃], [y₄, y₅, y₆] entsprechend dem WOM-Code der vorstehenden Tabelle transformiert.
4 veranschaulicht einen Speicherbereich mit einer Adresse 404, die beispielhaft den Wert 1010 aufweist sowie 6 Speicherzellen 401 für Datenwits (Speicherzellen Z¹, ..., Z⁶), 6 Speicherzellen 402 für erste Prüfbits c¹ = c 1 / 1, ..., c 1 / 6 (Speicherzellen Z⁷, ..., Z¹²) und 6 Speicherzellen 403 für zweite Prüfbits c² = c 2 / 1, ..., c 2 / 6 (Speicherzellen Z¹³, ..., Z¹⁸)
Die beiden Blöcke Datenwits [y₁, y₂, y₃] und [y₄, y₅, y₆] können unter der Adresse α 404 gespeichert werden.
Die ersten Prüfbits c¹ = c 1 / 1, ..., c 1 / 6 werden unter Einbeziehung der abgeleiteten Adressbits, hier der Parität A₁ = α₁ ⊕ α₂ ⊕ α₃ ⊕ α₄ der Adressbits α₁, ..., α₄ so bestimmt, dass gilt
wobei die Funktionen
die Funktionen sind die die Nutzdatenbits x₁, ..., x₄ der Blöcke [x₁, x₂], [x₃, x₄] entsprechend dem WOM-Code in Abhängigkeit von der Belegung der Speicherzellen Z¹, Z², Z³ und Z⁴, Z⁵, Z⁶ in die entsprechenden Blöcke von Datenwits transformieren.
Als Beispiel eines linearen Codes C wird ein Code mit der G-Matrix
mit
verwendet.
Sind beispielsweise sämtliche Speicherzellen Z¹, ..., Z⁶ vor dem ersten Schreibvorgang in dem Zustand 0, gilt
In einem Beispiel sollen in dem ersten Schreibvorgang die Blöcke [x₁, x₂] = [1, 0] und [x₃, x₄] = [1, 1] unter der Adresse 1010 codiert als Datenwits gespeichert werden. Aus den Adressbits ergibt sich das Paritätsbit A₁ zu: A₁ = 1 ⊕ 0 ⊕ 1 ⊕ 0 = 0.
Wieder sei angenommen, dass alle Speicherzellen vor dem ersten Schreibvorgang in dem Zustand 0 sind.
Der Block der Datenbits [x₁, x₂] = [1, 0] wird in den Block der Datenwits [y₁, y₂, y₃] = f¹([1, 0]) = [1, 0, 0] transformiert und der Block der Datenbits [x₃, x₄] = [1, 1] wird in den Block der Datenwits [y₄, y₅, y₆] = f¹([1, 1]) = [0, 1, 0] transformiert.
Da die Datenwits y₁, ..., y₆ = 100 010 unter der Adresse 1010 mit dem Paritätsbit A₁ = 0 gespeichert werden sollen, ergeben sich die Prüfbits c¹ = c 1 / 1, ..., c 1 / 6 zu c 1 / 1, ..., c 1 / 6 = (100 010 0)·P_7,6 = 011 110.
Beispiel: Einbeziehung von Indikatorbits
Auch ist es eine Option, dass Indikatorbits i₁, ..., i_L mit L > 0 bei der Bildung der Prüfbits berücksichtigt werden.
Indikatorbits können dabei beispielsweise ein Passwort bilden, das von einem Nutzer beim Zugriff auf die Daten anzugeben ist. Ist das angegebene Passwort fehlerhaft, kann ein Fehler angezeigt werden. Insbesondere kann der Fehler eine Ausgabe der Daten blockieren. Es ist eine andere Option, dass Daten von einem Speicher über einen Datenbus verschiedenen Nutzern bereitgestellt werden, wobei jeder Nutzer nur die Daten verarbeiten kann, die seinen eigenen Indikatorbits entsprechen bzw mittels dieser Indikatorbits gefiltert werden.
Beispielhaft sei ein Code C mit dem Codeabstand 3 und der H-Matrix H = (I₆, P T / 6,10) gemäß Gleichung (25), der G-Matrix G = (P_10,6, I₁₀) gemäß Gleichung (26) und der Paritätsmatrix P_10,6 gemäß Gleichung (27) gegeben.
Alle Spalten der H-Matrix weisen eine ungerade Anzahl von Einsen auf, so dass der Code ein verkürzter Hsiao-Code ist. Dieser Hsiao-Code erlaubt es, alle 1-Bitfehler zu korrigieren und alle 2-Bitfehler zu erkennen.
Beispielhaft werden zwei Blöcke von Datenbits [x₁, x₂] und [x₃, x₄] in zwei Blöcke [y₁, y₂, y₃] und [y₄, y₅, y₆] von Datenwits entsprechend dem hier beispielhaft angegebenen WOM-Code codiert.
Die Prüfbits c¹ = c 1 / 1, ..., c 1 / 6 werden unter Einbeziehung der Indikatorbits i = i₁, ..., i₄ wie folgt bestimmt
wobei für die Funktionen
die obigen Ausführungen entsprechend gelten.
Gemäß einem Beispiel sollen in dem ersten Schreibvorgang die Blöcke [x₁, x₂] [1, 0] und [x₃, x₄] = [1, 1] unter der Adresse 1000 und die Blöcke [x ' / 1, x ' / 2] = [0, 1] und [x ' / 3 , x ' / 4 ] = [0, 1] unter der Adresse 1001 als Datenwits codiert abgespeichert werden. Wieder sei angenommen, dass alle Speicherzellen vor dem ersten Schreibvorgang in dem Zustand 0 sind.
Der Block der Datenbits [x₁, x₂] = [1, 0] wird in den Block der Datenwits [y₁, y₂, y₃] = f¹([1, 0]) = [1, 0, 0] transformiert und der Block der Datenbits [x₃, x₄] = [1, 1] wird in den Block der Datenwits [y₄, y₅, y₆] = f¹([1, 1]) = [0, 1, 0] transformiert.
Da die Datenwits y₁, ..., y₆ = 100 010 unter Verwendung der Indikatorbits 1010 gespeichert werden sollen, ergeben sich die Prüfbits c¹ = c 1 / 1, ..., c 1 / 6 zu c 1 / 1, ..., c 1 / 6 = (100 010 1010)·P_10,6 = 001 100.
Sollen die Daten an der Adresse 1000 ausgelesen werden und werden von einem Nutzer anstatt der Indikatorbits 1010 fälschlicherweise die Indikatorbits 1001 (also ein falsches Passwort) eingegeben, so resultiert aus den an der Adresse 1000 gelesenen Datenwits 100 010, Prüfbits 001 100 und den falschen Indikatorbits 1001 kein gültiges Codewort des Codes C. Die Ausgabe der Datenwits kann in diesem Fall verhindert z. B. blockiert werden.
Beispiel: Invertieren von Datenbits
Auch ist es eine Option, Datenbits zu invertieren bevor sie als Datenwits codiert werden. Dabei wird mindestens ein Invertierungsbit zu den Datenbits hinzugefügt, wobei beispielsweise die Datenbits und das mindestens eine Invertierungsbit gemeinsam in Datenwits codiert werden.
Es ist auch möglich, mindestens einem Invertierungsbit eine Teilmenge von Nutzdatenbits zuzuordnen, wobei die Nutzdatenbits der Teilmenge der Nutzdatenbits, die dem mindestens einen Invertierungsbit zugeordnet sind, nicht invertiert sind, wenn das Invertierungsbit einen ersten Wert annimmt und invertiert sind, wenn das Invertierungsbit einen zweiten Wert annimmt, der von dem ersten Wert verschieden ist.
Auch ist es eine Option, mehrere Invertierungsbits vorzusehen und aufzunehmen. In diesem Fall können unterschiedlichen Invertierungsbits unterschiedliche Teilmengen von Nutzdatenbits zugeordnet werden.
Ferner ist es eine Möglichkeit, mehreren Invertierungsbits die gleiche Teilmenge von Nutzdatenbits zuzuordnen.
Zur Erläuterung wird im folgenden Beispiel ein Invertierungsbit hinzugefügt, dem als Teilmenge der Nutzdatenbits alle Nutzdatenbits zugeordnet sind.
5a zeigt einen Speicherbereich, bei dem (beispielsweise nach einem Löschvorgang) nicht alle Speicherzellen unter der Adresse α = 10011 erfolgreich gelöscht wurden.
Gezeigt ist ein Speicherbereich mit einer Adresse 504, die beispielhaft den Wert 10011 aufweist. Anhand dieser Adresse 10011 werden 19 Speicherzellen Z¹, ..., Z¹⁹ adressiert umfassend 9 Speicherzellen 501 für Datenwits (Speicherzellen Z¹, ..., Z⁹) 5 Speicherzellen 502 für erste Prüfbits c¹ = c 1 / 1, ..., c 1 / 5 (Speicherzellen Z¹⁰, ..., Z¹⁴) und 5 Speicherzellen 503 für zweite Prüfbits c² = c 2 / 1, ..., c 2 / 5 (Speicherzellen Z¹⁵, ..., Z¹⁹).
Nach dem unvollständigen (oder fehlerhaften) Löschvorgang sind die Speicherzellen Z¹, Z⁹ und Z¹⁴ jeweils im Zustand 1, die anderen Speicherzellen sind im Zustand 0.
Es sollen 5 Datenbits x₁, ..., x₅ direkt, d. h. nicht invertiert, oder invertiert als x ₁, ..., x ₅ in den Speicher geschrieben werden.
Die Datenbits x₁, ..., x₅ werden in diesem Beispiel um ein Invertierungsbit Inv₁ ergänzt, dessen Wert angibt, ob die Datenbits direkt oder invertiert in Datenwits codiert und in den Speicher geschrieben werden. Dabei werden die Datenbits direkt oder invertiert gemeinsam mit mindestens einem Invertierungsbit in Datenwits transformiert. Insbesondere ist es eine Option, mehrere Invertierungsbits hinzuzufügen.

• Es soll Inv₁ = 0 gelten, wenn die Datenbits nicht invertiert werden.
• Es soll Inv₁ = 1 gelten, wenn die Datenbits invertiert werden.

Ist Inv₁ = 0, werden die Datenbits x₁, ..., x₅, Inv₁ = 0 in Datenwits codiert und die Datenwits werden in den Speicher geschrieben. Ist Inv₁ = 1, werden x ₁, ..., x ₅, Inv₁ = 1 als Datenwits codiert und die Datenwits werden in den Speicher geschrieben.
Ist Inv₁ = 0, dann werden die Datenbits und das Invertierungsbit als 3 Blöcke [x₁, x₂], [x₃, x₄], [x₅, Inv₁ = 0] entsprechend dem WOM-Code gemäß obiger Tabelle in 9 Wits [y₁, y2, y₃], [y₄, y₅, y₆], [y₇, y₈, y₉] codiert wie folgt:
mit i₁, i₂, i₃ ∊ {1, 2}.
Ist Inv₁ = 1, werden die Datenbits und das Invertierungsbit als 3 Blöcke [x ₁, x ₂], [x ₃, x ₄], [x ₅, Inv₁ = 1] entsprechend dem WOM-Code obiger Tabelle in 9 Wits [y * / 1, y * / 2, y * / 3], [y * / 4, y * / 5, y * / 5], [y * / 7, y * / 8, y * / 9] codiert wie folgt:
mit i₄, i₅, i₆ ∊ {1, 2}.
Als Beispiel werden die folgenden Datenbits betrachtet: x₁ = 0, x₂ = 1, x₃ = 1, x₄ = 1, x₅ = 1.
Zunächst wird das Invertierungsbit Inv₁ gleich 0 gesetzt. In diesem Fall ist es jedoch nicht möglich, alle Blöcke [x₁, x₂], [x₃, x₄], [x₅, 0] durch die Funktion
f¹ in Datenwits zu transformieren, da zum Beispiel f¹([x₁, x₂]) = f¹(0, 1) = y₁, y₂, y₃ = 0, 0, 1 gilt und die Speicherzelle Z¹ in 5a bereits den Zustand 1 aufweist und nicht mit dem Wert y₁ = 0 beschrieben werden kann.
Wird das Invertierungsbit Inv₁ gleich 1 gesetzt, so können die invertierten Datenbits in Datenwits transformiert und in den Speicher geschrieben werden, ohne dass ein bereits in dem Speicher vorhandener Zustand 1 mit dem Wert 0 überschrieben werden müsste: So ist es möglich, die invertierten Datenbits [x ₁, x ₂] = [1, 0] mit der Funktion
als Datenwits y * / 1, y * / 2, y * / 3 zu codieren und in die Speicherzellen Z¹, Z², Z³ zu speichern. Ebenso ist es möglich, die invertierten Datenbits [x ₃, x ₄ = [0, 0] mit der Funktion
zu codieren und das invertierte Bit x ₅ und das Invertierungsbit Inv₁[x ₅, 1] = [0, 1] mit der Funktion
zu codieren und in die Speicherzellen Z⁴, ..., Z⁹ zu schreiben.
In 5b ist gezeigt, dass die Wits 100, 000 und 001 in den Speicherzellen 501 gespeichert sind.
Dadurch, dass nach dem Invertieren der Datenbits alle invertierten Datenbits und das Invertierungsbit mit der Funktion f¹ in Datenwits transformiert werden, ist die Anzahl der Einsen in den Datenwits geringer, als wenn zumindest einmal die Funktion f² verwendet worden wäre.
Da in diesem Beispiel im dem ersten Schreibvorgang zur Transformation von Bits in Wits nur die Funktion f¹ (und nicht die Funktion f²) verwendet wurde, obwohl der Speicher vor dem ersten Schreibvorgang nicht fehlerfrei gelöscht war, ist es in dem zweiten Schreibvorgang noch möglich, beliebige Werte von Bits in dem zweiten Schreibvorgang abzuspeichern. Dies wäre nicht möglich, wenn für den ersten Schreibvorgang (aufgrund der bestehenden Löschfehler) bereits die Funktion f² des WOM-Codes benötigt worden wäre.
Wird mindestens ein Invertierungsbit verwendet, ergeben sich die Prüfbits für einen betrachteten Code C aus

– den Nutzdatenbits,
– dem mindestens einen Invertierungsbit,
– der (bereits vorhandenen) Belegung der Speicherzellen in die die als Wits codierten Bits geschrieben werden und
– gegebenenfalls weitere Bits, z. B.
• mindestens einem Adressbit und/oder
• mindestens einem Identifikatorbit.

Nachfolgend wird der Übersichtlichkeit halber beispielhaft von einem einzelnen Invertierungsbit ausgegangen. Der hier vorgestellte Ansatz ist jedoch auch für eine Vielzahl von Invertierungsbits entsprechend anwendbar.
Ist das Invertierungsbit gleich 0, werden die Nutzdatenbits und das Invertierungsbit Inv₁ = 0 entsprechend dem verwendeten WOM-Code in Abhängigkeit von den Zuständen der entsprechenden Speicherzellen blockweise in Blöcke von Datenwits transformiert. Die Prüfbits sind so bestimmt, dass die Datenwits und die Prüfbits ein Teilwort des Codes C bilden.
Ist das Invertierungsbit gleich 1, werden die invertierten Nutzdatenbits und das Invertierungsbit Inv₁ = 1 entsprechend dem verwendeten WOM-Code in Abhängigkeit von den Zuständen der entsprechenden Speicherzellen blockweise in Blöcke von Datenwits transformiert. Die Prüfbits sind so bestimmt, dass die Datenwits und die Prüfbits ein Teilwort des Codes C bilden.
Es ist auch möglich, Adressbits oder aus Adressbits abgeleitete Bits oder Indikatorbits zur Bildung der Prüfbits heranzuziehen. Werden bei der Bestimmung der Prüfbits Adressbits, aus Adressbits abgeleitete Bits oder Indikatorbits verwendet, ist es nicht notwendig, die Adressbits, die aus Adressbits abgeleitete Bits und/oder die Indikatorbits zu invertieren, wenn das Invertierungssignal gleich 1 ist. Es ist eine Option, die Adressbits, die aus den Adressbits abgeleitete Bits und/oder die Indikatorbits bei der Bestimmung der Prüfbits zu invertieren, wenn das Invertierungsbit anzeigt, dass eine Invertierung der Datenbits erfolgt ist.
Im nachfolgenden Beispiel werden zur besseren Übersichtlichkeit keine Adressbits, aus Adressbits abgeleitete Bits oder Indikatorbits bei der Bestimmung der Prüfbits berücksichtigt.
Als Code C soll beispielhaft der lineare Code verwendet werden, dessen H-Matrix durch Gleichung (6), G-Matrix durch Gleichung (7) und Paritätsmatrix durch Gleichung (8) angegeben ist.
In dem Beispiel ist das Invertierungsbit Inv₁ = 1, und die invertierten Datenbits und das Invertierungsbit 10 00 01 werden, wie vorstehend beschrieben, in die Datenwits 100 000 001 transformiert.
Die Prüfbits c 1 / 1, ..., c 1 / 5 ergeben sich zu c 1 / 1, ..., c 1 / 5 = (f¹(x ₁, x ₂), f¹(x ₃, x ₄), f¹(x ₅, 1))·P_9,5 = = (100 000 001)·P_9,5 = 11101.
Diese Prüfbits können in die Speicherzellen Z¹⁰, ..., Z¹⁴ geschrieben werden, der fehlerhaft auf 1 vorbelegte Wert der Speicherzelle Z¹⁴ führt hierbei nicht zu einem Konflikt (vergleiche 5b).
Die Datenwits 100 000 001 und die Prüfbits 11101 bilden das Codewort
11101 100 000 001
des Codes C mit der H-Matrix gemäß Gleichung (6). Tritt ein Fehler beispielsweise im 7-ten Datenwit y * / 7 auf, das den Wert y * / 7 = 0 in y * / 7 = 1 verfälscht, so ergibt sich ein Fehlersyndrom H·(11101 100 000 101)^T = (01001)T, das gleich der 12-ten Spalte der H-Matrix gemäß Gleichung (6) ist.
Die zunächst fehlerhaften Wits und Prüfbits 11101 100 000 101 werden auf Grund des Fehlersyndromes (01001)^T in der 12-ten Spalte der H-Matrix gemäß Gleichung (6) in die korrekten Werte 11101 100 000 001 verbessert, die in die Nutzdatenbits 10 00 01 entsprechend dem WOM-Code transformiert werden. Da das Invertierungsbit, hier das 6-te Bit, gleich 1 ist, werden diese Nutzdatenbits in 01 11 10 invertiert, die gespeichert werden sollten.
Insbesondere ist es ein Vorteil, dass das Invertierungsbit über die Fehlerkorrektur der Datenwits, in die es gemeinsam mit den Datenbits transformiert wird, in die Fehlerkorrektur einbezogen ist und gegen Fehler geschützt ist.
Es ist möglich, mehrere Invertierungsbits Inv₁, ..., Inv_q mit q > 1 zu verwenden. Beispielsweise kann definiert werden:

– Inv₁ = 0, ..., Inv_q = 0, wenn keine Invertierung der Nutzdatenbits erfolgt,
– und Inv₁ = 1, ..., Inv_q = 1, wenn eine Invertierung der Nutzdatenbits erfolgt, bevor die Wits aus den Nutzdatenbits und den Invertierungsbits bestimmt werden.

Die q Invertierungsbits können in die Bildung der Wits einbezogen sein, so dass nach der Speicherung der Wits, nach dem Auslesen, nach einer Fehlerkorrektur der Wits und nach der Rücktransformation in Nutzdatenbits und Invertierungsbits geprüft werden kann, ob die Invertierungsbits untereinander gleich sind oder nicht.
Beträgt z. B. die Zahl der Invertierungsbits q = 3, kann in dem Fall, dass nicht alle 3 Invertierungsbits untereinander gleich sind, mit einem Voter (einer Entscheidungskomponente) mit 3 Eingängen und einem Ausgang der Wert der Invertierungsbits mit hoher Fehlertoleranz bestimmt werden.
Es ist auch möglich, mindestens ein Invertierungsbit für je eine Teilmenge von Nutzdatenbits zu verwenden. Anhand dieses mindestens einen Invertierungsbits kann bestimmt werden, ob die entsprechende Teilmenge von Nutzdatenbits invertiert oder nicht invertiert ist. So können beispielsweise Nutzdatenbits x₁, ..., x₆₄ durch 4 Invertierungsbits Inv₁, Inv₂, Inv₃, Inv₄ wie folgt ergänzt werden: x₁, ..., x₁₆, Inv₁, x₁₇, ..., x₃₂, Inv₂, x₃₃, ..., x₄₈, Inv₃, x₄₉, ..., x₆₄, Inv₄
Dabei sind die Invertierungsbits Inv₁, Inv₂, Inv₃, Inv₄ in die Bildung der Datenwits und damit in die Fehlerkorrektur durch den verwendeten Code C einbezogen.
Eine andere Option besteht darin, zusätzlich zu Invertierungsbits Adressbits oder aus Adressbits abgeleitete Bits zur Bestimmung der entsprechenden Prüfbits zu verwenden. Ebenso ist es möglich, zusätzlich zu den Invertierungsbits auch Identifikatorbits zur Bildung von Prüfbits zu verwenden.
Ferner ist es eine Variante, zusätzlich zu den Invertierungsbits sowohl Adressbits oder aus Adressbits abgeleitete Bits als auch Identifikatorbits zur Bildung von Prüfbits zu verwenden.
Weiterhin können anstelle von linearen Codes nichtlineare Codes eingesetzt werden. Beispielsweise ist es möglich, die Prüfbits aus den Wits und die zusätzlichen Bits mit einem Berger-Code zu bestimmen.
Beispielhafte Schaltungsanordnung
6 zeigt eine beispielhafte Schaltungsanordnung umfassend eine WOM-Kodiereinheit 601, eine Fehlerkodiereinheit 602 (umfassend eine Fehlererkennungs-Einheit und/oder eine Fehlerkorrigier-Einheit), einen Multiplexer 603 und einen adressierbaren Speicher 604.
Der Speicher 604 verfügt über N Speicherzellen 605 zur Speicherung von N Wits in zwei aufeinanderfolgenden Schreibvorgängen unter einer Adresse α, ohne dass der Speicherinhalt nach dem ersten Schreibvorgang gelöscht werden müsste. Weiterhin weist der Speicher 604 m Speicherzellen 606 zur Speicherung von m ersten Prüfbits in einem ersten Schreibvorgang und m Speicherzellen 607 zur Speicherung von m zweiten Prüfbits in einem zweiten Schreibvorgang auf. An einem Adresseneingang 608 liegt der Wert α der aktuellen Adresse an.
An einem K·n_W-Bit breiten ersten Eingang 609 der WOM-Kodiereinheit 601 liegen K Blöcke [x¹], ..., [x^K] von hier jeweils n_W Bits an, wobei K ≥ 2 und n_W ≥ 2 ist. Insgesamt liegen an dem Eingang 609 demnach K·n_W Bits an.
Die WOM-Kodiereinheit 601 transformiert (oder codiert) die K Blöcke [x¹], ..., [x^K] von jeweils n_W Nutzdatenbits in K Blöcke [y¹], ..., [y^K] von hier jeweils N_W Nutzdatenwits, also in insgesamt N = K·N_W Wits y. Diese Wits werden an einen Eingang 610 des Speichers 604 angelegt und in den N Speicherzellen 605 unter der Adresse α gespeichert. Weiterhin werden die N Wits von der WOM-Kodiereinheit 601 an einen N Bit breiten Eingang 611 der Fehlerkodiereinheit 602 gelegt.
Die Fehlerkodiereinheit 602 bildet aus den an ihrem Eingang 611 anliegenden N Wits y entsprechend dem verwendeten Code Cⁱ eine Anzahl von m Prüfbits c i / 1, ..., c i / m , die an einen m-Bit breiten Dateneingang 612 des Multiplexers 603 ausgegeben werden. Der Multiplexer 603 verfügt über zwei m-Bit breite Ausgänge, um die von der Fehlerkodiereinheit 602 bereitgestellten Prüfbits entweder in den Speicherzellen 606 als erste Prüfbits oder in den Speicherzellen 607 als zweite Prüfbits zu speichern. Hierbei steht i = 1 für den ersten Schreibvorgang der ersten Prüfbits und i = 2 steht für den zweiten Schreibvorgang der zweiten Prüfbits.
Die von der Fehlerkodiereinheit 602 generierten ersten Prüfbits für den ersten Schreibvorgang werden demnach mit c 1 / 1, ..., c 1 / m bezeichnet und die zweiten Prüfbits für den zweiten Schreibvorgang werden mit c 2 / 1, ..., c 2 / m bezeichnet.
Für den ersten Schreibvorgang erhält der Multiplexer 603 über einen Eingang 615 ein Steuersignal s = 1 und verbindet den Dateneingang 612 mit einem Datenausgang 613, so dass die ersten Prüfbits c 1 / 1, ..., c 1 / m an m Dateneingängen von m Speicherzellen 606 unter der Adresse α anliegen und in diesen Speicherzellen gespeichert werden können.
Für den zweiten Schreibvorgang erhält der Multiplexer 603 über den Eingang 615 ein Steuersignal s = 2 und verbindet den Dateneingang 612 mit einem Datenausgang 614, so dass die zweiten Prüfbits c 2 / 1, ..., c 2 / m an m Dateneingängen von m Speicherzellen 607 unter der Adresse α anliegen und in diesen Speicherzellen gespeichert werden.
Die Bildung der Wits durch die WOM-Kodiereinheit 601 erfolgt sowohl in Abhängigkeit von den als Wits zu codierenden Blöcken von Datenbits, die über den Eingang 609 zugeführt werden, als auch in Abhängigkeit von den Werten der Zustände der Speicherzellen 605; letztere Abhängigkeit ist durch eine Verbindung zwischen den Speicherzellen 605 und einem Eingang 616 der WOM-Kodiereinheit 601 dargestellt.
In diesem Beispiel gemäß 6 werden die Prüfbits direkt und nicht als Wits codiert in den Speicher 604 geschrieben.
Optional kann die Adresse α zur Adressierung des Speichers 604 auch einem Eingang 621 der Fehlerkodiereinheit 602 zugeführt werden. Diese Ausführungsform ist in 6 als Verbindung 620 angedeutet. Somit können die Prüfbits in Abhängigkeit von den N Wits y und von der aktuellen Adresse α mittels der Fehlerkodiereinheit 602 gebildet werden. Gemäß dem hier gezeigten Beispiel kann die Fehlerkodiereinheit 602 die Prüfbits c i / 1, ..., c i / m so erstellen, dass ein Codewort des Codes Cⁱ ist, wobei i = 1 für den ersten Schreibvorgang und i = 2 für den zweiten Schreibvorgang steht.
Eine weitere Option besteht darin, dass die Bildung der Prüfbits c i / 1, ..., c i / m von aus Adressbits abgeleiteten Bits und/oder von (beliebigen, z. B. vorgegebenen oder vorgebbaren) Identifikatorbits abhängt. In so einem Fall verfügt die Fehlerkodiereinheit 602 beispielsweise über mindestens einen weiteren Eingang (nicht in 6 dargestellt) zur Eingabe von den aus den Adressbits abgeleiteten Bits und/oder zur Eingabe von Identifikatorbits. Auch kann ein Eingang vorgesehen sein, über den aktuell einzugebende und zu verifizierende Identifikatorbits z. B. von einem Nutzer oder einem Programm bereitgestellt werden können, so dass ein Vergleich von vorgegebenen Identifikatorbits mit aktuell eingegebenen oder erhaltenen Identifikatorbits möglich ist. Der Vergleich, ob die Identifikatorbits korrekt sind, erfolgt durch ein Überprüfen, ob ein Codewort vorliegt.
7 zeigt ein Diagramm einer Schaltungsanordnung zur Korrektur von abgespeicherten und beim Auslesen aus dem Speicher eventuell fehlerhaft erhaltener Wits.
Aus dem Speicher 604 werden N Wits y' aus N Speicherzellen 605 und in einem ersten Lesevorgang m erste Prüfbits c^1' = c 1' / 1, ..., c 1' / m aus m Speicherzellen 606 und in einem zweiten Lesevorgang m zweite Prüfbits c^2' = c 2' / 1, ..., c 2' / m aus m Speicherzellen 607 unter der Adresse α ausgelesen.
Die Wits als auch die Prüfbits können fehlerhafte Bits enthalten. Die ersten Prüfbits c^1' liegen an einem m-Bit breiten Dateneingang 703 eines Demultiplexers 701 an und die zweiten Prüfbits c^2' liegen an einem m-Bit breiten Eingang 704 des Demultiplexers 701 an.
Über einen Eingang 706 erhält der Demultiplexer 701 ein Steuersignal s^DMUX. Ist s^DMUX = 0, ist der Eingang 703 mit einem Ausgang 705 des Demultiplexers 701 verbunden, ist s^DMUX = 1, so ist der Eingang 704 mit dem Ausgang 705 verbunden.
Der Ausgang 705 des Demultiplexers 701 ist mit einem Eingang 707 einer Korrektureinheit 702 verbunden.
Die Korrektureinheit 702 stellt an einem Ausgang 708 einen N-komponentigen Korrekturvektor e^c = e c / 1, ..., e c / N zur Korrektur der eventuell fehlerhaften Wits y' = y ' / 1, ..., y ' / N bereit. Die Korrektureinheit 702 weist ferner einen Eingang 709 auf, der mit den Speicherzellen 605 verbunden ist und über diese Verbindung die N Wits erhält.
Eine XOR-Schaltung 710 weist zwei N-Bit breite Eingänge 712 und 713 und einen N-Bit breiten Ausgang 714 auf. Der Eingang 712 ist mit den Speicherzellen 605 und der Eingang 713 ist mit dem Ausgang 708 der Korrektureinheit 702 verbunden. Über den Ausgang 714 werden die eventuell fehlerhaften Wits y' = y ' / 1, ..., y ' / N mit dem Korrekturvektor e^c komponentenweise zu den korrigierten Wits y^cor = y cor / 1, ..., y cor / N XOR-verknüpft, sodass gilt: y' ⊕ e^c = y ' / 1 ⊕ e c / 1, ..., y ' / N ⊕ e c / N = y^cor
Die korrigierten Wits y^cor werden über den Ausgang 714 einer Wits-Dekodiereinheit 711 bereitgestellt. Die Wits-Dekodiereinheit bildet aus den korrigierten Wits y^cor blockweise die korrigierten Bits x^cor. Für i = 1, ...‚ N ist das Bit c cor / i = 1 , wenn das Wit y ' / i korrigiert wird und es ist das Bit c cor / i = 0 , wenn das Wit y ' / i nicht korrigiert wird.
In 8 zeigt eine optionale Erweiterung der Schaltungsanordnung aus 7, wobei ein Marker (z. B. in Form von m aufeinanderfolgenden Bits mit dem Wert 1) zur Auswahl der Prüfbits beim Auslesen der Wits und der Prüfbits verwendet werden kann.
Die ersten Prüfbits werden aus den Speicherzellen 606 ausgelesen und liegen an einem m-Bit breiten Eingang eines UND-Gatters 801 an. An dem 1-Bit breiten Ausgang des UND-Gatters 801 wird somit der Wert 1 bereitgestellt, wenn alle m-Bits am Eingang des UND-Gatters 801 auch den Wert 1 haben, also wenn die ersten Prüfbits gleich dem Marker sind.
Der Ausgang des UND-Gatters 801 ist mit einem ersten Eingang eines ODER-Gatters 802 verbunden, an dessen zweiten Eingang der Wert 0 anliegt. Ein Ausgang des ODER-Gatters 802 ist mit dem Eingang 706 des Demultiplexers 701 verbunden.
Sind die ersten Prüfbits ungleich dem Marker, also
dann liegt an dem Eingang 706 des Demultiplexers 701 der Steuerwert 0 an. Entsprechen hingegen die ersten Prüfbits dem Marker, also
dann liegt am Eingang 706 der Steuerwert 1 an.
Der Demultiplexer 701 verbindet den Eingang 703 mit dem Ausgang 705, wenn der Steuerwert 0 anliegt und er verbindet den Eingang 704 mit dem Ausgang 705, wenn der Steuerwert 1 anliegt.
Somit werden von dem Demultiplexer 701 an dem Ausgang 705 die ersten eventuell fehlerhaften Prüfbits c^1' ausgegeben, wenn die Speicherzellen 606 nicht mit dem Marker belegt sind. An dem Ausgang 705 werden dagegen die zweiten eventuell fehlerhaften Prüfbits c^2' ausgeben, wenn die Speicherzellen 606 mit dem Marker belegt sind.
Beispielsweise kann eine Speicheranordnung vorgesehen sein, die einen nichtflüchtigen Speicher zur Speicherung der ersten und zweiten Datenwits y¹ und y² und zur Speicherung der entsprechenden ersten und zweiten Prüfbits c¹ und c² aufweist. Auch kann die Speicheranordnung beispielsweise zusätzlich einen flüchtigen Speicher aufweisen zur Speicherung der ersten und zweiten Prüfbits c¹ und c² oder zur temporären Speicherung einer Kopie der ersten und zweiten Prüfbits c¹ und c². In diesem Fall ist es möglich, gezielt Bitmanipulationen an den in dem flüchtigen Speicher abgelegten Prüfbits im Rahmen eines Systemintegrationstests durchzuführen, ohne dass die in dem nichtflüchtigen Speicher abgelegten Prüfbits verändert werden müssten.
Der flüchtige Speicher kann beispielsweise ein SRAM oder DRAM umfassen. Der nichtflüchtige Speicher kann z. B. als ein EEPROM ausgeführt sein.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 4691299 [0012]
US 2013/0091402 A1 [0051]

Zitierte Nicht-Patentliteratur

Rivest, R.; Shamir, A.: „How to Reuse a ,Write-Once'-Memory”, Information and Control, Vol. 55, Nos. 1-3, Seiten 1 bis 19, 1982 [0012]
http://en.wikipedia.org/wiki/Berger_code [0170]

Claims

Verfahren zum Speichern von Bits in Speicherzellen eines Speichers, – bei dem in zwei aufeinanderfolgenden Schreibvorgängen erste und zweite Wits unter einer gleichen Adresse in gleiche Speicherzellen geschrieben werden, ohne dass die Speicherzellen nach dem ersten Schreibvorgang gelöscht werden, – wobei erste Prüfbits in weitere erste Speicherzellen und zweite Prüfbits in weitere zweite Speicherzellen gespeichert werden.
Verfahren nach Anspruch 1, – bei dem anhand der ersten Wits und der ersten Prüfbits ein erstes Codewort eines ersten Fehlercodes bestimmt wird, – bei dem anhand der zweiten Wits und der zweiten Prüfbits ein zweites Codewort eines zweiten Fehlercodes bestimmt wird.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Anzahl der ersten Prüfbits kleiner ist als die Anzahl der ersten Wits.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die ersten Wits und die zweiten Wits basierend auf Nutzdatenbits mittels mindestens eines WOM-Codes bestimmt werden.
Verfahren nach Anspruch 4, bei dem den Nutzdatenbits mindestens ein Invertierungsbit hinzugefügt wird, wobei dem mindestens einem Invertierungsbit eine Teilmenge von Nutzdatenbits zugeordnet ist.
Verfahren nach Anspruch 5, bei dem das mindestens eine Invertierungsbit einen ersten Wert annimmt, wenn die dem Invertierungsbit zugeordneten Nutzdatenbits nicht invertiert sind und das Invertierungsbit einen zweiten davon verschiedenen Wert annimmt, wenn die dem Invertierungsbit zugeordneten Nutzdatenbits invertiert sind.
Verfahren nach Anspruch 6, bei dem unter Verwendung der Nutzdatenbits und des Invertierungsbits die jeweiligen Wits gebildet werden, wobei die dem mindestens einen Invertierungsbit zugeordneten Nutzdatenbits nicht invertiert werden, wenn das Invertierungsbit den ersten Wert aufweist und wobei die dem mindestens einen Invertierungsbit zugeordneten Nutzdatenbits invertiert werden, wenn das Invertierungsbit den zweiten Wert aufweist.
Verfahren nach einem der Ansprüche 5 bis 7, wobei bei dem ersten Schreibvorgang die ersten Prüfbits so bestimmt sind, dass die aus den Nutzdatenbits und dem mindestens einem Invertierungsbit bestimmten ersten Wits und die ersten Prüfbits Bits des ersten Codewortes sind und wobei bei dem zweiten Schreibvorgang unter der gleichen Adresse die zweiten Prüfbits so bestimmt sind, dass die aus den Nutzdatenbits und dem mindestens einem Invertierungsbit bestimmten zweiten Wits und die zweiten Prüfbits Bits des zweiten Codewortes sind.
Verfahren nach einem der Ansprüche 5 bis 8, bei dem die dem mindestens einen Invertierungsbit zugeordneten Nutzdatenbits alle Nutzdatenbits sind.
Verfahren nach einem der Ansprüche 4 bis 9, – bei dem vor dem Schreibvorgang die in zu adressierenden Speicherzellen dort gespeicherte Daten ausgelesen werden, – bei dem die ausgelesenen Daten mit den zu speichernden Daten verglichen werden, – bei dem die zu speichernden Daten invertiert werden, falls die zu speichernden Daten nicht fehlerfrei in den Speicher geschrieben werden können, – bei dem die ersten Wits oder die zweiten Wits basierend auf den invertierten Daten mittels des mindestens einen WOM-Codes bestimmt und in den Speicherzellen gespeichert werden.
Verfahren nach einem der Ansprüche 4 bis 10, bei dem die mittels des mindestens einen WOM-Codes codierten ersten Wits verschieden sind von den mittels des mindestens einen WOM-Codes codierten zweiten Wits.
Verfahren nach einem der Ansprüche 4 bis 11, bei dem mindestens eine Speicherzelle des Speichers vor dem ersten Schreiben nicht vollständig gelöscht ist, wobei basierend auf der mindestens einen nicht vollständig gelöschten Speicherzelle die ersten Wits und die zweiten Wits mittels des mindestens einen WOM-Codes codiert werden.
Verfahren nach einem der Ansprüche 4 bis 12, bei dem die ersten Wits und die zweiten Wits jeweils als Blöcke organisiert sind, wobei jeder Belegung der Bits eines der Blöcke der ersten Wits durch den mindestens einen WOM-Code zwei unterschiedliche Codierungen zugeordnet sind.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Anzahl der zweiten Prüfbits kleiner als die Anzahl der zweiten Wits ist.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem der erste Fehlercode ein fehlererkennender Code und/oder ein fehlerkorrigierender Code ist und bei dem der zweite Fehlercode ein fehlererkennender Code und/oder ein fehlerkorrigierender Code ist.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem der erste Fehlercode ein Code ist, der einen Codeabstand größer gleich drei aufweist.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem der zweite Fehlercode ein Code ist, der einen Codeabstand größer gleich drei aufweist.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die weiteren ersten Speicherzellen und die weiteren zweiten Speicherzellen voneinander verschieden sind.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem wenn kein Fehler auftritt, die ersten Wits und die ersten Prüfbits eine echte Teilmenge von Bits des ersten Codewortes sind oder dass die zweiten Wits und die zweiten Prüfbits eine echte Teilmenge von Bits des zweiten Codewortes sind oder dass sowohl die ersten Wits und die ersten Prüfbits eine echte Teilmenge der Bits des ersten Codewortes als auch die zweiten Wits und die zweiten Prüfbits eine echte Teilmenge der Bits des zweiten Codewortes sind.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Länge des ersten Fehlercodes größer ist als die Anzahl der ersten Wits und der ersten Prüfbits und bei dem die Länge des zweiten Fehlercodes größer ist als die Anzahl der zweiten Wits und der zweiten Prüfbits.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem anhand der ersten Wits, der ersten Prüfbits und ersten Zusatzbits das erste Codewort des ersten Fehlercodes bestimmt wird und bei dem anhand der zweiten Wits, der zweiten Prüfbits und zweiten Zusatzbits das zweite Codewort des zweiten Fehlercodes bestimmt wird.
Verfahren nach Anspruch 21, bei dem beim Schreiben in den Speicher und/oder beim Lesen aus dem Speicher die ersten Wits, die ersten Prüfbits und die ersten Zusatzbits das erste Codewort bilden und die zweiten Wits, die zweiten Prüfbits und die zweiten Zusatzbits das zweite Codewort bilden.
Verfahren nach einem der Ansprüche 21 oder 22, bei dem die ersten Zuatzbits und/oder die zweiten Zusatzbits jeweils mindestens auf einer der folgenden Informationen basieren: – einer Adressinformation, – einer Adressinformation betreffend eine Schreibadresse oder eine Leseadresse, – einer aus einer Adressinformation abgeleiteten Information, – einer Identifikatorinformation, – einer Passwortinformation, – einer Invertierungsinformation.
Verfahren nach einem der Ansprüche 21 bis 23, bei dem ein Fehler in den ersten Zusatzbits erkannt und/oder korrigiert wird und/oder bei dem ein Fehler in den zweiten Zusatzbits erkannt und/oder korrigiert wird.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem in den ersten weiteren Speicherzellen eine Markierung gespeichert wird, sofern die zweiten Prüfbits in den weiteren zweiten Speicherzellen gespeichert werden.
Verfahren nach Ansrpuch 25, bei dem die Markierung eine Bitfolge ist, die keine gültige Bitfolge der ersten Prüfbits darstellt.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem ein Teilbereich des adressierbaren Speichers gelöscht wird, der die Adresse umfasst, auf den ein Schreibvorgang angewendet wurde, wenn nach dem Schreibvorgang die abzuspeichernden ersten oder zweiten Wits an d_N Positionen nicht den gewünschten Zustand aufweisen und/oder wenn nach dem Schreibvorgang die ersten Prüfbits oder die zweiten Prüfbits an d_P Positionen nicht den gewünschten Zustand aufweisen.
Verfahren nach einem der Ansprüche 1 bis 26, bei dem ein zweiter Teilbereich des adressierbaren Speichers genutzt wird, wenn nach dem Schreibvorgang auf einen ersten Teilbereich die abzuspeichernden ersten oder zweiten Wits an d_N Positionen nicht den gewünschten Zustand aufweisen und/oder wenn nach dem Schreibvorgang die ersten Prüfbits oder die zweiten Prüfbits an d_P Positionen nicht den gewünschten Zustand aufweisen.
Verfahren nach einem der Ansprüche 27 oder 28, bei dem der Teilbereich gelöscht wird oder der zweite Teilbereich anstelle des ersten Teilbereich genutzt wird, wenn gilt d_N + d_P ≥ S₂, wobei S₂ ein Schwellenwert ist, für den S₂ ≥ 0 gilt.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die weiteren ersten Speicherzellen und die weiteren zweiten Speicherzellen voneinander verschieden sind, wenn sich die ersten Prüfbits durch die zweiten Prüfbits nicht überschreiben lassen ohne dass eine vorgegebene Anzahl fehlerhafter Speicherzellen auftritt.
Verfahren nach Anspruch 30, wobei die vorgegebene Anzahl fehlerhafter Speicherzellen größer gleich Null ist.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Anzahl der ersten Prüfbits größer eins ist und bei dem die Anzahl der zweiten Prüfbits größer eins ist.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem der adressierbare Speicher mindestens einen der folgenden Typen von Speichern umfasst: – einen flüchtigen Speicher; – einen nichtflüchtigen Speicher.
Vorrichtung zum Speichern von Bits in Speicherzellen eines Speichers mit einer Verarbeitungseinheit, die derart eingerichtet ist, – dass in zwei aufeinanderfolgenden Schreibvorgängen erste und zweite Wits unter einer gleichen Adresse in gleiche Speicherzellen geschrieben werden, ohne dass die Speicherzellen nach dem ersten Schreibvorgang gelöscht werden, – wobei erste Prüfbits in weitere erste Speicherzellen und zweite Prüfbits in weitere zweite Speicherzellen gespeichert werden.
Vorrichtung nach Anspruch 34, bei der die Verarbeitungseinheit derart eingerichtet ist, dass – anhand der ersten Wits und der ersten Prüfbits ein erstes Codewort eines ersten Fehlercodes bestimmt wird, – anhand der zweiten Wits und der zweiten Prüfbits ein zweites Codewort eines zweiten Fehlercodes bestimmt wird.
Vorrichtung nach einem der Ansprüche 34 oder 35, bei der die Vorrichtung den Speicher umfasst, der die weiteren ersten Speicherzellen und die weiteren zweiten Speicherzellen umfasst.
Vorrichtung nach einem der Ansprüche 34 bis 36, bei der der Speicher einen nichtflüchtigen Speicher und/oder einen flüchtigen Speicher umfasst.