CN109491597B

CN109491597B - 一种存储器的联想方法及存储器

Info

Publication number: CN109491597B
Application number: CN201811183299.3A
Authority: CN
Inventors: 赵发展; 韩郑生; 罗家俊
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2018-10-11
Filing date: 2018-10-11
Publication date: 2022-04-01
Anticipated expiration: 2038-10-11
Also published as: CN109491597A

Abstract

本发明涉及信息存储技术领域，尤其涉及一种存储器的联想方法及存储器，包括：数据存储的第一联想过程：在至少一种传感器未采集到感应信息，其他的传感器均采集到感应信息时，基于传感器接收到的感应信息和传感器未接收到感应信息，对应生成包含地址空缺位的第一地址码；在第一地址码中的地址空缺位随机生成地址码，形成多种可能的新的地址码；根据新的地址码索引至第一存储单元；数据存储的第二联想过程：在多种传感器均未采集到感应信息时，随机生成第二地址码；基于第二地址码索引至对应的第二存储单元，将第二存储单元中的数据码作为寻址的第三地址码，并基于第三地址码索引至对应的第三存储单元，依次循环，形成联想机制，便于人工智能使用。

Description

一种存储器的联想方法及存储器

技术领域

本说明书涉及信息存储技术领域，特别涉及一种存储器的联想方法及存储器。

背景技术

存储器是信息系统中信息存储的重要部分，目前有磁存储方式、光存储方式和半导体存储方式，其中，半导体存储方式具有速度快、密度高的优点，因此，该半导体存储方式的存储器被很多电子系统广泛应用。

但是，现有的存储器在存储过程中是根据地址将内容存储在相应的地址位，即地址与内容唯一相关，这种仅是根据地址寻址内容的机制，并不存在联想机制。

因此，如何建立存储器的联想机制是亟待解决的技术问题。

发明内容

本说明书实施例提供一种存储器的联想方法及存储器，建立了存储的内容与内容之间的关联，为存储器提供了一种存储联想机制，应用于后期的人工智能。

第一方面，本说明书实施例提供一种存储器的联想方法，应用于连接CPU以及多种传感器的存储器中，其特征在于，包括：

数据存储的第一联想过程：

在至少一种传感器未采集到感应信息，其他的传感器均采集到感应信息时，基于所述其他的传感器采集到的感应信息，对应生成第一地址码，基于所述至少一种传感器未采集的感应信息，在所述第一地址码中形成地址空缺位；

在所述第一地址码中的地址空缺位随机生成地址码，形成多种可能的新的地址码；

根据所述新的地址码索引至对应的第一存储单元；

数据存储的第二联想过程：

在所述多种传感器均未采集到感应信息时，随机生成第二地址码；

基于所述第二地址码索引至对应的第二存储单元，将所述第二存储单元中的数据码作为寻址的第三地址码，并基于所述第三地址码索引至对应的第三存储单元，依次循环进行训练，直至当有至少一个传感器采集到感应信息时，训练终止。

优选的，在数据存储的第一联想过程中，在至少一种传感器未采集到感应信息，其他的传感器均采集到感应信息时，基于所述其他的传感器采集到的感应信息，对应生成第一地址码，基于所述至少一种传感器未采集到感应信息，在所述第一地址码中形成地址空缺位，具体包括：

在至少一种传感器未采集到感应信息，其他的传感器均采集到感应信息时，基于所述其他的传感器采集到的感应信息中每种感应信息的模拟信号均转换成数字信号；

基于所述数字信号生成对应所述数字信号的第一地址码，所述第一地址码中包括分别对应所述采集到的多个感应信息的多个独立地址码；

基于所述至少一种传感器未采集到感应信息，在所述第一地址码中的多个独立地址码中形成地址空缺位。

优选的，在所述数据存储的第二联想过程中，基于所述第二地址码索引至对应的第二存储单元，将所述第二存储单元中的数据码作为寻址的第三地址码，并基于所述第三地址码索引至对应的第三存储单元，具体包括：

基于所述第二地址码索引至对应的第二存储单元，将所述第二存储单元中的数据码作为寻址的第三地址码，判断所述第三地址码的位宽度是否与第二地址码的位宽度相等；

在不相等，且所述第三地址码的位宽度小于所述第二地址码的位宽度时，将所述第三地址码的位宽度随机填补至与所述第二地址码的位宽度相等；

在不相等，且所述第三地址码的位宽度大于所述第二地址码的位宽度时，将所述第三地址码的位宽度随机删减至与所述第二地址码的位宽度相等；

基于随机填补或删减后的所述第三地址码索引至对应的第三存储单元。

优选的，还包括：

数据校验过程：

在读取存储的数据内容时，若接收到CPU反馈的读取的数据内容有误时，控制当前的读取状态转化为写入状态；

控制将所述CPU确定有误的数据内容取反，并回写；

控制将所述CPU确定的重要数据内容的首位进行置位标记。

优选的，还包括：

在需恢复存储的原始状态时，控制将数据内容的首位标记及其他存储位清零。

第二方面、本说明书实施例提供一种存储器，包括：

地址空缺位生成模块，用于在至少一种传感器未采集到感应信息，其他的传感器均采集到感应信息时，基于所述其他的传感器采集到的感应信息，对应生成第一地址码，基于所述至少一种传感器未采集到感应信息，在所述第一地址码中形成地址空缺位；

新的地址码生成模块，用于在所述第一地址码中的地址空缺位随机生成地址码，形成新的地址码；

第一控制模块，用于根据所述新的地址码索引至对应的第一存储单元；

第二地址码生成模块，用于在所述多种传感器均未采集到感应信息时，随机生成第二地址码；

第二控制模块，用于基于所述第二地址码索引至对应的第二存储单元，将所述第二存储单元中的数据内容作为寻址的第三地址码，并基于所述第三地址码索引至对应的第三存储单元，依次循环进行训练，直至当有至少一个传感器采集到感应信息时，训练终止。

优选的，所述地址空缺位生成模块包括：

模数转换单元，用于在至少一种传感器未采集到感应信息，其他的传感器均采集到感应信息时，基于所述其他的传感器采集到的感应信息中每种感应信息的模拟信号均转换成数字信号；

第一地址码生成单元，用于基于所述数字量生成对应所述数字量的第一地址码，所述第一地址码包括分别对应所述采集到的多个感应信息的多个独立地址码；

地址空缺位生成单元，用于基于所述至少一种传感器未采集到感应信息，在所述第一地址码中的多个独立地址码中形成地址空缺位。

优选的，所述第二控制模块包括：

第一索引单元，用于基于所述第二地址码索引至对应的第二存储单元；

判断单元，用于基于所述第二地址码索引至对应的第二存储单元，将所述第二存储单元中的数据码作为寻址的第三地址码，判断所述第三地址码的位宽度是否与第二地址码的位宽度相等；

填补单元，用于在不相等，且所述第三地址码的位宽度小于所述第二地址码的位宽度时，将所述第三地址码的位宽度随机填补至与所述第二地址码的位宽度相等；

删减单元，用于在不相等，且所述第三地址码的位宽度大于所述第二地址码的位宽度时，将所述第三地址码的位宽度随机删减至与所述第二地址码的位宽度相等；

第二索引单元，用于基于随机填补或删减后的所述第三地址码索引至对应的第三存储单元，并依次循环进行训练。

优选的，还包括：校验控制模块，具体用于：在读取存储的数据内容时，若接收到CPU反馈的读取的数据内容有误时，控制当前的读取状态转化为写入状态；

控制将所述CPU确定有误的数据内容取反，并回写；

控制将所述CPU确定的重要数据内容的首位进行置位标记。

优选的，还包括：清零控制模块，具体用于在需恢复存储的原始状态时，控制将数据内容的首位标记及其他存储位清零。

本说明书实施例中的上述一个或多个技术方案，至少具有如下技术效果：

本说明书实施例提供一种存储器的联想方法，应用在连接有CPU和多种传感器的存储器中，具体包括数据存储的两种联想过程，在第一种联想过程中，根据多种传感器中有部分传感器未采集到感应信息，其他的传感器采集到感应数据时，这些传感器的输出形成第一地址码，该第一地址码中有地址空缺位(未采集到感应数据的传感器形成的地址空缺位)，随机填补该地址空缺位，形成新的地址码，根据该新的地址码索引至对应的第一存储单元；在数据存储的第二联想过程中，在所有的传感器均未采集到感应数据时，随机生成第二地址码，然后，基于该第二地址码索引至对应的第二存储单元，将该第二存储单元中的数据内容作为寻址的第三地址码，并基于第三地址码索引至对应的第三存储单元，将第三存储单元中的数据内容作为寻址的第四地址码，并基于该第四地址码索引至对应的第四存储单元，依次循环进行训练，实现联想机制，便于后期人工智能的使用。

附图说明

为了更清楚地说明本说明书实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1、图2为本说明书实施例提供的存储器的联想方法的步骤流程示意图；

图3为本说明书实施例提供的存储器的结构示意图；

图4为本说明书实施例提供的存储系统的结构示意图。

具体实施方式

为使本说明书实施例的目的、技术方案和优点更加清楚，下面将结合本说明书实施例中的附图，对本说明书实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本说明书一部分实施例，而不是全部的实施例。基于本说明书中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本说明书保护的范围。

在本说明书实施例提供一种存储器的联想方法，如图1、图2所示，包括：数据存储的第一联想过程和数据存储的第二联想过程。

数据存储的第一联想过程中，S101，在至少一种传感器未采集到感应信息，其他的传感器均采集到感应信息时，基于该其他的传感器采集到的感应信息，对应生成第一地址码，基于该至少一种传感器未采集到感应信息，在该第一地址码中形成地址空缺位。

在具体的实施方式中，多种传感器具体是图像传感器、压力传感器、温度传感器、磁场传感器等等。

以上述这四种类型的传感器为例，若均采集到感应信息，则生成唯一性地址如下表所示：

传感器1形成地址

传感器2形成地址

传感器3形成地址

传感器4形成地址

若有一个传感器未采集到感应数据，则生成多种可能的地址码格式，如下表所示：

传感器1形成地址	传感器2形成地址	传感器3形成地址	空缺地址
				传感器1形成地址	传感器2形成地址	空缺地址	传感器4形成地址
传感器1形成地址	空缺地址	传感器3形成地址	传感器4形成地址
				空缺地址	传感器2形成地址	传感器3形成地址	传感器4形成地址

具体地，在第一地址码中形成地址空缺位具体包括：

在至少一种传感器未采集到感应信息，其他的传感器均采集到感应信息时，基于该其他的传感器采集到的感应信息中每种感应信息的模拟信号转换成数字信号；

基于该数字信号生成对应该数字信号的第一地址码，该第一地址码包括分别对应采集到的多个感应信息的多个独立地址码；

基于至少一种传感器未采集到感应信息，在第一地址码中的多个独立地址码中形成地址空缺位。

比如，传感器4未采集到感应信息，其他传感器如传感器1、传感器2、传感器3均采集到感应信息，则在传感器4对应的地址位形成空缺地址，其他的传感器均各自形成对应的独立地址。

S102，在第一地址码中随机填补该地址空缺位，从而形成新的地址码，即将上述形成的多种可能的地址码格式中的地址空缺位填补，形成如下4种新的地址码。

1	传感器1形成地址	传感器2形成地址	传感器3形成地址	随机生成地址
					2	传感器1形成地址	传感器2形成地址	随机生成地址	传感器4形成地址
3	传感器1形成地址	随机生成地址	传感器3形成地址	传感器4形成地址
					4	随机生成地址	传感器2形成地址	传感器3形成地址	传感器4形成地址

S103，根据该新的地址码索引至对应的第一存储单元。从该第一存储单元中便可读取出第一数据内容，该第一数据内容是根据外界处理器的要求控制是否对外输出该联想的数据内容。该第一存储单元中存储的数据内容是基于联想机制获得的，最终可能会被利用，即对外输出，也可能不会被利用，即不对外输出。

在另一种数据存储的联想过程中，即第二联想过程中，S104，在多种传感器均未采集到感应信息时，随机生成第二地址码，该第二地址码存在多种可能。该第二地址码可以是直接将存储单元的内容作为地址，然后再索引到相应的存储单元。

S105，基于该第二地址码索引至对应的第二存储单元，将该第二存储单元中的数据内容作为寻址的第三地址码，并基于该第三地址码索引至对应的第三存储单元。

在S105中，基于该第二地址码索引至对应的第二存储单元，将该第二存储单元中的数据码作为寻址的第三地址码，判断该第三地址码的位宽度是否与第二地址码的位宽度相等；

在不相等，且该第三地址码的位宽度小于第二地址码的位宽度时，将该第三地址码的位宽度随机填补至与该第二地址码的位宽度相等；

在不相等，且该第三地址码的位宽度大于第二地址码的位宽度时，将该第三地址码的位宽度随机删减至与该第二地址码的位宽度相等；

基于随机填补或删减后的第三地址码索引至对应的第三存储单元。

这样，使得第二存储单元中的数据码的位宽度与实际地址码的位宽度相等，比如，该第二存储单元中的数据码是四位二进制数，而实际地址码的位宽度都是十六位二进制数，则该第二存储单元中的数据码作为寻址的第三地址码的位宽度为四位，小于第二地址码的位宽度十六位，则将该第三地址码的位宽度填补成十六位。例如，第三地址码：0111，第二地址码：0110 1101 1011 0110，需将第三地址码的位宽度填补至十六位。随机填补为0111 0101 1101 0111。比如，该第三地址码是十六位二进制数，而实际地址码，即第二地址码的位宽度都是八位二进制数，则该第三地址码的位宽度大于第二地址码的位宽度，需将该第三地址码的位宽度删减成八位。例如，第三地址码：0110 1101 1011 0110，第二地址码：0111 0010，第三地址码可删减宽度之后为0110 1101或者10110110，具体删减时是从高位进行删减，或者从低位进行删减。

通过将地址码的位宽度与数据码的位宽度调节为相等的位宽度，使得所有的数据码作为地址码时，能够查找到对应的存储单元，由于在一个存储器中作为地址码的地址的位宽度是一致的。

上述两种联想过程可根据外界处理器的要求控制是否输出联想得到的数据内容，这些数据内容可为人工智能使用。

上述的第一种联想过程是在至少有一个传感器采集到信息时开启执行，第二种联想过程是在处理器处于待机状态下进行的。在第一种联想过程中，比如，一个传感器没有采集到信息，假如它的数字转换为4位/4bit，那么在写数据和读数据时，有16个存储位可以存储这个信息，这时就有两种情况，一是16个存储位都存这一个信息，二是只在一个存储位存这个信息。

在上述实现第一种联想过程或第二种联想过程之后，还包括数据校验过程，具体的，该数据校验过程包括：

在读取存储的数据内容时，若接收到CPU反馈的读取的数据内容有误时，控制当前的读取状态转化为写入状态；这里是通过CPU反馈的数据内容是否有误，当然，还可以是DSP，FPGA等器件进行的反馈。这里的CPU是根据校验机制来确定读取的数据内容是否有误。

控制将该CPU确定有误的数据内容取反，并回写；由于该数据内容是二进制数，有误的数据内容在取反之后则为正确的数据内容，因此对该数据内容取反之后回写必然是将正确的数据内容回写。

控制将该CPU确定的重要数据内容的首位进行置位标记，用于标记该数据内容为重要信息。该重要数据内容通过首位置位之后，该标记了首位的数据内容则为需要重点记忆的内容，即为确定的内容，后期是需要用到的。

当然，对于重要数据内容的标记还可以通过其他数据格式来体现，比如，规定前两位来标记重要信息，通过00、01、10、11分别代表所存储的数据内容的重要等级；还可以将两个存储单元当做一个数据内容的存储单元，其中，一个用来标记是否为重要信息，另一个用来存储实际的数据内容。

在一种优选的实施方式中，该方法中还包括：在需恢复存储的原始状态时，控制将数据内容的首位标记以及其他存储位清零，相当于重置。

采用本发明中的两种联想机制，使得存储器具有联想功能，便于后期人工智能的使用。

基于相同的发明构思，本发明实施例还提供一种存储器，如图3所示，包括：

地址空缺位生成模块301，用于在至少一种传感器未采集到感应信息，其他的传感器均采集到感应信息时，基于所述其他的传感器采集到的感应信息，对应生成第一地址码，基于所述至少一种传感器未采集感应信息，在所述第一地址码中形成地址空缺位；

新的地址码生成模块302，用于在所述第一地址码中的地址空缺位随机生成地址码，形成新的地址码；

第一控制模块303，用于根据所述新的地址码索引至对应的第一存储单元；或

第二地址码生成模块304，用于在所述多种传感器均未采集到感应信息时，随机生成第二地址码；

第二控制模块305，用于基于所述第二地址码索引至对应的第二存储单元，将所述第二存储单元中的数据码作为寻址的第三地址码，并基于所述第三地址码索引至对应的第三存储单元，所述第三存储单元中的数据码又作为寻址的第四地址码，并基于所述第四地址码索引至对应的第四存储单元，依次循环进行训练，直至当有至少一个传感器采集到感应信息时，训练终止。

在一种优选的实施方式中，所述第一地址码生成模块301包括：

在一种优选的实施方式中，所述第二控制模块305包括：

在一种优选的实施方式中，还包括：校验控制模块，具体用于：在读取存储的数据内容时，若接收到CPU反馈的读取的数据内容有误时，控制当前的读取状态转化为写入状态；

控制将所述CPU确定有误的数据内容取反，并回写；

控制将所述CPU确定的重要数据内容的首位进行置位标记。

在一种优选的实施方式中，还包括：清零控制模块，具体用于在需恢复存储的原始状态时，控制将数据内容的首位标记及其他存储位清零。

为了更清楚地展现该存储器，本发明还提供一种存储系统，如图4所示，包括存储单元阵列401、至少一种传感器402、地址系统403、数据输入输出模块404、控制单元405、控制回写单元406，所述至少一种传感器402分别与地址系统403之间连接有模数转换器407。该模数转换器用于将传感器采集到的数字信号转化成模拟信号，该地址系统403基于该模拟信号，生成地址码。

具体地，控制单元405具体指连接该存储器的CPU。该CPU用于在第一联想过程中，将至少一种传感器402未采集到感应信息时，其他的传感器均采集到感应信息时，基于该其他传感器采集到的感应信息，经模数转换器407转换成对应的地址码，未采集到感应信息的至少一种传感器402经该地址系统403随机生成地址码，该随机生成的地址码与上述明确的地址码结合，形成新的地址码，从而根据该新的地址码索引至存储单元阵列401中的第一存储单元。该CPU用于在第二联想过程中，所有的传感器均未采集到感应信息，控制地址系统403随机生成第二地址码，并基于该第二地址码索引至存储单元阵列401中的第二存储单元，将该第二存储单元中的数据码作为寻址的第三地址码，并基于该第三地址码索引至存储单元阵列401中的第三存储单元，依次循环进行训练，直至当有至少一种传感器402采集到感应信息时，训练终止。

除上述的联想过程之外，该控制单元405根据读数据信号，从存储单元阵列401中读取数据内容，经数据输入输出模块404输出；该控制单元405根据写数据信号，将要写入的内容先写入该数据输入输出模块404，再从该数据输入输出模块404写入该存储单元阵列401中。

该控制单元405还用于在读取存储的数据内容时，若检测到读取的数据内容有误时，控制当前的读取状态转化成写入状态，经该控制回写单元406进行回写，并对确定为重要数据内容的首位进行置位标记。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种存储器的联想方法，应用于连接CPU以及多种传感器的存储器中，其特征在于，包括：

数据存储的第一联想过程：

在至少一种传感器未采集到感应信息，其他的传感器均采集到感应信息时，基于所述其他的传感器采集到的感应信息，对应生成第一地址码，基于所述至少一种传感器未采集到感应信息，在所述第一地址码中形成地址空缺位；

在所述第一地址码中的地址空缺位随机生成地址码，形成新的地址码；

根据所述新的地址码索引至对应的第一存储单元；

数据存储的第二联想过程：

基于所述第二地址码索引至对应的第二存储单元，将所述第二存储单元中的数据码作为寻址的第三地址码，并基于所述第三地址码索引至对应的第三存储单元，依次循环进行训练,直至当有至少一个传感器采集到感应信息时，训练终止。

2.如权利要求1所述的方法，其特征在于，在数据存储的第一联想过程中，在至少一种传感器未采集到感应信息，其他的传感器均采集到感应信息时，基于所述其他的传感器采集到的感应信息，对应生成第一地址码，基于所述至少一种传感器未采集到感应信息，在所述第一地址码中形成地址空缺位，具体包括：

3.如权利要求1所述的方法，其特征在于，在所述数据存储的第二联想过程中，基于所述第二地址码索引至对应的第二存储单元，将所述第二存储单元中的数据码作为寻址的第三地址码，并基于所述第三地址码索引至对应的第三存储单元，具体包括：

4.如权利要求1所述的方法，其特征在于，还包括：

数据校验过程：

控制将所述CPU确定有误的数据内容取反，并回写；

控制将所述CPU确定的重要数据内容的首位进行置位标记。

5.如权利要求4所述的方法，其特征在于，还包括：

6.一种存储器，所述存储器连接CPU以及多种传感器，其特征在于，包括：

第二控制模块，用于基于所述第二地址码索引至对应的第二存储单元，将所述第二存储单元中的数据码作为寻址的第三地址码，并基于所述第三地址码索引至对应的第三存储单元，依次循环进行训练，直至当有至少一个传感器采集到感应信息时，训练终止。

7.如权利要求6所述的存储器，其特征在于，所述地址空缺位生成模块包括：

第一地址码生成单元，用于基于所述数字信号生成对应所述数字信号的第一地址码，所述第一地址码包括分别对应所述采集到的多个感应信息的多个独立地址码；

8.如权利要求6所述的存储器，其特征在于，所述第二控制模块包括：

9.如权利要求6所述的存储器，其特征在于，还包括：校验控制模块，具体用于：在读取存储的数据内容时，若接收到CPU反馈的读取的数据内容有误时，控制当前的读取状态转化为写入状态；

控制将所述CPU确定有误的数据内容取反，并回写；

控制将所述CPU确定的重要数据内容的首位进行置位标记。

10.如权利要求6所述的存储器，其特征在于，还包括：清零控制模块，具体用于在需恢复存储的原始状态时，控制将数据内容的首位标记及其他存储位清零。