JP7238171B2 - 不良カラム修復を提供するメモリデバイスおよびその動作方法 - Google Patents

不良カラム修復を提供するメモリデバイスおよびその動作方法 Download PDF

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Description

本発明は、不揮発性メモリに関し、特に、不良カラム修復を提供するメモリデバイスおよびその動作方法に関する。
不揮発性メモリは、モバイルデバイスおよび家電機器のデータストレージに広く採用されている。実際には、個々のセル、セルのグループ、ビットライン部分、あるいはビットライン全体における様々な欠陥が不揮発性メモリに存在し、その結果、影響を受けた部分は信頼して使用することができない。そのような欠陥を含むカラムを不良カラムと呼ぶ。
関連技術では、メモリ内の不良カラムを置き換えるために、冗長カラムがサブプレーンベースで統合されるが、そのようなアプローチは追加の回路面積を必要とし、冗長カラムが指定されたサブプレーンでしか利用できないため効率が良くない。
従って、フルプレーンベースの不良カラム修復をもつメモリデバイス、およびメモリデバイスを制御する方法を提供することが望ましく、不良カラムを管理しながら回路面積の効率を強化し、信頼性の高いメモリ動作を提供する。
一実施形態では、メモリデバイスの動作方法を開示する。メモリデバイスは、メモリアレイ、第1のバッファ、第2のバッファ、修復論理回路、および内部メモリを備える。方法は、修復論理回路が内部メモリから不良カラムテーブルを受け取るステップであって、不良カラムテーブルがメモリアレイ内の不良カラムの情報を含む、ステップと、第1のバッファが第1のデータを受け取るステップと、修復論理回路が、第1のバッファから第1のデータを受け取るステップと、修復論理回路が、不良カラムテーブルに従って第1のデータを第2のデータにマッピングするステップとを備える。
別の実施形態では、第1のバッファ、第2のバッファ、メモリアレイ、および内部メモリ、および修復論理回路を備えるメモリデバイスが提供される。第1のバッファを使用して、第1のデータを受け取る。第2のバッファを使用して、第2のデータを受け取る。メモリアレイが、第1のバッファと第2のバッファの片方に結合され、メモリセルのアレイを含む。内部メモリを使用して、メモリアレイの不良カラムの情報を含む不良カラムテーブルを格納する。修復論理回路が、内部メモリと、第1のバッファおよび第2のバッファの間とに結合され、第1のバッファから第1のデータを受け取り、不良カラムテーブルに従って第1のデータを第2のデータにマッピングし、第2のデータを第2のバッファに送信するために使用される。
さらに別の実施形態では、第1のバッファ、メモリアレイ、内部メモリ、および修復論理回路を備えるメモリデバイスが提供される。第1のバッファを使用して、第1のデータを受け取る。メモリアレイがメモリセルのアレイを含む。内部メモリを使用して、メモリアレイの不良カラムの情報を含む不良カラムテーブルを格納する。修復論理回路が、内部メモリと、第1のバッファおよびメモリアレイの間とに結合され、第1のバッファから第1のデータを受け取り、不良カラムテーブルに従って第1のデータを第2のデータにマッピングし、第2のデータをメモリアレイに送信するために使用される。
本発明のこれらおよび他の目的は、様々な図および図面に示されている好ましい実施形態の以下の詳細な説明を読んだ後、当業者に間違いなく明らかになるであろう。
本明細書に組み込まれ、その一部を形成する添付の図面は、本開示の実施形態を例示し、説明と一緒に、本開示の原理を説明すること、および当業者が本開示を実施して使用するのを可能にする役割をさらに果たす。
発明の実施形態による、メモリデバイスのブロック図である。 不良カラムを含む図1のメモリデバイスの例示的メモリアレイの図である。 図1のメモリデバイスを採用する例示的な読み取り動作を示す図である。 メモリデバイス1の修復論理回路のブロック図である。 図4の修復論理回路を制御する方法のフローチャートである。 本発明の別の実施形態による、メモリデバイスのブロック図である。 本発明のさらに別の実施形態による、メモリデバイスのブロック図である。 図1、6、または7のメモリデバイスを制御する方法のフローチャートである。
図1は、本発明の実施形態による、メモリデバイス1のブロック図である。メモリデバイス1は、フルプレーンベースで不良カラムを管理し、メモリアレイからデータを読み取り、メモリアレイから無効なデータを取り除くことができ、それにより、メモリデバイス1の適切な動作を確保しながら従来のアプローチで使用された冗長カラムが占めた回路面積を減らすことができる。メモリデバイスはNANDまたはNORフラッシュメモリデバイスであってよい。
メモリデバイス1は、メモリアレイ10、第1のバッファ11、修復論理回路12、第2のバッファ13、および入力/出力(I/O)インターフェース14、コントローラ16、および内部メモリ18を備える。コントローラ16は、メモリアレイ10に結合され、その動作を制御できる。メモリアレイ10は、第1のバッファ11に結合されている。修復論理回路12は、内部メモリ18に結合され、第1のバッファ11および第2のバッファ13の間に結合されている。第2のバッファ13は、I/Oインターフェース14に結合されている。
I/Oインターフェース14は、メモリデバイス1とホストデバイスの間をインターフェースし、読み取りコマンドを受け取り、それに応じてメモリアレイ10からフェッチしたユーザデータを送信する。メモリアレイ10は、列および行に配置された複数の不揮発性メモリセルを含み、欠陥のあるメモリセルおよび/またはビットラインを含む1つまたは複数の不良カラムを含むことがある。図2は、不良カラム１０８０～108p、１０９０～109qをもつメモリアレイ10の実施形態を示し、pおよびqは正の整数、例えば、pが4、qが3であってよい。メモリアレイ10では、メモリセルは、プレーン100、102、ブロック１０００～100N、１０２０～102N、およびページ１０４０～104M、１０６０～106Mに組織化されてよく、NおよびMは正の整数、例えば、Nが４０９６、Mが32であってよい。不良カラムの数はプレーンごとに異なることがある。複数ページに渡る不良カラムの分布は、各プレーンで一意であり、例えば、ページ１０４０～104Mに渡る不良カラム１０８０～108pの分布はプレーン100に特有である。不良カラム１０８０～108p、１０９０～109qは、2バイトの長さまたはその倍数の長さを有することがある。不良カラム１０８０～108p、１０９０～109qの各々は、無効なデータ00、FF、または他のデータパターンを含み得る。
図1に戻ると、内部メモリ18は、読み取り専用メモリ(ROM)またはメモリアレイ10のヘッダまたはスペア部分であってよく、不良カラムテーブル180を含み得る。各プレーンの不良カラムのカラムアドレスなどの情報は、工場テスト中に不良カラムテーブル180に特定および記録しておくことができ、それにより、読み取り動作中に不良カラムから無効なデータをマッピングすることができる。カラムアドレスは、昇順または降順に記録され得る。不良カラムテーブル180のサイズは、各プレーンの不良カラムの最大予測数にしがって選択できる。いくつかの実施形態では、不良カラムテーブル180は、各不良カラムが2バイトの長さのカラムアドレスを有する場合、20個の不良カラムのために最大40バイトのカラムアドレスを保持し得る。
読み取り動作では、コントローラ16は、第1のデータを第1のバッファ11に出力するために、メモリアレイ10をアドレス指定する。第1のバッファ11は、例えば、40バイトの不良カラムの最大予測数に一致する深度を有し得る。修復論理回路12は、内部メモリ18から不良カラムテーブル180を受け取り、第1のバッファ11から第1のデータを受け取り、不良カラムテーブル180に従って第1のデータを第2のデータにマッピングし、第2のデータを第2のバッファ13に送信する。第2のバッファ13は、I/Oインターフェース14を介して、ホストデバイスに第2のデータを送信できる。修復論理回路12は、プリフェッチ期間の間に第2のデータを生成するために、第1のデータに対するデータマッピングを実行し得る。データマッピングは、読み取りコマンドで搬送された論理アドレスを取り出すこと、不良カラムテーブル180に従ってメモリアレイ10の物理アドレスに論理アドレスをマッピングすること、物理アドレスに一致しないデータを第1のデータから選択しないことを含み、有効なデータのみを含む第2のデータを生成する。プリフェッチ期間は、読み取りコマンドを受け取ってから送信のためのデータを生成するまでの期間として定義され、例えば、300nsであってよい。
メモリデバイス1は、第1のバッファ11、修復論理回路12、および第2のバッファ13を採用して、不良カラムを管理するとともに、読み取り動作の間の回路性能を向上させる。
図3は、メモリデバイス1を採用する例示的な読み取り動作を示す。第1のバッファ11は、バイトB1とB2の間にある2つの無効なデータBと、バイトB9とB10の間にある2つの無効なデータBとを含む第1のデータのストリームを受け取る。修復論理回路12は、不良カラムテーブル180の不良カラムアドレスに従って無効なデータBの位置を特定し、第1のデータのストリームから4つの無効なデータBを取り除き、第2のデータのストリームを生成し、第2のバッファ13に第2のデータのストリームを出力し、それにより、メモリアレイ10の不良カラムから読み取ったデータを処理する。
読み取り動作では、第1のバッファ11は、第1の速度の第1のクロックに従ってメモリアレイ10から第1のデータを受け取ることができる。修復論理回路12は、不良カラムの存在に基づいて第1のデータを受け取る速度を調整でき、それにより、第1のデータが良好なカラムに関連するかどうかに関係なく、一定の速度で第2のデータを配信できる。第1のデータがメモリアレイ10内の不良カラムに関連することを不良カラムテーブル180が示すと、修復論理回路12は、第1の速度を超える、例えば第1の速度の2倍の速度の第2のクロックに従って第1のバッファ11から第1のデータを受け取ることができるが、第1のデータがメモリアレイ10内の不良カラムに関連しないことを不良カラムテーブル180が示すと、修復論理回路12は、第1の速度の第1のクロックに従って第1のバッファ11から第1のデータを受け取ることができる。このようにして、第1のデータの一部、例えば、第1のデータの半分が、不良カラムから読み取られ、第1のデータから取り除かれた場合であっても、修復論理回路12は、第2のデータが第1の速度の第1のクロックに従って第2のバッファ13に送信されることを確保できる。第2のバッファ13は、第1の速度の4倍の速度の第3のクロックに従ってI/Oインターフェース14に第2のデータを送信でき、次いで、I/Oインターフェース14は、ホストデバイスに第2のデータを配信でき、読み取り動作を完了する。
図4は、メモリデバイス1の修復論理回路12のブロック図であり、該回路に結合されたアドレスコンバータ120およびデータセレクタ122を備える。アドレスコンバータ120は内部メモリ18に結合され、データセレクタ122は、第1のバッファ11と第2のバッファ13の間に結合されている。
アドレスコンバータ120は、メモリ動作の前に内部メモリ18から不良カラムテーブル180を取得し、読み取りコマンドで搬送された論理アドレスを受け取り、論理アドレスを不良カラムアドレスと比較して、第1のデータの一部を選択するか選択しないかを示す、選択信号M0<1:0>～M3<1:0>を生成する。アドレスコンバータ120の動作を、図5に詳述する。
データセレクタ122は、4対1マルチプレクサ1220～1223を備え、4対1マルチプレクサ1220～1223の入力端子が第1のバッファ11に結合され、4対1マルチプレクサ1220～1223の出力端子が第2のバッファ13に結合され、4対1マルチプレクサ1220～1223の選択端子がアドレスコンバータ120に結合されている。4対1マルチプレクサ1220～1223の入力端子は、入力位置ポインタL0～L3によってアドレス指定された第1のデータのそれぞれの部分を第1のバッファ11から受け取り、4対1マルチプレクサ1220～1223の選択端子は、4対1マルチプレクサ1220～1223のどの入力端子が選択されるべきかを示すそれぞれの選択信号M0<1:0>～M3<1:0>を受け取り、4対1マルチプレクサ1220～1223の出力端子は、出力位置ポインタP0～P3によってアドレス指定された第2のデータのそれぞれの部分を第2のバッファ13に出力し得る。入力位置ポインタL0～L3および出力位置ポインタP0～P3の各々は、2バイトデータの一部を指していてよく、アドレスコンバータ120によって管理され得る。4対1マルチプレクサ1220～1223は、入力位置ポインタL0～L3によってアドレス指定された8バイトデータを受け取る。いくつかの実施形態では、選択信号M0<1:0>～M3<1:0>は、4つの2バイトデータを選択して、出力位置ポインタP0～P3に従ってそれぞれ送信されることになる4つの2バイトデータを生成する。他の実施形態では、選択信号M0<1:0>～M3<1:0>は、4つの2バイトデータの一部を選択し、4つの2バイトデータの残りを選択せず、出力位置ポインタP0～P3の対応する部分に従って送信されることになる8バイト未満のデータを生成する。例えば、入力位置ポインタL2およびL3に対応する2つのデータが不良カラムから読み取られた無効なデータとして特定された場合、選択信号M0<1:0>～M3<1:0>は、入力位置ポインタL0およびL1に対応する2つのデータを選択し、入力位置ポインタL2およびL3に対応する2つのデータを選択せず、出力位置ポインタP0およびP1に対応する送信すべき2つのデータを生成する。
表1は、データマッピング前の入力位置ポインタの4つのケースを示し、表2はデータマッピング後の入力位置ポインタの4つの対応するケースを示し、Ln、NLn、およびNNLnはそれぞれ、現在のクロックサイクル、次のクロックサイクル、および現在より2つ後のクロックサイクルでデータを指す入力位置ポインタを表し、nは、0と3の間の範囲の整数であり、引用の英数字は、無効なデータを指す入力位置ポインタを表す。データマッピングは、アドレスコンバータ120によって実行され、表1の入力位置ポインタを表2の入力位置ポインタに変換する。入力位置ポインタは、4対1マルチプレクサ1220～1223によって受け取られることになる4つのデータ部分をそれぞれ参照する。
Figure 0007238171000001
表1の最初のケース1では、入力位置ポインタL2が無効データ部分を指し、入力位置ポインタL3、NL0、NL1が有効データ部分を指す。表2では、アドレスコンバータ120は、不良カラムテーブル180を使用して無効なデータ部分を特定し、入力位置ポインタL2を破棄して、入力位置ポインタL3、NL0、NL1、および後続の入力位置ポインタNL2を前に送る。表1のケース2では、入力位置ポインタL2、L3が無効なデータ部分を指し、入力位置ポインタNL0、NL1が有効なデータ部分を指す。表2では、アドレスコンバータ120は、入力位置ポインタL2、L3をドロップし、入力位置ポインタNL0、NL1、および後続の入力位置ポインタNL2、NL3を前に送る。表1のケース3では、入力位置ポインタL2、L3、NL0が無効なデータ部分を指し、入力位置ポインタNL1が有効なデータ部分を指す。表2では、アドレスコンバータ120は、入力位置ポインタL2、L3、NL0を取り除き、入力位置ポインタNL1、および後続の入力位置ポインタNL2、NL3、NNL0を前に送る。表1のケース4では、入力位置ポインタL2、L3、NL0、NL1のすべてが無効なデータ部分を指す。表2では、アドレスコンバータ120は、入力位置ポインタL2、L3、NL0、NL1を取り除き、後続の入力位置ポインタNL2、NL3、NNL0、NNL1を前に送る。このようにして、アドレスコンバータ120は、4対1マルチプレクサ1220～1223の入力位置ポインタを制御できる。
図5は、図4の修復論理回路12を制御する方法5のフローチャートである。方法5はステップS500～S510を含む。ステップS500～S504およびS508を使用して、不良カラムアドレスに従ってメモリアレイ10の物理アドレスに論理アドレスを変換し、4対1マルチプレクサ1220～1223に対する選択信号M<1:0>～M3<1:0>を生成する。ステップS506およびS510を使用して、選択信号M<1:0>～M3<1:0>に従って第1のデータからデータの一部を選択または選択しないで、第2のデータを生成する。任意の妥当な技術的変更やステップ調整は、本開示の範囲内である。ステップS500～S510は以下のように提供される。
ステップS500:アドレスコンバータ120は、論理アドレスを不良カラムテーブル180の不良カラムアドレスと比較する。
ステップS502:アドレスコンバータ120は、不良カラムテーブル180が論理アドレスに先行するか等しい少なくとも1つの不良カラムアドレスを含むかどうかを判定する。そうである場合、ステップS504に進み、そうでない場合、ステップS508に進む。
ステップS504:アドレスコンバータ120は、論理アドレスと、少なくとも1つの不良カラムアドレスの個数とに従って物理アドレスを決定する。
ステップS506:データセレクタ122は、物理アドレスに関連しないデータを選択せずに、物理アドレスに関連するデータを選択し、第2のデータを生成する。
ステップS508:アドレスコンバータ120は、メモリアレイ10の物理アドレスとして論理アドレスを採用する。
ステップS510:データセレクタ122は、物理アドレスに関連するデータを選択し、第2のデータを生成する。
起動時に、メモリデバイス1は、読み取られるデータの論理アドレスを搬送する読み取りコマンドを受け取る。アドレスコンバータ120は、論理アドレスおよび不良カラムテーブル180を取得し、論理アドレスを不良カラムテーブル180の不良カラムアドレスと比較し(S500)、不良カラムテーブル180が論理アドレスに先行するか等しい少なくとも1つ不良カラムアドレスを含むかどうかを判定する(S502)。不良カラムテーブル180が論理アドレスに先行するか等しい少なくとも1つ不良カラムアドレスを含む場合、不良カラムのために、論理アドレスとは異なる物理アドレスからデータを読み出す必要があり、アドレスコンバータ120は、論理アドレスと、少なくとも1つの不良カラムアドレスの個数とに従って物理アドレスを決定する(S504)。いくつかの実施形態では、アドレスコンバータ120は、論理アドレスに先行するか等しい不良カラムアドレスの各々について2バイトだけ論理アドレスを押し戻して、物理アドレスを導出する。例えば、論理アドレスに先行するか等しい3つの不良カラムアドレスがある場合、アドレスコンバータ120は、6バイトだけ論理アドレスを増分し、物理アドレスを導出する。いくつかの実施形態では、アドレスコンバータ120は、選択信号M<1:0>～M3<1:0>を生成して、物理アドレスに一致するデータを選択し、物理アドレスに一致しないデータを選択しない。次いで、データセレクタ122は、選択信号M<1:0>～M3<1:0>に従って、物理アドレスに関連しないデータを選択せずに、選択信号M<1:0>～M3<1:0>に従って、物理アドレスに関連するデータを選択して、第2のデータを生成する(S506)。
不良カラムテーブル180が論理アドレスに先行するか等しい不良カラムアドレスを含まない場合、データが論理アドレスから読み出される必要があり、アドレスコンバータ120は、メモリアレイ10の物理アドレスとして論理アドレスを採用する(S508)。アドレスコンバータ120は、選択信号M<1:0>～M3<1:0>を生成して、物理アドレスに一致するデータを選択し、データセレクタ122は、選択信号M<1:0>～M3<1:0>に従って、物理アドレスに関連するデータを選択して、第2のデータを生成する(S510)。
図6は、本発明の実施形態によるメモリデバイス6のブロック図である。メモリデバイス6は、不良カラムをスキップして次にデータが書き込まれることによってデータが書き込まれ得ることを除いてメモリデバイス1と同じである。メモリデバイス6は、メモリデバイス1の第1のバッファ11、修復論理回路12、および第3のバッファ13を再使用して、書き込み動作を実行する。I/Oインターフェース14は、第1のバッファ11に結合され、第2のバッファ13はメモリアレイ10に結合されている。書き込み動作のデータフローは、読み取り動作のデータフローと逆の順序である。I/Oインターフェース14は、書き込まれるべき第1のデータおよび論理アドレスを搬送する書き込みコマンドを受け取る。メモリアレイ10、I/Oインターフェース14、コントローラ16、および内部メモリ18の動作の説明は、メモリデバイス1と同様であり、簡略のために説明を省略する。書き込み動作における第1のバッファ11、修復論理回路12、および第3のバッファ13の動作の説明は、以下に詳述する。
書き込み動作では、第1のバッファ11は、I/Oインターフェース14から第1のデータを受け取る。修復論理回路12は、内部メモリ18から不良カラムテーブル180を受け取り、第1のバッファ11から第1のデータを受け取り、不良カラムテーブル180に従って第1のデータを第2のデータにマッピングし、第2のデータを第2のバッファ13に送信し得る。第2のバッファ13は、第2のデータの書き込みのためメモリアレイ10に第2のデータを送信し得る。修復論理回路12は、書き込みコマンドから論理アドレスを取り出し、不良カラムテーブル180に従って論理アドレスをメモリアレイ10の物理アドレスにマッピングし、不良カラムの位置に従って有効なデータを第1のデータに挿入して、第2のデータを生成することによってデータマッピングを実行する。
特に、書き込み動作では、第1のバッファ11は、第3の速度の第3のクロックに従ってI/Oインターフェース14から第1のデータを受け取る。修復論理回路12は、第3の速度の4分の1に等しい第1の速度の第1のクロックに従って第1のバッファ11から第1のデータを受け取り、第1のデータを第2のデータに変換し、不良カラムの存在に基づいて第2のデータを第2のバッファ13に送信する速度を調整し、それによって、第1のデータが良好なカラムに関連するかどうかに関わらず、一定の速度で第1のデータを書き込むことができる。
第1のデータが不良カラムに関連することを不良カラムテーブル180が示すと、修復論理回路12は、第1のデータを第2のデータに変換し、第1の速度を超える速度、例えば第1の速度の2倍の速度で第2のデータを第2のバッファ13に送信するが、第1のデータがメモリアレイ10内の不良カラムに関連しないことを不良カラムテーブル180が示すと、修復論理回路12は、第1の速度の第1のクロックに従って第1のデータを第2のデータとして第2のバッファ13に転送する。このようにして、第1のデータをメモリアレイ10に書き込む速度は、第1のデータの一部、例えば第1のデータの半分が不良カラムに関連する場合でさえ、第1の速度以上になる。第1の速度の2倍の速度で第1のデータを書き込む場合、メモリデバイス6は、その半分が不良カラムである第1のデータをメモリ空間に、データ損失なしに書き込むことができる。第2のバッファ13は、第1の速度の第1のクロックに従ってメモリアレイ10に第2のデータを送信し、それによって書き込み動作を完了できる。
メモリデバイス6は、第1のバッファ11、修復論理回路12、および第2のバッファ13を採用して、不良カラムを管理し、書き込み動作中の回路性能を向上させる。
図7は、本発明のさらに別の実施形態によるメモリデバイス7のブロック図である。メモリデバイス7は、メモリアレイ10の不良カラムを管理し、不良カラムをスキップすることによってメモリアレイにデータを書き込み、第2のバッファ13が省かれていることを除いてメモリデバイス6と同じである。修復論理回路12は、メモリアレイ10に結合され、第1のデータについてデータマッピングを実行して、第1の速度の第1のクロックに従って第2のデータを生成し得る。次いで、メモリアレイ10は、第2のデータを第1の速度で書き込んでもよい。メモリデバイス7は、第1のバッファ11および修復論理回路12を採用し、不良カラムを管理し、書き込み動作中の回路性能を向上させる。
図8は、メモリデバイス1、6、または7を制御する方法8のフローチャートである。方法8は、第1のデータを第2のデータにマッピングして、不良カラムを有するメモリデバイス1、6、または7から読み取るか、該メモリデバイスに書き込むために使用されるステップS800～S808を含む。任意の妥当な技術的変更やステップ調整は、本開示の範囲内である。ステップS800～S808が以下に提供される。
ステップS800:修復論理回路12が内部メモリ18から不良カラムテーブル180を受け取る。
ステップS802:第1のバッファ11が第1のデータを受け取る。
ステップS804:修復論理回路12が第1のバッファ11から第1のデータを受け取る。
ステップS806:修復論理回路12が不良カラムテーブル180に従って第1のデータを第2のデータにマッピングする。
ステップ808:修復論理回路12が第2のデータを送信する。
ステップS800～S808は、上記の段落で詳細に説明されているので、簡略のために説明を省略する。方法8は、メモリデバイス1、6、または7によって採用され、不良カラムを管理して、効率的なメモリ動作を実現する。
メモリデバイス1、6、および7と、方法5および8とは、第1のバッファ11、修復論理回路12、および第2のバッファ13を採用して、冗長カラムを使用せずに不良カラムを管理し、信頼性の高いメモリ動作を提供しながら回路面積の効率を向上させる。
当業者であれば、本発明の教示を維持しつつ、装置および方法に多数の修正や変更を加えることができることを容易に理解できるであろう。従って、上の開示は、添付の特許請求の範囲によってのみ制限されるものと解釈されるべきである。
10 メモリアレイ
11 第1のバッファ
12 修復論理回路
13 第2のバッファ
14 I/Oインターフェース
16 コントローラ
18 内部メモリ
120 アドレスコンバータ
122 データセレクタ
180 不良カラムテーブル

Claims (20)

  1. メモリデバイスの動作方法であって、前記メモリデバイスが、メモリアレイ、第1のバッファ、第2のバッファ、修復論理回路、および内部メモリを備え、
    前記修復論理回路が前記内部メモリから不良カラムテーブルを受け取るステップであって、前記不良カラムテーブルが前記メモリアレイ内の不良カラムの情報を含む、ステップと、
    前記第1のバッファが第1のデータを受け取るステップと、
    前記修復論理回路が、前記第1のバッファから前記第1のデータを受け取るステップと、
    前記修復論理回路が、前記不良カラムテーブルに従って前記第1のデータを第2のデータにマッピングするステップであって、前記マッピングするステップは、前記不良カラムテーブルが前記第1のデータの論理アドレスに先行するか等しい少なくとも1つの不良カラムアドレスを含む場合、前記修復論理回路が、前記論理アドレスと前記少なくとも1つの不良カラムアドレスの個数とに従って前記メモリアレイの物理アドレスを決定するステップを含む、ステップと
    を備える、方法。
  2. 前記不良カラムテーブルが前記メモリアレイ内の前記不良カラムの不良カラムアドレスを含み、
    前記修復論理回路が、前記不良カラムテーブルに従って前記第1のデータを第2のデータにマッピングするステップが、
    前記修復論理回路が、前記不良カラムテーブルに従って前記論理アドレスを前記メモリアレイの前記物理アドレスにマッピングするステップと、
    前記修復論理回路が、前記第1のデータから、前記物理アドレスに関連しないデータを選択せずに、前記第2のデータを生成するステップと
    を備える、請求項1に記載の方法。
  3. 前記修復論理回路が、前記不良カラムテーブルに従って論理アドレスを前記メモリアレイの物理アドレスにマッピングするステップが、
    前記修復論理回路が、前記不良カラムテーブルが、前記論理アドレスに先行するか等しい少なくとも1つの不良カラムアドレスを含むかどうかを判定するステップ、
    を備える、請求項2に記載の方法。
  4. 前記修復論理回路が、前記不良カラムテーブルに従って前記第1のデータを第2のデータにマッピングするステップが、
    前記修復論理回路が、プリフェッチ期間の間に前記第1のデータを前記第2のデータにマッピングするステップを備える、請求項1に記載の方法。
  5. 読み取り動作中に、前記第1のバッファが第1の速度で前記メモリアレイから前記第1のデータを受け取るステップをさらに備え、
    前記修復論理回路が、前記第1のバッファから前記第1のデータを受け取るステップが、
    前記読み取り動作中に、前記第1のデータが前記メモリアレイ内の前記不良カラムに関連することを前記不良カラムテーブルが示す場合、前記修復論理回路が、前記第1の速度の2倍の速度で、前記第1のバッファから前記第1のデータを受け取るステップを備える、請求項1に記載の方法。
  6. 読み取り動作中に、前記第1のバッファが第1の速度で前記メモリアレイから前記第1のデータを受け取るステップをさらに備え、
    前記修復論理回路が、前記第1のバッファから前記第1のデータを受け取るステップが、
    前記読み取り動作中に、前記第1のデータが前記メモリアレイ内の前記不良カラムに関連しないことを前記不良カラムテーブルが示す場合、前記修復論理回路が、前記第1の速度で、前記第1のバッファから前記第1のデータを受け取るステップを備える、請求項1に記載の方法。
  7. 読み取り動作中に、前記修復論理回路が、第1の速度で前記第2のデータを前記第2のバッファに送信するステップと、
    前記読み取り動作中に、前記第2のバッファが、前記第1の速度の4倍の速度で前記第2のデータを前記メモリデバイスの入力/出力インターフェースに送信するステップと
    をさらに備える、請求項1に記載の方法。
  8. 前記修復論理回路が、前記第1のバッファから前記第1のデータを受け取るステップが、
    書き込み動作中に、前記修復論理回路が、第1の速度で前記第1のバッファから前記第1のデータを受け取るステップを備え、
    前記方法が、
    前記書き込み動作中に、前記第1のデータが前記メモリアレイ内の前記不良カラムに関連することを前記不良カラムテーブルが示す場合、前記修復論理回路が、無効なデータを前記第1のデータに挿入して、前記第2のデータを生成するステップと、
    前記書き込み動作中に、前記第1のデータが前記メモリアレイ内の前記不良カラムに関連することを前記不良カラムテーブルが示す場合、前記修復論理回路が、前記第1の速度の2倍の速度で前記第2のデータを前記第2のバッファに送信するステップと
    をさらに備える、請求項1に記載の方法。
  9. 前記修復論理回路が、前記第1のバッファから前記第1のデータを受け取るステップが、
    書き込み動作中に、前記修復論理回路が、第1の速度で前記第1のバッファから前記第1のデータを受け取るステップと、
    前記書き込み動作中に、前記第1のデータが前記メモリアレイ内の前記不良カラムに関連しないことを前記不良カラムテーブルが示す場合、前記修復論理回路が、前記第1の速度で前記第2のデータを前記第2のバッファに送信するステップとを備える、請求項1に記載の方法。
  10. 前記修復論理回路が、前記第2のデータを前記メモリアレイに送信するステップをさらに備える、請求項1に記載の方法。
  11. 第1のデータを受け取るように構成された第1のバッファと、
    第2のデータを受け取るように構成された第2のバッファと、
    前記第1のバッファおよび前記第2のバッファの一方に結合され、メモリセルのアレイを備えるメモリアレイと、
    前記メモリアレイの不良カラムの情報を含む不良カラムテーブルを格納するように構成された内部メモリと、
    前記内部メモリと、前記第1のバッファおよび前記第2のバッファの間とに結合され、前記第1のバッファから前記第1のデータを受け取り、前記不良カラムテーブルに従って前記第1のデータを第2のデータにマッピングし、前記第2のデータを前記第2のバッファに送信するように構成された、修復論理回路と、
    を備え、マッピングすることは、前記不良カラムテーブルが前記第1のデータの論理アドレスに先行するか等しい少なくとも1つの不良カラムアドレスを含む場合、前記修復論理回路が、前記論理アドレスと前記少なくとも1つの不良カラムアドレスの個数とに従って前記メモリアレイの物理アドレスを決定することを含む、メモリデバイス。
  12. 前記不良カラムテーブルが前記メモリアレイ内の前記不良カラムの不良カラムアドレスを含み、
    前記修復論理回路が、前記修復論理回路に結合されたアドレスコンバータとデータセレクタとを備え、
    前記アドレスコンバータが、前記不良カラムテーブルに従って前記論理アドレスを前記メモリアレイの前記物理アドレスにマッピングするように構成され、
    前記データセレクタが、前記第1のデータから、前記物理アドレスに関連しないデータを選択せず、前記第2のデータを生成するように構成される、請求項11に記載のメモリデバイス。
  13. 前記修復論理回路が、前記不良カラムテーブルが、前記論理アドレスに先行するか等しい少なくとも1つの不良カラムアドレスを含むかどうかを判定するように構成される、請求項12に記載のメモリデバイス。
  14. 前記修復論理回路が、プリフェッチ期間の間に前記第1のデータを前記第2のデータにマッピングするように構成される、請求項11に記載のメモリデバイス。
  15. 読み取り動作中に、前記第1のバッファが第1の速度で前記メモリアレイから前記第1のデータを受け取るように構成され、
    前記第1のデータが前記メモリアレイ内の前記不良カラムに関連することを前記不良カラムテーブルが示す場合、前記修復論理回路が、前記第1の速度の2倍の速度で前記第1のバッファから前記第1のデータを受け取るように構成される、請求項11に記載のメモリデバイス。
  16. 読み取り動作中に、前記第1のバッファが第1の速度で前記メモリアレイから前記第1のデータを受け取るように構成され、
    前記第1のデータが前記メモリアレイ内の前記不良カラムに関連しないことを前記不良カラムテーブルが示す場合、前記修復論理回路が、前記第1の速度で前記第1のバッファから前記第1のデータを受け取るように構成される、請求項11に記載のメモリデバイス。
  17. 前記修復論理回路が、第1の速度で前記第2のデータを前記第2のバッファに送信するように構成され、
    読み取り動作中に、前記第2のバッファが、前記第1の速度の4倍の速度で前記第2のデータを送信するように構成される、請求項11に記載のメモリデバイス。
  18. 書き込み動作中に、前記修復論理回路が、第1の速度で前記第1のバッファから前記第1のデータを受け取り、前記第1のデータが前記メモリアレイ内の前記不良カラムに関連することを前記不良カラムテーブルが示す場合、無効なデータを前記第1のデータに挿入して、前記第2のデータを生成し、前記第1の速度の2倍の速度で前記第2のデータを前記第2のバッファに送信するように構成される、請求項11に記載のメモリデバイス。
  19. 書き込み動作中に、前記修復論理回路が、第1の速度で前記第1のバッファから前記第1のデータを受け取り、前記第1のデータが前記メモリアレイ内の前記不良カラムに関連することを前記不良カラムテーブルが示す場合、前記第1の速度で前記第2のデータを前記第2のバッファに送信するように構成される、請求項11に記載のメモリデバイス。
  20. 第1のデータを受け取るように構成された第1のバッファと、
    メモリセルのアレイを備えるメモリアレイと、
    前記メモリアレイの不良カラムの情報を含む不良カラムテーブルを格納するように構成された内部メモリと、
    前記内部メモリと、前記第1のバッファおよび前記メモリアレイの間とに結合され、前記第1のバッファから前記第1のデータを受け取り、前記不良カラムテーブルに従って前記第1のデータを第2のデータにマッピングし、前記第2のデータを前記メモリアレイに送信するように構成された、修復論理回路と、
    を備え、マッピングすることは、前記不良カラムテーブルが前記第1のデータの論理アドレスに先行するか等しい少なくとも1つの不良カラムアドレスを含む場合、前記修復論理回路が、前記論理アドレスと前記少なくとも1つの不良カラムアドレスの個数とに従って前記メモリアレイの物理アドレスを決定することを含む、メモリデバイス。
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