SU1615694A2 - Устройство дл ввода-вывода информации - Google Patents
Устройство дл ввода-вывода информации Download PDFInfo
- Publication number
- SU1615694A2 SU1615694A2 SU894643472A SU4643472A SU1615694A2 SU 1615694 A2 SU1615694 A2 SU 1615694A2 SU 894643472 A SU894643472 A SU 894643472A SU 4643472 A SU4643472 A SU 4643472A SU 1615694 A2 SU1615694 A2 SU 1615694A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- information
- inputs
- input
- transceiver
- block
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл ввода-вывода информации в цифровых вычислительных управл ющих машинах, работающих в реальном масштабе времени и вл етс усовершенствованием основного изобретени . Целью изобретени вл етс повышение надежности. Поставленна цель достигаетс тем, что в устройство введен блок 22 приемопередатчиков и дана нова реализаци блока 8 пам ти и блока 6 мажоритарных элементов. При этом при адресации информационных входов, выходов используетс вс разр дность информационной шины, обеспечиваетс сохранение адресации при отказе части шины, сохранение разр дности выдаваемых управл ющих слов при отказах в обоих половинах шины, 1 з.п.ф-лы, 8 ил.
Description
Изобретение относитс к вычислительной технике, может быть использовано дл ввода-вывода информад.ии в цифровых вычислительных управл ющих машинах, работающих в реальном масштабе времени, и вл етс усовершенствованием известного устройства по. авт.св. № 1275414.
Цель изобретени - повышение на- дежности.
На фиг. 1 приведена функциональна схема устройства дл ввода-вывода информации; на фиг. 2 - иллюстраци работы блока приемопередатчиков; на фиг. 3-- схема блока мажоритар1-1ых элементов; на фиг. 4 - схема блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ; на фиг.5 формирование управл ющего слова; на фиг. 6и7- временные диаграммы; на фиг. 8 - алгоритм работь устройства. Устройство содержит мультиплексор 1э приемный регистр 2, приемопередатчик 3, третий элемент ИЛИ 4, регистр 5 а,цреса ввода, блок 6 мажоритарных элементов, 7 адреса вывода, блок 8 пам ти, информационную шину 9, первый 10, второй 11, третий 12, четвертый 13 и п тый 14 управл ющие вхо- |ды, первый 15 и второй 16 элементы
I ИЛИ, командный регистр 17,. блок 18
I элементов ИЛИ, информационные входы
I 19, информационные выходы 20, канал
I 21 обмена с ЦВМ, блок 22 приемопереI датчиков. В состав блока 8 пам ти вхо
: д т регистры 23 и блок 24 элементов
; ИСКЛЮЧАЮЩЕЕ ИЛИ. В состав блока 22
:-вход т второй 25, третий 26 и четIвертый 27 приемопередатчики и элеj мент 28 задержки .
Блок 6 мажоритарных элементов представл ет собой посто нное запоминающее устройство, у которого чейки (А 4 -А о 00000000)2 и (А,.. ХХ1 1 1 I 1 I 11 )2 прошить так, что им со- ответствуют коды (Л. . .А ): чей-, кам (0000000, КХХА...Ао)2 и (1111111 ХХХА4... .Ад) - (А.. . .Ар), чейкам (00000 Aq...A5- 00000) и (ПШ Ад. ..А nill) - (Ад...А5.), осталь- ным чейкам (А А-,3 «А, АО) - результат выполнени операции поразр дного мажорировани
maj {(А,4...), (А. . .Ag.)., (А4...Ао)2 .
Фиг. 2 иллюстрирует работу блока 22, показывает как обеспечиваетс расшию
15 20 25 30
35
40
45 50 5
рение числа адресуемых информационных входов-выходов. На фиг. 2 обозначены: структура 29 адреса, передаваемого по каналу 21 св зи с ЦВМ, младшие разр - .ды 30 адреса, передаваемые по младшим ли1ш м канала 21 св зи с ЦВМ и ин- .формационной шине 9, старшие разр ды 31 адреса, определ ющие канал, к которому происходит -обращение ЦВМ, разр ды 32 адреса, дублируемые с помощью блока 22 на старшие линии информационной шины 9, структура 33 адреса, выдаваемого на информационную пшну 9, ю - .разр дность ад1)еса информационного входа или выхода.
Блок 6 мажоритарных элементов (фиг. 3 а) представл ет собой посто нное запоминающее устройство 34, прошитое в соответствии с фиг, 36 и формирующее адрес 35 информационного входа 19 и информационного выхода 20. Блок 24 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ (фиг. 4) представл ет собой набор элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 36. На фиг. 4 обозпачеьш старита 37 и младша 38 половины информационной шины 9, по которым одновременно передаетс соответственно первое и второе слова (39 - размеры этих слов), из которых блок 24 формирует управл ющий код 40, записываемый в один из регист- ров 23.
Фиг. 5 иллюстрирует формирование управл ющего слова, записываемого в регистры 23. Приведен пример отказа нескольких линий шины 9, причем в кружках показан вид отказа данной шины (константный нуль или единица). Дл этого примера приведены соответст- вуюш 1е-ему первое 41 и второе 42 слова ошибок, общее слово 43 ошибки и примеры уцравл ющего слова 44, J :OTO- рое необходимо записать в регистр 23. Показаны соответствующие ему и виду отказов линий сформированные управл ющей ЦВМ первые 45 и вторые 46 слова, вьщаваемые ею на шину 9, и первые 47 и, вторые 48 слова, поступающие на вход блока 24 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ.
Временна диаграмма сигналов по фиг. 6 характеризует работу устройства при вводе информации, в ЦВМ, временна диаграмма сигналов по фиг. 7- при работе устройства на вывод инфор-, мации. В приведенном алгоритме работы устройства при вводе информации в ЦВМ (фиг. 8) п обозначает число под51
р д отказавших линий информационной шины 9.
Устройство может быть реализовано на микросхемах: мультиплексор - К561КП2; приемный регастр 2 - К561ИР К531ИР11; приемопередатчики 3 и 25- 27 - 588ВА1; элементы ИЛИ 4, 15 и 16 - 555ПЛ1; регистры 5, 17 и 23 - 588ИР1; регистр 7 адреса вывода - 588ВТ1; блок 6 мажоритарных элементов - 568РЕЗ; элементы ИСКЛЮЧА ОЩЕЕ ИЛИ 36 - К555ЛП5; элемент 28 задержки - .интегрирующа НС-цепочка с диодом , включенным параллельно резистору , катод диода соедин етс с выходом элемента 28. Последний обеспечивает задержку поступлени фронта 1/0 сигнала СНА с первого управл ющего входа 10 устройства на пр мой и ин- верснйй управл ющие входы выбора криталла второго 25 и третьего 26 приемопередатчиков соответственно (фиг. 6 и 7), 4Td обеспечивает фор ирование блоком 22 структу 33 (фиг. 2) адреса , выдаваемого на информационную шику 9.
Временные диаграммы сигналов на управл ющих входах 10-12 устройства как при вводе, так и при вьшоде информации полностью соответствует временной диаграмйе унифицированного интерфейса микро-ЭВМ Электроника-60.
В дополнение к сигналам на входах 10-12 с помощью командного регистра 17, запись в который проходит по . фронту 1/0 на первом входе 10, и элементов ИЛИ 15 и 16 формируютс сигналы , определ ющие канал ввода или вывода, к которому происходит обращение управл ющей ЦВМ. Эти сигналы формируютс из двух старших разр дов адреса , передаваемых по входам 13 и 14, соответствующим старшим разр дам внутренней информационной шины управл ющей ЦВМ. Таким образом организуетс двухуровнева адресаци (старшие , разр ды адреса определ ют канал , к которому происходит обращение управл ющей ЦВМ, мпадпме служат дл адресации внутри самого канала). Двухуровнева адресаци , формирование сигналов адресации из сигналов внутренней информационной шины ЦВМ и вьща- ча их в качестве управл кнцих обеспечивают обращение к любому каналу при. отказе части линий информационной шины 9.
56946
Устройство дл ввода-вывода информации работает следующим .образом, - Адрес информационного входа 19, с которого вводитс информаци , выдаетс управл ющей ЦВМ при обршцении к каналу 21 и заноситс в регистр 5, с выхода которого а,црес поступает на адресные входы мультиплексора 1. пись в регистр 5 происходит по фронту 1/0 сигнала на входе 10, считы- .. вание - по нулевому сигналу на выходе элемента ИЛИ 15. Информаци с выбранного информационного входа 19 сра15 ЗУ е записываетс в регистр 2 по по влению кулевого уровн сигнала на выходе элемента ИЛИ 15. Ввод в управл ющую ЦВМ происходит по по влению нулевого уровн сигнала одновременно
20 на вьгходе элемента ИЛИ 15 и на входе 11 устройства, св занных с первым и вторым управл ющими входами приемопередатчика 3 и первым управл ющим входом блока 22, При выводе из ЦВМ
25 информации (управл ющего слова) в какал 2 она через блок 22 и блок 8 пам ти поступает на информационный выход 20 устройства с адресом, запи- :санным ЦйМ в регистр 7 адреса вывода,
30 представл ющий собой регистр с дешифратором на выходе, сигналы с которого поступают на первые входы элементов ИЛИ блока 18, определ выбор регистра 23 в .блоке 8 пам ти, в который при
з выводе управл ющего слова происходит запись. Запись в регистр 7 происходит по фронту 1/0 сигнала на входе 10 уст тройства. Запись в этот или иной регистр 23 блока 8 пам ти происходит
4( при наличии нулевого уровн сигнала на выходе соответствующего второму регистру элемента ИЛИ блока 18, по вл ющегос при одновременном наличии кулевых уровней сигналов на выходах
45 элемента ИЛИ 16, третьем входе 12 устройства и на выходе регистра 7 адреса вывода, св занном с входом соответ : ствующего элемента ИЛИ блока 18, Ре- - гистры 7 и 23 посто нно открыты по
50,выходу. .
i В цифровых управл ющих системах особую важность имеет ззщ1та информационных шин (в устройстве шина 9), которые включают большое число линий.
55 G информационной шиной 9 соединено большое число буферов (регистров, приемопередатчиков ), отказы которых привод т к отказу линий, св занных с . ними. Неисправность в схеме управлени буферов может привести к посто нному его открытию на шину 9 и невозможности передачи информации сразу п части информационной шины 9 в пределах разр дности буфера. Неисправность линий информационной шины вы вл етс в результате тестового контрол , осуществл емого управл ющей ЦВМ. В случае обнаружени неисправности ;й1ний информационной шины 9 производитс идентификаци отказавшей линии.
Получение правильного кода входной информации имеет особую важность дп управл ющей ЦВМ в системе автома- тического регулировани , так как искажение даже младших разр дов этого кода приводит к существенному снижению качества регулировани . Ввод правильной информации достигаетс аппа- ратным циклическим сдвигом с помощью регистра 2 вводимого цифрового кода. Циклический сдвиг записанного в ре- гистр 2 цифрового кода входной вели- I чины происходит по окончании считьюа- ни управл ющей ЦВМ информации с канала ввода (по фронту 0/1 сигнала с выхода элемента ИЛИ 4), В случае исправности всех линий шины 9 управл юща ЦВМ просто считывает код вводимой величины из регистра 2 через приемо- передатчик 3 и блок 22. В случае отка 1 за одной из линий шины 9 управл юща I ЦВМ считывает информацию из регистра ; 2 дважды: вводитс сам код входной I величины и он же, но циклически сдви- нутый, что позвол ет управл ющей ЦВМ iполучить верные значени разр дов ко- да, выдаваемые первоначально на неисправную линию шины 9. В случае отказа нескольких линий шины 9 управл юща ЦВМ столько же раз считывает код из регистра 2, получа значени самого кода входной величины и этого же кода, но циклически сдвинутого на один, два и более разр дов (фиг. 8) ;
Устройство обеспечивает правильную адресацию информационных входов 19 и выходов 20 устройства, вьюод правильного управл ющего слова при различных отказах информационной шины 9.
При передаче адреса информационных входов 19 и выходов 20 шина 9 вл етс функционально избыточной, так как дп
адресации достаточно нескольких линий шины 9, а остальные не используютс . Становитс возможным вьщавать адрес информационных входов 19 и выходов 20 одновременно на три и более
г,
15 70 25 зо ,,, о 5
Q
5
групп линий шины 9, выдел ть правильный адрес с помощью блока 6 мажоритарных элементов. Но эта вьщача адреса происходит лишь по мпадшим лини м шины 9, так как из старших разр дов адреса, определ ющих канал устройства (или модуль внутри ЦВМ), к которому происходит обращение, формируютс управл ющие сигналы (выходы элементов ИЛИ 15 и 16), в результате чего старшие линии шины 9 при передаче адреса фактически не используютс . Это позвол ет с помощью блока 22 продублировать на эти линии младшие разр ды адреса (фиг. 2), использовать всю . разр дность шины 9 дл адресации информационных входов 19 и выходов 20 и тем самым увеличить их число, и расширить возможности системы и область ее применени . При выдаче адреса второй приемопередатчик 25 оказываетс закрытым (на инверсном управл ющем входе выбора кристалла поддер- живаетс пассивный дл него единичный уровень сигнала), а на старшие линии информационной шины 9 выдаютс младшие разр ды адреса через третий приемопередатчик 26 (на его пр мом управл ющем входе выбора кристалла - активный дл него единичный уровень сигнала). При вводе и выводе данных закрыт третий приемопередатчик 26, а передача информации идет через второй 25 и четвертый 27 приемопередатчики в направлении, соответствующем сигналу на первом управл ющем входе блока 22,
Формирование адреса информационных входов 19 и выходов 20 устройства осуществл етс блоком 6 мажоритарных элементов, выполненном на ПЗУ, прошивка которого (последн строка таблицы на фиг. Зб) обеспечивает реализацию функции мажорировани , что обеспечивает парирование вли ни отказов отдельных линий шины 9. Дополнительно блок 6 обеспечивает формиро- правильного адрейа (строки 1-4 таблицы на фиг. 36) и при отказе части (определ емой разр дностью используемых буферов) шины 9, соединенной с , половиной входов блока 6 мажоритарных элементов (например, при 16-разр дной шине 9 и восьмиразр дны х буферах). Возможно сохранение адресации и при одинаковом характере отказов (константный логический О или 1) в первой и третьей группах линий, по которым
9 6
передаетс адрес информационных входов 19 и выходов 20 (строки 5 и 6 таблицы на фиг. 36). Управл юща ЦВМ в этом случае выдает адрес по второй группе линий, а на все остальные линии вьщает сигналы логического, О или 1 в зависимости от вида отказа.
При выводе информации допускаетс меньша по сравнению с информационной шиной 9 разр дность управл ющего слова, что обусловлено тем, что погрешность квантовани по уровню, возникающа при переходе управл ющего воздействи в аналоговую форму, дл систем автоматического управлени с обратной св зью невелика.
Управл ющее слово формируетс из первого и второго слов, выдаваемых ЦВМ, одновременно соответственно по старшей и младшей половинам шины 9 в результате выполнени над ними операции ИСКЛЮЧАЮЩЕЕ ИЛИ (фиг, 4). Тем самым при отказе даже линий в обеих половинах шины 9 (за исключением одно- временного отказа линий, по которым передаютс одинаковые разр ды слов) за счет переда.чи определенным образом сформированной информации по исправным лини м другой половины шины возможно обеспечить-- правильную передачу в канап вывода всех разр дов управл ющего слова (фиг. 5).
Определение ЦВМ первого и второго слов, из которых формируетс требуемое управл ющее слово, происходит еле дующим образом (фиг. 5).
В результате тестового контрол ойредел ютс первое 41, второе 42 и общее 43 слова ошибок, записываемые в пам ть ЦВМ. Первое 41 и второе 42 слова ошибок имеют логические I в разр дах, соответствующих разр дам линий старшей и младшей половин шины 9 с константными единичными отка-. зами, а общее слово 43 - в разр дах, соответствующих неисправным лини м обеих половин шины 9.
Второе 46 и первое 45 слова формируютс ЦВМ в результате выполнени следующих операций;
(46) (41) V(44);
(45) {;(42) V (44) Л(43).
где Д и .Y - знаки логических опера-. ций И и ЙСКЛЮЧА1ШЩЕ ИЛIi. При передаче по информационной шиг не они из-за отказов в ней искажаютс (слова 48 и 47, фиг. 5) и обеспе69410
чиБшот на выходе блока 24 элементов ИСКЛЮЧАЮЩЕЕ ЯП14 правильное управл ю- щее слово. Запись его в той или иной регистр 23 происходит при наличии нулевого уровн снгнапа на выходе соответствующего 3TONry регистру элемента IIJE-i блока 18, по вл ющегос при одновременном наличии нулевых уровней 10 сигналов на выходе элемента ИЛИ 16, третьем входе 12 устройства и выходе регистра 7, св занном с входом соответствующего элемента 1ШИ блока 18.
Claims (2)
1. Устройство дл ввода-вывода ин- формадыи по авг.св, № 1275414, отличающеес 1ЕМ, что, с целью
20 повышени надежности устройства, в него введен блок приемопередатчиков, содержап(ий первый, второй и третий приемопередатчики, элемент задержки, .первые информационные входы-выходы
25 первого, информационные входы второго и первые информационные входат-вы- ходы третьего приемопередатчиков вл ютс первыми информационными входами-выходами устройства, вторые инфор30 мационные входы-выходы первого, вы- ,ходы второго и вторые входы-выходы третьего приемопередатчиков вл ютс вторыми информационными входами-выходами устройства, управл ющий вход
JC направлени передачи первого приемопередатчика соединен с управл ющим входом направлени передачи третьего приемопередатчика и вл етс вторым управл ющим входом устройства, пр 40 мой управл ющий вход выбора кристалла второго приемопередатчика соединен с инверсным управл ющим входом выбора кристалла первого приемопередатчика и выходом элемента задержки, вход
45 которого соединен с первым управл ющим входом устройства.
2. Устройство по п. 1, о т л h чающеес тем, что блок пам ти
50 содержит регистры и блок элементов ИСКЛЮЧАЩЕЕ 1-1ЛИ, перва и втора группы входов которого вл ютс информационными входами блока пам ти, выходы блока элементов ИСКЛЮЧАЩЕЕ ИЖ
55 Соединены с информационными входами регистров, входы записи которых вл ютс входами записи блока пам ти, вы ходы регистров вл ютс выходами ка пам ти.
37
3d
д .g. ...
4J ...Д. 2 0.@.O.O.Q.O.a.g
o,(5 fli. 0 Ф o,i2 (7,
«3
Т
jy
, u i Jiltit i tii
4;v«V-«ff
«2к .Д . Ч.,g,,; .o.g..g./.g/g,
ВмдЮ
Вывод ВжодП
Ввод Вход 11
Вымд или 15
Вымд им 16
4ff ....У..7.;.
47 .Д.О.Л...ЛД
««««7K«tf J.Q..л
Фиг, 6
1615694
Ввод цифрового кода входного сигнала с регистра сдвига
Циклический сдвиг информации в регистре сдвига
Ввод информации с регистра сдвига
Циклический сдвиг информации, хран щейс в регистре сдвига
м/
Определение разр дов вводимого кода,соответств ующих неисправным разр дам информационной шины
Нет
«°
Да
Нет
м/
JW
Да
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894643472A SU1615694A2 (ru) | 1989-01-27 | 1989-01-27 | Устройство дл ввода-вывода информации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894643472A SU1615694A2 (ru) | 1989-01-27 | 1989-01-27 | Устройство дл ввода-вывода информации |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1275414 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1615694A2 true SU1615694A2 (ru) | 1990-12-23 |
Family
ID=21425559
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894643472A SU1615694A2 (ru) | 1989-01-27 | 1989-01-27 | Устройство дл ввода-вывода информации |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1615694A2 (ru) |
-
1989
- 1989-01-27 SU SU894643472A patent/SU1615694A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1275414, кл. G 06 F 3/00, 1984. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
USRE45857E1 (en) | External storage device and memory access control method thereof | |
US5438575A (en) | Data storage system with stale data detector and method of operation | |
US5283877A (en) | Single in-line DRAM memory module including a memory controller and cross bar switches | |
US4835675A (en) | Memory unit for data tracing | |
US5142540A (en) | Multipart memory apparatus with error detection | |
US4506364A (en) | Memory address permutation apparatus | |
US5424989A (en) | Semiconductor memory device | |
US4359771A (en) | Method and apparatus for testing and verifying the operation of error control apparatus within a memory | |
US4276647A (en) | High speed Hamming code circuit and method for the correction of error bursts | |
JPS6237423B2 (ru) | ||
JP7238171B2 (ja) | 不良カラム修復を提供するメモリデバイスおよびその動作方法 | |
US4326290A (en) | Means and methods for monitoring the storage states of a memory and other storage devices in a digital data processor | |
US4103823A (en) | Parity checking scheme for detecting word line failure in multiple byte arrays | |
EP0096779A2 (en) | Multi-bit error scattering arrangement to provide fault tolerant semiconductor memory | |
SU1615694A2 (ru) | Устройство дл ввода-вывода информации | |
US4989210A (en) | Pipelined address check bit stack controller | |
US6438719B1 (en) | Memory supervision | |
EP0383891B1 (en) | Pipelined address check bit stack controller | |
EP0447776A2 (en) | Programmable controller | |
JPH09288618A (ja) | 記憶装置及びそのメモリアクセス制御方法 | |
JP2949984B2 (ja) | メモリ監視回路 | |
JP3038618B2 (ja) | テスト用回路を内蔵したメモリ装置 | |
KR100827130B1 (ko) | 부호분할다중접속 모뎀을 위한 다중 레지스터 인터페이스장치 | |
SU1075312A1 (ru) | Запоминающее устройство с коррекцией ошибок | |
KR100306878B1 (ko) | 비터비 복호 방법 및 이를 이용한 비터비 복호기 |