CN107403642A - 有源随机存取存储器 - Google Patents

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Abstract

本揭露涉及有源随机存取存储器。本揭露涉及用于在随机存取存储器处处理命令的系统及方法。接收从所述随机存取存储器读取数据或将数据写入到所述随机存取存储器的一系列命令。所述随机存取存储器可在所述系列命令匹配模式时以第一速率处理命令，且在所述系列命令不匹配所述模式时以第二较慢速率处理命令。基于所述系列命令中的至少当前命令及先前命令作出关于所述系列命令是否匹配所述模式的确定。当所述确定确定所述系列命令匹配所述模式时，确证就绪信号，其中所述随机存取存储器经配置以在多个命令的周期内匹配所述模式且确证所述就绪信号时快于所述第二速率接收且处理命令。

Description

有源随机存取存储器
技术领域
本发明实施例涉及有源随机存取存储器。
背景技术
半导体装置通常由其最慢路径限制。即，如果取决于一种类型的操作的境况，半导体装置可在实行时间段的范围中执行所述操作(例如，存储器读取操作在一个境况中耗费0.4ns但在另一境况中耗费0.9ns)，那么所述半导体的规范通常由所述范围的最慢实行时间限制(例如，预期全部读取操作在≥0.9ns中完成)。
发明内容
根据本发明的实施例，一种在随机存取存储器处处理命令的方法包含：接收从所述随机存取存储器读取数据或将数据写入到所述随机存取存储器的一系列命令，其中所述随机存取存储器可在所述系列命令匹配模式时以第一速率处理命令，且其中所述随机存取存储器可在所述系列命令不匹配所述模式时以第二较慢速率处理命令；基于所述系列命令中的至少当前命令及先前命令确定所述系列命令是否匹配所述模式；当所述确定确定所述系列命令匹配所述模式时，确证就绪信号或等待预定数目个时钟循环，其中所述随机存取存储器经配置以在所述系列的多个命令的周期内匹配所述模式且确证所述就绪信号时快于所述第二速率接收且处理命令。
根据本发明的实施例，一种随机存取存储器包含：多个数据单元，其等布置为行及列；命令接收电路，其经配置以接收从所述随机存取存储器读取数据或将数据写入到所述随机存取存储器的一系列命令，其中所述随机存取存储器可在所述系列命令匹配模式时以第一速率处理命令，且其中所述随机存取存储器可在所述系列命令不匹配所述模式时以第二较慢速率处理命令；模式检测电路，其经配置以确定所述系列命令是否匹配所述模式，其中所述模式检测电路经配置以在所述系列命令匹配所述模式时从所述随机存取存储器的接口确证就绪信号，所述就绪信号对外部实体通知所述随机存取存储器可以所述第一速率接收命令。
根据本发明的实施例，一种系统包含：主控装置，其以第一时钟速率操作；随机存取存储器，其经配置以从所述主控装置接收命令，其中所述随机存取存储器能够以至少与所述第一时钟速率同样快的第一速率回应于匹配模式的数据读取命令，且其中所述随机存取存储器无法与所述第一时钟速率同样快地回应于不匹配所述模式的数据读取命令，其中所述随机存取存储器包含模式匹配电路，所述模式匹配电路经配置以基于至少当前读取命令及紧接在前的读取命令而确定经接收读取命令是否匹配所述模式，其中当所述模式匹配电路确定匹配时，所述随机存取存储器输出对所述主控装置指示所述随机存取存储器可以所述第一时钟速率接收读取命令的就绪信号。
根据本发明的实施例，一种系统包含：随机存取存储器；随机存取存储器存取控制器，其经配置以：检测所述随机存取存储器是否准备好处理当前命令；当所述随机存取存储器准备好时，将所述当前命令发送到所述随机存取存储器；当所述随机存取存储器未准备好时，等待预定时间间隔直到所述随机存取存储器准备好处理所述当前命令，其中所述随机存取存储器存取控制器包括命令比较器及发送器，所述命令比较器及发送器经配置以基于所述当前命令及紧接在前的命令而确定所述随机存取存储器是否准备好处理所述当前命令，其中所述命令比较器及发送器基于所述当前命令及所述紧接在前的命令之间的至少一部分匹配的检测而确定所述随机存取存储器准备好处理所述当前命令。
附图说明
当结合附图阅读时从以下详细描述最佳理解本揭露的方面。应注意，根据业界中的标准实践，各种装置未按比例绘制。事实上，为了清楚论述起见，可任意增大或减小各种装置的尺寸。
图1是描绘根据一些实施例的包括模式检测电路的随机存取存储器读取路径的图式。
图2是指示在不同时间中完成读取操作的用于处置读取命令到常规存储器的发射的一个机制的时序图。
图3是根据一些实施例的利用存储器中的模式检测电路的用于发射读取命令的第二机制的实例。
图4是描绘在最坏情况案例下的包括模式匹配电路的存储器的读取操作性能的图式。
图5A及5B是分别描绘根据一些实施例的利用就绪信号或等待时间间隔以控制存储器的读取操作的例示性程序的流程图。
图6是描绘根据一些实施例的包括第二平行写入路径及模式检测电路的存储器的图式。
图7是指示在不同时间中完成写入操作的用于处置写入命令到常规存储器的发射的一个机制的时序图。
图8是绘示利用存储器中的模式检测电路的用于发射写入命令的第二机制的时序图。
图9是描绘在最坏情况案例下的包括模式匹配电路的存储器的性能的图式。
图10A及10B是描绘根据一些实施例的利用就绪信号或等待时间间隔以控制存储器的写入操作的例示性程序的流程图。
具体实施方式
相关申请案的交叉参考
本申请案要求2016年5月17日申请的标题为“Systems and Methods for HighSpeed SRAM Interaction Using Handshake or Response”的美国临时专利申请案第62/337,421号的优先权，所述美国临时专利申请案的全文以引用的方式并入本文中。
下列揭露内容提供用于实施所提供标的物的不同装置的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不旨在限制。举例来说，在下列描述中的第一装置形成于第二装置上方或上可包括其中所述第一装置及所述第二装置经形成直接接触的实施例，且还可包括其中额外装置可形成在所述第一装置与所述第二装置之间，使得所述第一装置及所述第二装置可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复出于简化及清楚的目的，且本身不指示所论述的各种实施例及/或配置之间的关系。
本文中描述的系统及方法提供可识别其中针对一种类型的操作可在小于最坏情况时间中执行操作的境况的随机存取存储器。举例来说，在最坏情况读取操作耗费0.94ns且最佳情况读取操作耗费0.34ns的情况中，随机存取存储器可检测当前读取操作将是快速读取操作的时间且可向外部实体指示可立刻发送下一操作。
图1是描绘包括模式检测电路的随机存取存储器读取路径的图式。随机存取存储器100(例如，静态随机存取存储器(SRAM))包括读取电路102及用于识别可快于最坏情况时间段执行读取命令的时间的模式匹配电路104。读取电路102包括行解码器106及列解码器108，其等用于基于在110处输入到模式检测电路104的地址选择欲从存储器100读取的数据的一行及列。在图1的实例中，在点110处将12位地址提供到存储器100以选择欲从存储器读取且在112处输出的存储器的一字节。将所述地址的8个高阶位提供到行解码器以从存储器100的存储单元114选择含有所关注字的一行。将4个低阶位提供到列检测器108以从一选定行选择用于经由多路复用器116在112处输出的一字节。
在特定实施方案中，在行解码器及列解码器108处呈现为地址的读取命令可取决于境况而耗费不同时间量来完成。举例来说，当在当前读取操作中读取的字节不同于在先前读取操作中读取的字节时，可将特定滞后引入到一系列连续读取操作中。此滞后起因于列解码器106需要解码指示数据的所要字节所处的行/字的高阶地址位、在存储器单元114中选择存储器的行及将数据的所述字复制到多路复用器116输入。此滞后不存在于其中读取操作从相同行/数据字连续读取的例项中。此处，选定数据字保持在多路复用器116中，且经由输入到列解码器108的底阶地址位选择所要字节以产生选择信号到多路复用器116。在一个实验中，当从共用字连续读取数据时，最佳情况数据读取存取时间是0.34ns，而其中连续读取中的数据来自不同数据字的最坏情况数据读取时间是0.94s。
典型系统根据最坏情况操作时间操作。因此，针对具有0.94ns的最坏情况读取时间的存储器，所述存储器的规范将传统上陈述无法快于所述最坏情况时间执行读取操作(例如，规范将陈述无法快于每1.0ns一个接收读取操作)。图1的模式检测电路104使存储器能够输出对存储器100内或外部的实体指示存储器100准备好快于最坏情况时序接收下一命令的信号(shready)。
在图1的实例中，模式检测电路104包括锁存器118及比较器120。比较器120经配置以比较在110处与读取命令一起接收的高阶地址位以确定在当前读取操作中存取的字是否为在先前读取操作中存取的相同字。比较器从110接收针对当前读取操作的8个高阶地址位且从118处的锁存器接收来自紧接在前的读取操作的8个高阶位。如果所述高阶位匹配，那么读取操作存取存储器单元114中的相同字，且当前读取操作将快于最坏情况时序发生。比较器120确证shready信号，主动指示(例如，对一外部主控电路)可快速发送下一读取操作，这是因为将快于最坏情况时间完成当前读取操作。将当前读取地址提供到锁存器118以于下一模式检测操作中使用。作为使用shready信号的替代例，在发送请求来自两个不同数据字的数据的读取命令之后，外部主控电路自身可在发送下一读取命令之前等待预定数目个一或多个时钟循环。
图2是指示在不同时间(例如，在最佳情况时间与最坏情况时间之间)中完成读取操作的用于处置读取命令到存储器的发射的一个机制的时序图。在图2的实例中，使用慢于最坏情况时序的1ns时钟。每隔1ns将读取命令从主控装置202持续发送到SRAM204，且按1ns增量传回读取数据。图2的机制导致在17ns中执行十六个读取操作而无关于经读取的数据是否来自一个或十六个不同数据字。
图3是利用存储器中的模式检测电路的用于发射读取命令的第二机制的实例。在图3的实例中，使用具有0.5ns的周期的时钟。此时钟快于0.94ns的执行最坏情况读取所需的时间。因此，读取命令无法由主控装置302以0.5ns速率盲目发送，这是因为最坏情况读取在下一读取命令由SRAM 304接收之前将不会完成，从而引起冲突或当机。因此，SRAM使用就绪信号(RDY)以指示将快速执行读取操作(例如，以0.34ns的速率)的时间且指示主控装置302应在下一0.5ns时钟循环期间迅速发送下一读取操作。
在图3的实例中，在第一0.5ns时钟循环期间发送第一读取请求(R)及对应地址(A0)。由于针对所述读取的高阶地址位指示尚未载入(例如，到图1的多路复用器116中)的一数据字，故模式匹配电路不指示匹配且针对一个时钟循环拉低RDY信号，从而容许SRAM执行最坏情况(0.94ns)读取操作。因此，主控装置302在两个时钟循环(即，1.0ns)时间段内确证下一读取请求及对应地址(A1)。在图3的实例中，所述第二读取请求请求来自与第一读取请求相同的字的数据的一字节(或多个字节)。模式匹配电路检测第一读取请求地址(A0)与第二读取请求地址(A1)的高阶位之间的匹配且输出指示将快速执行当前读取请求的高RDY信号。高RDY信号对主控装置302通知可在仅一个时钟循环(0.5ns)之后发送第三读取请求及对应地址(A2)。当所述第三读取请求的地址(A3)具有与第二请求的地址共用的高阶地址位时，模式匹配电路继续确证RDY信号高(指示快速读取操作)，且可在下一0.5ns时钟循环期间立刻发送第四读取请求。如图3中指示且在上文描述，作为使用RDY信号的替代例，在发送请求来自两个不同数据字的数据的连续读取命令之后，主控装置302自身可在发送下一读取命令之前等待预定数目个一或多个时钟循环。
因此，相较于图2的实例中的17ns，由模式匹配电路及RDY信号的对应传信实现的图3的例示性时序实现在9ns中执行从相同行或数据字的十六个连续读取操作。
图4是描绘在最坏情况案例下包括模式匹配电路的存储器的性能的图式。在图4的实例中，各读取请求要求来自不同数据字的数据，请求将一(若干)新数据字载入到多路复用器中。因此，每次模式匹配电路比较来自当前读取操作的高阶地址位与来自紧接在前的读取操作的高阶地址位，未发现匹配且模式匹配电路将RDY信号拉低达一个0.5ns时钟循环。(在一项实施例中，主控装置针对两个时钟循环确证相同地址(例如，A1)导致模式匹配电路的比较器(例如，一AND门)将RDY信号拉高达第二时钟循环，从而对主控装置402指示可发送下一命令)。即使在最坏情况案例中，如图4中描绘，可在16.5ns中执行十六个读取操作-比图2的实例中所需的17ns更佳。再次如图4中指示，作为使用RDY信号的替代例，在发送请求来自两个不同数据字的数据的连续读取命令之后，主控装置402自身可在发送下一读取命令之前等待预定数目个一或多个时钟循环。
图5A及5B是描绘用于控制存储器的就绪信号的程序的流程图。针对内容脉络参考图1描述图5A及5B，但方法还可应用于其它结构。在图5A的实例中，在502处，主控装置将在110处接收的读取命令发出到存储器。在504处，通过模式检测电路104做出关于当前读取操作是否将是快速操作(例如，欲从其读取的字已存在于多路复用器中)的确定。如果是，那么在506处确证就绪信号(例如，通过在120处上拉shready信号)，SRAM读取电路102输出数据，且可在110处接收下一读取命令，如返回在502处指示。如果否，那么在508处撤销确证就绪信号达一或多个时钟循环(例如，通过在120处下拉shready信号)，如在510处指示。
在图5B的实例中，在550处，主控装置将在110处接收的读取命令发出到存储器。在552处，通过模式检测电路104做出关于当前读取操作是否将是快速操作(例如，欲从其读取的字已存在于多路复用器中)的确定。如果是，那么在554处，SRAM输出数据且可在110处接收下一读取命令，如返回在550处指示。如果否，那么SRAM及主控装置等待一或多个时钟循环(例如，一预定时间段，如在556处指示)。主控装置在已知其已发送将耗费长于一个循环来完成的连续读取命令(例如，通过请求来自与紧接在前的请求不同的一数据字的数据)的情况下在发送欲在110处接收的下一读取命令之前等待预定一或多个时钟循环。
可针对写入操作达成类似益处。在数据写入操作中，存取且盖写含有一数据字的存储器的一特定行。在其中循序写入一命令行及字的例项中，后续写入操作将耗费较少时间。在一个实例中，到一行的第一写入操作耗费0.99ns，而到所述相同行的一字节的后续写入耗费0.77ns。图6是描绘可利用此相异操作时序的包括第二平行写入路径及模式检测电路的存储器600的图式。
在图6的实例中，在602处在模式匹配电路604的输入处接收与写入操作相关联的地址。将与写入操作相关联的地址交替发射到写入电路606中的两个平行写入路径的一者。第一写入路径包括第一行解码器及第一列解码器，如在608处指示，且第二写入路径包括第二行解码器及第二列解码器，如在610处指示。当在最佳情况案例中操作时(例如，到一共用字中的字节的0.77ns连续写入)，存储器600可使用0.5ns时钟交替使用两个写入路径608、610接收且处理写入操作。当通过写入路径的连续写入并非到相同行/字时，无法在足够时间中完成写入操作。因此，在这些境况中需要将写入命令延迟一个0.5ns时钟循环。
模式检测电路604促进基于到共用数据字的连续写入检测是否可完成快速写入操作。写入电路604包括实现针对给定写入路径的先前写入操作的至少高阶位的存储的两个锁存器。比较器比较当前写入操作的高阶位(例如，地址位11:4)与经分配写入路径上的紧接在前的写入命令的高阶位以查看是否存取相同数据字以用于写入。如果是，那么(例如，在存储器600外部)确证shready信号以主动发信号通知可立刻接收下一写入命令。如果未检测匹配(即，当前写入命令写入到一不同数据字)，那么不确证shready信号，从而指示应保持下一写入命令达到少一个时钟循环。
图7是指示在不同时间(例如，在最佳情况时间与最坏情况时间之间)中完成写入操作的用于处置写入命令到存储器的发射的一个机制的时序图。在图7的实例中，使用慢于最坏情况时序的1ns时钟。每隔1ns将写入命令连同待写入的数据从主控装置202持续发送到SRAM 204。图7的机制导致在16ns中执行十六个写入操作而无关于是否将数据写入到一个或十六个不同数据字。
图8是绘示利用存储器中的模式检测电路的用于发射写入命令的第二机制的时序图。在图8的实例中，使用具有0.5ns的周期的时钟。在第一时钟循环中将写入命令(W)连同待写入的地址(A0)及数据(A1)从主控装置802发射到SRAM。将所述写入命令发出到两个平行写入路径的第一者。在第二时钟循环期间从主控装置802发射包括相关联地址(A1)及数据(D1)的第二写入命令。将此写入命令发出到两个平行写入路径的第二者。将第三写入命令及相关联地址(A2)及数据(D2)发送到SRAM且分配到第一写入路径。模式检查电路比较针对第一写入路径的两个写入命令的地址(A0、A2)的高阶位以确定命令是否设法将数据写入到相同行/数据字。由于其等将数据写入到相同行/数据字，故确定匹配，且使从SRAM 804到主控装置802的RDY信号保持高。此对主控装置802指示可在第四时钟循环中立刻发送下一写入命令。接着将第四写入命令及相关联地址(A3)及数据(D3)发送到SRAM。在此最佳情况案例中，在将数据重复写入到一共用数据字的情况下，相较于在图7的实施方案中所需的16ns，可在9ns中执行十六个数据写入操作。
图9是描绘在最坏情况案例下包括模式匹配电路的存储器的性能的图式。在图9的实例中，当从主控装置902接收第三写入命令及其相关联数据(D2)及地址(A2)时，模式匹配电路检测第三写入命令未写入到第一写入路径上与第一写入命令相同的数据字。因此，下一写入命令不会在最佳情况案例时间中执行，而是耗费接近0.99ns来完成。存储器904的模式检测电路针对第四时钟循环撤销确证RDY信号，从而对主控装置902指示保持第四写入命令达一额外时钟循环。如图9中指示，作为使用RDY信号以对主控装置902通知主控装置902应等待的替代例，主控装置902可基于其发送参考不同数据字中的字节的连续写入命令而确定主控装置902自身在发送(或撤销确证)下一写入命令之前应等待预定一或多个时钟循环。
图10A及10B是描绘用于在写入操作期间控制存储器的就绪信号的例示性程序的流程图。针对内容脉络参考图6描述图10A及10B，但方法还可应用于其它结构。在图10A的实例中，在1002处，主控装置将在602处接收的写入命令发出到存储器。在1004处，通过模式匹配电路604做出关于当前写入操作是否将是快速操作(例如，在先前写入操作中写入欲写入的字)的确定。如果是，那么在1006处将数据信号写入到SRAM，确证就绪信号，且可在602处接收下一写入命令，如返回在1002处指示。如果否，那么在1008处针对一或多个时钟循环撤销确证就绪信号，如在1010处指示。
在图10B的实例中，在1050处，主控装置将在602处接收的写入命令发出到存储器。在1052处，通过模式匹配电路604做出关于当前写入操作是否将是快速操作(例如，在先前写入操作中写入欲写入的字)的确定。如果是，那么在1006处将数据写入到SRAM，且可返回在1002处接收下一写入命令。如果否，那么在1008处针对一或多个时钟循环撤销确证就绪信号，如在1010处指示。如果否，那么SRAM及主控装置等待一或多个时钟循环(例如，一预定时间段，如在1056处指示)。主控装置在已知其已发送将耗费长于一个循环来完成的连续写入命令(例如，通过将数据写入到与紧接在前的请求不同的一数据字)的情况下在发送欲在602处接收的下一写入命令之前等待预定一或多个时钟循环。
本揭露涉及用于在随机存取存储器处处理命令的系统及方法。接收从所述随机存取存储器读取数据或将数据写入到所述随机存取存储器的一系列命令。所述随机存取存储器可在所述系列命令匹配模式时以第一速率处理命令，且在所述系列命令不匹配所述模式时以第二较慢速率处理命令。基于所述系列命令中的至少当前命令及先前命令作出关于所述系列命令是否匹配所述模式的确定。当所述确定确定所述系列命令匹配所述模式时，确证就绪信号，其中所述随机存取存储器经配置以在多个命令的周期内匹配所述模式且确证所述就绪信号时快于所述第二速率接收且处理命令。
作为另一实例，一种随机存取存储器包括布置为行及列的多个数据单元。命令接收电路经配置以接收从所述随机存取存储器读取数据或将数据写入到所述随机存取存储器的一系列命令，其中所述随机存取存储器可在所述系列命令匹配模式时以第一速率处理命令，且其中所述随机存取存储器可在所述系列命令不匹配所述模式时以第二较慢速率处理命令。模式检测电路经配置以确定所述系列命令是否匹配所述模式，其中所述模式检测电路经配置以在所述系列命令匹配所述模式时从所述随机存取存储器的接口确证就绪信号，所述就绪信号对外部实体通知所述随机存取存储器可以所述第一速率接收命令。
作为另一实例，一种系统包括以第一时钟速率操作的主控装置。随机存取存储器经配置以从所述主控装置接收命令，其中所述随机存取存储器能够以至少与所述第一时钟速率同样快的第一速率回应于匹配模式的数据读取命令，且其中所述随机存取存储器无法与所述第一时钟速率同样快地回应于不匹配所述模式的数据读取命令。所述随机存取存储器包含模式匹配电路，其经配置以基于至少当前读取命令及紧接在前的读取命令而确定经接收读取命令是否匹配所述模式，其中当所述模式匹配电路确定匹配时，所述随机存取存储器输出对所述主控装置指示所述随机存取存储器可以所述第一时钟速率接收读取命令的就绪信号。
上文概述若干实施例的特征，使得所属领域的技术人员可更佳理解本揭露的方面。所属领域的技术人员应了解，其等可容易使用本揭露作为用于设计或修改用于实行相同目的及/或达成本文中介绍的实施例的相同优点的其它程序及结构的基础。所属领域的技术人员还应意识到这些等效构造不脱离本揭露的精神及范围且其等可在本文中做出各种改变、取代及更改而不脱离本揭露的精神及范围。
符号说明
100 随机存取存储器
102 读取电路
104 模式匹配电路/模式检测电路
106 行解码器
108 列解码器
110 点
114 存储单元/存储器单元
116 多路复用器
118 锁存器
120 比较器
202 主控装置
204 静态随机存取存储器(SRAM)
302 主控装置
304 静态随机存取存储器(SRAM)
402 主控装置
502 主控装置将读取发出到SRAM
504 对应读取数据可用？
506 SRAM(控制器)输出数据且上拉shready
508 SRAM(控制器)下拉shready
510 等待一个(或多个)时钟循环或等待一时间间隔
550 主控将读取发出到SRAM
552 对应读取数据可用？
554 SRAM(控制器)输出数据
556 等待一个(或多个)时钟循环或等待一时间间隔
600 存储器
602 接收与写入操作相关联的地址/接收写入命令
604 模式匹配电路
606 写入电路
608 第一写入路径
610 第二写入路径
802 主控装置
804 静态随机存取存储器(SRAM)
902 主控装置
904 存储器
1002 主控将写入发出到SRAM
1004 写入操作可接受？
1006 SRAM(控制器)上拉shready
1008 SRAM(控制器)下拉shready
1010 等待一个(或多个)时钟循环或等待一时间间隔
1050 主控将写入发出到SRAM
1052 写入操作可接受？
1056 等待一个(或多个)时钟循环或等待一时间间隔

Claims (1)

1.一种在随机存取存储器处处理命令的方法，其包含：
接收从所述随机存取存储器读取数据或将数据写入到所述随机存取存储器的一系列命令，其中所述随机存取存储器可在所述系列命令匹配模式时以第一速率处理命令，且其中所述随机存取存储器可在所述系列命令不匹配所述模式时以第二较慢速率处理命令；
基于所述系列命令中的至少当前命令及先前命令确定所述系列命令是否匹配所述模式；
当所述确定确定所述系列命令匹配所述模式时，确证就绪信号或等待预定数目个时钟循环，其中所述随机存取存储器经配置以在所述系列的多个命令的周期内匹配所述模式且确证所述就绪信号时快于所述第二速率接收且处理命令。
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