JP3866588B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、組立て後救済工程のスループットが向上する半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来、ＲＡＭ（ランダム・アクセス・メモリ）などの半導体メモリあるいはメモリ回路を内蔵した半導体集積回路においては、メモリアレイに含まれる不良ビット（欠陥メモリセル）を救済して歩留りを向上させるため、予備のメモリ列やメモリ行および欠陥アドレスを記憶するアドレス設定回路などからなる冗長回路が設けられている。
【０００３】
かかる冗長回路における欠陥アドレスの設定は、レーザなどにより物理的に破壊することによりプログラム可能なヒューズを用いて行う方法が一般的である。上記のようなレーザによりヒューズを切断して欠陥アドレス情報を記憶して入力アドレスと比較して予備メモリ行または予備メモリ列と置き換える救済方式にあっては、メモリチップをパッケージに封入する前にヒューズを切断しなければならない。そのため、パッケージ封入後に発生した不良を救済することができず、充分な歩留りの向上を達成することができないという不具合があった。
【０００４】
そこで、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のチップ内に、ＥＥＰＲＯＭ（エレクトリカリ・イレーサブル・プログラマブル・リード・オンリ・メモリ）や、ＥＰＲＯＭ（エレクトリカリ・プログラマブル・リード・オンリ・メモリ）のような不揮発性メモリを設けて、非破壊ヒューズとして欠陥アドレス情報を記憶するようにした技術が提案されている。
【０００５】
かかる救済方式に従うと、チップをパッケージに封入した後（組立て後）であっても、不揮発性メモリに欠陥アドレス情報を書込むことができるため、パッケージ封入後に発生した不良を救済することができ、歩留りを向上させることができる。
【０００６】
回路の機能、速度、密度が増加するに連れ、それに伴う検査時間も増加し、チップコストに占めるテストコストが無視できなくなっている。
【０００７】
図１１に示すように、従来の組立て後救済は、▲１▼ファンクションテスト（不良セル（パス／フェイル情報）の検出）、▲２▼救済判定（不良アドレスの検出）、▲３▼救済（アルミフューズの切断、不良アドレス情報のプログラム）の三工程に大きく分けられる。
【０００８】
図１２に示すように、ファンクションテスト（図１１の工程１）で得られるパス／フェイル情報は、テスト装置５１のＦＢＭ（Ｆａｉｌ Ｂｉｔ Ｍｅｍｏｒｙ）へ転送され、テスト装置５１のＥＷＳ等のソフトウェアを用いて救済判定（図１１の工程２）の解析が行われる（不良アドレスを求める）。その解析結果（不良アドレス）は、テスト装置５１から再び救済情報としてチップ５２に転送され、不揮発性メモリ（ＮＶＲＡＭ）へプログラムされる（図１１の工程３）。これらの工程は、全てテスト装置５１が実行しており、各チップ５２毎に不良アドレスが異なるため、並列検査数を増加させるためには、新規にテスト装置５１を増資する必要があった。
【０００９】
すなわち、従来の方法によれば、同時にテストできる数は、テスト装置５１の機能に限定される。このため、少数のチップ５２を順次テストすることになり、テスト時間は増加する。同時測定数だけ、コンペア、ＦＢＭが必要であるため、高機能なテスト装置５１を購入し、同時測定数を増加させるか、同時測定数の少ない安価なテスト装置５１を用いることになる。テストコストの増加、テスト時間の増加により、チップコストは増加し、組立後救済の効果はなくなる。
【００１０】
不良アドレス等をチップ内部に格納するために、大規模なテスト（ＢＩＳＴ）回路を搭載することは、チップ面積の増加を伴い、歩留りの低下を招く。
【００１１】
以上のことから、組立て後救済による歩留り増加よりも、テスト時間の増加と、チップ面積増加による歩留りの低下が優勢となり、チップコストは低下しない。
【００１２】
【発明が解決しようとする課題】
組立て後救済工程のスループットが向上する半導体集積回路装置が望まれている。
組立て後救済工程のテスト回路の面積が小さい半導体集積回路装置が望まれている。
【００１３】
本発明の目的は、組立て後救済工程のスループットが向上する半導体集積回路装置を提供することである。
本発明の他の目的は、組立て後救済工程のテスト回路の面積が小さい半導体集積回路装置を提供することである。
【００１４】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
本発明の半導体集積回路装置は、メモリセル（１１）の不良配線に対応する不良アドレスが書き込まれる第１記憶部（１０５）と、前記メモリセル（１１）から読み出された読出しデータと、前記メモリセル（１１）から読み出されるべき期待値データとを比較し、前記比較の結果を示す不一致信号（ｅｒｒ）を出力するデータ比較部（１０１）と、前記不一致信号（ｅｒｒ）に基づいて、前記不良アドレスを検出する救済判定部（１０２）とを備えている。
【００１６】
本発明の半導体集積回路装置において、前記第１記憶部（１０５）に書き込まれる前記不良アドレスは、前記メモリセル（１１）のロウアドレスおよびカラムアドレスのいずれか一方に限定されている。
【００１７】
本発明の半導体集積回路装置において、前記データ比較部（１０１）は、パラレルテストおよびオンチップコンペアテストの少なくともいずれか一方を行う回路と兼ねている。
【００１８】
本発明の半導体集積回路装置において、前記救済判定部（１０２）は、前記不一致信号（ｅｒｒ）と前記第１記憶部（１０５）に前記不良アドレスが書き込まれているか否かを示す第１信号（Ｃ（ｓｅｔ０））に基づいて、前記第１記憶部（１０５）に前記不良アドレスを書込むための第２信号（ｉｎａｄｒとＦ（ｓｅｔ０））を出力する。
【００１９】
ここで、ｉｎａｄｒは、データ比較部（１０１）がｅｒｒを出力したときのアドレスａｄｒである。
また、Ｆ（ｓｅｔ０）は、ｓｅｔ０のラッチ（１０４）の選択信号である。
【００２０】
本発明の半導体集積回路装置において、前記救済判定部（１０２）は、前記不一致信号（ｅｒｒ）と、前記第１信号（Ｃ（ｓｅｔ０））に基づいて、前記不良アドレスが救済不可能であることを示す第３信号（Ｆ（ｒｅｓｕｌｔ））を出力する。
【００２１】
本発明の半導体集積回路装置において、更に、前記第３信号（Ｆ（ｒｅｓｕｌｔ））を入力する第２記憶部（３５０）を備えている。
【００２２】
本発明の半導体集積回路装置において、更に、アドレス比較部（１０３）を備え、前記アドレス比較部（１０３）は、入力されたアドレス（ａｄｒ）と、前記第１記憶部（１０５）に書き込まれた前記不良アドレスとを比較し、前記アドレス比較部（１０３）での比較の結果（Ｅ）に基づいて、前記入力されたアドレス（ａｄｒ）が不良アドレスとして前記第１記憶部（１０５）に書き込まれるか否かが決定される。前記比較の結果（Ｅ）が不一致かつ不一致信号ｅｒｒが検出された場合、アドレスａｄｒが救済判定部（１０２）に入力される。アドレスａｄｒは、不良アドレスｉｎａｄｒとしてラッチ１０４へ書き込まれる。この時、Ｂｓｅｔ（０）にｉｎａｄｒが書き込まれ、Ｂｓｅｔ（０）のデータが救済判定時に得られたデータであるか否かを示すラッチイネーブル信号Ｄ（ｓｅｔ０）が有効（”Ｈ”）になる。この時点では、Ｃ（ｓｅｔ０）は、”Ｌ”のままである。ここで、Ｃ（ｓｅｔ０）が”Ｈ”であるとき、ラッチ１０４のデータは有効であり、不揮発性メモリアレイ１０５からラッチ１０４へ読み出されたデータである。Ｃ（ｓｅｔ０）が”Ｌ”であるとき、ラッチ１０４のデータは無効であり、不揮発性メモリアレイ１０５からラッチ１０４へ読み出されたデータではない。Ｄ（ｓｅｔ０）が”Ｈ”であるとき、救済判定回路１０２からラッチ１０４へ転送されたデータであり、Ｄ（ｓｅｔ０）が”Ｌ”であるとき、ラッチ１０４のデータは無効であり、救済判定回路１０２からラッチ１０４へ転送されたデータではない。
【００２３】
本発明の半導体集積回路装置において、前記アドレス比較部（１０３）は、前記入力されたアドレス（ａｄｒ）と前記第１記憶部（１０５）に書き込まれた前記不良アドレスとを比較して第１比較結果を生成し、前記第１比較結果に基づいて、前記不良配線に代わる冗長線（１１ｂ）が選択されるための信号（ｈｉｔ）を出力する。
【００２４】
本発明の半導体集積回路装置において、前記第１記憶部（１０５）、前記データ比較部（１０１）および前記救済判定部（１０２）は、単一のチップ（４２）に設けられている。
【００２５】
本発明の半導体集積回路装置は、メモリセル（１１）の不良配線に対応する不良アドレスが書き込まれる第１記憶部（１０５）と、前記第１記憶部（１０５）に対応して設けられた第３記憶部（１０４）と、前記メモリセル（１１）から読み出された読出しデータと、前記メモリセル（１１）から読み出されるべき期待値データとを比較して、当該比較の結果を示す不一致信号（ｅｒｒ）を出力するデータ比較部（１０１）と、前記不一致信号（ｅｒｒ）と、前記第１記憶部（１０５）に前記不良アドレスが書き込まれているか否かを示す第１信号（Ｃ（ｓｅｔ０））とアドレス比較部（１０３）の出力ｈｉｔ（ｓｅｔ０、１）のＯＲをとった比較結果信号（Ｅ）に基づいて、前記第３記憶部（１０４）に前記不良アドレスを格納する救済判定部（１０２）と、入力されたアドレス（ａｄｒ）と前記第１記憶部（１０５）から前記第３記憶部（１０４）に読み出された前記不良アドレスとを比較して第１比較結果を生成し、前記第１比較結果に基づいて、前記不良配線に代わる冗長線（１１ｂ）が選択されるための信号（ｈｉｔ）を出力するアドレス比較部（１０３）とを備えている。
【００２６】
本発明の半導体集積回路装置において、前記第１記憶部（１０５）には、前記第３記憶部（１０４）から読み出された前記不良アドレスが書き込まれる。
【００２７】
本発明の半導体集積回路装置において、前記第３記憶部（１０４、１０７）は、前記半導体集積回路装置の起動時またはＭＲＳコマンドで、前記第１記憶部（１０５）から読み出される前記不良アドレスが格納されるレジスタ（２４０）を兼ねている。
【００２８】
本発明の半導体集積回路装置において、前記第１記憶部（１０５）に書き込まれる前記不良アドレスは、前記メモリセル（１１）のロウアドレスおよびカラムアドレスのいずれか一方に限定されている。
【００２９】
本発明の半導体集積回路装置において、前記データ比較部（１０１）は、パラレルテストおよびオンチップコンペアテストの少なくともいずれか一方を行う回路と兼ねている。
【００３０】
本発明の半導体集積回路装置において、前記救済判定部（１０２）は、前記不一致信号（ｅｒｒ）と、前記第１信号（Ｃ（ｓｅｔ０））、比較結果信号（Ｅ）に基づいて、前記不良アドレスが救済不可能であることを示す第３信号（Ｆ（ｒｅｓｕｌｔ））を出力する。
【００３１】
本発明の半導体集積回路装置において、更に、前記第３信号（Ｆ（ｒｅｓｕｌｔ））を入力する第２記憶部（３５０）を備えている。
【００３２】
本発明の半導体集積回路装置において、前記救済判定部（１０２）は、前記不一致信号（ｅｒｒ）と、前記第１信号（Ｃ（ｓｅｔ０））と、ファンクションテスト中に検出された前記読出しデータと前記期待値データとの不一致を示すフェイルの数を示すエラーカウント信号（ｃｏｕｎｔ）に基づいて、前記第３記憶部（１０４）に前記不良アドレスを格納する。
【００３３】
本発明の半導体集積回路装置において、前記アドレス比較部（１０３）は、入力されたアドレス（ａｄｒ）と、前記第１記憶部（１０５）に書き込まれた前記不良アドレスとを比較して第２比較結果（Ｅ）を生成し、前記第２比較結果（Ｅ）に基づいて、前記入力されたアドレス（ａｄｒ）が不良アドレスとして前記第１記憶部（１０５）に書き込まれるか否かが救済判定部（１０２）により決定される。
【００３４】
本発明の半導体集積回路装置において、前記第１記憶部（１０５）、前記第３記憶部（１０４）、前記データ比較部（１０１）、前記救済判定部（１０２）および前記アドレス比較部（１０３）は、単一のチップ（４２）に設けられている。
【００３５】
【発明の実施の形態】
添付図面を参照して、本発明の一実施形態を説明する。
【００３６】
本実施形態の特徴は、テスト回路の増加による歩留り低下を抑制した、ＤＲＡＭ組立て後救済回路と組立て後救済のフローにある。
【００３７】
本実施形態を説明する前に、本願発明の発明者が本願発明よりも先に発明し、特願２０００−１９９９００として出願した技術内容について説明する。
【００３８】
図１３は、特願２０００−１９９９００の技術の構成を示したものである。
ヒューズ（符号２０Ｂ参照）に加えて、ＤＲＡＭの組立後の不良を救済する目的で、電気的にプログラム可能な不揮発性メモリ（ＮＶＲＡＭ）（符号２０Ａ）が搭載されている。
【００３９】
不揮発性メモリは、従来の配線を切断する形式のヒューズと比べて、単位ビットあたりの面積が大きい。そこで、組立て前の不良はヒューズ２０Ｂ、組立て後の不良は不揮発性メモリ２０Ａで救済することとし、チップ面積の増加を抑制している。
【００４０】
図１３に示されている回路ブロックはすべて、単結晶シリコンのような１個の半導体チップ上に形成される。○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されている外部端子の他に外部から供給される電源電圧が印加される電源電圧端子が設けられている。
【００４１】
図１３のＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）１０は、クロックに同期して動作する。ＳＤＲＡＭ１０は、メモリセルアレイ１１と、アドレスバッファ１２と、ロウアドレスデコーダ１３と、カラムアドレスデコーダ１４と、センスアンプ回路１５と、コマンドデコーダ１６と、モードレジスタ１７と、制御回路１８と、データ入出力回路１９と、アドレス比較回路２０と、クロック生成回路２１とを備えている。
【００４２】
メモリセルアレイ１１は、複数のメモリセルがマトリクス状に配置され、例えば４つのバンクＢＡＮＫ０〜ＢＡＮＫ３からなる。
アドレスバッファ１２は、外部から入力されるアドレスデータ（以下、アドレスと略す）をマルチプレックス方式で内部に取り込む。
カラムアドレスデコーダ１４は、アドレスバッファ１２により取り込まれた列アドレスをデコードしてメモリアレイ１１内の対応するカラム（ビット線）を選択する。
【００４３】
ロウアドレスデコーダ１３は、アドレスバッファ１２により取り込まれた行アドレスをデコードしてメモリアレイ１１内の対応するワード線を選択する。
センスアンプ回路１５は、データ読み出し時には選択されたビット線の電位を増幅出力し、データ書き込み時には外部からのデータをメモリセルに書き込む。コマンドデコーダ１６は、外部から入力されるチップセレクト信号／ＣＳなどの制御信号を受けてコマンドを解釈する。
【００４４】
モードレジスタ１７には、入力されたコマンドに応じて動作モードが設定される。
制御回路１８は、入力されたコマンドおよびモードレジスタ１７の状態に応じて内部の制御信号を生成する。
データ入出力回路１９は、メモリセルアレイ１１から読み出されたデータを外部に出力したり外部から入力されるデータを取り込んでセンスアンプ回路１５へ渡したりする。
【００４５】
アドレス比較回路２０は、ＥＰＲＯＭやＥＥＰＲＯＭのような不揮発性記憶素子やヒューズを用いて不良アドレス（不良ラインに対応したアドレス情報）を記憶し、該不良アドレスと外部より入力（アクセス）されたアドレスとを比較し、一致した場合に、不良ラインの代わりにメモリアレイ１１内の予備メモリ行（冗長ライン）１１ａもしくはメモリ列（冗長ライン）１１ｂが選択されるようにする。この処理により、機能上不良ラインは、冗長ラインに置換されることになる。
【００４６】
クロック生成回路２１は、外部から供給される一定周波数のクロック信号ＣＬＫおよびクロックが有効であることを示すクロックイネーブル信号ＣＫＥに基づいて内部回路を動作させるクロック信号を生成する。
【００４７】
不良アドレスは、１つではなくメモリアレイ１１の各メモリバンクＢＡＮＫ０〜ＢＡＮＫ３ごとに、予備のメモリ行１１ａもしくは予備メモリ列１１ｂの数に応じて複数個（本実施形態では２個）設定できるように構成される。
【００４８】
コマンドデコーダ１６に外部から入力される制御信号としては、チップを選択状態にするチップセレクト信号／ＣＳの他、行アドレスストロウブ信号／ＲＡＳ（以下、ＲＡＳ信号と称する）、データの書込み動作を指示するライトイネーブル信号／ＷＥなどがある。これらの信号のうち符号の前に、”／”が付されているものは、ロウレベルが有効レベルであることを意味している。
【００４９】
コマンドデコーダ１６は、これらの制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥとアドレス信号の一部をデコードして、入力コマンドを解釈する。かかるコマンド方式は、ＳＤＲＡＭにおいては一般的である。さらに、本実施形態のＳＤＲＡＭにおけるコマンドとしては、読出しを指示するＲＥＡＤコマンド、書込みを指示するＷＲＩＴＥコマンド、モードレジスタ１７への動作モードの設定を指示するＭＲＳコマンドなどがある。
【００５０】
外部により供給されるアドレスは、メモリアレイ１１のバンクを指定するバンクアドレスＢＡ０，ＢＡ１と、バンク内のメモリセルを指定するアドレスＡ０〜Ａ１２がある。
データ入出力回路１９は、外部から供給される制御信号ＤＱＭに基づいて、例えば１６ビットのデータＤＱ０〜ＤＱ１５をマスク（有効）するかしないかを決定するように構成される。
【００５１】
アドレス比較回路２０には、第１不良アドレス設定＆比較回路２０Ａと、第２不良アドレス設定＆比較回路２０Ｂとが設けられている。
第１不良アドレス設定＆比較回路２０Ａは、不良アドレス情報を設定するためのＥＰＲＯＭまたはＥＥＰＲＯＭ（ＮＶＲＡＭ）セルを有するとともに、その設定されたアドレスと入力アドレスを比較し一致したか否かを判定する。
第２不良アドレス設定＆比較回路２０Ｂは、不良アドレス情報を設定するためのヒューズを有している。
【００５２】
パッケージ封入前に検出された不良アドレスは、第２不良アドレス設定＆比較回路２０Ｂに設定される。
パッケージ封入後に検出された不良アドレスは、第１不良アドレス設定＆比較回路２０Ａに設定される。
【００５３】
制御回路１８には、設定された不良アドレスと入力アドレスを比較した結果、一致した場合に予備メモリ行１１ａまたは予備メモリ列１１ｂを選択させる切換制御信号を発生し、アドレスデコーダ１３または１４に供給する回路が設けられている。
【００５４】
ヒューズによる不良アドレスの設定は、レーザ等による切断で行われる。
ＥＰＲＯＭまたはＥＥＰＲＯＭへの不良アドレスへの設定は、テストモード時にアドレスバッファ１２により取り込まれたデータが、第１不良アドレス設定＆比較回路２０ＡへＥＰＲＯＭまたはＥＥＰＲＯＭセルの書込みデータとして入力されることで行われる。
【００５５】
これにより、パッケージ封入後においても不良ビットの救済が可能とされるとともに、ＥＰＲＯＭまたはＥＥＰＲＯＭセルを含む不良アドレス設定回路のみの場合に比べて回路規模が増大するのを抑制することができる。
【００５６】
次に、図１４を参照して、第１不良アドレス設定＆比較回路２０Ａの構成例を説明する。第１不良アドレス設定＆比較回路２０Ａは、４つのバンク２０１〜２０４を有している。第１不良アドレス設定＆比較回路２０Ａに、バンク２０１〜２０４が４つあるのは、図１３のメモリアレイ１１のバンク数４つ（ＢＡＮＫ０〜３）に対応している。
【００５７】
各バンク２０１〜２０４は、２つのアドレスセット（セット０、セット１）を有している。単一のアドレスセットは、（Ｎ＋１）個の不揮発性メモリからなる不揮発性メモリアレイ２１０で構成されている。不揮発性メモリアレイ２１０は、Ｎビットの不良アドレス（フルアドレス）を格納するためのＮ個（Ｎビット分）の不揮発性メモリ（アドレスビット）と、そのＮ個の不揮発性メモリに格納された情報が有効であることを示す１個（１ビット分）の不揮発性メモリ（イネーブルビット）とを有している。
【００５８】
初期状態において、ラッチ２４０には、ゼロのデータ（不揮発性メモリアレイ２１０にプログラムされたわけではないデータ）が格納されている。そのため、上記イネーブルビットは、不揮発性メモリアレイ２１０からラッチ２４０に転送された不良アドレスデータが有効であるか否か、すなわち不揮発性メモリアレイ２１０にプログラムされたものか否かを示し、アドレスがプログラムされた時に同時にプログラムされる。
【００５９】
第１不良アドレス設定＆比較回路２０Ａには、合計４バンク２０１〜２０４で、８セットの不揮発性メモリアレイ２１０が設けられている。
【００６０】
第１不良アドレス設定＆比較回路２０Ａの各バンク２０１〜２０４には、メモリアレイ１１の各バンクＢＡＮＫ０〜３につき、２つの不良アドレス（Ｎｂｉｔ）を設定可能なように、２セットの不揮発性メモリアレイ２１０が設けられている。
【００６１】
各バンク２０１〜２０４には、２セットの不揮発性メモリアレイ２１０のそれぞれに、制御信号を入力する制御回路２２０が設けられている。
また、各バンク２０１〜２０４には、２セットの不揮発性メモリアレイ２１０のそれぞれに対して、その不揮発性メモリアレイ２１０に設定されている不良アドレスと、アドレスバッファ１２から供給される入力アドレスとを比較するアドレス比較回路２３０が設けられている。
【００６２】
制御回路２２０に、入力端子ｉｎから、プログラムを意図する制御信号が入力され、アドレス端子ａｄｒからデータ（不良アドレスデータ）が入力されると、不揮発性メモリアレイ２１０にデータがプログラムされる。
制御回路２２０に、入力端子ｉｎから、イレースを意図する制御信号が入力されると、不揮発性メモリアレイ２１０のデータは、消去される。
制御回路２２０に、入力端子ｉｎから、リードを意図する制御信号が入力されると、不揮発性メモリアレイ２１０のデータは、ラッチ２４０へ読み出される。
【００６３】
不揮発性メモリアレイ２１０のデータは、アクセスの高速性の目的で、一般的にチップ５２の起動時またはＭＲＳコマンドで、ラッチ２４０に転送される。
【００６４】
上記の制御信号、データの入力は、テスト装置５１から入力端子ｉｎを経て制御回路２２０に入力されるテストモードコマンドを用いて実行され、制御回路２２０を経て不揮発性メモリアレイ２１０が制御される。
【００６５】
図１２に示すように、従来、不良アドレスを検出する工程は、テスト装置５１によるテストパターンを用いる方法により行われていた。すなわち、テスト装置５１は、チップ５２にメモリアレイ１１のアドレスとデータを入力し、メモリアレイ１１の所定のアドレスに所定のデータの書込みを行った後、メモリアレイ１１から読み出したデータと期待値データとを比較し、その比較結果をテスト装置５１のＦＢＭ（Ｆａｉｌ Ｂｉｔ Ｍｅｍｏｒｙ）に書込む（図１１のファンクションテスト工程１）。次いで、テスト装置５１は、ＦＢＭに書込まれたデータに基づいて、ソフトウェアで救済判定を行い、不良アドレスを検出する（図１１の救済工程２）。
【００６６】
不良アドレスがテスト装置５１で検出されると、その不良アドレスを不揮発性メモリアレイ２１０にプログラムするためのテストモードを実行する（図１１の救済工程３）。テスト装置５１は、アドレスバッファ１２に不良アドレスを入力し、制御信号をコマンドデコーダ１６に入力し、テストモードとし、制御回路１８により、プログラム動作として制御回路２２０により、不良アドレスを不揮発性メモリアレイ２１０にプログラムしていた。
【００６７】
上記のように、不揮発性メモリアレイ２１０に不良アドレスがプログラムされることにより、救済工程（図１１の工程３）が終了する。
【００６８】
次回から動作するときは、チップ５２の起動時に不揮発性メモリアレイ２１０から不良アドレスがラッチ２４０に読み出され一時的に保存される。
ＳＤＲＡＭ１０が実際に動作するときは、アドレス端子ａｄｒからメモリアレイ１１のアドレス（外部からアクセスされているアドレス）が入力されると、アドレス比較回路２３０にて、その外部からアクセスされているアドレスと、ラッチ２４０に読み出されている不良アドレスとの比較が行われる。
【００６９】
アドレス比較回路２３０は、その比較の結果、両者が一致したときには、アドレスヒット信号ｈｉｔがイネーブルになり、図１３の制御回路１８に一致検出信号が供給される。制御回路１８からアドレスデコーダ１３または１４に対して予備メモリ行または予備メモリ列を選択させる切換信号（または置換アドレス）が出力される。
【００７０】
図１３および図１４に示す従来の構成では、テスト装置５１により得られた不良アドレス情報を、テストモードを用いて不揮発性メモリ２１０（２０Ａ）へプログラムしていた。しかしながら、図１３に示す従来の構成では、図１１および図１２を参照して説明したように、テスト装置５１とチップ５２間の情報転送がボトルネックとなり、テスト時間を増加させる要因となっていた。図１３および図１４に示す従来の構成では、並列に救済判定工程を行うことができなかったために、テスト時間が増加していた。
【００７１】
次に、本実施形態について説明する。
【００７２】
本実施形態の概要についてまず説明する。
【００７３】
図９に示す救済工程を行う。救済工程は、ファンクションテストを用いてテスト対象メモリ４２の不良アドレスを検出し、不良アドレスから救済アドレスを求める救済判定を行う工程１と、救済アドレスをテスト対象メモリ４２へプログラムする工程２から成る。ファンクションテストは、様々な不良に対応する不良アドレスを検出するために、複数回（不良Ａを検出するテスト、不良Ｂを検出するテスト）行うことが一般的である。この場合、工程１（ファンクションテスト＆救済判定）を行う度に、工程２（ＮＶＲＡＭへプログラム）を毎回連続して行う。なぜならば、工程１で得られた救済アドレスは、ラッチ１０４に格納されるので、工程終了後、直ちに（チップ電源はＯＮしたままで）テストモードを用いてＮＶＲＡＭ１０５へプログラムしなければ、ラッチ１０４のデータは、チップ電源遮断（ＯＦＦ）時に消去されるからである。例えば、不良Ａを検出するテストを行うときは、工程１を行う際テスト対象のチップ４２へ電源が投入され、連続して工程２が行われ、工程２終了後電源がオフされる。これが一連の救済工程（＝工程１＋工程２）である。次に不良Ｂを検出するテストを行うときは、再び電源が投入され、工程１及び２が行われ、終了後電源がオフされる。
【００７４】
工程１：ファンクションテスト＆救済判定
テスタ４１及びチップ４２に電源が投入されると、図５に示すモードレジスタセットコマンドＭＲＳにより、図２に示されるＮＶＲＡＭ１０５Ａ及び１０５Ｂに格納されるデータが対応するラッチ１０４に読み出される。１回目の救済工程の際には、ＮＶＲＡＭ１０５は初期状態であるため、その初期状態（ＮＶＲＡＭ１０５Ａ、１０５Ｂは全て”Ｌ”）がラッチ１０４に読み出される。この時、ＮＶＲＡＭ１０５の有効性を示すＮＶＲＡＭ１０５Ａが”Ｌ”であるから不良アドレス無しの場合に相当する。
【００７５】
次に、テスト装置４１からアドレスがアドレスバッファ１２を経由して比較判定回路１１０に導入され、そのアドレスはアドレス比較回路１０３に供給される。一方、入力されたアドレスに対応するセルに書きこまれたデータに相当する期待値が、テスタ装置４１からＤＱバッファ１９を経由して比較判定回路１１０のデータ比較回路１０１に導入される。ただし、パラレルテスト、オンチップコンペアのテストモード状態であれば期待値はチップ４２で生成されるため、テスト装置４１から期待値は出力されない。
ここまでが図９における「コマンド出力、アドレス出力、期待値出力」である。
【００７６】
チップ４２では、入力されたアドレスに対応するメモリセルから読み出されたデータと期待値が随時比較される。アドレススキャンを行い、データと期待値が一致する場合には不一致信号ｅｒｒがデータ比較回路１０１から出力されない。不一致の場合、不一致信号ｅｒｒがデータ比較回路１０１から出力される。
【００７７】
以下、工程１（ファンクションテスト＆救済判定）を実行中に、あるバンク３０１のアドレスで不一致信号ｅｒｒが出力されたと仮定する。また、ＮＶＲＡＭ１０５Ａ及び１０５Ｂは初期状態（プログラムされていない）と仮定する。また最初の不良アドレスはセット０に、次にセット１に格納されるものとする。
【００７８】
最初（１回目）の不一致信号ｅｒｒが出力されたとき、不良アドレスａｄｒ（ｎｂｉｔ）は救済判定回路１０２を経由してセット０のラッチ１０４（Ｂ（ｓｅｔ０））に格納される。その不良アドレスが格納されたことを示すために、ラッチ１０７に”Ｈ”が救済判定回路１０２により格納される。
【００７９】
更に、アドレスをスキャンし、再び（２回目）不一致信号ｅｒｒが出力された際には、セット１のラッチ１０４及びラッチイネーブル１０７ビットに夫々不良アドレス及び”Ｈ”が書き込まれる。
【００８０】
更に、アドレスをスキャンし更に不良がある場合（同一バンクで３回目以降の不一致信号ｅｒｒ）には、Ｆ（ｒｅｓｕｌｔ）信号が”１”（ハイ）レベルになり、図３に示すラッチ１０９に”Ｈ”が書き込まれる。本実施形態では、バンク毎のロウ側の冗長数は２個であり、不良が３個以上の場合は、チップの不良（救済不可能）として判断（Ｂ（ｒｅｓｕｌｔ）が“Ｈ”）される。
【００８１】
データと期待値の一致不一致の判定は、最後のアドレスまで行われる。ここまでの工程が図９における工程１「コンペア救済判定」である。また、図９の工程１は、図４及び図５に対応する。
【００８２】
次に、図９の工程２に移る。工程２では、救済（ＮＶＲＡＭへプログラム）が行われる。つまり、ラッチ１０４に格納された不良アドレスをＮＶＲＡＭ１０５Ｂにプログラムすると共にラッチイネーブル１０７に格納されたデータをＮＶＲＡＭ１０５Ａにプログラムする作業を行うことを指示するテストコマンドがテスト装置４１からチップ４２に導入される。
ここまでの工程が図９における工程２の「テストコマンド出力」である。
【００８３】
チップ４２側では、例えば、セット０のラッチ１０４のＢ（ｓｅｔ０）に格納されたアドレスデータ（ｎｂｉｔ）は、Ｂ（ｓｅｔ０）、制御回路３２０で制御されたＰａｄｒ（ｓｅｔ０）を経由して、セット０のＮＶＲＡＭ１０５Ｂにプログラムされる。
更に、ラッチ１０７に書込まれたデータ“Ｈ”が、Ｄ（ｓｅｔ０）、制御回路３２０で制御されたＰａｄｒ（ｓｅｔ０）を経由してＮＶＲＡＭ１０５Ａにプログラムされる。
【００８４】
これらのラッチ動作は、制御回路３２０の出力ｃｔｒｌ（ｓｅｔ０）により制御される。具体的には、その制御は、ＮＶＲＡＭ１０５の書込，読出，消去の際の電圧制御である。
【００８５】
また、図３のラッチ１０９に不良チップを示すデータ“Ｈ”が格納されている場合には、そのデータは制御回路３２０、ｃｔｒｌ（ｒｅｓｕｌｔ）を経由してＮＶＲＡＭ１０８にプログラムされる。
【００８６】
この工程が図９における工程２の「ＮＶＲＡＭへプログラム」である。工程２の動作は、図６乃至８にて詳細に説明される。
【００８７】
以上の動作が、例えば不良Ａを検出するテストである。次に、例えば不良Ｂを検出するテスト行う。この場合、先に不良Ａを検出するテストにてプログラムされた不良アドレスと同一アドレスが再び不良と検出される可能性がある。この場合、再びラッチ１０４に不良アドレスが格納されＮＶＲＡＭへプログラムされる、という問題が生じる。この無駄をなくすためにＮＶＲＡＭ１０５Ａが設けられている。以下、この仕組みについて説明する。なお、このケースは、後述する（３）のケースに相当する。
【００８８】
例えば、不良Ａを検出するテストの後、不良Ｂを検出するテストを図９に示す通り行う。つまり、再びテスト装置４１からコマンド、アドレス、期待値がチップ４２に導入される。チップ４２では、前回のテストの後、電源がオフされたことにより、ラッチ１０４のデータが保持されず消去されている。したがって、チップ４２に電源投入後、図５に示すモードレジスタセットコマンドＭＲＳにより、例えば、セット０のＮＶＲＡＭ１０５Ａに格納されていたＮＶＲＡＭイネーブル情報及びＮＶＲＡＭ１０５Ｂに格納されていたアドレス情報がラッチ１０４Ａ、１０４に夫々読み出される。不良アドレスがＮＶＲＡＭ１０５にプログラムされていた場合、ＮＶＲＡＭ１０５Ａからラッチ１０４Ａにはプログラムされたデータを示す”Ｈ”が格納され、そうでないときはプログラムされていないことを示す”Ｌ”が格納される。
【００８９】
工程１のファンクションテストの際に、テスト装置４１から入力されるアドレスａｄｒとＮＶＲＡＭ１０５から読み出されたラッチ１０４の救済アドレスの比較をアドレス比較回路１０３で行う。救済判定回路１０２は、アドレス比較結果出力ＥとＮＶＲＡＭイネーブルＣ（ｓｅｔ０）、ラッチイネーブルＤ（ｓｅｔ０）の出力をチェックし、そのアドレスが既に置換されているか否かを認識することができる。例えば、不良Ｂを検出するテストを実行中に不良Ａを検出するテストで既に置換された救済アドレスと同じアドレスで不一致信号ｅｒｒが検出された場合は、不良アドレスのラッチへの格納及びＮＶＲＡＭへのプログラムは行わない。
【００９０】
不良Ｂを検出するテストの際、新たな不良アドレス（既に置換されていない）が検出された際には、救済判定回路１０２は未使用のＮＶＲＡＭ１０５に対応するラッチ１０４、１０７にそれぞれ救済アドレス、ラッチイネーブル情報を格納する。もしくは、未使用のＮＶＲＡＭ１０５がない場合、不良品を示すラッチ１０９へ救済不可の情報を格納する。
次に、不良Ｂを検出するテストについても、上記［００８１］〜［００８５］と同様の方法で工程２（ＮＶＲＡＭへのプログラム）が行われる。
【００９１】
本実施形態において、同じ救済アドレスが２度プログラムされない方法の概要について、ここでまとめて説明する。
【００９２】
同じ救済アドレスが２度プログラムされるということは、同じバンク３０１〜３０４のｓｅｔ０とｓｅｔ１のＮＶＲＡＭ１０５に同じアドレスがプログラムされるということである。これが起きる事例としては、次の（１）と（２）の２つが考えられる。
（１）１回目のファンクションテストでプログラムされた不良アドレスと、２回目のファンクションテストで検出された不良アドレスが同じである場合。
（２）１回目のファンクションテストで１番目に検出した不良アドレスと、１回目のファンクションテストで２番目に検出した不良アドレスとが同じである場合。
【００９３】
アドレス比較回路１０３は、テスト装置４１から入力したアドレスａｄｒと、ラッチ１０４のＢ（ｓｅｔ０）を比較する。このとき、ラッチ１０４のＢ（ｓｅｔ０）が比較すべき有効なデータである状態としては、次の（３）と（４）の２つが考えられる。
（３）１回目のファンクションテストでプログラムされた不良アドレスが、ラッチ１０４に格納された場合。
（４）１回目のファンクションテストで１番目に検出した不良アドレスが救済判定回路１０２によりラッチ１０４に格納された場合。
【００９４】
上記（３）の状態を示すラッチは符号１０４Ａで示すもので、ＮＶＲＡＭイネーブルである。
上記（４）の状態を示すラッチは符号１０７で示すもので、ラッチイネーブルである。
【００９５】
アドレス比較回路１０３は、ＮＶＲＡＭイネーブル１０４Ａ、ラッチイネーブル１０７が”Ｈ”であるところのラッチ１０４のＢ（ｓｅｔ０）を上記比較すべきアドレスであるとして、テスト装置４１から入力されたアドレスａｄｒと毎回比較する。
【００９６】
Ｃ（ｓｅｔ０）、Ｃ（ｓｅｔ１）は、救済判定回路１０２へも入力されるが、これは、使用済のＮＶＲＡＭ１０５を認識するためである。Ｃ（ｓｅｔ０）＝”Ｈ”であるところのＮＶＲＡＭ１０５は既にプログラム済であるので、救済判定中に不良アドレスを検出した場合には、ｓｅｔ１を使用するように、救済判定回路１０２は、ラッチ制御信号Ｆ（ｓｅｔ１）において、不良アドレスｉｎａｄｒを格納するように指示する。
【００９７】
次に、本実施形態について詳細に説明する。
【００９８】
本実施形態の組立て後救済は、図９および図１０に示すように、▲１▼「ファンクションテスト＆救済判定」、▲２▼「救済」の二工程に大きく分けられる。図１１および図１２に示した従来の方法に対して、「コンペア・救済判定」の処理がチップ４２に分担されている。「救済判定」は、ハードウェアで処理されるため、「コンペア」と同時に解析される。その解析結果は、チップ４２上のレジスタに一時的に格納され、「ファンクションテスト」終了後、電源を遮断せずに連続的に、テストモードを用いて不揮発性メモリへプログラムされる。このため、テスト装置４１は、テストパターンをチップ４２に印加するだけとなり、簡易なテスト装置４１でスループットが向上できる。
【００９９】
図９に示すように、「コンペア、救済判定」機能を各チップ４２に搭載し、テスト装置４１は、「コマンド、アドレス、期待値」のみを制御する（図９の「コマンド出力」、「アドレス出力」、「期待値出力」参照）。「ファンクションテスト」の結果は、各チップ４２へ格納されるため、テスト装置４１へ転送する必要が無く、同時測定数は増加する。チップ４２において、テスト回路の機能を限定したため、チップ面積の増加に対してテスト効率が優勢となり、チップコストは減少し、組立後救済の効果が現れる。
【０１００】
図１０に示すように、テスト装置４１は、テストパターンを出力するのみでよく、チップ４２内で「コンペア」（期待値とメモリセルからの読出しデータの比較）、「救済判定」、「救済」を行う。多数のチップ４２を並列テストすることにより、テスト時間の短縮が可能である。
【０１０１】
次に、図１を参照して、本実施形態の構成について説明する。
【０１０２】
テストコストの要因として、検査時間のスループット、テスト装置の償却費等が上げられる。これらのテストコストを低減する方法として、テスト回路やＢＩＳＴをチップに搭載する技術がある。しかしながら、テスト回路による面積の増加による歩留りの低下と、テストコストの低減関係はトレードオフの関係にある。
【０１０３】
ＤＲＡＭのテストを、全てＢＩＳＴ（テスト回路）に置き換えることは現実的に困難である。組立後救済を考えた場合、チップ−テスト装置間のテスト結果の通信が無くなれば、テスト時間、テスト装置の抑制に極めて効果的である。すなわち、図１に示すように、パス／フェイル情報を得るためのコンペア回路（救済判定機能付）１１０を搭載することで、テスト装置４１側にコンペア、ＦＢＭが不要となる。
【０１０４】
本実施形態においては、テスト装置４１は、テストパターンの印加を並列にチップ４２に行うのみである。図１に示すように、チップ４２の内部には、不良アドレスを検出し、その検出された不良アドレスを連続的に（テスト装置４１からのアクセスを必要とすることなく）、不揮発性メモリ１０５にプログラムする回路１１０が設けられている。
【０１０５】
また、符号１１０で示されるコンペア回路は、従来のパラレルテスト、オンチップコンペアテストを行うための回路と共有できるため、面積の増加は最低限に抑制できる。テスト結果は、一時的にレジスタ１０４に格納されるが、そのレジスタも従来回路（不揮発性メモリ２０Ａ内のラッチ２４０）と共有できる。
【０１０６】
ここで、従来から行われているオンチップコンペアテストについて説明する。テストバーイン装置を用いたテスト方法には以下の問題があった。即ち、１つのテストボードに接続されるコンパレータの台数には制約があり、このため、１ボード上に載るチップの数の割にコンパレータの台数が少ない。１台のコンパレータを複数のチップのＩ／Ｏが共用する場合、全チップ一度にデータ出力サイクルを行うとその複数のチップのデータが同時に１つのコンパレータバスに出力されることになり、パス／フェイルの判定をすることができない。
このことから、出力をチップ外に出さずチップ内でパス／フェイルの判定ができれば全チップ一度にデータ出力サイクル（チップ内）を行っても上記問題は生じない。オンチップコンペアテストは、これを実現するものである。チップ内で判定を行ったパス／フェイルの判定結果を知るには、チップ内部で判定した結果をラッチしておき、全ビットのテストが終了した時点でラッチした結果をブロック毎にコンパレータに出力する。このようにすれば、どのチップがフェイルしたのか、すなわちパス／フェイル判定が可能となる。
本実施形態では、上記のコンペア回路１１０を上記オンチップコンペアテストで用いるコンパレータと共有することができる。
【０１０７】
テスト終了後、ラッチ１０４の情報は、不揮発性メモリ１０５へプログラムされる。このように、従来のテスト回路を有効に活用することで、テスト回路の増加を抑制する。
【０１０８】
次に、図２および図３を参照して、本実施形態の要部の構成について説明する。
【０１０９】
図２において、不良アドレス置換用の不揮発性メモリ１０５の構成は、図１４の不揮発性メモリアレイ２１０と同様である。不揮発性メモリアレイ１０５は、Ｎビットの不良アドレス（フルアドレス）を格納するためのＮ個（Ｎビット分）の不揮発性メモリ（アドレスビット）ＮＶＲＡＭ１０５Ｂと、そのＮ個の不揮発性メモリに格納された情報が有効であることを示す１個（１ビット分）の不揮発性メモリ（イネーブルビット）ＮＶＲＡＭ１０５Ａとを有している。
図１４と異なり、データ比較回路１０１がチップ４２に１つ搭載され、救済判定回路１０２がバンク３０１〜３０４毎に１つ搭載されている。
【０１１０】
また、ラッチ１０４に格納されたラッチデータの有効性を示すためのラッチ１０７がセット毎に１個追加される。ラッチ１０７が活性化（”Ｈ”）されるのは、救済判定回路１０２から不良アドレスがラッチ１０４に書き込まれた時のみである。つまり、ラッチ１０７が活性化されたラッチ１０４の不良アドレスＢ（ｓｅｔ０）のみが後のプログラム工程で制御回路３２０を経て不揮発性メモリアレイ１０５へプログラムされる。
さらに、図３に示すように、本実施形態の構成に必須ではないが、そのチップ４２において不良アドレスを救済可能か否かを示すデータ（良／不良品情報）を格納するテスト結果格納用不揮発性メモリ３５０がチップ４２に１つ搭載されている。なお、図２と図３は、二点鎖線の位置にて、信号Ｆ（ｒｅｓｕｌｔ）の入出力で連結される関係にある。
【０１１１】
本実施形態の構成では、コマンドのみ、テスト装置４１から、テストモードを用いて実行され、図２の制御回路３２０を経て不揮発性メモリアレイ１０５が制御される。
【０１１２】
本実施形態において、救済判定時に使用される、ラッチ１０４およびアドレス比較回路１０３は、図１４のラッチ２４０およびアドレス比較回路２３０とそれぞれ共有される。
【０１１３】
本実施形態のメモリアレイ１１において、組立て後に使用される冗長線はロウ、カラムの何れかに限定される。図２の構成例は、ロウ側のみに冗長線が設けられている（図１３と異なり、図１では、組立て後救済用としては、予備メモリ列１１ｂのみが設けられ、予備メモリ行１１ａは設けられていない）。後述するように、組立て後に使用する冗長線がロウ、カラムの何れかに限定されることで、さらに救済判定論理が容易となり、回路規模の増加が抑制される。
【０１１４】
組立て後の不良は、リフレッシュ不良等のシングルビット不良が大部分であるため、冗長線をロウ、カラムのいずれかに限定することによる、救済効率の低下は少ない。
【０１１５】
図２において、不揮発性メモリアレイ１０５のデータのリード動作、イレース動作は、図１４と同じである。
図１４と異なり、不揮発性メモリアレイ１０５のデータのプログラム動作と、救済判定動作が新たに追加されている。次に、これらの動作について説明する。
【０１１６】
本実施形態では、テスト装置４１は、テストパターンの印加を並列にチップ４２に行うのみである。データ比較回路１０１にて期待値と、メモリアレイ１１から読み出したデータ（読出しデータ）との比較が行われる。
データ比較（コンペア）回路１０１は、従来から一般に行われているパラレルテストやオンチップコンペアを行う回路と共有している。
【０１１７】
データ比較回路１０１にて比較した結果、期待値と読出しデータとが不一致である場合、データ比較回路１０１から不一致信号ｅｒｒが救済判定回路１０２に出力される。
【０１１８】
救済判定回路１０２では、不一致信号ｅｒｒと、アドレス比較回路１０３へ入力するアドレス信号ａｄｒとラッチ回路の出力信号Ｃ（ｓｅｔ０），Ｂ（ｓｅｔ０），Ｄ（ｓｅｔ０）を比較した、一致不一致信号Ｅが入力し、後述する救済アドレスの論理に基づいて、不良アドレスが認定されると、テスト装置４１から出力されたその不良アドレスと認定されたアドレス（そのときに読出しデータを読み出したアドレス）がアドレス端子ａｄｒに入力され、救済判定回路１０２を経て、アドレスｉｎａｄｒがラッチ１０４へ書込まれる。
【０１１９】
ラッチ１０４は、図１４のラッチ２４０と同様に、チップ４２の起動時に不揮発性メモリアレイ１０５のデータが書込まれる回路である。本実施形態では、ラッチ１０４は、救済判定時の不良アドレスを一時的に保存する回路と共有する。
【０１２０】
ここで、救済判定時の不良アドレスがラッチ１０４に書込まれるときに、その不良アドレスがアドレス比較回路１０３を経由する理由は、次の通りである。
【０１２１】
チップ４２には、複数の不良アドレスが書込まれる構成とされている。既に前回のアクセスで、ある読出しデータについてデータ比較回路１０１が不一致信号ｅｒｒを出力しており、その後のアクセスで、その読出しデータが読み出されたセルと同じロウ上のセルのエラーが検出されて、その同じロウ上のアドレスが不良アドレスとしてチップ４２に書込まれること（多重書込み）を避ける必要がある。アドレス比較回路１０３は、検出された不良アドレスが、既に救済されたアドレスか、未だ救済されていないアドレスかを判定し（後述するアドレス一致信号Ｅ、図５の▲３▼参照）、未だ救済されていないアドレスのみをラッチ１０４に書込む。既に救済されたアドレス（ロウライン）については、データ比較回路１０１が不一致信号ｅｒｒを出力しても、既にその不良は救済されたものとして、ラッチ１０４へは書込まれない。
【０１２２】
上記機能を有するアドレス比較回路１０３は、図１４のアドレス比較回路２３０と共有している。
【０１２３】
メモリアレイ１１の全てのメモリセルについてアクセスを行って、上記不良アドレスの救済判定が終了すると、次の動作が行われる。
ラッチ１０４に不良アドレスが書込まれていれば、図１４と同じテストモードコマンドを入力端子ｉｎに入力することで、ラッチ１０４に書込まれた不良アドレスのデータを不揮発性メモリアレイ１０５（図１４の不揮発性メモリアレイ２１０に相当する）に書込む。ラッチ１０４に格納されているデータが救済判定による（上記段落［０１１２］で説明されたデータではなく）不良アドレスか否か、もしくは不揮発性メモリアレイ１０５にプログラムされたデータがラッチ１０４に読み出された不良アドレスか否かは、ラッチイネーブル１０７を参照する。ラッチ１０７の出力Ｄ（ｓｅｔ０）は、制御回路３２０に入力されるため、外部からどのラッチのデータをプログラムするかを指示する必要はない。
【０１２４】
次に、図３の”テスト結果格納用不揮発性メモリ”について説明する。
【０１２５】
図２では、図１４のバンク２０１〜２０４のアドレスセット０、１と同様に、各バンク３０１〜３０４について、２つのアドレスセットが設けられ、４つのバンク３０１〜３０４の合計で８つのアドレスセットが搭載されている。
【０１２６】
ここで、８つのアドレスセットの全てに不良アドレスが書込まれた後に、不一致信号ｅｒｒが検出されると、もはや救済不可能であるので、テスト結果格納用不揮発性メモリ３５０には、「そのチップ４２はそれ以上救済不可能である」旨を示すデータが格納される。
【０１２７】
以上述べたように、不揮発性メモリアレイ１０５に不良アドレスがプログラムされることにより、救済工程（図９の工程２）が終了する。
【０１２８】
次回から動作するときは、チップ４２の起動時に不揮発性メモリアレイ１０５から不良アドレスがラッチ１０４に読み出され一時的に保存される。
ＳＤＲＡＭ１０が実際に動作するときは、アドレス端子ａｄｒからメモリアレイ１１のアドレス（外部からアクセスされているアドレス）が入力されると、アドレス比較回路１０３にて、その外部からアクセスされているアドレスと、ラッチ１０４に読み出されている不良アドレスとの比較が行われる。
【０１２９】
図２に示すように、アドレス比較回路１０３において、その比較の結果、両者が一致したときには、アドレスヒット信号ｈｉｔがイネーブルになり、図１のロウデコーダ１３に一致検出信号が供給され、予備メモリ列１１ｂを選択させる切換信号（または置換アドレス）が出力される。
【０１３０】
次に、図４および図５を参照して、救済判定回路１０２に設けられている上述した救済アドレスの論理について説明する。
【０１３１】
図２において、アドレス不一致信号ｅｒｒは、データ比較回路１０１から救済判定回路１０２に出力され、”Ｌ（０）”はＰＡＳＳ（期待値と読出しデータとが一致した場合）を示し、”Ｈ（１）”はＦＡＩＬ（期待値と読出しデータとが不一致の場合）を示している。
【０１３２】
セット１のイネーブル信号Ｃ（ｓｅｔ１）が０であるときには、セット１の不揮発性メモリアレイ１０５に不良アドレスが書込まれていない状態を示している。
セット０のイネーブル信号Ｃ（ｓｅｔ０）が０であるときには、セット０の不揮発性メモリアレイ１０５に不良アドレスが書込まれていない状態を示している。
【０１３３】
図４の真理値表について説明する。
【０１３４】
複数のテストの結果から救済アドレスを得るとき、各テストで得られた救済アドレスは、チップが搭載する冗長線数以下でなければならない。そのため、図４の真理値表を用いて各テストの、救済アドレスを計数しつつ、選択的にラッチ１０４へ書きこむ論理が必要となる。
【０１３５】
従来の救済工程では、以下の動作が行われていた。
（従来の救済工程）
従来、メモリの救済工程Ａでは、ＦＢＭを使用していた。
メモリの救済工程Ａで使用するテストパターンは１つに限定されない。
すなわち、不良１を検出するテストＢ１、不良２を検出するテストＢ２、不良３を検出するテストＢ３という具合に、チップの救済アドレスを求める時には、複数のテストパターンが使用される。
【０１３６】
この時、テストＢ１、Ｂ２、Ｂ３で検出された不良アドレスが救済アドレスとなる。この救済アドレスをそれぞれＸ１（ｎ），Ｘ２（ｎ），Ｘ３（ｎ）とすると（不良数ｎ＝０，１，２…）救済アドレスは、以下の順序で得られる。
【０１３７】
テストＢ１を実行、救済判定をワークステーションＷＳ等（以下、ＷＳ）で行い、結果Ｘ１（ｎ）をＷＳに格納する。
テストＢ２を実行、救済判定をＷＳで行い、結果Ｘ２（ｎ）をＷＳに格納する。
テストＢ３を実行、救済判定をＷＳで行い、結果Ｘ３（ｎ）をＷＳに格納する。
【０１３８】
この時、チップは各テストＢ１，Ｂ２，Ｂ３毎に電源ＯＦＦ、ＯＮを繰り返す。
チップの救済アドレスＺ（ｎ）は、ＷＳ上で演算され、
Ｚ（ｎ）＝Ｘ１（ｎ）ｏｒＸ２（ｎ）ｏｒＸ３（ｎ）（ｎ＝０，１，２…）
となる。
【０１３９】
救済アドレスＺ（ｎ）の総数ｎはチップに搭載される冗長線数以下であるならば、チップは救済可能であり、この結果を、最後にチップへ与え救済を行う。
【０１４０】
上記の従来の救済工程と比較して、本実施形態の救済工程は以下の通りである。
【０１４１】
本実施形態では、救済判定はチップ上で実施される。救済アドレスは、救済判定後、ラッチ１０４に格納される。複数のテストＢ１，Ｂ２，Ｂ３を実行する時、それぞれのテスト終了後不揮発性メモリアレイ１０５へプログラムされる。
テストＢ１を実行、救済判定をチップで行い、結果Ｘ１（ｎ）を不揮発性メモリアレイ１０５へプログラムする。
テストＢ２を実行、救済判定をチップで行い、結果Ｘ２（ｎ）を不揮発性メモリアレイ１０５へプログラムする。
テストＢ３を実行、救済判定をチップで行い、結果Ｘ３（ｎ）を不揮発性メモリアレイ１０５へプログラムする。
【０１４２】
上記の様に、各テスト実行後、別途テストモードでプログラムを行う。プログラムされるべき不揮発性メモリアレイ１０５を指定するラッチがラッチ１０７である。このラッチ１０７は、救済判定時にラッチ１０４が救済アドレスを得た時のみ活性化”Ｈ”される。このため、外部からテストモードでプログラムする時、プログラムすべき不揮発性メモリアレイ１０５を指定する必要が無く、チップ内部でラッチ１０７が”Ｈ”のラッチ１０４のみが不揮発性メモリアレイ１０５へプログラムされる様に制御される。
【０１４３】
各テスト実行後プログラムする理由は、各テスト間で電源ＯＦＦ、ＯＮした時、 ラッチ１０４の救済アドレスが消えるためである。このため、テストＢ１、Ｂ２、Ｂ３毎に、毎回不揮発性メモリアレイ１０５へプログラムする必要がある。
【０１４４】
この時、チップの救済アドレスＺ（ｎ）は（従来の救済工程）と同じ結果、
Ｚ（ｎ）＝Ｘ１（ｎ）ｏｒＸ２（ｎ）ｏｒＸ３（ｎ）（ｎ＝０，１，２…）
となる必要がある。
【０１４５】
従来は、各テストで得られた救済アドレスＺ（ｎ）の総数はＷＳ上で計数できた。これに対して、本実施形態の救済工程では、テストＢ１，Ｂ２，Ｂ３で検出された救済アドレスＺ（ｎ）の総数ｎを最終テストであるＢ３で、かつチップ上で、知る必要がある。この仕組みが図４に与えられた真理値表である。
【０１４６】
具体的に言うと、使用された不揮発性メモリアレイ１０５のイネーブルビットは”Ｈ”であり、この情報がチップ動作時、ラッチ１０４のイネーブルビットへ読み出される。このように、ラッチ１０４のイネーブルビットを参照することで、過去のテストで検出された救済アドレスが分かるようになっている。
【０１４７】
後述するように、図４に示した（ａ）−（ｄ）の線は、真理値表を説明するためのものである。
（ａ）すなわち（ａ１）−（ａ４）の欄は、ｓｅｔ０，ｓｅｔ１が共に未使用（以前のテストで救済アドレスは未検出）
（ｂ）すなわち（ｂ１）−（ｂ４）の欄は、ｓｅｔ０が使用済，ｓｅｔ１が未使用（以前のテストで救済アドレスが一個検出済）
（ｃ）すなわち（ｃ１）−（ｃ４）の欄は、ｓｅｔ０が未使用，ｓｅｔ１が使用済（ｓｅｔ１から使用されない様に図４は論理されているため、ありえない状態）
（ｄ）すなわち（ｄ１）−（ｄ４）の欄は、ｓｅｔ０，ｓｅｔ１が共に使用済（以前のテストで救済アドレスが２個検出済）
【０１４８】
ここでは、不良アドレスを検出するためのテストパターン（テストプログラム）が２つある場合について考える。最初に行われるテストをテストパターン１とし、次に行われるテストをテストパターン２とする。
＜テストパターン１＞
テストパターン１では、初めてテストが行われたので、チップ内の全ての不揮発性メモリが未使用の状態である。つまり、図２において、ＮＶＲＡＭイネーブル信号Ｃは下記の値をとる。
バンク３０１は、Ｃ（ｓｅｔ０）＝０でＣ（ｓｅｔ１）＝０である。
バンク３０２は、Ｃ（ｓｅｔ０）＝０でＣ（ｓｅｔ１）＝０である。
バンク３０３は、Ｃ（ｓｅｔ０）＝０でＣ（ｓｅｔ１）＝０である。
バンク３０４は、Ｃ（ｓｅｔ０）＝０でＣ（ｓｅｔ１）＝０である。
【０１４９】
図４の真理値表は、バンク３０１〜３０４のそれぞれに適用される。
＜テストパターン１＞を実行中には、図４の符号（ａ）を参照する。さらに、＜テストパターン１＞を実行中であって、最初のエラー（アドレス不一致）を検出した時には図４の（ａ１）を参照し、２回目のエラーを検出した時には（ａ２）を参照し（後述するエラーカウント信号は１）、３回目のエラーを検出した時には（ａ３）を参照し（エラーカウント信号は２）、４回目のエラーを検出した時には（ａ４）を参照する（エラーカウント信号は３）。後述するように、（ａ１）の時にはｓｅｔ０が選択され、（ａ２）の時にはｓｅｔ１が選択され、（ａ３）または（ａ４）の時にはテスト結果ラッチが選択される。
【０１５０】
＜テストパターン２＞
上記のテストパターン１を実行した結果、各バンク３０１〜３０４の不揮発性メモリの状態は、次の（ａ）〜（ｄ）の４つの場合が考えられる。
（ａ）ｓｅｔ０、ｓｅｔ１が共に未使用である。
（ｂ）ｓｅｔ０が使用済で、ｓｅｔ１が未使用である。
（ｃ）ｓｅｔ０が未使用で、ｓｅｔ１が使用済である。
（ｄ）ｓｅｔ０、ｓｅｔ１が共に使用済である。
【０１５１】
＜テストパターン２＞を実行する直前（テストパターン１の実行後）に、（ａ）ｓｅｔ０、ｓｅｔ１が共に未使用である場合には、図４の符号（ａ）を参照する。さらに、その場合に、最初のエラー（アドレス不一致）を検出した時には図４の（ａ１）を参照し、２回目のエラーを検出した時には（ａ２）を参照し、３回目のエラーを検出した時には（ａ３）を参照し、４回目のエラーを検出した時には（ａ４）を参照する。後述するように、（ａ１）の時にはｓｅｔ０が選択され、（ａ２）の時にはｓｅｔ１が選択され、（ａ３）または（ａ４）の時にはテスト結果ラッチが選択される。
【０１５２】
＜テストパターン２＞を実行する直前（テストパターン１の実行後）に、（ｂ）ｓｅｔ０が使用済で、ｓｅｔ１が未使用である場合には、図４の符号（ｂ）を参照する。さらに、その場合に、最初のエラー（アドレス不一致）を検出した時には図４の（ｂ１）を参照し、２回目のエラーを検出した時には（ｂ２）を参照し、３回目のエラーを検出した時には（ｂ３）を参照し、４回目のエラーを検出した時には（ｂ４）を参照する。
【０１５３】
＜テストパターン２＞を実行する直前（テストパターン１の実行後）に、（ｄ）ｓｅｔ０、ｓｅｔ１が共に使用済である場合には、図４の符号（ｄ）を参照する。さらに、その場合に、最初のエラー（アドレス不一致）を検出した時には図４の（ｄ１）を参照し、２回目のエラーを検出した時には（ｄ２）を参照し、３回目のエラーを検出した時には（ｄ３）を参照し、４回目のエラーを検出した時には（ｄ４）を参照する。
【０１５４】
＜テストパターン２＞を実行する直前（テストパターン１の実行後）に、（ｃ）ｓｅｔ０が未使用で、ｓｅｔ１が使用済である場合には、図４の符号（ｃ）を参照する。さらに、その場合に、最初のエラー（アドレス不一致）を検出した時には図４の（ｃ１）を参照し、２回目のエラーを検出した時には（ｃ２）を参照し、３回目のエラーを検出した時には（ｃ３）を参照し、４回目のエラーを検出した時には（ｃ４）を参照する。上記（ｃ）の場合は違反とされ、（ｃ１）〜（ｃ４）のずべての場合に、テスト結果ラッチが選択される。本実施形態では、不揮発性メモリは、ｓｅｔ０をまず使用し、次にｓｅｔ１を使用する論理であるため、その論理に違反する（ｃ）のケースは不良と判定される。
【０１５５】
次に、各ケースについて具体的に説明する。
【０１５６】
まず、データ比較回路１０１がアドレス不一致信号ｅｒｒとしてＦＡＩＬ（１）を出さない場合について説明する。
【０１５７】
この場合は、セット１の不揮発性メモリアレイ１０５やセット０の不揮発性メモリアレイ１０５が使用されているか否かに関わらずに、セット１の不揮発性メモリアレイ１０５やセット０の不揮発性メモリアレイ１０５をプログラムする必要が無い。そこで、救済判定回路１０２が、アドレス不一致信号ｅｒｒとしてＦＡＩＬ（１）を入力しないときには、救済判定回路１０２から出力される、セット１のラッチ１０４を選択するためのセット１ラッチ選択信号Ｆ（ｓｅｔ１）と、セット０のラッチ１０４を選択するためのセット０ラッチ選択信号Ｆ（ｓｅｔ０）と、救済不可能を示すラッチ１０９を選択するためのテスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）は、いずれもハイにならない。
【０１５８】
次に、データ比較回路１０１がＦＡＩＬ（１）を出した場合について説明する。
【０１５９】
救済判定回路１０２が、アドレス不一致信号ｅｒｒとしてＦＡＩＬ（１）を入力すると、救済判定回路１０２は、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）と、エラーカウント信号ｃｏｕｎｔ（図２には図示せず）を参照する。
【０１６０】
救済判定回路１０２は、エラーカウンタ（図示せず）を有している。そのエラーカウンタは、１回の救済工程（１回のアドレススキャン、すなわち、テストパターン１または２）を行っている間に、検出した不良アドレスの数をカウントする。エラーカウント信号ｃｏｕｎｔは、そのカウント数を示している。
【０１６１】
図２の構成例では、１つのバンク３０１〜３０４（１つの救済判定回路１０２）について、２つの不揮発性メモリアレイ１０５があるため、１つのバンク３０１〜３０４につき、最大で２つの不良アドレスまでは救済可能である。エラーカウンタが３をカウントした場合には、救済不可能となる。エラーカウンタのカウンタ値が０である場合には、まだ不良アドレスが検出されていないことを意味している。
【０１６２】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）がいずれも０であり、エラーカウント信号ｃｏｕｎｔが０である場合には、セット０ラッチ選択信号Ｆ（ｓｅｔ０）をハイにして、セット０のラッチ１０４を選択する。
【０１６３】
セット０ラッチ選択信号Ｆ（ｓｅｔ０）がハイになると、セット０のラッチ１０４が選択されて、アドレス端子ａｄｒから救済判定回路１０２に入力された不良アドレスは、セット０のラッチ１０４に格納される。
【０１６４】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）が０であり、セット０のイネーブル信号Ｃ（ｓｅｔ０）が１であり、エラーカウント信号ｃｏｕｎｔが０である場合には、セット１ラッチ選択信号Ｆ（ｓｅｔ１）をハイにして、セット１のラッチ１０４を選択する。
【０１６５】
セット１ラッチ選択信号Ｆ（ｓｅｔ１）がハイになると、セット１のラッチ１０４が選択されて、アドレス端子ａｄｒから救済判定回路１０２に入力された不良アドレスは、セット１のラッチ１０４に格納される。
【０１６６】
ここで、セット０のイネーブル信号Ｃ（ｓｅｔ０）が１であり、セット０の不揮発性メモリアレイ１０５に不良アドレスが書込まれているにも関わらず、エラーカウント信号ｃｏｕｎｔが０であるケースが存在する理由について説明する。
【０１６７】
複数のテストの結果から救済アドレスを求める時、上記の段落［０１４１］で説明したように、一度、不揮発性メモリアレイ１０５に不良アドレスをプログラムしたチップ４２に対して異なるテストパターンで不良アドレスを得るテストを行う。その場合には、前回の救済テスト時に不揮発性メモリアレイ１０５が既にプログラムされているケースが生じる。このケースが上記のセット０のイネーブル信号Ｃ（ｓｅｔ０）が１であり、かつエラーカウント信号ｃｏｕｎｔが０であるケースである。すなわち、エラーカウント信号ｃｏｕｎｔは、ファンクションテスト中に検出したフェイル数を示している。
【０１６８】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）が１であり、セット０のイネーブル信号Ｃ（ｓｅｔ０）が０であり、エラーカウント信号ｃｏｕｎｔが０である場合には、本実施形態の次に述べる救済判定のルール上、あり得ないケースを示しているため、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。本実施形態の救済判定のルール上では、番号の若い不揮発性メモリアレイ１０５から（ｓｅｔ０から）先に使用（不良アドレスの書込み）することが規定されている。
テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）がハイになると、そのハイ信号がラッチ１０９に出力される。
【０１６９】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）が１であり、セット０のイネーブル信号Ｃ（ｓｅｔ０）が１であり、エラーカウント信号ｃｏｕｎｔが０である場合には、以下の通りである。
既に、セット０の不揮発性メモリアレイ１０５に不良アドレスが書込まれており、かつセット１の不揮発性メモリアレイ１０５に不良アドレスが書込まれている上で、アドレス不一致信号ｅｒｒが”Ｈ（１）”（ＦＡＩＬ）を出力したときには、そのバンク３０１には、もはや不良アドレスを書込むべき不揮発性メモリアレイ１０５が残っていないため、救済不可能と認定し、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）がハイになると、そのハイ信号がラッチ１０９に出力される。
【０１７０】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）がいずれも０であり、エラーカウント信号ｃｏｕｎｔが１である場合には、以下の通りである。
セット０およびセット１の不揮発性メモリアレイ１０５に不良アドレスが書込まれいないが、前回のＦＡＩＬ検出（ｃｏｕｎｔ＝１）でセット０の不揮発性メモリアレイ１０５が使用されていることが示されている。したがって、セット１ラッチ選択信号Ｆ（ｓｅｔ１）がハイとなり、セット１のラッチ１０４が選択されて、アドレス端子ａｄｒから救済判定回路１０２に入力された不良アドレスは、セット１のラッチ１０４に格納される。
【０１７１】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）が０であり、セット０のイネーブル信号Ｃ（ｓｅｔ０）が１であり、エラーカウント信号ｃｏｕｎｔが１である場合には、以下の通りである。
セット０の不揮発性メモリアレイ１０５に不良アドレスが書込まれており、セット１の不揮発性メモリアレイ１０５に不良アドレスが書込まれいないが、前回のＦＡＩＬ検出（ｃｏｕｎｔ＝１）でセット１の不揮発性メモリアレイ１０５が使用されていることが示されている。このときに、アドレス不一致信号ｅｒｒが”Ｈ（１）”（ＦＡＩＬ）を出力したときには、そのバンク３０１には、もはや不良アドレスを書込むべき不揮発性メモリアレイ１０５が残っていないため、救済不可能と認定し、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）がハイになると、そのハイ信号がラッチ１０９に出力される。
【０１７２】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）が１であり、セット０のイネーブル信号Ｃ（ｓｅｔ０）が０であり、エラーカウント信号ｃｏｕｎｔが１である場合には、本実施形態の上記救済判定のルール上、あり得ないケース（ｓｅｔ１がｓｅｔ０よりも先に使用されている）を示しているため、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。
【０１７３】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）が１であり、エラーカウント信号ｃｏｕｎｔが１である場合には、以下の通りである。
既に、セット０の不揮発性メモリアレイ１０５に不良アドレスが書込まれており、かつセット１の不揮発性メモリアレイ１０５に不良アドレスが書込まれている上で、アドレス不一致信号ｅｒｒが”Ｈ（１）”（ＦＡＩＬ）を出力したときには、そのバンク３０１には、もはや不良アドレスを書込むべき不揮発性メモリアレイ１０５が残っていないため、救済不可能と認定し、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。
【０１７４】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）が０であり、エラーカウント信号ｃｏｕｎｔが２である場合には、以下の通りである。
前回のＦＡＩＬ検出（ｃｏｕｎｔ＝２）で既にセット０の不揮発性メモリアレイ１０５およびセット１の不揮発性メモリアレイ１０５が使用されており、そのバンク３０１には、もはや不良アドレスを書込むべき不揮発性メモリアレイ１０５が残っていないため、救済不可能と認定し、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。
【０１７５】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）が０であり、セット０のイネーブル信号Ｃ（ｓｅｔ０）が１であり、エラーカウント信号ｃｏｕｎｔが２である場合には、以下の通りである。
前回のＦＡＩＬ検出（ｃｏｕｎｔ＝２）で既にセット０の不揮発性メモリアレイ１０５およびセット１の不揮発性メモリアレイ１０５が使用されており、そのバンク３０１には、もはや不良アドレスを書込むべき不揮発性メモリアレイ１０５が残っていないため、救済不可能と認定し、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。
【０１７６】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）が１であり、セット０のイネーブル信号Ｃ（ｓｅｔ０）が０であり、エラーカウント信号ｃｏｕｎｔが２である場合には、以下の通りである。本実施形態の上記救済判定のルール上、あり得ないケース（ｓｅｔ１がｓｅｔ０よりも先に使用されている）を示しているため、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。
【０１７７】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、エラーカウント信号ｃｏｕｎｔが３である場合には、セット１のイネーブル信号Ｃ（ｓｅｔ１）と、セット０のイネーブル信号Ｃ（ｓｅｔ０）の状態に関わらず、以下の通りである。
前回のＦＡＩＬ検出（ｃｏｕｎｔ＝２）で既にセット０の不揮発性メモリアレイ１０５およびセット１の不揮発性メモリアレイ１０５が使用されており、そのバンク３０１には、もはや不良アドレスを書込むべき不揮発性メモリアレイ１０５が残っていないため、救済不可能と認定し、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。
【０１７８】
次に、図２および図３における各符号の意味について説明する。
【０１７９】
Ａ（ｓｅｔ０）、Ａ’（ｓｅｔ０）、Ａ（ｓｅｔ１）、Ａ’（ｓｅｔ１）、Ａ（ｒｅｓｕｌｔ）は、不揮発性メモリアレイ１０５に書込まれたデータであり、チップ４２の起動時（パワーアップ時）、および上記ＭＲＳコマンドに応答して、ラッチ（信号（Ｃ（ｓｅｔ０）、（Ｃ（ｓｅｔ１）、（Ｂ（ｓｅｔ０）、（Ｂ（ｓｅｔ１）を出力するラッチ）に読み出される。
【０１８０】
Ｂ（ｓｅｔ０）、Ｂ（ｓｅｔ１）、Ｂ（ｒｅｓｕｌｔ）は、パワーアップ時、およびＭＲＳコマンドでラッチ１０４、１０９へ読み出されたデータ、もしくは救済判定時に得られた不良アドレスである。
【０１８１】
Ｃ（ｓｅｔ０）、Ｃ（ｓｅｔ１）は、パワーアップ時、およびＭＲＳコマンドで不揮発性メモリアレイ１０５のうちの単一のＮＶＲＡＭからラッチへ読み出され、不揮発性メモリアレイ１０５に書き込まれたデータが有効であることを示すＮＶＲＡＭイネーブル信号である。つまり、Ｃ（ｓｅｔ０）、Ｃ（ｓｅｔ１）は、救済判定時に不揮発性メモリアレイ１０５が既に使用されたか否かを示す信号である。
【０１８２】
Ｄ（ｓｅｔ０）、Ｄ（ｓｅｔ１）は、救済判定時に得られた救済アドレスが有効であるか否かを示すラッチイネーブル信号である。テストモードでプログラムするとき、この信号が有効なラッチ１０４のみが選択され、ラッチ１０４から不揮発性メモリアレイ１０５にプログラムされる。
【０１８３】
Ｆ（ｓｅｔ０）、Ｆ（ｓｅｔ１）、Ｆ（ｒｅｓｕｌｔ）は、救済判定時に得られた救済アドレスや救済不可能の結果をどのラッチ１０４、１０９へ格納するかを選択するための信号である。
【０１８４】
ｃｔｒｌ（ｓｅｔ０）、ｃｔｒｌ（ｓｅｔ１）、ｃｔｒｌ（ｒｅｓｕｌｔ）は、テストモードやＭＲＳコマンドから不揮発性メモリアレイ１０５を制御する信号である。ｃｔｒｌ（ｓｅｔ０）、ｃｔｒｌ（ｓｅｔ１）、ｃｔｒｌ（ｒｅｓｕｌｔ）は、リード、プログラム等の指示を与える。
【０１８５】
次に、救済判定の動作例について説明する。
【０１８６】
救済判定時には、初めに不揮発性メモリアレイ１０５からラッチ１０４Ａにデータが読み出され、その読出し結果を示すデータＣ（ｓｅｔ０）、Ｃ（ｓｅｔ１）が、救済判定回路１０２に入力される。この動作で、使用可能な不揮発性メモリアレイ１０５がどれであるかが救済判定回路１０２にて認識される。
【０１８７】
ファンクションテストが開始し、データ比較回路１０１がアドレス不一致信号ｅｒｒを出力したとき、アドレス比較回路１０３の出力Ｅ、不揮発性メモリアレイ１０５のイネーブルＣ（ｓｅｔ０）、Ｃ（ｓｅｔ１）の状態と、ファンクションテスト中に検出したフェイル数（ｃｏｕｎｔ）に基づいて、保存されるべき不揮発性メモリアレイ１０５のセットが選択される（セット選択信号Ｆ（ｓｅｔ０）、Ｆ（ｓｅｔ１）、Ｆ（ｒｅｓｕｌｔ）のいずれかがハイにされる（図４参照）。データの不一致が生じた不良アドレスは、救済判定回路１０２の出力ｉｎａｄｒを経由して、選択されたセットのラッチ１０４に書き込まれる（この書き込まれたデータがデータＢ（ｓｅｔ０）、Ｂ（ｓｅｔ１）である）。この時、ラッチ１０４に書き込まれた不良アドレスが有効であることを示すデータＤ（ｓｅｔ０）、Ｄ（ｓｅｔ１）も同時に、上記選択されたセットのラッチ１０７に書込まれる。検出したフェイル数（ｃｏｕｎｔ）は、救済判定回路１０２内でカウントされる。救済判定回路１０２の真理値表は、図４を参照して前述した通りである。
【０１８８】
ラッチ１０４のデータＢ（ｓｅｔ０）、Ｂ（ｓｅｔ１）とアドレスａｄｒが一致した場合、アドレス比較回路１０３からアドレス一致信号Ｅが活性化される。この時、データ比較回路１０１が不一致信号ｅｒｒを出力しても、既にその不良アドレスは救済されたものとして、ラッチ１０４へは書込まれない。
【０１８９】
全ての不揮発性メモリアレイ１０５のラッチ１０４にデータが書込まれた場合、テスト結果を格納する不揮発性メモリＦ（ｒｅｓｕｌｔ）が選択され、チップが不良品であるという情報がラッチ１０９へ書込まれる。
【０１９０】
本実施形態の救済判定の論理の特徴は以下の通りである。
【０１９１】
本実施形態では、組立て後に使用する冗長線をロウ、カラムの何れかに限定することにより、エラーカウンタのカウンタ値ｃｏｕｎｔと、セット１イネーブル信号Ｃ（ｓｅｔ１）とセット０イネーブル信号Ｃ（ｓｅｔ０）の値を参照するのみで、そのチップ４２において検出された不良アドレスを救済可能か否かを簡易な構成で容易に判定することができる。
【０１９２】
従来の図１３の例のように、メモリアレイ１１に、ロウおよびカラムの双方側の冗長線１１ｂ、１１ａが与えられている場合には、全てのセルについてのフェイル（”Ｈ（１）”のアドレス不一致信号ｅｒｒ）を検出した後に、ＦＢＭのフェイルメモリスキャンをし、冗長線に置換すべき不良アドレスを全ての組合せについてソフトウェアで計算して初めて救済判定を行うことができた。図１３のように、メモリアレイ１１に、ロウおよびカラムの双方側の冗長線１１ｂ、１１ａが与えられている場合には、アドレス不一致ｅｒｒを検出しても、それをロウ側の冗長線で救済すべきか、カラム側の冗長線で救済すべきかの２通りが考えられるからである。
【０１９３】
これに対し、本実施形態では、組立て後に使用する冗長線を例えばロウ側に限定することにより、アドレス不一致ｅｒｒを検出したと同時に、そのロウ側の配線を救済するためのロウ側の冗長線が残っているか否かを判断し、その判断の結果残っていれば、一義的にその不良アドレスを救済可能か否かが決定される。したがって、ＦＢＭを用いることなく、アドレス不一致ｅｒｒの検出と同時に冗長アドレス（本実施形態ではロウ側の冗長線）を得ることができる。
【０１９４】
また、本実施形態では、同じロウ側の配線上に複数のフェイルが検出されても、アドレス比較回路１０３によって、その複数のフェイルが検出されたロウ側の単一の配線に対応する単一の不良アドレスのみが不揮発性メモリアレイ１０５にプログラムされる。
【０１９５】
本実施形態のように、チップ４２内で救済判定が行えると以下の効果を得ることができる。従来は、同時に救済判定を行うチップ５２の数だけテスト装置５１にＦＢＭを搭載する必要があった。テスト装置５１に、多数のＦＢＭを搭載することは、テスト装置５１のコスト増を招き、テストコストが嵩む要因となっていた。本実施形態のように、チップ４２内で救済判定が行えると、テスト装置４１のコストを高くすること無く、多数のチップ４２の救済判定を同時に行うことができる。
【０１９６】
本実施形態では、テストパターンの印加のみは、テスト装置４１から行うこととしている。従来のように、チップのレジスタからテストパターンを発生させるようにすると、テスト回路の面積が大きくなってしまう。並列化のインパクトが大きいコンペア回路のみをチップ４２内部に持たせることとした。
【０１９７】
図５を参照して、救済判定の動作例を説明する。
【０１９８】
まず、▲１▼に示すように、テストモードにより救済判定回路１０２を活性化する。
次に、▲２▼に示すように、アドレス端子ａｄｒから入力したロウアドレスをラッチする（組立て後救済がロウ側の冗長線のみで行われる場合）。
【０１９９】
次に、▲３▼に示すように、アドレス比較回路１０３は、ロウアドレスとラッチ１０４に格納された内部アドレス（不良アドレス）の比較を行う。ラッチ１０４のデータＢ（ｓｅｔ０）、Ｂ（ｓｅｔ１）とロウアドレスａｄｒが一致した場合、アドレス比較回路１０３からアドレス一致信号Ｅが活性化される。アドレス一致信号Ｅが活性化された場合には、次の▲４▼で不一致信号ｅｒｒがハイになっても、不良アドレスａｄｒがラッチ１０４、１０９に書き込まれることはない。既に、そのロウアドレスは救済済みであるからである。
【０２００】
次に、▲４▼に示すように、データ比較回路１０１において、パラレルテスト等で、読出しデータと期待値データの一致／不一致判定が行われ、フェイルを検出する。フェイルが検出されると不一致信号ｅｒｒが立ち上がる。
次に、▲５▼に示すように、いずれかのラッチ１０４、１０９を選択し、その選択されたラッチ１０４、１０９へ不良アドレスａｄｒを書込む。このときに、どのラッチ１０４、１０９が選択されるかについては、図４を参照して説明した通りである。
【０２０１】
図６から図８を参照して、プログラムの動作例を説明する。
図６から図８では、３つのチップ４２を並列にテストした場合を示している。
図６は、不良アドレスが検出され無い場合を示し、図７は、不良アドレスが検出された場合を示し、図８は、救済不可能な場合を示している。
【０２０２】
図６〜図８の▲１▼に示すように、救済判定テスト（図９の工程１）終了後、テストモードにより、不揮発性メモリ１０５、１０８をプログラムするモードへエントリする（図９の工程２）。
【０２０３】
図６〜図８の▲２▼に示すように、バンクアクティブ（ＡＣＴ）コマンド入力後、ノーオペレーション（ＮＯＰ）コマンドを挿入し、最後にプリチャージコマンド（ＰＲＥ）を入力する。ＡＣＴ−ＰＲＥ間をプログラム時間として制御を行う（特願２０００−１９９９００）。この時、ラッチイネーブル信号Ｄが活性化している不揮発性メモリ１０５のみが、プログラム状態になる。図８の場合、ラッチイネーブル信号Ｄが活性化しているが、Ｂ（ｒｅｓｕｌｔ）が活性化しているため、良／不良品情報を記憶する不揮発性メモリアレイ１０８のみがプログラムされる。
【０２０４】
図６〜図８の▲３▼に示すように、最後にＭＲＳコマンドを入力し、プログラム動作が終了する。
【０２０５】
▲１▼のＭＲＳコマンドで、プログラムする旨のテストコードＣＯＤＥがアドレス端子ａｄｒから入力される。このとき、図６に示すように、不良アドレスが検出されなかった場合（ラッチイネーブル信号Ｄ（ｓｅｔ０）、（ｓｅｔ１）がいずれもローの場合）には、テストモードが印加されても、チップ４２の内部のプログラム動作が行われないようになっている。
【０２０６】
このとき、図７に示すように、不良アドレスが検出された場合には、ラッチイネーブル信号Ｄ（ｓｅｔ）がハイになっている。これは、救済判定時に得られた有効な不良アドレスがそのセットのラッチ１０４に書込まれていることを示している。ラッチイネーブル信号Ｄ（ｓｅｔ０）がハイであることが制御回路３２０によって参照されると、ｓｅｔ０の不揮発性メモリアレイ１０５へのプログラム動作を開始すべく、ｓｅｔ０の不揮発性メモリアレイ１０５へのプログラムを指示する信号であるｃｔｒｌ（ｓｅｔ０）が、ハイになる。ｃｔｒｌ（ｓｅｔ０）が、ハイになると、ｓｅｔ０の不揮発性メモリアレイ１０５へのプログラム動作が開始される。ｓｅｔ０のラッチ１０４のデータが不揮発性メモリアレイ１０５に転送されて、不揮発性メモリアレイ１０５にプログラムされる（Ｂ（ｓｅｔ０）およびＡ（ｓｅｔ０）がハイになっている）。そのプログラムに要する期間が▲２▼から▲３▼の期間である。
【０２０７】
このとき、図８に示すように、救済不可能である場合には、Ｂ（ｒｅｓｕｌｔ）がハイになった状態でチップ４２が存在している。この場合には、ラッチイネーブル信号Ｄ（ｓｅｔ０）およびＤ（ｓｅｔ１）がハイになっている状態であっても、ｓｅｔ０、ｓｅｔ１の不揮発性メモリアレイ１０５へのプログラム動作を不実施にすべく、ｃｔｒｌ（ｓｅｔ０）、ｃｔｒｌ（ｓｅｔ１）が、ローのままである。この場合には、テスト結果格納用不揮発性メモリ３５０の不揮発性メモリアレイ１０８へのプログラム動作を開始すべく、ｃｔｒｌ（ｒｅｓｕｌｔ）が、ハイになる。ｃｔｒｌ（ｒｅｓｕｌｔ）が、ハイになると、不揮発性メモリアレイ１０８へのプログラム動作が開始される。ラッチ１０９のデータが不揮発性メモリアレイ１０８に転送されて、不揮発性メモリアレイ１０８にプログラムされる（Ａ（ｒｅｓｕｌｔ）がハイになっている）。不揮発性メモリアレイ１０８にプログラムされると、そのチップ４２は救済不可能であることを意味している。
【０２０８】
図２および図６〜図８に示すように、プログラムを意図する制御信号が入力端子ｉｎへ入力されると、制御回路３２０によって、ラッチイネーブル信号Ｄが活性化しているセットの不揮発性メモリ制御信号ｃｔｒｌが活性化される。その後、ラッチ１０４、１０９上のデータＢは、ｐａｄｒを経由して不揮発性メモリアレイ１０５、１０８へプログラムされる。
【０２０９】
複数のチップ４２を並列テストする場合、どの情報をプログラムするかをテスト装置４１に知らせる必要はない。ラッチイネーブル信号Ｄを参照することで、必要なチップ４２、必要なセットのデータのみをプログラムすることが可能である。
【０２１０】
以上述べたように、本実施形態のテスト回路の特徴は以下の通りである。
【０２１１】
（１）チップ４２は、不揮発性メモリ（アンチフューズ含む）、コンペア回路で構成された救済回路を有する。不良アドレスを得るためのテストパターンは、外部のテスト装置４１からチップ４２に入力させる。データの一致・不一致を行うコンペア回路１０１と、不良アドレスを格納する不揮発性メモリ１０５をチップ４２内に構成した。
【０２１２】
（２）テスト回路の専有面積の増加を抑えるため、救済判定機能を有するコンペア回路は、テストモード等で活性化されるパラレルテスト、オンチップコンペアテスト等を行うための回路と共有にしている。
【０２１３】
（３）チップ４２は、フェイルメモリＦＢＭ（不良アドレスを保存するため検査対象のメモリの大きさに比例する大きさが必要とされる）を必要としない、救済判定機能付きコンペア回路１１０を有している。
【０２１４】
（４）救済判定機能のうち、アドレス一致／不一致検出回路１０３は、従来から組み込まれている、冗長アドレス検出回路（実動作が行われるときに外部から来たアドレスが冗長アドレスと一致しているか否かを判定する回路）と共有している。
【０２１５】
（５）不揮発性メモリ１０５に格納されたデータ（救済判定時に取得する救済情報（不良アドレス））は、不揮発性メモリ１０５と同数のレジスタ１０４に格納される。不揮発性メモリ１０５に直接アクセスして救済情報を読み出すと、読出し速度が遅い上に、読出し動作を繰り返すと不揮発性メモリ１０５の劣化を招くことがある。不揮発性メモリ１０５に格納されたデータは、パワーアップ時にフリップフロップなどのレジスタ１０４に読み出される。そのレジスタ１０４は、救済判定時に不良アドレスを一時的に格納するレジスタと、共有されている。フェイルメモリの代わりに、不揮発性メモリ１０５から読み出さたデータが一時的に格納されるレジスタ１０４の一部が使用されている。
【０２１６】
（６）不揮発性メモリ１０５に保存される不良アドレスは、ロウ（Ｘ）またはカラム（Ｙ）アドレスのいずれかを用いる。アルミフューズを用いた方法では、ロウ（Ｘ）方向およびカラム（Ｙ）方向の双方の情報を有していたのに対して、救済判定が簡略化される。
【０２１７】
（７）救済情報（不良アドレス情報）を不揮発性メモリ１０５へプログラムする工程は、チップ４２の電源を投入したままの連続した工程で行い、救済情報をチップ４２の外部へ出力しない。レジスタ１０４内に不良アドレスを一時的に格納するので、チップ４２の電源を切るとレジスタ１０４内のデータが消えてしまい不揮発性メモリ１０５にプログラムすることができないので、チップ４２の電源を投入したまま、不良アドレスのデータを不揮発性メモリ１０５にプログラムする。
【０２１８】
（８）組立後救済テスト時において、テスト装置４１はテストパターンを出力し、チップ４２はコンペア、救済判定、救済を行う。チップ４２のテスト回路の面積を小さくすることができる。
【０２１９】
本実施形態によれば、以下の効果を奏することができる。
【０２２０】
（１）組立て後救済工程のスループットが向上する（組立て後救済の並列処理がが可能）。
（２）テスト回路の面積が小さい（チップ歩留りが向上する）。
▲１▼ＢＩＳＴの機能のうち、パターンジェネレータ、テストパターン格納用ＲＯＭは除外し、コンペア回路のみを有する。
▲２▼冗長救済は、ロウ・カラムのいずれかに限定する。
▲３▼検査結果を一時的に格納するラッチと、救済判定機能の一部を従来回路と共有化する。
（３）（１）、（２）より、チップコストを低減できる。
【０２２１】
【発明の効果】
本発明の半導体集積回路装置によれば、組立て後救済工程のスループットが向上する。
【図面の簡単な説明】
【図１】図１は、本発明の半導体集積回路装置の一の実施形態の構成を示すブロック図である。
【図２】図２は、本発明の半導体集積回路装置の一の実施形態の要部の構成を示すブロック図である。
【図３】図３は、本発明の半導体集積回路装置の一の実施形態の他の要部の構成を示すブロック図である。
【図４】図４は、本発明の半導体集積回路装置の一の実施形態に用いられる真理値表を示す図である。
【図５】図５は、本発明の半導体集積回路装置の一の実施形態に用いられる信号のタイミングを示すタイミングチャート図である。
【図６】図６は、本発明の半導体集積回路装置の一の実施形態に用いられる信号のタイミングを示す他のタイミングチャート図である。
【図７】図７は、本発明の半導体集積回路装置の一の実施形態に用いられる信号のタイミングを示す他のタイミングチャート図である。
【図８】図８は、本発明の半導体集積回路装置の一の実施形態に用いられる信号のタイミングを示す更に他のタイミングチャート図である。
【図９】図９は、本発明の一実施形態の組立て後救済方法を示す図である。
【図１０】図１０は、本発明の一実施形態の組立て後救済方法を示す他の図である。
【図１１】図１１は、従来の組立て後救済方法を示す図である。
【図１２】図１２は、従来の組立て後救済方法を示す他の図である。
【図１３】図１３は、特願２０００−１９９９００の技術の構成を示すブロック図である。
【図１４】図１４は、図１３における第１不良アドレス設定＆比較回路２０Ａの構成例を示すブロック図である。
【符号の説明】
１１ メモリアレイ
１１ａ 予備メモリ行
１１ｂ 予備メモリ列
４１ テスト装置
４２ チップ
１０１ データ比較回路
１０２ 救済判定回路
１０３ アドレス比較回路
１０４ ラッチ
１０５ 不揮発性メモリアレイ
１０７ ラッチ
３０１ バンク
３０２ バンク
３０３ バンク
３０４ バンク
３２０ 制御回路
３５０ テスト結果格納用不揮発性メモリ
ａｄｒ アドレス信号
ｅｒｒ 不一致信号
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、組立て後救済工程のスループットが向上する半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来、ＲＡＭ（ランダム・アクセス・メモリ）などの半導体メモリあるいはメモリ回路を内蔵した半導体集積回路においては、メモリアレイに含まれる不良ビット（欠陥メモリセル）を救済して歩留りを向上させるため、予備のメモリ列やメモリ行および欠陥アドレスを記憶するアドレス設定回路などからなる冗長回路が設けられている。
【０００３】
かかる冗長回路における欠陥アドレスの設定は、レーザなどにより物理的に破壊することによりプログラム可能なヒューズを用いて行う方法が一般的である。上記のようなレーザによりヒューズを切断して欠陥アドレス情報を記憶して入力アドレスと比較して予備メモリ行または予備メモリ列と置き換える救済方式にあっては、メモリチップをパッケージに封入する前にヒューズを切断しなければならない。そのため、パッケージ封入後に発生した不良を救済することができず、充分な歩留りの向上を達成することができないという不具合があった。
【０００４】
そこで、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のチップ内に、ＥＥＰＲＯＭ（エレクトリカリ・イレーサブル・プログラマブル・リード・オンリ・メモリ）や、ＥＰＲＯＭ（エレクトリカリ・プログラマブル・リード・オンリ・メモリ）のような不揮発性メモリを設けて、非破壊ヒューズとして欠陥アドレス情報を記憶するようにした技術が提案されている。
【０００５】
かかる救済方式に従うと、チップをパッケージに封入した後（組立て後）であっても、不揮発性メモリに欠陥アドレス情報を書込むことができるため、パッケージ封入後に発生した不良を救済することができ、歩留りを向上させることができる。
【０００６】
回路の機能、速度、密度が増加するに連れ、それに伴う検査時間も増加し、チップコストに占めるテストコストが無視できなくなっている。
【０００７】
図１１に示すように、従来の組立て後救済は、▲１▼ファンクションテスト（不良セル（パス／フェイル情報）の検出）、▲２▼救済判定（不良アドレスの検出）、▲３▼救済（アルミフューズの切断、不良アドレス情報のプログラム）の三工程に大きく分けられる。
【０００８】
図１２に示すように、ファンクションテスト（図１１の工程１）で得られるパス／フェイル情報は、テスト装置５１のＦＢＭ（Ｆａｉｌ Ｂｉｔ Ｍｅｍｏｒｙ）へ転送され、テスト装置５１のＥＷＳ等のソフトウェアを用いて救済判定（図１１の工程２）の解析が行われる（不良アドレスを求める）。その解析結果（不良アドレス）は、テスト装置５１から再び救済情報としてチップ５２に転送され、不揮発性メモリ（ＮＶＲＡＭ）へプログラムされる（図１１の工程３）。これらの工程は、全てテスト装置５１が実行しており、各チップ５２毎に不良アドレスが異なるため、並列検査数を増加させるためには、新規にテスト装置５１を増資する必要があった。
【０００９】
すなわち、従来の方法によれば、同時にテストできる数は、テスト装置５１の機能に限定される。このため、少数のチップ５２を順次テストすることになり、テスト時間は増加する。同時測定数だけ、コンペア、ＦＢＭが必要であるため、高機能なテスト装置５１を購入し、同時測定数を増加させるか、同時測定数の少ない安価なテスト装置５１を用いることになる。テストコストの増加、テスト時間の増加により、チップコストは増加し、組立後救済の効果はなくなる。
【００１０】
不良アドレス等をチップ内部に格納するために、大規模なテスト（ＢＩＳＴ）回路を搭載することは、チップ面積の増加を伴い、歩留りの低下を招く。
【００１１】
以上のことから、組立て後救済による歩留り増加よりも、テスト時間の増加と、チップ面積増加による歩留りの低下が優勢となり、チップコストは低下しない。
【００１２】
【発明が解決しようとする課題】
組立て後救済工程のスループットが向上する半導体集積回路装置が望まれている。
組立て後救済工程のテスト回路の面積が小さい半導体集積回路装置が望まれている。
【００１３】
本発明の目的は、組立て後救済工程のスループットが向上する半導体集積回路装置を提供することである。
本発明の他の目的は、組立て後救済工程のテスト回路の面積が小さい半導体集積回路装置を提供することである。
【００１４】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
本発明の半導体集積回路装置は、メモリセル（１１）の不良配線に対応する不良アドレスが書き込まれる第１記憶部（１０５）と、前記メモリセル（１１）から読み出された読出しデータと、前記メモリセル（１１）から読み出されるべき期待値データとを比較し、前記比較の結果を示す不一致信号（ｅｒｒ）を出力するデータ比較部（１０１）と、前記不一致信号（ｅｒｒ）に基づいて、前記不良アドレスを検出する救済判定部（１０２）とを備えている。
【００１６】
本発明の半導体集積回路装置において、前記第１記憶部（１０５）に書き込まれる前記不良アドレスは、前記メモリセル（１１）のロウアドレスおよびカラムアドレスのいずれか一方に限定されている。
【００１７】
本発明の半導体集積回路装置において、前記データ比較部（１０１）は、パラレルテストおよびオンチップコンペアテストの少なくともいずれか一方を行う回路と兼ねている。
【００１８】
本発明の半導体集積回路装置において、前記救済判定部（１０２）は、前記不一致信号（ｅｒｒ）と前記第１記憶部（１０５）に前記不良アドレスが書き込まれているか否かを示す第１信号（Ｃ（ｓｅｔ０））に基づいて、前記第１記憶部（１０５）に前記不良アドレスを書込むための第２信号（ｉｎａｄｒとＦ（ｓｅｔ０））を出力する。
【００１９】
ここで、ｉｎａｄｒは、データ比較部（１０１）がｅｒｒを出力したときのアドレスａｄｒである。
また、Ｆ（ｓｅｔ０）は、ｓｅｔ０のラッチ（１０４）の選択信号である。
【００２０】
本発明の半導体集積回路装置において、前記救済判定部（１０２）は、前記不一致信号（ｅｒｒ）と、前記第１信号（Ｃ（ｓｅｔ０））に基づいて、前記不良アドレスが救済不可能であることを示す第３信号（Ｆ（ｒｅｓｕｌｔ））を出力する。
【００２１】
本発明の半導体集積回路装置において、更に、前記第３信号（Ｆ（ｒｅｓｕｌｔ））を入力する第２記憶部（３５０）を備えている。
【００２２】
本発明の半導体集積回路装置において、更に、アドレス比較部（１０３）を備え、前記アドレス比較部（１０３）は、入力されたアドレス（ａｄｒ）と、前記第１記憶部（１０５）に書き込まれた前記不良アドレスとを比較し、前記アドレス比較部（１０３）での比較の結果（Ｅ）に基づいて、前記入力されたアドレス（ａｄｒ）が不良アドレスとして前記第１記憶部（１０５）に書き込まれるか否かが決定される。前記比較の結果（Ｅ）が不一致かつ不一致信号ｅｒｒが検出された場合、アドレスａｄｒが救済判定部（１０２）に入力される。アドレスａｄｒは、不良アドレスｉｎａｄｒとしてラッチ１０４へ書き込まれる。この時、Ｂｓｅｔ（０）にｉｎａｄｒが書き込まれ、Ｂｓｅｔ（０）のデータが救済判定時に得られたデータであるか否かを示すラッチイネーブル信号Ｄ（ｓｅｔ０）が有効（”Ｈ”）になる。この時点では、Ｃ（ｓｅｔ０）は、”Ｌ”のままである。ここで、Ｃ（ｓｅｔ０）が”Ｈ”であるとき、ラッチ１０４のデータは有効であり、不揮発性メモリアレイ１０５からラッチ１０４へ読み出されたデータである。Ｃ（ｓｅｔ０）が”Ｌ”であるとき、ラッチ１０４のデータは無効であり、不揮発性メモリアレイ１０５からラッチ１０４へ読み出されたデータではない。Ｄ（ｓｅｔ０）が”Ｈ”であるとき、救済判定回路１０２からラッチ１０４へ転送されたデータであり、Ｄ（ｓｅｔ０）が”Ｌ”であるとき、ラッチ１０４のデータは無効であり、救済判定回路１０２からラッチ１０４へ転送されたデータではない。
【００２３】
本発明の半導体集積回路装置において、前記アドレス比較部（１０３）は、前記入力されたアドレス（ａｄｒ）と前記第１記憶部（１０５）に書き込まれた前記不良アドレスとを比較して第１比較結果を生成し、前記第１比較結果に基づいて、前記不良配線に代わる冗長線（１１ｂ）が選択されるための信号（ｈｉｔ）を出力する。
【００２４】
本発明の半導体集積回路装置において、前記第１記憶部（１０５）、前記データ比較部（１０１）および前記救済判定部（１０２）は、単一のチップ（４２）に設けられている。
【００２５】
本発明の半導体集積回路装置は、メモリセル（１１）の不良配線に対応する不良アドレスが書き込まれる第１記憶部（１０５）と、前記第１記憶部（１０５）に対応して設けられた第３記憶部（１０４）と、前記メモリセル（１１）から読み出された読出しデータと、前記メモリセル（１１）から読み出されるべき期待値データとを比較して、当該比較の結果を示す不一致信号（ｅｒｒ）を出力するデータ比較部（１０１）と、前記不一致信号（ｅｒｒ）と、前記第１記憶部（１０５）に前記不良アドレスが書き込まれているか否かを示す第１信号（Ｃ（ｓｅｔ０））とアドレス比較部（１０３）の出力ｈｉｔ（ｓｅｔ０、１）のＯＲをとった比較結果信号（Ｅ）に基づいて、前記第３記憶部（１０４）に前記不良アドレスを格納する救済判定部（１０２）と、入力されたアドレス（ａｄｒ）と前記第１記憶部（１０５）から前記第３記憶部（１０４）に読み出された前記不良アドレスとを比較して第１比較結果を生成し、前記第１比較結果に基づいて、前記不良配線に代わる冗長線（１１ｂ）が選択されるための信号（ｈｉｔ）を出力するアドレス比較部（１０３）とを備えている。
【００２６】
本発明の半導体集積回路装置において、前記第１記憶部（１０５）には、前記第３記憶部（１０４）から読み出された前記不良アドレスが書き込まれる。
【００２７】
本発明の半導体集積回路装置において、前記第３記憶部（１０４、１０７）は、前記半導体集積回路装置の起動時またはＭＲＳコマンドで、前記第１記憶部（１０５）から読み出される前記不良アドレスが格納されるレジスタ（２４０）を兼ねている。
【００２８】
本発明の半導体集積回路装置において、前記第１記憶部（１０５）に書き込まれる前記不良アドレスは、前記メモリセル（１１）のロウアドレスおよびカラムアドレスのいずれか一方に限定されている。
【００２９】
本発明の半導体集積回路装置において、前記データ比較部（１０１）は、パラレルテストおよびオンチップコンペアテストの少なくともいずれか一方を行う回路と兼ねている。
【００３０】
本発明の半導体集積回路装置において、前記救済判定部（１０２）は、前記不一致信号（ｅｒｒ）と、前記第１信号（Ｃ（ｓｅｔ０））、比較結果信号（Ｅ）に基づいて、前記不良アドレスが救済不可能であることを示す第３信号（Ｆ（ｒｅｓｕｌｔ））を出力する。
【００３１】
本発明の半導体集積回路装置において、更に、前記第３信号（Ｆ（ｒｅｓｕｌｔ））を入力する第２記憶部（３５０）を備えている。
【００３２】
本発明の半導体集積回路装置において、前記救済判定部（１０２）は、前記不一致信号（ｅｒｒ）と、前記第１信号（Ｃ（ｓｅｔ０））と、ファンクションテスト中に検出された前記読出しデータと前記期待値データとの不一致を示すフェイルの数を示すエラーカウント信号（ｃｏｕｎｔ）に基づいて、前記第３記憶部（１０４）に前記不良アドレスを格納する。
【００３３】
本発明の半導体集積回路装置において、前記アドレス比較部（１０３）は、入力されたアドレス（ａｄｒ）と、前記第１記憶部（１０５）に書き込まれた前記不良アドレスとを比較して第２比較結果（Ｅ）を生成し、前記第２比較結果（Ｅ）に基づいて、前記入力されたアドレス（ａｄｒ）が不良アドレスとして前記第１記憶部（１０５）に書き込まれるか否かが救済判定部（１０２）により決定される。
【００３４】
本発明の半導体集積回路装置において、前記第１記憶部（１０５）、前記第３記憶部（１０４）、前記データ比較部（１０１）、前記救済判定部（１０２）および前記アドレス比較部（１０３）は、単一のチップ（４２）に設けられている。
【００３５】
【発明の実施の形態】
添付図面を参照して、本発明の一実施形態を説明する。
【００３６】
本実施形態の特徴は、テスト回路の増加による歩留り低下を抑制した、ＤＲＡＭ組立て後救済回路と組立て後救済のフローにある。
【００３７】
本実施形態を説明する前に、本願発明の発明者が本願発明よりも先に発明し、特願２０００−１９９９００として出願した技術内容について説明する。
【００３８】
図１３は、特願２０００−１９９９００の技術の構成を示したものである。
ヒューズ（符号２０Ｂ参照）に加えて、ＤＲＡＭの組立後の不良を救済する目的で、電気的にプログラム可能な不揮発性メモリ（ＮＶＲＡＭ）（符号２０Ａ）が搭載されている。
【００３９】
不揮発性メモリは、従来の配線を切断する形式のヒューズと比べて、単位ビットあたりの面積が大きい。そこで、組立て前の不良はヒューズ２０Ｂ、組立て後の不良は不揮発性メモリ２０Ａで救済することとし、チップ面積の増加を抑制している。
【００４０】
図１３に示されている回路ブロックはすべて、単結晶シリコンのような１個の半導体チップ上に形成される。○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されている外部端子の他に外部から供給される電源電圧が印加される電源電圧端子が設けられている。
【００４１】
図１３のＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）１０は、クロックに同期して動作する。ＳＤＲＡＭ１０は、メモリセルアレイ１１と、アドレスバッファ１２と、ロウアドレスデコーダ１３と、カラムアドレスデコーダ１４と、センスアンプ回路１５と、コマンドデコーダ１６と、モードレジスタ１７と、制御回路１８と、データ入出力回路１９と、アドレス比較回路２０と、クロック生成回路２１とを備えている。
【００４２】
メモリセルアレイ１１は、複数のメモリセルがマトリクス状に配置され、例えば４つのバンクＢＡＮＫ０〜ＢＡＮＫ３からなる。
アドレスバッファ１２は、外部から入力されるアドレスデータ（以下、アドレスと略す）をマルチプレックス方式で内部に取り込む。
カラムアドレスデコーダ１４は、アドレスバッファ１２により取り込まれた列アドレスをデコードしてメモリアレイ１１内の対応するカラム（ビット線）を選択する。
【００４３】
ロウアドレスデコーダ１３は、アドレスバッファ１２により取り込まれた行アドレスをデコードしてメモリアレイ１１内の対応するワード線を選択する。
センスアンプ回路１５は、データ読み出し時には選択されたビット線の電位を増幅出力し、データ書き込み時には外部からのデータをメモリセルに書き込む。コマンドデコーダ１６は、外部から入力されるチップセレクト信号／ＣＳなどの制御信号を受けてコマンドを解釈する。
【００４４】
モードレジスタ１７には、入力されたコマンドに応じて動作モードが設定される。
制御回路１８は、入力されたコマンドおよびモードレジスタ１７の状態に応じて内部の制御信号を生成する。
データ入出力回路１９は、メモリセルアレイ１１から読み出されたデータを外部に出力したり外部から入力されるデータを取り込んでセンスアンプ回路１５へ渡したりする。
【００４５】
アドレス比較回路２０は、ＥＰＲＯＭやＥＥＰＲＯＭのような不揮発性記憶素子やヒューズを用いて不良アドレス（不良ラインに対応したアドレス情報）を記憶し、該不良アドレスと外部より入力（アクセス）されたアドレスとを比較し、一致した場合に、不良ラインの代わりにメモリアレイ１１内の予備メモリ行（冗長ライン）１１ａもしくはメモリ列（冗長ライン）１１ｂが選択されるようにする。この処理により、機能上不良ラインは、冗長ラインに置換されることになる。
【００４６】
クロック生成回路２１は、外部から供給される一定周波数のクロック信号ＣＬＫおよびクロックが有効であることを示すクロックイネーブル信号ＣＫＥに基づいて内部回路を動作させるクロック信号を生成する。
【００４７】
不良アドレスは、１つではなくメモリアレイ１１の各メモリバンクＢＡＮＫ０〜ＢＡＮＫ３ごとに、予備のメモリ行１１ａもしくは予備メモリ列１１ｂの数に応じて複数個（本実施形態では２個）設定できるように構成される。
【００４８】
コマンドデコーダ１６に外部から入力される制御信号としては、チップを選択状態にするチップセレクト信号／ＣＳの他、行アドレスストロウブ信号／ＲＡＳ（以下、ＲＡＳ信号と称する）、データの書込み動作を指示するライトイネーブル信号／ＷＥなどがある。これらの信号のうち符号の前に、”／”が付されているものは、ロウレベルが有効レベルであることを意味している。
【００４９】
コマンドデコーダ１６は、これらの制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥとアドレス信号の一部をデコードして、入力コマンドを解釈する。かかるコマンド方式は、ＳＤＲＡＭにおいては一般的である。さらに、本実施形態のＳＤＲＡＭにおけるコマンドとしては、読出しを指示するＲＥＡＤコマンド、書込みを指示するＷＲＩＴＥコマンド、モードレジスタ１７への動作モードの設定を指示するＭＲＳコマンドなどがある。
【００５０】
外部により供給されるアドレスは、メモリアレイ１１のバンクを指定するバンクアドレスＢＡ０，ＢＡ１と、バンク内のメモリセルを指定するアドレスＡ０〜Ａ１２がある。
データ入出力回路１９は、外部から供給される制御信号ＤＱＭに基づいて、例えば１６ビットのデータＤＱ０〜ＤＱ１５をマスク（有効）するかしないかを決定するように構成される。
【００５１】
アドレス比較回路２０には、第１不良アドレス設定＆比較回路２０Ａと、第２不良アドレス設定＆比較回路２０Ｂとが設けられている。
第１不良アドレス設定＆比較回路２０Ａは、不良アドレス情報を設定するためのＥＰＲＯＭまたはＥＥＰＲＯＭ（ＮＶＲＡＭ）セルを有するとともに、その設定されたアドレスと入力アドレスを比較し一致したか否かを判定する。
第２不良アドレス設定＆比較回路２０Ｂは、不良アドレス情報を設定するためのヒューズを有している。
【００５２】
パッケージ封入前に検出された不良アドレスは、第２不良アドレス設定＆比較回路２０Ｂに設定される。
パッケージ封入後に検出された不良アドレスは、第１不良アドレス設定＆比較回路２０Ａに設定される。
【００５３】
制御回路１８には、設定された不良アドレスと入力アドレスを比較した結果、一致した場合に予備メモリ行１１ａまたは予備メモリ列１１ｂを選択させる切換制御信号を発生し、アドレスデコーダ１３または１４に供給する回路が設けられている。
【００５４】
ヒューズによる不良アドレスの設定は、レーザ等による切断で行われる。
ＥＰＲＯＭまたはＥＥＰＲＯＭへの不良アドレスへの設定は、テストモード時にアドレスバッファ１２により取り込まれたデータが、第１不良アドレス設定＆比較回路２０ＡへＥＰＲＯＭまたはＥＥＰＲＯＭセルの書込みデータとして入力されることで行われる。
【００５５】
これにより、パッケージ封入後においても不良ビットの救済が可能とされるとともに、ＥＰＲＯＭまたはＥＥＰＲＯＭセルを含む不良アドレス設定回路のみの場合に比べて回路規模が増大するのを抑制することができる。
【００５６】
次に、図１４を参照して、第１不良アドレス設定＆比較回路２０Ａの構成例を説明する。第１不良アドレス設定＆比較回路２０Ａは、４つのバンク２０１〜２０４を有している。第１不良アドレス設定＆比較回路２０Ａに、バンク２０１〜２０４が４つあるのは、図１３のメモリアレイ１１のバンク数４つ（ＢＡＮＫ０〜３）に対応している。
【００５７】
各バンク２０１〜２０４は、２つのアドレスセット（セット０、セット１）を有している。単一のアドレスセットは、（Ｎ＋１）個の不揮発性メモリからなる不揮発性メモリアレイ２１０で構成されている。不揮発性メモリアレイ２１０は、Ｎビットの不良アドレス（フルアドレス）を格納するためのＮ個（Ｎビット分）の不揮発性メモリ（アドレスビット）と、そのＮ個の不揮発性メモリに格納された情報が有効であることを示す１個（１ビット分）の不揮発性メモリ（イネーブルビット）とを有している。
【００５８】
初期状態において、ラッチ２４０には、ゼロのデータ（不揮発性メモリアレイ２１０にプログラムされたわけではないデータ）が格納されている。そのため、上記イネーブルビットは、不揮発性メモリアレイ２１０からラッチ２４０に転送された不良アドレスデータが有効であるか否か、すなわち不揮発性メモリアレイ２１０にプログラムされたものか否かを示し、アドレスがプログラムされた時に同時にプログラムされる。
【００５９】
第１不良アドレス設定＆比較回路２０Ａには、合計４バンク２０１〜２０４で、８セットの不揮発性メモリアレイ２１０が設けられている。
【００６０】
第１不良アドレス設定＆比較回路２０Ａの各バンク２０１〜２０４には、メモリアレイ１１の各バンクＢＡＮＫ０〜３につき、２つの不良アドレス（Ｎｂｉｔ）を設定可能なように、２セットの不揮発性メモリアレイ２１０が設けられている。
【００６１】
各バンク２０１〜２０４には、２セットの不揮発性メモリアレイ２１０のそれぞれに、制御信号を入力する制御回路２２０が設けられている。
また、各バンク２０１〜２０４には、２セットの不揮発性メモリアレイ２１０のそれぞれに対して、その不揮発性メモリアレイ２１０に設定されている不良アドレスと、アドレスバッファ１２から供給される入力アドレスとを比較するアドレス比較回路２３０が設けられている。
【００６２】
制御回路２２０に、入力端子ｉｎから、プログラムを意図する制御信号が入力され、アドレス端子ａｄｒからデータ（不良アドレスデータ）が入力されると、不揮発性メモリアレイ２１０にデータがプログラムされる。
制御回路２２０に、入力端子ｉｎから、イレースを意図する制御信号が入力されると、不揮発性メモリアレイ２１０のデータは、消去される。
制御回路２２０に、入力端子ｉｎから、リードを意図する制御信号が入力されると、不揮発性メモリアレイ２１０のデータは、ラッチ２４０へ読み出される。
【００６３】
不揮発性メモリアレイ２１０のデータは、アクセスの高速性の目的で、一般的にチップ５２の起動時またはＭＲＳコマンドで、ラッチ２４０に転送される。
【００６４】
上記の制御信号、データの入力は、テスト装置５１から入力端子ｉｎを経て制御回路２２０に入力されるテストモードコマンドを用いて実行され、制御回路２２０を経て不揮発性メモリアレイ２１０が制御される。
【００６５】
図１２に示すように、従来、不良アドレスを検出する工程は、テスト装置５１によるテストパターンを用いる方法により行われていた。すなわち、テスト装置５１は、チップ５２にメモリアレイ１１のアドレスとデータを入力し、メモリアレイ１１の所定のアドレスに所定のデータの書込みを行った後、メモリアレイ１１から読み出したデータと期待値データとを比較し、その比較結果をテスト装置５１のＦＢＭ（Ｆａｉｌ Ｂｉｔ Ｍｅｍｏｒｙ）に書込む（図１１のファンクションテスト工程１）。次いで、テスト装置５１は、ＦＢＭに書込まれたデータに基づいて、ソフトウェアで救済判定を行い、不良アドレスを検出する（図１１の救済工程２）。
【００６６】
不良アドレスがテスト装置５１で検出されると、その不良アドレスを不揮発性メモリアレイ２１０にプログラムするためのテストモードを実行する（図１１の救済工程３）。テスト装置５１は、アドレスバッファ１２に不良アドレスを入力し、制御信号をコマンドデコーダ１６に入力し、テストモードとし、制御回路１８により、プログラム動作として制御回路２２０により、不良アドレスを不揮発性メモリアレイ２１０にプログラムしていた。
【００６７】
上記のように、不揮発性メモリアレイ２１０に不良アドレスがプログラムされることにより、救済工程（図１１の工程３）が終了する。
【００６８】
次回から動作するときは、チップ５２の起動時に不揮発性メモリアレイ２１０から不良アドレスがラッチ２４０に読み出され一時的に保存される。
ＳＤＲＡＭ１０が実際に動作するときは、アドレス端子ａｄｒからメモリアレイ１１のアドレス（外部からアクセスされているアドレス）が入力されると、アドレス比較回路２３０にて、その外部からアクセスされているアドレスと、ラッチ２４０に読み出されている不良アドレスとの比較が行われる。
【００６９】
アドレス比較回路２３０は、その比較の結果、両者が一致したときには、アドレスヒット信号ｈｉｔがイネーブルになり、図１３の制御回路１８に一致検出信号が供給される。制御回路１８からアドレスデコーダ１３または１４に対して予備メモリ行または予備メモリ列を選択させる切換信号（または置換アドレス）が出力される。
【００７０】
図１３および図１４に示す従来の構成では、テスト装置５１により得られた不良アドレス情報を、テストモードを用いて不揮発性メモリ２１０（２０Ａ）へプログラムしていた。しかしながら、図１３に示す従来の構成では、図１１および図１２を参照して説明したように、テスト装置５１とチップ５２間の情報転送がボトルネックとなり、テスト時間を増加させる要因となっていた。図１３および図１４に示す従来の構成では、並列に救済判定工程を行うことができなかったために、テスト時間が増加していた。
【００７１】
次に、本実施形態について説明する。
【００７２】
本実施形態の概要についてまず説明する。
【００７３】
図９に示す救済工程を行う。救済工程は、ファンクションテストを用いてテスト対象メモリ４２の不良アドレスを検出し、不良アドレスから救済アドレスを求める救済判定を行う工程１と、救済アドレスをテスト対象メモリ４２へプログラムする工程２から成る。ファンクションテストは、様々な不良に対応する不良アドレスを検出するために、複数回（不良Ａを検出するテスト、不良Ｂを検出するテスト）行うことが一般的である。この場合、工程１（ファンクションテスト＆救済判定）を行う度に、工程２（ＮＶＲＡＭへプログラム）を毎回連続して行う。なぜならば、工程１で得られた救済アドレスは、ラッチ１０４に格納されるので、工程終了後、直ちに（チップ電源はＯＮしたままで）テストモードを用いてＮＶＲＡＭ１０５へプログラムしなければ、ラッチ１０４のデータは、チップ電源遮断（ＯＦＦ）時に消去されるからである。例えば、不良Ａを検出するテストを行うときは、工程１を行う際テスト対象のチップ４２へ電源が投入され、連続して工程２が行われ、工程２終了後電源がオフされる。これが一連の救済工程（＝工程１＋工程２）である。次に不良Ｂを検出するテストを行うときは、再び電源が投入され、工程１及び２が行われ、終了後電源がオフされる。
【００７４】
工程１：ファンクションテスト＆救済判定
テスタ４１及びチップ４２に電源が投入されると、図５に示すモードレジスタセットコマンドＭＲＳにより、図２に示されるＮＶＲＡＭ１０５Ａ及び１０５Ｂに格納されるデータが対応するラッチ１０４に読み出される。１回目の救済工程の際には、ＮＶＲＡＭ１０５は初期状態であるため、その初期状態（ＮＶＲＡＭ１０５Ａ、１０５Ｂは全て”Ｌ”）がラッチ１０４に読み出される。この時、ＮＶＲＡＭ１０５の有効性を示すＮＶＲＡＭ１０５Ａが”Ｌ”であるから不良アドレス無しの場合に相当する。
【００７５】
次に、テスト装置４１からアドレスがアドレスバッファ１２を経由して比較判定回路１１０に導入され、そのアドレスはアドレス比較回路１０３に供給される。一方、入力されたアドレスに対応するセルに書きこまれたデータに相当する期待値が、テスタ装置４１からＤＱバッファ１９を経由して比較判定回路１１０のデータ比較回路１０１に導入される。ただし、パラレルテスト、オンチップコンペアのテストモード状態であれば期待値はチップ４２で生成されるため、テスト装置４１から期待値は出力されない。
ここまでが図９における「コマンド出力、アドレス出力、期待値出力」である。
【００７６】
チップ４２では、入力されたアドレスに対応するメモリセルから読み出されたデータと期待値が随時比較される。アドレススキャンを行い、データと期待値が一致する場合には不一致信号ｅｒｒがデータ比較回路１０１から出力されない。不一致の場合、不一致信号ｅｒｒがデータ比較回路１０１から出力される。
【００７７】
以下、工程１（ファンクションテスト＆救済判定）を実行中に、あるバンク３０１のアドレスで不一致信号ｅｒｒが出力されたと仮定する。また、ＮＶＲＡＭ１０５Ａ及び１０５Ｂは初期状態（プログラムされていない）と仮定する。また最初の不良アドレスはセット０に、次にセット１に格納されるものとする。
【００７８】
最初（１回目）の不一致信号ｅｒｒが出力されたとき、不良アドレスａｄｒ（ｎｂｉｔ）は救済判定回路１０２を経由してセット０のラッチ１０４（Ｂ（ｓｅｔ０））に格納される。その不良アドレスが格納されたことを示すために、ラッチ１０７に”Ｈ”が救済判定回路１０２により格納される。
【００７９】
更に、アドレスをスキャンし、再び（２回目）不一致信号ｅｒｒが出力された際には、セット１のラッチ１０４及びラッチイネーブル１０７ビットに夫々不良アドレス及び”Ｈ”が書き込まれる。
【００８０】
更に、アドレスをスキャンし更に不良がある場合（同一バンクで３回目以降の不一致信号ｅｒｒ）には、Ｆ（ｒｅｓｕｌｔ）信号が”１”（ハイ）レベルになり、図３に示すラッチ１０９に”Ｈ”が書き込まれる。本実施形態では、バンク毎のロウ側の冗長数は２個であり、不良が３個以上の場合は、チップの不良（救済不可能）として判断（Ｂ（ｒｅｓｕｌｔ）が“Ｈ”）される。
【００８１】
データと期待値の一致不一致の判定は、最後のアドレスまで行われる。ここまでの工程が図９における工程１「コンペア救済判定」である。また、図９の工程１は、図４及び図５に対応する。
【００８２】
次に、図９の工程２に移る。工程２では、救済（ＮＶＲＡＭへプログラム）が行われる。つまり、ラッチ１０４に格納された不良アドレスをＮＶＲＡＭ１０５Ｂにプログラムすると共にラッチイネーブル１０７に格納されたデータをＮＶＲＡＭ１０５Ａにプログラムする作業を行うことを指示するテストコマンドがテスト装置４１からチップ４２に導入される。
ここまでの工程が図９における工程２の「テストコマンド出力」である。
【００８３】
チップ４２側では、例えば、セット０のラッチ１０４のＢ（ｓｅｔ０）に格納されたアドレスデータ（ｎｂｉｔ）は、Ｂ（ｓｅｔ０）、制御回路３２０で制御されたＰａｄｒ（ｓｅｔ０）を経由して、セット０のＮＶＲＡＭ１０５Ｂにプログラムされる。
更に、ラッチ１０７に書込まれたデータ“Ｈ”が、Ｄ（ｓｅｔ０）、制御回路３２０で制御されたＰａｄｒ（ｓｅｔ０）を経由してＮＶＲＡＭ１０５Ａにプログラムされる。
【００８４】
これらのラッチ動作は、制御回路３２０の出力ｃｔｒｌ（ｓｅｔ０）により制御される。具体的には、その制御は、ＮＶＲＡＭ１０５の書込，読出，消去の際の電圧制御である。
【００８５】
また、図３のラッチ１０９に不良チップを示すデータ“Ｈ”が格納されている場合には、そのデータは制御回路３２０、ｃｔｒｌ（ｒｅｓｕｌｔ）を経由してＮＶＲＡＭ１０８にプログラムされる。
【００８６】
この工程が図９における工程２の「ＮＶＲＡＭへプログラム」である。工程２の動作は、図６乃至８にて詳細に説明される。
【００８７】
以上の動作が、例えば不良Ａを検出するテストである。次に、例えば不良Ｂを検出するテスト行う。この場合、先に不良Ａを検出するテストにてプログラムされた不良アドレスと同一アドレスが再び不良と検出される可能性がある。この場合、再びラッチ１０４に不良アドレスが格納されＮＶＲＡＭへプログラムされる、という問題が生じる。この無駄をなくすためにＮＶＲＡＭ１０５Ａが設けられている。以下、この仕組みについて説明する。なお、このケースは、後述する（３）のケースに相当する。
【００８８】
例えば、不良Ａを検出するテストの後、不良Ｂを検出するテストを図９に示す通り行う。つまり、再びテスト装置４１からコマンド、アドレス、期待値がチップ４２に導入される。チップ４２では、前回のテストの後、電源がオフされたことにより、ラッチ１０４のデータが保持されず消去されている。したがって、チップ４２に電源投入後、図５に示すモードレジスタセットコマンドＭＲＳにより、例えば、セット０のＮＶＲＡＭ１０５Ａに格納されていたＮＶＲＡＭイネーブル情報及びＮＶＲＡＭ１０５Ｂに格納されていたアドレス情報がラッチ１０４Ａ、１０４に夫々読み出される。不良アドレスがＮＶＲＡＭ１０５にプログラムされていた場合、ＮＶＲＡＭ１０５Ａからラッチ１０４Ａにはプログラムされたデータを示す”Ｈ”が格納され、そうでないときはプログラムされていないことを示す”Ｌ”が格納される。
【００８９】
工程１のファンクションテストの際に、テスト装置４１から入力されるアドレスａｄｒとＮＶＲＡＭ１０５から読み出されたラッチ１０４の救済アドレスの比較をアドレス比較回路１０３で行う。救済判定回路１０２は、アドレス比較結果出力ＥとＮＶＲＡＭイネーブルＣ（ｓｅｔ０）、ラッチイネーブルＤ（ｓｅｔ０）の出力をチェックし、そのアドレスが既に置換されているか否かを認識することができる。例えば、不良Ｂを検出するテストを実行中に不良Ａを検出するテストで既に置換された救済アドレスと同じアドレスで不一致信号ｅｒｒが検出された場合は、不良アドレスのラッチへの格納及びＮＶＲＡＭへのプログラムは行わない。
【００９０】
不良Ｂを検出するテストの際、新たな不良アドレス（既に置換されていない）が検出された際には、救済判定回路１０２は未使用のＮＶＲＡＭ１０５に対応するラッチ１０４、１０７にそれぞれ救済アドレス、ラッチイネーブル情報を格納する。もしくは、未使用のＮＶＲＡＭ１０５がない場合、不良品を示すラッチ１０９へ救済不可の情報を格納する。
次に、不良Ｂを検出するテストについても、上記［００８１］〜［００８５］と同様の方法で工程２（ＮＶＲＡＭへのプログラム）が行われる。
【００９１】
本実施形態において、同じ救済アドレスが２度プログラムされない方法の概要について、ここでまとめて説明する。
【００９２】
同じ救済アドレスが２度プログラムされるということは、同じバンク３０１〜３０４のｓｅｔ０とｓｅｔ１のＮＶＲＡＭ１０５に同じアドレスがプログラムされるということである。これが起きる事例としては、次の（１）と（２）の２つが考えられる。
（１）１回目のファンクションテストでプログラムされた不良アドレスと、２回目のファンクションテストで検出された不良アドレスが同じである場合。
（２）１回目のファンクションテストで１番目に検出した不良アドレスと、１回目のファンクションテストで２番目に検出した不良アドレスとが同じである場合。
【００９３】
アドレス比較回路１０３は、テスト装置４１から入力したアドレスａｄｒと、ラッチ１０４のＢ（ｓｅｔ０）を比較する。このとき、ラッチ１０４のＢ（ｓｅｔ０）が比較すべき有効なデータである状態としては、次の（３）と（４）の２つが考えられる。
（３）１回目のファンクションテストでプログラムされた不良アドレスが、ラッチ１０４に格納された場合。
（４）１回目のファンクションテストで１番目に検出した不良アドレスが救済判定回路１０２によりラッチ１０４に格納された場合。
【００９４】
上記（３）の状態を示すラッチは符号１０４Ａで示すもので、ＮＶＲＡＭイネーブルである。
上記（４）の状態を示すラッチは符号１０７で示すもので、ラッチイネーブルである。
【００９５】
アドレス比較回路１０３は、ＮＶＲＡＭイネーブル１０４Ａ、ラッチイネーブル１０７が”Ｈ”であるところのラッチ１０４のＢ（ｓｅｔ０）を上記比較すべきアドレスであるとして、テスト装置４１から入力されたアドレスａｄｒと毎回比較する。
【００９６】
Ｃ（ｓｅｔ０）、Ｃ（ｓｅｔ１）は、救済判定回路１０２へも入力されるが、これは、使用済のＮＶＲＡＭ１０５を認識するためである。Ｃ（ｓｅｔ０）＝”Ｈ”であるところのＮＶＲＡＭ１０５は既にプログラム済であるので、救済判定中に不良アドレスを検出した場合には、ｓｅｔ１を使用するように、救済判定回路１０２は、ラッチ制御信号Ｆ（ｓｅｔ１）において、不良アドレスｉｎａｄｒを格納するように指示する。
【００９７】
次に、本実施形態について詳細に説明する。
【００９８】
本実施形態の組立て後救済は、図９および図１０に示すように、▲１▼「ファンクションテスト＆救済判定」、▲２▼「救済」の二工程に大きく分けられる。図１１および図１２に示した従来の方法に対して、「コンペア・救済判定」の処理がチップ４２に分担されている。「救済判定」は、ハードウェアで処理されるため、「コンペア」と同時に解析される。その解析結果は、チップ４２上のレジスタに一時的に格納され、「ファンクションテスト」終了後、電源を遮断せずに連続的に、テストモードを用いて不揮発性メモリへプログラムされる。このため、テスト装置４１は、テストパターンをチップ４２に印加するだけとなり、簡易なテスト装置４１でスループットが向上できる。
【００９９】
図９に示すように、「コンペア、救済判定」機能を各チップ４２に搭載し、テスト装置４１は、「コマンド、アドレス、期待値」のみを制御する（図９の「コマンド出力」、「アドレス出力」、「期待値出力」参照）。「ファンクションテスト」の結果は、各チップ４２へ格納されるため、テスト装置４１へ転送する必要が無く、同時測定数は増加する。チップ４２において、テスト回路の機能を限定したため、チップ面積の増加に対してテスト効率が優勢となり、チップコストは減少し、組立後救済の効果が現れる。
【０１００】
図１０に示すように、テスト装置４１は、テストパターンを出力するのみでよく、チップ４２内で「コンペア」（期待値とメモリセルからの読出しデータの比較）、「救済判定」、「救済」を行う。多数のチップ４２を並列テストすることにより、テスト時間の短縮が可能である。
【０１０１】
次に、図１を参照して、本実施形態の構成について説明する。
【０１０２】
テストコストの要因として、検査時間のスループット、テスト装置の償却費等が上げられる。これらのテストコストを低減する方法として、テスト回路やＢＩＳＴをチップに搭載する技術がある。しかしながら、テスト回路による面積の増加による歩留りの低下と、テストコストの低減関係はトレードオフの関係にある。
【０１０３】
ＤＲＡＭのテストを、全てＢＩＳＴ（テスト回路）に置き換えることは現実的に困難である。組立後救済を考えた場合、チップ−テスト装置間のテスト結果の通信が無くなれば、テスト時間、テスト装置の抑制に極めて効果的である。すなわち、図１に示すように、パス／フェイル情報を得るためのコンペア回路（救済判定機能付）１１０を搭載することで、テスト装置４１側にコンペア、ＦＢＭが不要となる。
【０１０４】
本実施形態においては、テスト装置４１は、テストパターンの印加を並列にチップ４２に行うのみである。図１に示すように、チップ４２の内部には、不良アドレスを検出し、その検出された不良アドレスを連続的に（テスト装置４１からのアクセスを必要とすることなく）、不揮発性メモリ１０５にプログラムする回路１１０が設けられている。
【０１０５】
また、符号１１０で示されるコンペア回路は、従来のパラレルテスト、オンチップコンペアテストを行うための回路と共有できるため、面積の増加は最低限に抑制できる。テスト結果は、一時的にレジスタ１０４に格納されるが、そのレジスタも従来回路（不揮発性メモリ２０Ａ内のラッチ２４０）と共有できる。
【０１０６】
ここで、従来から行われているオンチップコンペアテストについて説明する。テストバーイン装置を用いたテスト方法には以下の問題があった。即ち、１つのテストボードに接続されるコンパレータの台数には制約があり、このため、１ボード上に載るチップの数の割にコンパレータの台数が少ない。１台のコンパレータを複数のチップのＩ／Ｏが共用する場合、全チップ一度にデータ出力サイクルを行うとその複数のチップのデータが同時に１つのコンパレータバスに出力されることになり、パス／フェイルの判定をすることができない。
このことから、出力をチップ外に出さずチップ内でパス／フェイルの判定ができれば全チップ一度にデータ出力サイクル（チップ内）を行っても上記問題は生じない。オンチップコンペアテストは、これを実現するものである。チップ内で判定を行ったパス／フェイルの判定結果を知るには、チップ内部で判定した結果をラッチしておき、全ビットのテストが終了した時点でラッチした結果をブロック毎にコンパレータに出力する。このようにすれば、どのチップがフェイルしたのか、すなわちパス／フェイル判定が可能となる。
本実施形態では、上記のコンペア回路１１０を上記オンチップコンペアテストで用いるコンパレータと共有することができる。
【０１０７】
テスト終了後、ラッチ１０４の情報は、不揮発性メモリ１０５へプログラムされる。このように、従来のテスト回路を有効に活用することで、テスト回路の増加を抑制する。
【０１０８】
次に、図２および図３を参照して、本実施形態の要部の構成について説明する。
【０１０９】
図２において、不良アドレス置換用の不揮発性メモリ１０５の構成は、図１４の不揮発性メモリアレイ２１０と同様である。不揮発性メモリアレイ１０５は、Ｎビットの不良アドレス（フルアドレス）を格納するためのＮ個（Ｎビット分）の不揮発性メモリ（アドレスビット）ＮＶＲＡＭ１０５Ｂと、そのＮ個の不揮発性メモリに格納された情報が有効であることを示す１個（１ビット分）の不揮発性メモリ（イネーブルビット）ＮＶＲＡＭ１０５Ａとを有している。
図１４と異なり、データ比較回路１０１がチップ４２に１つ搭載され、救済判定回路１０２がバンク３０１〜３０４毎に１つ搭載されている。
【０１１０】
また、ラッチ１０４に格納されたラッチデータの有効性を示すためのラッチ１０７がセット毎に１個追加される。ラッチ１０７が活性化（”Ｈ”）されるのは、救済判定回路１０２から不良アドレスがラッチ１０４に書き込まれた時のみである。つまり、ラッチ１０７が活性化されたラッチ１０４の不良アドレスＢ（ｓｅｔ０）のみが後のプログラム工程で制御回路３２０を経て不揮発性メモリアレイ１０５へプログラムされる。
さらに、図３に示すように、本実施形態の構成に必須ではないが、そのチップ４２において不良アドレスを救済可能か否かを示すデータ（良／不良品情報）を格納するテスト結果格納用不揮発性メモリ３５０がチップ４２に１つ搭載されている。なお、図２と図３は、二点鎖線の位置にて、信号Ｆ（ｒｅｓｕｌｔ）の入出力で連結される関係にある。
【０１１１】
本実施形態の構成では、コマンドのみ、テスト装置４１から、テストモードを用いて実行され、図２の制御回路３２０を経て不揮発性メモリアレイ１０５が制御される。
【０１１２】
本実施形態において、救済判定時に使用される、ラッチ１０４およびアドレス比較回路１０３は、図１４のラッチ２４０およびアドレス比較回路２３０とそれぞれ共有される。
【０１１３】
本実施形態のメモリアレイ１１において、組立て後に使用される冗長線はロウ、カラムの何れかに限定される。図２の構成例は、ロウ側のみに冗長線が設けられている（図１３と異なり、図１では、組立て後救済用としては、予備メモリ列１１ｂのみが設けられ、予備メモリ行１１ａは設けられていない）。後述するように、組立て後に使用する冗長線がロウ、カラムの何れかに限定されることで、さらに救済判定論理が容易となり、回路規模の増加が抑制される。
【０１１４】
組立て後の不良は、リフレッシュ不良等のシングルビット不良が大部分であるため、冗長線をロウ、カラムのいずれかに限定することによる、救済効率の低下は少ない。
【０１１５】
図２において、不揮発性メモリアレイ１０５のデータのリード動作、イレース動作は、図１４と同じである。
図１４と異なり、不揮発性メモリアレイ１０５のデータのプログラム動作と、救済判定動作が新たに追加されている。次に、これらの動作について説明する。
【０１１６】
本実施形態では、テスト装置４１は、テストパターンの印加を並列にチップ４２に行うのみである。データ比較回路１０１にて期待値と、メモリアレイ１１から読み出したデータ（読出しデータ）との比較が行われる。
データ比較（コンペア）回路１０１は、従来から一般に行われているパラレルテストやオンチップコンペアを行う回路と共有している。
【０１１７】
データ比較回路１０１にて比較した結果、期待値と読出しデータとが不一致である場合、データ比較回路１０１から不一致信号ｅｒｒが救済判定回路１０２に出力される。
【０１１８】
救済判定回路１０２では、不一致信号ｅｒｒと、アドレス比較回路１０３へ入力するアドレス信号ａｄｒとラッチ回路の出力信号Ｃ（ｓｅｔ０），Ｂ（ｓｅｔ０），Ｄ（ｓｅｔ０）を比較した、一致不一致信号Ｅが入力し、後述する救済アドレスの論理に基づいて、不良アドレスが認定されると、テスト装置４１から出力されたその不良アドレスと認定されたアドレス（そのときに読出しデータを読み出したアドレス）がアドレス端子ａｄｒに入力され、救済判定回路１０２を経て、アドレスｉｎａｄｒがラッチ１０４へ書込まれる。
【０１１９】
ラッチ１０４は、図１４のラッチ２４０と同様に、チップ４２の起動時に不揮発性メモリアレイ１０５のデータが書込まれる回路である。本実施形態では、ラッチ１０４は、救済判定時の不良アドレスを一時的に保存する回路と共有する。
【０１２０】
ここで、救済判定時の不良アドレスがラッチ１０４に書込まれるときに、その不良アドレスがアドレス比較回路１０３を経由する理由は、次の通りである。
【０１２１】
チップ４２には、複数の不良アドレスが書込まれる構成とされている。既に前回のアクセスで、ある読出しデータについてデータ比較回路１０１が不一致信号ｅｒｒを出力しており、その後のアクセスで、その読出しデータが読み出されたセルと同じロウ上のセルのエラーが検出されて、その同じロウ上のアドレスが不良アドレスとしてチップ４２に書込まれること（多重書込み）を避ける必要がある。アドレス比較回路１０３は、検出された不良アドレスが、既に救済されたアドレスか、未だ救済されていないアドレスかを判定し（後述するアドレス一致信号Ｅ、図５の▲３▼参照）、未だ救済されていないアドレスのみをラッチ１０４に書込む。既に救済されたアドレス（ロウライン）については、データ比較回路１０１が不一致信号ｅｒｒを出力しても、既にその不良は救済されたものとして、ラッチ１０４へは書込まれない。
【０１２２】
上記機能を有するアドレス比較回路１０３は、図１４のアドレス比較回路２３０と共有している。
【０１２３】
メモリアレイ１１の全てのメモリセルについてアクセスを行って、上記不良アドレスの救済判定が終了すると、次の動作が行われる。
ラッチ１０４に不良アドレスが書込まれていれば、図１４と同じテストモードコマンドを入力端子ｉｎに入力することで、ラッチ１０４に書込まれた不良アドレスのデータを不揮発性メモリアレイ１０５（図１４の不揮発性メモリアレイ２１０に相当する）に書込む。ラッチ１０４に格納されているデータが救済判定による（上記段落［０１１２］で説明されたデータではなく）不良アドレスか否か、もしくは不揮発性メモリアレイ１０５にプログラムされたデータがラッチ１０４に読み出された不良アドレスか否かは、ラッチイネーブル１０７を参照する。ラッチ１０７の出力Ｄ（ｓｅｔ０）は、制御回路３２０に入力されるため、外部からどのラッチのデータをプログラムするかを指示する必要はない。
【０１２４】
次に、図３の”テスト結果格納用不揮発性メモリ”について説明する。
【０１２５】
図２では、図１４のバンク２０１〜２０４のアドレスセット０、１と同様に、各バンク３０１〜３０４について、２つのアドレスセットが設けられ、４つのバンク３０１〜３０４の合計で８つのアドレスセットが搭載されている。
【０１２６】
ここで、８つのアドレスセットの全てに不良アドレスが書込まれた後に、不一致信号ｅｒｒが検出されると、もはや救済不可能であるので、テスト結果格納用不揮発性メモリ３５０には、「そのチップ４２はそれ以上救済不可能である」旨を示すデータが格納される。
【０１２７】
以上述べたように、不揮発性メモリアレイ１０５に不良アドレスがプログラムされることにより、救済工程（図９の工程２）が終了する。
【０１２８】
次回から動作するときは、チップ４２の起動時に不揮発性メモリアレイ１０５から不良アドレスがラッチ１０４に読み出され一時的に保存される。
ＳＤＲＡＭ１０が実際に動作するときは、アドレス端子ａｄｒからメモリアレイ１１のアドレス（外部からアクセスされているアドレス）が入力されると、アドレス比較回路１０３にて、その外部からアクセスされているアドレスと、ラッチ１０４に読み出されている不良アドレスとの比較が行われる。
【０１２９】
図２に示すように、アドレス比較回路１０３において、その比較の結果、両者が一致したときには、アドレスヒット信号ｈｉｔがイネーブルになり、図１のロウデコーダ１３に一致検出信号が供給され、予備メモリ列１１ｂを選択させる切換信号（または置換アドレス）が出力される。
【０１３０】
次に、図４および図５を参照して、救済判定回路１０２に設けられている上述した救済アドレスの論理について説明する。
【０１３１】
図２において、アドレス不一致信号ｅｒｒは、データ比較回路１０１から救済判定回路１０２に出力され、”Ｌ（０）”はＰＡＳＳ（期待値と読出しデータとが一致した場合）を示し、”Ｈ（１）”はＦＡＩＬ（期待値と読出しデータとが不一致の場合）を示している。
【０１３２】
セット１のイネーブル信号Ｃ（ｓｅｔ１）が０であるときには、セット１の不揮発性メモリアレイ１０５に不良アドレスが書込まれていない状態を示している。
セット０のイネーブル信号Ｃ（ｓｅｔ０）が０であるときには、セット０の不揮発性メモリアレイ１０５に不良アドレスが書込まれていない状態を示している。
【０１３３】
図４の真理値表について説明する。
【０１３４】
複数のテストの結果から救済アドレスを得るとき、各テストで得られた救済アドレスは、チップが搭載する冗長線数以下でなければならない。そのため、図４の真理値表を用いて各テストの、救済アドレスを計数しつつ、選択的にラッチ１０４へ書きこむ論理が必要となる。
【０１３５】
従来の救済工程では、以下の動作が行われていた。
（従来の救済工程）
従来、メモリの救済工程Ａでは、ＦＢＭを使用していた。
メモリの救済工程Ａで使用するテストパターンは１つに限定されない。
すなわち、不良１を検出するテストＢ１、不良２を検出するテストＢ２、不良３を検出するテストＢ３という具合に、チップの救済アドレスを求める時には、複数のテストパターンが使用される。
【０１３６】
この時、テストＢ１、Ｂ２、Ｂ３で検出された不良アドレスが救済アドレスとなる。この救済アドレスをそれぞれＸ１（ｎ），Ｘ２（ｎ），Ｘ３（ｎ）とすると（不良数ｎ＝０，１，２…）救済アドレスは、以下の順序で得られる。
【０１３７】
テストＢ１を実行、救済判定をワークステーションＷＳ等（以下、ＷＳ）で行い、結果Ｘ１（ｎ）をＷＳに格納する。
テストＢ２を実行、救済判定をＷＳで行い、結果Ｘ２（ｎ）をＷＳに格納する。
テストＢ３を実行、救済判定をＷＳで行い、結果Ｘ３（ｎ）をＷＳに格納する。
【０１３８】
この時、チップは各テストＢ１，Ｂ２，Ｂ３毎に電源ＯＦＦ、ＯＮを繰り返す。
チップの救済アドレスＺ（ｎ）は、ＷＳ上で演算され、
Ｚ（ｎ）＝Ｘ１（ｎ）ｏｒＸ２（ｎ）ｏｒＸ３（ｎ）（ｎ＝０，１，２…）
となる。
【０１３９】
救済アドレスＺ（ｎ）の総数ｎはチップに搭載される冗長線数以下であるならば、チップは救済可能であり、この結果を、最後にチップへ与え救済を行う。
【０１４０】
上記の従来の救済工程と比較して、本実施形態の救済工程は以下の通りである。
【０１４１】
本実施形態では、救済判定はチップ上で実施される。救済アドレスは、救済判定後、ラッチ１０４に格納される。複数のテストＢ１，Ｂ２，Ｂ３を実行する時、それぞれのテスト終了後不揮発性メモリアレイ１０５へプログラムされる。
テストＢ１を実行、救済判定をチップで行い、結果Ｘ１（ｎ）を不揮発性メモリアレイ１０５へプログラムする。
テストＢ２を実行、救済判定をチップで行い、結果Ｘ２（ｎ）を不揮発性メモリアレイ１０５へプログラムする。
テストＢ３を実行、救済判定をチップで行い、結果Ｘ３（ｎ）を不揮発性メモリアレイ１０５へプログラムする。
【０１４２】
上記の様に、各テスト実行後、別途テストモードでプログラムを行う。プログラムされるべき不揮発性メモリアレイ１０５を指定するラッチがラッチ１０７である。このラッチ１０７は、救済判定時にラッチ１０４が救済アドレスを得た時のみ活性化”Ｈ”される。このため、外部からテストモードでプログラムする時、プログラムすべき不揮発性メモリアレイ１０５を指定する必要が無く、チップ内部でラッチ１０７が”Ｈ”のラッチ１０４のみが不揮発性メモリアレイ１０５へプログラムされる様に制御される。
【０１４３】
各テスト実行後プログラムする理由は、各テスト間で電源ＯＦＦ、ＯＮした時、 ラッチ１０４の救済アドレスが消えるためである。このため、テストＢ１、Ｂ２、Ｂ３毎に、毎回不揮発性メモリアレイ１０５へプログラムする必要がある。
【０１４４】
この時、チップの救済アドレスＺ（ｎ）は（従来の救済工程）と同じ結果、
Ｚ（ｎ）＝Ｘ１（ｎ）ｏｒＸ２（ｎ）ｏｒＸ３（ｎ）（ｎ＝０，１，２…）
となる必要がある。
【０１４５】
従来は、各テストで得られた救済アドレスＺ（ｎ）の総数はＷＳ上で計数できた。これに対して、本実施形態の救済工程では、テストＢ１，Ｂ２，Ｂ３で検出された救済アドレスＺ（ｎ）の総数ｎを最終テストであるＢ３で、かつチップ上で、知る必要がある。この仕組みが図４に与えられた真理値表である。
【０１４６】
具体的に言うと、使用された不揮発性メモリアレイ１０５のイネーブルビットは”Ｈ”であり、この情報がチップ動作時、ラッチ１０４のイネーブルビットへ読み出される。このように、ラッチ１０４のイネーブルビットを参照することで、過去のテストで検出された救済アドレスが分かるようになっている。
【０１４７】
後述するように、図４に示した（ａ）−（ｄ）の線は、真理値表を説明するためのものである。
（ａ）すなわち（ａ１）−（ａ４）の欄は、ｓｅｔ０，ｓｅｔ１が共に未使用（以前のテストで救済アドレスは未検出）
（ｂ）すなわち（ｂ１）−（ｂ４）の欄は、ｓｅｔ０が使用済，ｓｅｔ１が未使用（以前のテストで救済アドレスが一個検出済）
（ｃ）すなわち（ｃ１）−（ｃ４）の欄は、ｓｅｔ０が未使用，ｓｅｔ１が使用済（ｓｅｔ１から使用されない様に図４は論理されているため、ありえない状態）
（ｄ）すなわち（ｄ１）−（ｄ４）の欄は、ｓｅｔ０，ｓｅｔ１が共に使用済（以前のテストで救済アドレスが２個検出済）
【０１４８】
ここでは、不良アドレスを検出するためのテストパターン（テストプログラム）が２つある場合について考える。最初に行われるテストをテストパターン１とし、次に行われるテストをテストパターン２とする。
＜テストパターン１＞
テストパターン１では、初めてテストが行われたので、チップ内の全ての不揮発性メモリが未使用の状態である。つまり、図２において、ＮＶＲＡＭイネーブル信号Ｃは下記の値をとる。
バンク３０１は、Ｃ（ｓｅｔ０）＝０でＣ（ｓｅｔ１）＝０である。
バンク３０２は、Ｃ（ｓｅｔ０）＝０でＣ（ｓｅｔ１）＝０である。
バンク３０３は、Ｃ（ｓｅｔ０）＝０でＣ（ｓｅｔ１）＝０である。
バンク３０４は、Ｃ（ｓｅｔ０）＝０でＣ（ｓｅｔ１）＝０である。
【０１４９】
図４の真理値表は、バンク３０１〜３０４のそれぞれに適用される。
＜テストパターン１＞を実行中には、図４の符号（ａ）を参照する。さらに、＜テストパターン１＞を実行中であって、最初のエラー（アドレス不一致）を検出した時には図４の（ａ１）を参照し、２回目のエラーを検出した時には（ａ２）を参照し（後述するエラーカウント信号は１）、３回目のエラーを検出した時には（ａ３）を参照し（エラーカウント信号は２）、４回目のエラーを検出した時には（ａ４）を参照する（エラーカウント信号は３）。後述するように、（ａ１）の時にはｓｅｔ０が選択され、（ａ２）の時にはｓｅｔ１が選択され、（ａ３）または（ａ４）の時にはテスト結果ラッチが選択される。
【０１５０】
＜テストパターン２＞
上記のテストパターン１を実行した結果、各バンク３０１〜３０４の不揮発性メモリの状態は、次の（ａ）〜（ｄ）の４つの場合が考えられる。
（ａ）ｓｅｔ０、ｓｅｔ１が共に未使用である。
（ｂ）ｓｅｔ０が使用済で、ｓｅｔ１が未使用である。
（ｃ）ｓｅｔ０が未使用で、ｓｅｔ１が使用済である。
（ｄ）ｓｅｔ０、ｓｅｔ１が共に使用済である。
【０１５１】
＜テストパターン２＞を実行する直前（テストパターン１の実行後）に、（ａ）ｓｅｔ０、ｓｅｔ１が共に未使用である場合には、図４の符号（ａ）を参照する。さらに、その場合に、最初のエラー（アドレス不一致）を検出した時には図４の（ａ１）を参照し、２回目のエラーを検出した時には（ａ２）を参照し、３回目のエラーを検出した時には（ａ３）を参照し、４回目のエラーを検出した時には（ａ４）を参照する。後述するように、（ａ１）の時にはｓｅｔ０が選択され、（ａ２）の時にはｓｅｔ１が選択され、（ａ３）または（ａ４）の時にはテスト結果ラッチが選択される。
【０１５２】
＜テストパターン２＞を実行する直前（テストパターン１の実行後）に、（ｂ）ｓｅｔ０が使用済で、ｓｅｔ１が未使用である場合には、図４の符号（ｂ）を参照する。さらに、その場合に、最初のエラー（アドレス不一致）を検出した時には図４の（ｂ１）を参照し、２回目のエラーを検出した時には（ｂ２）を参照し、３回目のエラーを検出した時には（ｂ３）を参照し、４回目のエラーを検出した時には（ｂ４）を参照する。
【０１５３】
＜テストパターン２＞を実行する直前（テストパターン１の実行後）に、（ｄ）ｓｅｔ０、ｓｅｔ１が共に使用済である場合には、図４の符号（ｄ）を参照する。さらに、その場合に、最初のエラー（アドレス不一致）を検出した時には図４の（ｄ１）を参照し、２回目のエラーを検出した時には（ｄ２）を参照し、３回目のエラーを検出した時には（ｄ３）を参照し、４回目のエラーを検出した時には（ｄ４）を参照する。
【０１５４】
＜テストパターン２＞を実行する直前（テストパターン１の実行後）に、（ｃ）ｓｅｔ０が未使用で、ｓｅｔ１が使用済である場合には、図４の符号（ｃ）を参照する。さらに、その場合に、最初のエラー（アドレス不一致）を検出した時には図４の（ｃ１）を参照し、２回目のエラーを検出した時には（ｃ２）を参照し、３回目のエラーを検出した時には（ｃ３）を参照し、４回目のエラーを検出した時には（ｃ４）を参照する。上記（ｃ）の場合は違反とされ、（ｃ１）〜（ｃ４）のずべての場合に、テスト結果ラッチが選択される。本実施形態では、不揮発性メモリは、ｓｅｔ０をまず使用し、次にｓｅｔ１を使用する論理であるため、その論理に違反する（ｃ）のケースは不良と判定される。
【０１５５】
次に、各ケースについて具体的に説明する。
【０１５６】
まず、データ比較回路１０１がアドレス不一致信号ｅｒｒとしてＦＡＩＬ（１）を出さない場合について説明する。
【０１５７】
この場合は、セット１の不揮発性メモリアレイ１０５やセット０の不揮発性メモリアレイ１０５が使用されているか否かに関わらずに、セット１の不揮発性メモリアレイ１０５やセット０の不揮発性メモリアレイ１０５をプログラムする必要が無い。そこで、救済判定回路１０２が、アドレス不一致信号ｅｒｒとしてＦＡＩＬ（１）を入力しないときには、救済判定回路１０２から出力される、セット１のラッチ１０４を選択するためのセット１ラッチ選択信号Ｆ（ｓｅｔ１）と、セット０のラッチ１０４を選択するためのセット０ラッチ選択信号Ｆ（ｓｅｔ０）と、救済不可能を示すラッチ１０９を選択するためのテスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）は、いずれもハイにならない。
【０１５８】
次に、データ比較回路１０１がＦＡＩＬ（１）を出した場合について説明する。
【０１５９】
救済判定回路１０２が、アドレス不一致信号ｅｒｒとしてＦＡＩＬ（１）を入力すると、救済判定回路１０２は、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）と、エラーカウント信号ｃｏｕｎｔ（図２には図示せず）を参照する。
【０１６０】
救済判定回路１０２は、エラーカウンタ（図示せず）を有している。そのエラーカウンタは、１回の救済工程（１回のアドレススキャン、すなわち、テストパターン１または２）を行っている間に、検出した不良アドレスの数をカウントする。エラーカウント信号ｃｏｕｎｔは、そのカウント数を示している。
【０１６１】
図２の構成例では、１つのバンク３０１〜３０４（１つの救済判定回路１０２）について、２つの不揮発性メモリアレイ１０５があるため、１つのバンク３０１〜３０４につき、最大で２つの不良アドレスまでは救済可能である。エラーカウンタが３をカウントした場合には、救済不可能となる。エラーカウンタのカウンタ値が０である場合には、まだ不良アドレスが検出されていないことを意味している。
【０１６２】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）がいずれも０であり、エラーカウント信号ｃｏｕｎｔが０である場合には、セット０ラッチ選択信号Ｆ（ｓｅｔ０）をハイにして、セット０のラッチ１０４を選択する。
【０１６３】
セット０ラッチ選択信号Ｆ（ｓｅｔ０）がハイになると、セット０のラッチ１０４が選択されて、アドレス端子ａｄｒから救済判定回路１０２に入力された不良アドレスは、セット０のラッチ１０４に格納される。
【０１６４】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）が０であり、セット０のイネーブル信号Ｃ（ｓｅｔ０）が１であり、エラーカウント信号ｃｏｕｎｔが０である場合には、セット１ラッチ選択信号Ｆ（ｓｅｔ１）をハイにして、セット１のラッチ１０４を選択する。
【０１６５】
セット１ラッチ選択信号Ｆ（ｓｅｔ１）がハイになると、セット１のラッチ１０４が選択されて、アドレス端子ａｄｒから救済判定回路１０２に入力された不良アドレスは、セット１のラッチ１０４に格納される。
【０１６６】
ここで、セット０のイネーブル信号Ｃ（ｓｅｔ０）が１であり、セット０の不揮発性メモリアレイ１０５に不良アドレスが書込まれているにも関わらず、エラーカウント信号ｃｏｕｎｔが０であるケースが存在する理由について説明する。
【０１６７】
複数のテストの結果から救済アドレスを求める時、上記の段落［０１４１］で説明したように、一度、不揮発性メモリアレイ１０５に不良アドレスをプログラムしたチップ４２に対して異なるテストパターンで不良アドレスを得るテストを行う。その場合には、前回の救済テスト時に不揮発性メモリアレイ１０５が既にプログラムされているケースが生じる。このケースが上記のセット０のイネーブル信号Ｃ（ｓｅｔ０）が１であり、かつエラーカウント信号ｃｏｕｎｔが０であるケースである。すなわち、エラーカウント信号ｃｏｕｎｔは、ファンクションテスト中に検出したフェイル数を示している。
【０１６８】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）が１であり、セット０のイネーブル信号Ｃ（ｓｅｔ０）が０であり、エラーカウント信号ｃｏｕｎｔが０である場合には、本実施形態の次に述べる救済判定のルール上、あり得ないケースを示しているため、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。本実施形態の救済判定のルール上では、番号の若い不揮発性メモリアレイ１０５から（ｓｅｔ０から）先に使用（不良アドレスの書込み）することが規定されている。
テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）がハイになると、そのハイ信号がラッチ１０９に出力される。
【０１６９】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）が１であり、セット０のイネーブル信号Ｃ（ｓｅｔ０）が１であり、エラーカウント信号ｃｏｕｎｔが０である場合には、以下の通りである。
既に、セット０の不揮発性メモリアレイ１０５に不良アドレスが書込まれており、かつセット１の不揮発性メモリアレイ１０５に不良アドレスが書込まれている上で、アドレス不一致信号ｅｒｒが”Ｈ（１）”（ＦＡＩＬ）を出力したときには、そのバンク３０１には、もはや不良アドレスを書込むべき不揮発性メモリアレイ１０５が残っていないため、救済不可能と認定し、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）がハイになると、そのハイ信号がラッチ１０９に出力される。
【０１７０】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）がいずれも０であり、エラーカウント信号ｃｏｕｎｔが１である場合には、以下の通りである。
セット０およびセット１の不揮発性メモリアレイ１０５に不良アドレスが書込まれいないが、前回のＦＡＩＬ検出（ｃｏｕｎｔ＝１）でセット０の不揮発性メモリアレイ１０５が使用されていることが示されている。したがって、セット１ラッチ選択信号Ｆ（ｓｅｔ１）がハイとなり、セット１のラッチ１０４が選択されて、アドレス端子ａｄｒから救済判定回路１０２に入力された不良アドレスは、セット１のラッチ１０４に格納される。
【０１７１】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）が０であり、セット０のイネーブル信号Ｃ（ｓｅｔ０）が１であり、エラーカウント信号ｃｏｕｎｔが１である場合には、以下の通りである。
セット０の不揮発性メモリアレイ１０５に不良アドレスが書込まれており、セット１の不揮発性メモリアレイ１０５に不良アドレスが書込まれいないが、前回のＦＡＩＬ検出（ｃｏｕｎｔ＝１）でセット１の不揮発性メモリアレイ１０５が使用されていることが示されている。このときに、アドレス不一致信号ｅｒｒが”Ｈ（１）”（ＦＡＩＬ）を出力したときには、そのバンク３０１には、もはや不良アドレスを書込むべき不揮発性メモリアレイ１０５が残っていないため、救済不可能と認定し、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）がハイになると、そのハイ信号がラッチ１０９に出力される。
【０１７２】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）が１であり、セット０のイネーブル信号Ｃ（ｓｅｔ０）が０であり、エラーカウント信号ｃｏｕｎｔが１である場合には、本実施形態の上記救済判定のルール上、あり得ないケース（ｓｅｔ１がｓｅｔ０よりも先に使用されている）を示しているため、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。
【０１７３】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）が１であり、エラーカウント信号ｃｏｕｎｔが１である場合には、以下の通りである。
既に、セット０の不揮発性メモリアレイ１０５に不良アドレスが書込まれており、かつセット１の不揮発性メモリアレイ１０５に不良アドレスが書込まれている上で、アドレス不一致信号ｅｒｒが”Ｈ（１）”（ＦＡＩＬ）を出力したときには、そのバンク３０１には、もはや不良アドレスを書込むべき不揮発性メモリアレイ１０５が残っていないため、救済不可能と認定し、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。
【０１７４】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）が０であり、エラーカウント信号ｃｏｕｎｔが２である場合には、以下の通りである。
前回のＦＡＩＬ検出（ｃｏｕｎｔ＝２）で既にセット０の不揮発性メモリアレイ１０５およびセット１の不揮発性メモリアレイ１０５が使用されており、そのバンク３０１には、もはや不良アドレスを書込むべき不揮発性メモリアレイ１０５が残っていないため、救済不可能と認定し、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。
【０１７５】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）が０であり、セット０のイネーブル信号Ｃ（ｓｅｔ０）が１であり、エラーカウント信号ｃｏｕｎｔが２である場合には、以下の通りである。
前回のＦＡＩＬ検出（ｃｏｕｎｔ＝２）で既にセット０の不揮発性メモリアレイ１０５およびセット１の不揮発性メモリアレイ１０５が使用されており、そのバンク３０１には、もはや不良アドレスを書込むべき不揮発性メモリアレイ１０５が残っていないため、救済不可能と認定し、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。
【０１７６】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、セット１のイネーブル信号Ｃ（ｓｅｔ１）が１であり、セット０のイネーブル信号Ｃ（ｓｅｔ０）が０であり、エラーカウント信号ｃｏｕｎｔが２である場合には、以下の通りである。本実施形態の上記救済判定のルール上、あり得ないケース（ｓｅｔ１がｓｅｔ０よりも先に使用されている）を示しているため、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。
【０１７７】
救済判定回路１０２が、セット１のイネーブル信号Ｃ（ｓｅｔ１）およびセット０のイネーブル信号Ｃ（ｓｅｔ０）とエラーカウント信号ｃｏｕｎｔを参照した結果、エラーカウント信号ｃｏｕｎｔが３である場合には、セット１のイネーブル信号Ｃ（ｓｅｔ１）と、セット０のイネーブル信号Ｃ（ｓｅｔ０）の状態に関わらず、以下の通りである。
前回のＦＡＩＬ検出（ｃｏｕｎｔ＝２）で既にセット０の不揮発性メモリアレイ１０５およびセット１の不揮発性メモリアレイ１０５が使用されており、そのバンク３０１には、もはや不良アドレスを書込むべき不揮発性メモリアレイ１０５が残っていないため、救済不可能と認定し、テスト結果ラッチ選択信号Ｆ（ｒｅｓｕｌｔ）をハイにする。
【０１７８】
次に、図２および図３における各符号の意味について説明する。
【０１７９】
Ａ（ｓｅｔ０）、Ａ’（ｓｅｔ０）、Ａ（ｓｅｔ１）、Ａ’（ｓｅｔ１）、Ａ（ｒｅｓｕｌｔ）は、不揮発性メモリアレイ１０５に書込まれたデータであり、チップ４２の起動時（パワーアップ時）、および上記ＭＲＳコマンドに応答して、ラッチ（信号（Ｃ（ｓｅｔ０）、（Ｃ（ｓｅｔ１）、（Ｂ（ｓｅｔ０）、（Ｂ（ｓｅｔ１）を出力するラッチ）に読み出される。
【０１８０】
Ｂ（ｓｅｔ０）、Ｂ（ｓｅｔ１）、Ｂ（ｒｅｓｕｌｔ）は、パワーアップ時、およびＭＲＳコマンドでラッチ１０４、１０９へ読み出されたデータ、もしくは救済判定時に得られた不良アドレスである。
【０１８１】
Ｃ（ｓｅｔ０）、Ｃ（ｓｅｔ１）は、パワーアップ時、およびＭＲＳコマンドで不揮発性メモリアレイ１０５のうちの単一のＮＶＲＡＭからラッチへ読み出され、不揮発性メモリアレイ１０５に書き込まれたデータが有効であることを示すＮＶＲＡＭイネーブル信号である。つまり、Ｃ（ｓｅｔ０）、Ｃ（ｓｅｔ１）は、救済判定時に不揮発性メモリアレイ１０５が既に使用されたか否かを示す信号である。
【０１８２】
Ｄ（ｓｅｔ０）、Ｄ（ｓｅｔ１）は、救済判定時に得られた救済アドレスが有効であるか否かを示すラッチイネーブル信号である。テストモードでプログラムするとき、この信号が有効なラッチ１０４のみが選択され、ラッチ１０４から不揮発性メモリアレイ１０５にプログラムされる。
【０１８３】
Ｆ（ｓｅｔ０）、Ｆ（ｓｅｔ１）、Ｆ（ｒｅｓｕｌｔ）は、救済判定時に得られた救済アドレスや救済不可能の結果をどのラッチ１０４、１０９へ格納するかを選択するための信号である。
【０１８４】
ｃｔｒｌ（ｓｅｔ０）、ｃｔｒｌ（ｓｅｔ１）、ｃｔｒｌ（ｒｅｓｕｌｔ）は、テストモードやＭＲＳコマンドから不揮発性メモリアレイ１０５を制御する信号である。ｃｔｒｌ（ｓｅｔ０）、ｃｔｒｌ（ｓｅｔ１）、ｃｔｒｌ（ｒｅｓｕｌｔ）は、リード、プログラム等の指示を与える。
【０１８５】
次に、救済判定の動作例について説明する。
【０１８６】
救済判定時には、初めに不揮発性メモリアレイ１０５からラッチ１０４Ａにデータが読み出され、その読出し結果を示すデータＣ（ｓｅｔ０）、Ｃ（ｓｅｔ１）が、救済判定回路１０２に入力される。この動作で、使用可能な不揮発性メモリアレイ１０５がどれであるかが救済判定回路１０２にて認識される。
【０１８７】
ファンクションテストが開始し、データ比較回路１０１がアドレス不一致信号ｅｒｒを出力したとき、アドレス比較回路１０３の出力Ｅ、不揮発性メモリアレイ１０５のイネーブルＣ（ｓｅｔ０）、Ｃ（ｓｅｔ１）の状態と、ファンクションテスト中に検出したフェイル数（ｃｏｕｎｔ）に基づいて、保存されるべき不揮発性メモリアレイ１０５のセットが選択される（セット選択信号Ｆ（ｓｅｔ０）、Ｆ（ｓｅｔ１）、Ｆ（ｒｅｓｕｌｔ）のいずれかがハイにされる（図４参照）。データの不一致が生じた不良アドレスは、救済判定回路１０２の出力ｉｎａｄｒを経由して、選択されたセットのラッチ１０４に書き込まれる（この書き込まれたデータがデータＢ（ｓｅｔ０）、Ｂ（ｓｅｔ１）である）。この時、ラッチ１０４に書き込まれた不良アドレスが有効であることを示すデータＤ（ｓｅｔ０）、Ｄ（ｓｅｔ１）も同時に、上記選択されたセットのラッチ１０７に書込まれる。検出したフェイル数（ｃｏｕｎｔ）は、救済判定回路１０２内でカウントされる。救済判定回路１０２の真理値表は、図４を参照して前述した通りである。
【０１８８】
ラッチ１０４のデータＢ（ｓｅｔ０）、Ｂ（ｓｅｔ１）とアドレスａｄｒが一致した場合、アドレス比較回路１０３からアドレス一致信号Ｅが活性化される。この時、データ比較回路１０１が不一致信号ｅｒｒを出力しても、既にその不良アドレスは救済されたものとして、ラッチ１０４へは書込まれない。
【０１８９】
全ての不揮発性メモリアレイ１０５のラッチ１０４にデータが書込まれた場合、テスト結果を格納する不揮発性メモリＦ（ｒｅｓｕｌｔ）が選択され、チップが不良品であるという情報がラッチ１０９へ書込まれる。
【０１９０】
本実施形態の救済判定の論理の特徴は以下の通りである。
【０１９１】
本実施形態では、組立て後に使用する冗長線をロウ、カラムの何れかに限定することにより、エラーカウンタのカウンタ値ｃｏｕｎｔと、セット１イネーブル信号Ｃ（ｓｅｔ１）とセット０イネーブル信号Ｃ（ｓｅｔ０）の値を参照するのみで、そのチップ４２において検出された不良アドレスを救済可能か否かを簡易な構成で容易に判定することができる。
【０１９２】
従来の図１３の例のように、メモリアレイ１１に、ロウおよびカラムの双方側の冗長線１１ｂ、１１ａが与えられている場合には、全てのセルについてのフェイル（”Ｈ（１）”のアドレス不一致信号ｅｒｒ）を検出した後に、ＦＢＭのフェイルメモリスキャンをし、冗長線に置換すべき不良アドレスを全ての組合せについてソフトウェアで計算して初めて救済判定を行うことができた。図１３のように、メモリアレイ１１に、ロウおよびカラムの双方側の冗長線１１ｂ、１１ａが与えられている場合には、アドレス不一致ｅｒｒを検出しても、それをロウ側の冗長線で救済すべきか、カラム側の冗長線で救済すべきかの２通りが考えられるからである。
【０１９３】
これに対し、本実施形態では、組立て後に使用する冗長線を例えばロウ側に限定することにより、アドレス不一致ｅｒｒを検出したと同時に、そのロウ側の配線を救済するためのロウ側の冗長線が残っているか否かを判断し、その判断の結果残っていれば、一義的にその不良アドレスを救済可能か否かが決定される。したがって、ＦＢＭを用いることなく、アドレス不一致ｅｒｒの検出と同時に冗長アドレス（本実施形態ではロウ側の冗長線）を得ることができる。
【０１９４】
また、本実施形態では、同じロウ側の配線上に複数のフェイルが検出されても、アドレス比較回路１０３によって、その複数のフェイルが検出されたロウ側の単一の配線に対応する単一の不良アドレスのみが不揮発性メモリアレイ１０５にプログラムされる。
【０１９５】
本実施形態のように、チップ４２内で救済判定が行えると以下の効果を得ることができる。従来は、同時に救済判定を行うチップ５２の数だけテスト装置５１にＦＢＭを搭載する必要があった。テスト装置５１に、多数のＦＢＭを搭載することは、テスト装置５１のコスト増を招き、テストコストが嵩む要因となっていた。本実施形態のように、チップ４２内で救済判定が行えると、テスト装置４１のコストを高くすること無く、多数のチップ４２の救済判定を同時に行うことができる。
【０１９６】
本実施形態では、テストパターンの印加のみは、テスト装置４１から行うこととしている。従来のように、チップのレジスタからテストパターンを発生させるようにすると、テスト回路の面積が大きくなってしまう。並列化のインパクトが大きいコンペア回路のみをチップ４２内部に持たせることとした。
【０１９７】
図５を参照して、救済判定の動作例を説明する。
【０１９８】
まず、▲１▼に示すように、テストモードにより救済判定回路１０２を活性化する。
次に、▲２▼に示すように、アドレス端子ａｄｒから入力したロウアドレスをラッチする（組立て後救済がロウ側の冗長線のみで行われる場合）。
【０１９９】
次に、▲３▼に示すように、アドレス比較回路１０３は、ロウアドレスとラッチ１０４に格納された内部アドレス（不良アドレス）の比較を行う。ラッチ１０４のデータＢ（ｓｅｔ０）、Ｂ（ｓｅｔ１）とロウアドレスａｄｒが一致した場合、アドレス比較回路１０３からアドレス一致信号Ｅが活性化される。アドレス一致信号Ｅが活性化された場合には、次の▲４▼で不一致信号ｅｒｒがハイになっても、不良アドレスａｄｒがラッチ１０４、１０９に書き込まれることはない。既に、そのロウアドレスは救済済みであるからである。
【０２００】
次に、▲４▼に示すように、データ比較回路１０１において、パラレルテスト等で、読出しデータと期待値データの一致／不一致判定が行われ、フェイルを検出する。フェイルが検出されると不一致信号ｅｒｒが立ち上がる。
次に、▲５▼に示すように、いずれかのラッチ１０４、１０９を選択し、その選択されたラッチ１０４、１０９へ不良アドレスａｄｒを書込む。このときに、どのラッチ１０４、１０９が選択されるかについては、図４を参照して説明した通りである。
【０２０１】
図６から図８を参照して、プログラムの動作例を説明する。
図６から図８では、３つのチップ４２を並列にテストした場合を示している。
図６は、不良アドレスが検出され無い場合を示し、図７は、不良アドレスが検出された場合を示し、図８は、救済不可能な場合を示している。
【０２０２】
図６〜図８の▲１▼に示すように、救済判定テスト（図９の工程１）終了後、テストモードにより、不揮発性メモリ１０５、１０８をプログラムするモードへエントリする（図９の工程２）。
【０２０３】
図６〜図８の▲２▼に示すように、バンクアクティブ（ＡＣＴ）コマンド入力後、ノーオペレーション（ＮＯＰ）コマンドを挿入し、最後にプリチャージコマンド（ＰＲＥ）を入力する。ＡＣＴ−ＰＲＥ間をプログラム時間として制御を行う（特願２０００−１９９９００）。この時、ラッチイネーブル信号Ｄが活性化している不揮発性メモリ１０５のみが、プログラム状態になる。図８の場合、ラッチイネーブル信号Ｄが活性化しているが、Ｂ（ｒｅｓｕｌｔ）が活性化しているため、良／不良品情報を記憶する不揮発性メモリアレイ１０８のみがプログラムされる。
【０２０４】
図６〜図８の▲３▼に示すように、最後にＭＲＳコマンドを入力し、プログラム動作が終了する。
【０２０５】
▲１▼のＭＲＳコマンドで、プログラムする旨のテストコードＣＯＤＥがアドレス端子ａｄｒから入力される。このとき、図６に示すように、不良アドレスが検出されなかった場合（ラッチイネーブル信号Ｄ（ｓｅｔ０）、（ｓｅｔ１）がいずれもローの場合）には、テストモードが印加されても、チップ４２の内部のプログラム動作が行われないようになっている。
【０２０６】
このとき、図７に示すように、不良アドレスが検出された場合には、ラッチイネーブル信号Ｄ（ｓｅｔ）がハイになっている。これは、救済判定時に得られた有効な不良アドレスがそのセットのラッチ１０４に書込まれていることを示している。ラッチイネーブル信号Ｄ（ｓｅｔ０）がハイであることが制御回路３２０によって参照されると、ｓｅｔ０の不揮発性メモリアレイ１０５へのプログラム動作を開始すべく、ｓｅｔ０の不揮発性メモリアレイ１０５へのプログラムを指示する信号であるｃｔｒｌ（ｓｅｔ０）が、ハイになる。ｃｔｒｌ（ｓｅｔ０）が、ハイになると、ｓｅｔ０の不揮発性メモリアレイ１０５へのプログラム動作が開始される。ｓｅｔ０のラッチ１０４のデータが不揮発性メモリアレイ１０５に転送されて、不揮発性メモリアレイ１０５にプログラムされる（Ｂ（ｓｅｔ０）およびＡ（ｓｅｔ０）がハイになっている）。そのプログラムに要する期間が▲２▼から▲３▼の期間である。
【０２０７】
このとき、図８に示すように、救済不可能である場合には、Ｂ（ｒｅｓｕｌｔ）がハイになった状態でチップ４２が存在している。この場合には、ラッチイネーブル信号Ｄ（ｓｅｔ０）およびＤ（ｓｅｔ１）がハイになっている状態であっても、ｓｅｔ０、ｓｅｔ１の不揮発性メモリアレイ１０５へのプログラム動作を不実施にすべく、ｃｔｒｌ（ｓｅｔ０）、ｃｔｒｌ（ｓｅｔ１）が、ローのままである。この場合には、テスト結果格納用不揮発性メモリ３５０の不揮発性メモリアレイ１０８へのプログラム動作を開始すべく、ｃｔｒｌ（ｒｅｓｕｌｔ）が、ハイになる。ｃｔｒｌ（ｒｅｓｕｌｔ）が、ハイになると、不揮発性メモリアレイ１０８へのプログラム動作が開始される。ラッチ１０９のデータが不揮発性メモリアレイ１０８に転送されて、不揮発性メモリアレイ１０８にプログラムされる（Ａ（ｒｅｓｕｌｔ）がハイになっている）。不揮発性メモリアレイ１０８にプログラムされると、そのチップ４２は救済不可能であることを意味している。
【０２０８】
図２および図６〜図８に示すように、プログラムを意図する制御信号が入力端子ｉｎへ入力されると、制御回路３２０によって、ラッチイネーブル信号Ｄが活性化しているセットの不揮発性メモリ制御信号ｃｔｒｌが活性化される。その後、ラッチ１０４、１０９上のデータＢは、ｐａｄｒを経由して不揮発性メモリアレイ１０５、１０８へプログラムされる。
【０２０９】
複数のチップ４２を並列テストする場合、どの情報をプログラムするかをテスト装置４１に知らせる必要はない。ラッチイネーブル信号Ｄを参照することで、必要なチップ４２、必要なセットのデータのみをプログラムすることが可能である。
【０２１０】
以上述べたように、本実施形態のテスト回路の特徴は以下の通りである。
【０２１１】
（１）チップ４２は、不揮発性メモリ（アンチフューズ含む）、コンペア回路で構成された救済回路を有する。不良アドレスを得るためのテストパターンは、外部のテスト装置４１からチップ４２に入力させる。データの一致・不一致を行うコンペア回路１０１と、不良アドレスを格納する不揮発性メモリ１０５をチップ４２内に構成した。
【０２１２】
（２）テスト回路の専有面積の増加を抑えるため、救済判定機能を有するコンペア回路は、テストモード等で活性化されるパラレルテスト、オンチップコンペアテスト等を行うための回路と共有にしている。
【０２１３】
（３）チップ４２は、フェイルメモリＦＢＭ（不良アドレスを保存するため検査対象のメモリの大きさに比例する大きさが必要とされる）を必要としない、救済判定機能付きコンペア回路１１０を有している。
【０２１４】
（４）救済判定機能のうち、アドレス一致／不一致検出回路１０３は、従来から組み込まれている、冗長アドレス検出回路（実動作が行われるときに外部から来たアドレスが冗長アドレスと一致しているか否かを判定する回路）と共有している。
【０２１５】
（５）不揮発性メモリ１０５に格納されたデータ（救済判定時に取得する救済情報（不良アドレス））は、不揮発性メモリ１０５と同数のレジスタ１０４に格納される。不揮発性メモリ１０５に直接アクセスして救済情報を読み出すと、読出し速度が遅い上に、読出し動作を繰り返すと不揮発性メモリ１０５の劣化を招くことがある。不揮発性メモリ１０５に格納されたデータは、パワーアップ時にフリップフロップなどのレジスタ１０４に読み出される。そのレジスタ１０４は、救済判定時に不良アドレスを一時的に格納するレジスタと、共有されている。フェイルメモリの代わりに、不揮発性メモリ１０５から読み出さたデータが一時的に格納されるレジスタ１０４の一部が使用されている。
【０２１６】
（６）不揮発性メモリ１０５に保存される不良アドレスは、ロウ（Ｘ）またはカラム（Ｙ）アドレスのいずれかを用いる。アルミフューズを用いた方法では、ロウ（Ｘ）方向およびカラム（Ｙ）方向の双方の情報を有していたのに対して、救済判定が簡略化される。
【０２１７】
（７）救済情報（不良アドレス情報）を不揮発性メモリ１０５へプログラムする工程は、チップ４２の電源を投入したままの連続した工程で行い、救済情報をチップ４２の外部へ出力しない。レジスタ１０４内に不良アドレスを一時的に格納するので、チップ４２の電源を切るとレジスタ１０４内のデータが消えてしまい不揮発性メモリ１０５にプログラムすることができないので、チップ４２の電源を投入したまま、不良アドレスのデータを不揮発性メモリ１０５にプログラムする。
【０２１８】
（８）組立後救済テスト時において、テスト装置４１はテストパターンを出力し、チップ４２はコンペア、救済判定、救済を行う。チップ４２のテスト回路の面積を小さくすることができる。
【０２１９】
本実施形態によれば、以下の効果を奏することができる。
【０２２０】
（１）組立て後救済工程のスループットが向上する（組立て後救済の並列処理がが可能）。
（２）テスト回路の面積が小さい（チップ歩留りが向上する）。
▲１▼ＢＩＳＴの機能のうち、パターンジェネレータ、テストパターン格納用ＲＯＭは除外し、コンペア回路のみを有する。
▲２▼冗長救済は、ロウ・カラムのいずれかに限定する。
▲３▼検査結果を一時的に格納するラッチと、救済判定機能の一部を従来回路と共有化する。
（３）（１）、（２）より、チップコストを低減できる。
【０２２１】
【発明の効果】
本発明の半導体集積回路装置によれば、組立て後救済工程のスループットが向上する。
【図面の簡単な説明】
【図１】図１は、本発明の半導体集積回路装置の一の実施形態の構成を示すブロック図である。
【図２】図２は、本発明の半導体集積回路装置の一の実施形態の要部の構成を示すブロック図である。
【図３】図３は、本発明の半導体集積回路装置の一の実施形態の他の要部の構成を示すブロック図である。
【図４】図４は、本発明の半導体集積回路装置の一の実施形態に用いられる真理値表を示す図である。
【図５】図５は、本発明の半導体集積回路装置の一の実施形態に用いられる信号のタイミングを示すタイミングチャート図である。
【図６】図６は、本発明の半導体集積回路装置の一の実施形態に用いられる信号のタイミングを示す他のタイミングチャート図である。
【図７】図７は、本発明の半導体集積回路装置の一の実施形態に用いられる信号のタイミングを示す他のタイミングチャート図である。
【図８】図８は、本発明の半導体集積回路装置の一の実施形態に用いられる信号のタイミングを示す更に他のタイミングチャート図である。
【図９】図９は、本発明の一実施形態の組立て後救済方法を示す図である。
【図１０】図１０は、本発明の一実施形態の組立て後救済方法を示す他の図である。
【図１１】図１１は、従来の組立て後救済方法を示す図である。
【図１２】図１２は、従来の組立て後救済方法を示す他の図である。
【図１３】図１３は、特願２０００−１９９９００の技術の構成を示すブロック図である。
【図１４】図１４は、図１３における第１不良アドレス設定＆比較回路２０Ａの構成例を示すブロック図である。
【符号の説明】
１１ メモリアレイ
１１ａ 予備メモリ行
１１ｂ 予備メモリ列
４１ テスト装置
４２ チップ
１０１ データ比較回路
１０２ 救済判定回路
１０３ アドレス比較回路
１０４ ラッチ
１０５ 不揮発性メモリアレイ
１０７ ラッチ
３０１ バンク
３０２ バンク
３０３ バンク
３０４ バンク
３２０ 制御回路
３５０ テスト結果格納用不揮発性メモリ
ａｄｒ アドレス信号
ｅｒｒ 不一致信号
Claims (10)
- メモリセルの不良配線に対応する不良アドレスが書き込まれる第１記憶部と、
前記第１記憶部に対応して設けられた第３記憶部と、
前記メモリセルから読み出された読出しデータと、前記メモリセルから読み出されるべき期待値データとを比較して、当該比較の結果を示す不一致信号を出力するデータ比較部と、
前記不一致信号と、前記第１記憶部に前記不良アドレスが書き込まれているか否かを示す第１信号に基づいて、前記第３記憶部に前記不良アドレスを格納する救済判定部と、
入力されたアドレスと前記第１記憶部から前記第３記憶部に読み出された前記不良アドレスとを比較して第１比較結果を生成し、前記第１比較結果に基づいて、前記不良配線に代わる冗長線が選択されるための信号を出力するアドレス比較部と
を備えた半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
前記第１記憶部には、前記第３記憶部から読み出された前記不良アドレスが書き込まれる
半導体集積回路装置。 - 請求項２記載の半導体集積回路装置において、
前記第３記憶部は、前記半導体集積回路装置の起動時またはＭＲＳコマンドで、前記第１記憶部から読み出される前記不良アドレスが格納されるレジスタと兼ねている
半導体集積回路装置。 - 請求項１から３のいずれか１項に記載の半導体集積回路装置において、
前記第１記憶部に書き込まれる前記不良アドレスは、前記メモリセルのロウアドレスおよびカラムアドレスのいずれか一方に限定されている
半導体集積回路装置。 - 請求項１から４のいずれか１項に記載の半導体集積回路装置において、
前記データ比較部は、パラレルテストおよびオンチップコンペアテストの少なくともいずれか一方を行う回路を兼ねている
半導体集積回路装置。 - 請求項１から５のいずれか１項に記載の半導体集積回路装置において、
前記救済判定部は、前記不一致信号と、前記第１信号に基づいて、前記不良アドレスが救済不可能であることを示す第３信号を出力する
半導体集積回路装置。 - 請求項６記載の半導体集積回路装置において、
更に、
前記第３信号を入力する第２記憶部
を備えた半導体集積回路装置。 - 請求項１から７のいずれか１項に記載の半導体集積回路装置において、
前記救済判定部は、前記不一致信号と、前記第１信号と、ファンクションテスト中に検出された前記読出しデータと前記期待値データとの不一致を示すフェイルの数を示すエラーカウント信号に基づいて、前記第３記憶部に前記不良アドレスを格納する
半導体集積回路装置。 - 請求項１から８のいずれか１項に記載の半導体集積回路装置において、
前記アドレス比較部は、入力されたアドレスと、前記第１記憶部に書き込まれた前記不良アドレスとを比較して第２比較結果を生成し、
前記第２比較結果に基づいて、前記入力されたアドレスが不良アドレスとして前記第１記憶部に書き込まれるか否かが決定される
半導体集積回路装置。 - 請求項１から９のいずれか１項に記載の半導体集積回路装置において、
前記第１記憶部、前記第３記憶部、前記データ比較部、前記救済判定部および前記アドレス比較部は、単一のチップに設けられている
半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002056517A JP3866588B2 (ja) | 2002-03-01 | 2002-03-01 | 半導体集積回路装置 |
| US10/370,578 US6967878B2 (en) | 2002-03-01 | 2003-02-24 | Redundancy architecture for repairing semiconductor memories |
| KR10-2003-0012224A KR100519897B1 (ko) | 2002-03-01 | 2003-02-27 | 반도체 메모리 복구용 용장 아키텍쳐 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002056517A JP3866588B2 (ja) | 2002-03-01 | 2002-03-01 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003257194A JP2003257194A (ja) | 2003-09-12 |
| JP3866588B2 true JP3866588B2 (ja) | 2007-01-10 |
Family
ID=27800094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002056517A Expired - Fee Related JP3866588B2 (ja) | 2002-03-01 | 2002-03-01 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6967878B2 (ja) |
| JP (1) | JP3866588B2 (ja) |
| KR (1) | KR100519897B1 (ja) |
Families Citing this family (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2002
- 2002-03-01 JP JP2002056517A patent/JP3866588B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-24 US US10/370,578 patent/US6967878B2/en not_active Expired - Fee Related
- 2003-02-27 KR KR10-2003-0012224A patent/KR100519897B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100519897B1 (ko) | 2005-10-13 |
| KR20030071630A (ko) | 2003-09-06 |
| JP2003257194A (ja) | 2003-09-12 |
| US20030164510A1 (en) | 2003-09-04 |
| US6967878B2 (en) | 2005-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060413 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060426 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060925 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061005 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| SG99 | Written request for registration of restore |
Free format text: JAPANESE INTERMEDIATE CODE: R316G99 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| SG99 | Written request for registration of restore |
Free format text: JAPANESE INTERMEDIATE CODE: R316G99 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131013 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S803 | Written request for registration of cancellation of provisional registration |
Free format text: JAPANESE INTERMEDIATE CODE: R316803 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |