JP2007066380A - 冗長回路及びその冗長回路を備えた半導体装置 - Google Patents

Abstract

【課題】 冗長回路を採用する場合には、不良ビットを判定するテスティングと、置換後の確認のためのテスティングとの２回のテスティングが必要であり、テスティング効率が悪いという問題がある。
【解決手段】 本願の冗長回路は、全ての冗長回路が使用され、さらに救済不可能の不良がある場合には救済不可能信号を出力させる。救済不可能信号が出力される場合には不良判断とする。救済不可能信号が出力されない場合には、良否判定のテスティング時に、不良メモリセルの抽出、不良メモリセルのアドレスをヒューズにプログラム、アドレスが正しくプログラムされたかの確認を行う。電気ヒューズへのプログラム後の確認を書き込まれたアドレス情報のみの確認で良品判断が可能となる。この構成とすることで不良ビット検出のテスティングのみとし、テスティング時間が短縮され、テスティング効率の良い冗長回路及びこの冗長回路を備えた半導体装置が得られる。
【選択図】 図１

Description

本発明は半導体装置に関し、特に不良メモリセルを救済する冗長回路、及びその冗長回路を備えた半導体装置に関する。

最近の半導体装置は微細化され、ますます大規模集積化が進んでいる。例えばダイナミックランダムメモリ（以下、ＤＲＡＭと称する）においては１Ｇビットのメモリ容量を有する製品が開発、実用化されている。

これらのＤＲＡＭにおいては、通常のメモリセルアレイが配置されたメインメモリセルアレイ領域のほかに予備のメモリセルアレイ領域を配置した救済用の冗長回路が用意されている。メインメモリセルアレイ領域の一部に欠陥が発見された場合には、欠陥メモリセルを予備のメモリセルに置き換える冗長回路技術が採用されている。この冗長回路の採用により大規模集積化された半導体装置の歩留まりを向上させ、コストダウンが図られている。

冗長回路には欠陥メモリセルのアドレス等を記憶させるプログラム素子が必要である。このプログラム素子としては、ポリシリや金属配線をレーザートリーマで切断する破壊ヒューズが主として使用されていた。しかしレーザートリーマで切断する方法では組立後の不良は救済できないことから、組立後救済可能な容量ヒューズ等の電気ヒューズも採用されるようになった。

これらの冗長回路による救済は、最初にテスターにより良否判定を行い、不良メモリセルを抽出する。次いで不良メモリセルのアドレスをレーザートリーマによりヒューズにプログラムし、再度テスターにより良否判定することにより行われている。電気ヒューズの場合には、不良メモリセルのアドレスを電気的にヒューズにプログラムされることになる。このように不良メモリセルの抽出と、救済後の確認の２回のテスティングが行われている。

これらの電気ヒューズによる救済には、次のような問題がある。最初の問題点は、２回のテスティングによるテスティング効率が悪いことである。従来はテスティング時間が短く、２回のテスティングを行うことがどうにか可能であった。しかし、大規模集積化され１Ｇビットクラスのメモリ容量となるとそのテスティング時間は長くなる。しかも、メモリセルの相互間の干渉を考えたテストには、数時間のテスティングを必要とされる。その長大なテスティングを不良メモリセル抽出時と救済確認時の二度にわたって実施することは、テスティング効率が悪く、コストアップとなる。

この問題点の回避策として、救済確認後のテスティングを救済されたメモリセル周辺のみに対して実施することで、テスティング時間を短縮する方法が考えられる。しかし、この方法では救済されるアドレスが個々の製品によりことなり、個別のテストプログラムにより個別にテスティングすることが必要になる。これは現状の並列に複数製品同時テスティングする方法と比較すると、テストプログラム作成工数、及びテスティング時間から考えて得策とはいえない。そのため２回のテスティングによるテスティング効率が悪いという問題は残る。

これらの冗長回路に関して、いくつかの先行文献がある。特許文献１（特開平０６−０８４３９３）には電気ヒューズを用いた救済回路が示されている。特許文献２（特開２００３−３３８１９２）では、Ｉ／Ｏ圧縮テストにおいて不良メモリセルのアドレスをラッチして、ラッチしたアドレスを電気ヒューズにプログラムした後に、機能テストを行っている。さらに特許文献３（特開２００１−３０７４９７）には通常ポートとテストポートを備え、通常ポートの書込み動作のアドレスとデータをラッチする。次のサイクルにおいて、テストポートから前のサイクルで書き込まれたデータを読み出し、ラッチされたデータと比較させる。比較結果が不一致の場合は不良セルとし、ラッチされたアドレス、データを冗長手段とする。アドレス、データのラッチとしてヒューズを用いることなくソフト的に行っている。またこの冗長手段が一杯になるとオーバーフロー信号を出力している。

上記した文献１，２においては、依然としてテスティング効率が悪いという問題は解決されていない。また文献３においては通常ポートの他に、テストポートを備えることでチップ面積のオーバーヘッドが大きく、またヒューズを用いない救済回路であり、本願発明とは異なる技術である。いずれの文献においても、本願における２回のテスティングによるテスティング効率が悪いという問題を解決する示唆は記載されていない。

特開平０６−０８４３９３号公報 特開２００３−３３８１９２号公報 特開２００１−３０７４９７号公報

上記したように、冗長回路を採用する場合には、最初にテスターにより良否判定を行い、不良メモリセルを抽出する。次いで不良メモリセルのアドレスをヒューズにプログラムし、再度テスターにより良否判定することにより行われている。そのために、不良判定するテスティングと、置換後の確認のためのテスティングとの２回のテスティングが必要であり、テスティング効率が悪いという問題がある。

本発明の目的は，上記した問題に鑑み、テスティング効率の良い冗長回路及びこの冗長回路を提供することにある。本願の冗長回路は、良否判定のテスティングにより不良メモリセルを抽出し、次いで不良メモリセルのアドレスをヒューズにプログラムし、アドレスが正しくプログラムされたかを確認する救済回路である。さらに、全ての冗長回路が使用され、救済不可能の不良がある場合には救済不可能信号を出力させる。この救済不可能信号により半導体装置の救済可否が判断できることで、電気ヒューズへのプログラム後の確認を書き込まれたアドレス情報のみの確認で冗長回路の動作が保証される。この構成とすることで不良ビット検出のテスティングのみとし、テスティング時間が短縮され、テスティング効率の良い冗長回路及びこの冗長回路を備えた半導体装置を提供することが出来る。

本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。

本発明の冗長回路は、不良ビット抽出のテスティング時に、不良ビットの抽出と、電気ヒューズへの不良ビットアドレスの書込みと、書き込まれたアドレスの確認テスティングとを行うことを特徴とする。

本発明の冗長回路においては、前記電気ヒューズが全て使用され、さらに不良ビットが見出された場合には救済不可能信号を出力することを特徴とする。

本発明の冗長回路は、それぞれが複数の電気ヒューズを有した複数のヒューズセットブロックと、ヒューズ選択回路とを備え、不良ビット抽出テスティングにおいて、前記ヒューズ選択回路は次にプログラムすべきヒューズセットブロックを選択し、選択されたヒューズセットブロックはテスティング入力されたアドレス信号をレジスタ回路に保持し、テスティング結果が不良判定されたときには、前記選択されたヒューズセットブロックの電気ヒューズにプログラムを行い、プログラムされた電気ヒューズの内容と前記レジスタ回路の保持されたアドレス信号とを比較することを特徴とする。

本発明の冗長回路においては、前記複数のヒューズセットブロックのそれぞれはさらにイネーブル信号をプログラムされる電気ヒューズを備え、前記選択回路に対して、プログラムされたヒューズセットブロックからはイネーブル信号が出力され、前記選択回路はイネーブル信号を出力するヒューズセットブロックへの選択信号を非活性化にし、次のイネーブル信号を出力していないヒューズセットブロックへの選択信号を活性化することを特徴とする。

本発明の冗長回路においては、前記複数のヒューズセットブロックの全てがプログラムされ、最後のヒューズセットブロックから出力されるイネーブル信号により、救済不可能信号を出力することを特徴とする。

本発明の冗長回路においては、前記複数のヒューズセットブロックのうちの任意のヒューズセットブロックから出力されるイネーブル信号により、第２の救済不可能信号を出力することを特徴とする。

本発明の冗長回路においては、入力されるアドレス信号と、ヒューズセットブロックにプログラムされたアドレスを比較するアドレス比較ブロックをさらに備え、前記アドレス比較ブロックにおける比較結果が一致した場合には、新たなヒューズセットブロックへのプログラムを禁止することを特徴とする。

本発明の冗長回路においては、前記ヒューズセットブロックのビット毎にヒューズ読み出し書込み検査ブロックをさらに備え、ヒューズ読み出し回路からの電気ヒューズのプログラム内容と、レジスタ出力選択回路からのレジスタ出力とを比較する電気ヒューズ比較回路から電気ヒューズ比較結果を出力することを特徴とする。

本発明の冗長回路においては、再テスティング等の電源再投入時には、ヒューズ読み出し回路からの電気ヒューズのプログラム内容をヒューズセットブロックのレジスタに書き込みすることを特徴とする。

本発明の半導体装置は、上記記載のいずれかの冗長回路を備えたことを特徴とする。

本願の冗長回路は、不良ビット抽出のテスティング時に、不良ビットの抽出と、電気ヒューズへの不良ビットアドレスの書込みと、書き込まれたアドレス情報の確認のみを行う。電気ヒューズへのプログラム後の確認を書き込まれたアドレス情報の確認のみとすることでテスティング時間が短縮できる効果が得られる。

さらに、全ての冗長回路が使用され、救済不可能の不良がある場合には救済不可能信号を出力させる。この救済不可能信号により半導体装置の救済可否が判断できることで、電気ヒューズへのプログラム後の確認を書き込まれたアドレス情報のみの確認で冗長回路の動作が保証され、テスティング時間が短縮できる効果が得られる。

本発明の半導体装置について、図面を参照して説明する。

実施例１として、図１〜図５を用いて説明する。図１は電気ヒューズによる救済を示す全体ブロック図である。図２には電気ヒューズユニット、図３には電気ヒューズ回路及びヒューズ読み出し書込み検査ブロックの構成図、図４にはタイミングチャート図、図５にはフローチャート図を示す。

図１の全体ブロックに入力される信号は、テスティング判定結果Ｎ００、アドレス信号Ｎ０４、Ｉ／Ｏデータ及び各種電気ヒューズ制御信号である。各種電気ヒューズ制御信号とは電気ヒューズへの書き込み、読み出しを制御する信号であり、電気ヒューズ破壊信号Ｎ０６、破壊回路選択信号Ｎ０７、判定開始信号Ｎ０８、レジスタ取り込み信号Ｎ１３、電気ヒューズ比較結果Ｎ１２である。

電気ヒューズは置換ビット単位にそれぞれのヒューズセットブロックＢ０２にまとめて配置されている。更に複数のヒューズセットブロックＢ０２は電気ヒューズユニットＢ１６にまとめられている。ヒューズセットブロックＢ０２には、取り込み判定信号Ｎ０１、アドレス信号Ｎ０４、選択信号Ｎ０５、各種電気ヒューズ制御信号が入力され、アドレスレジスタ出力Ｎ０９、イネーブル信号Ｎ０２が出力される。ヒューズ選択回路Ｂ０４は、イネーブル信号Ｎ０２を入力され、選択信号Ｎ０５を出力している。

最後のヒューズセットブロックＢ０２−ｉｎから出力されるイネーブル信号Ｎ０２−ｉｎはヒューズ選択回路Ｂ０４に入力される。さらに冗長回路全使用済信号としてオーバーフロー制御ブロックＢ０３にも入力される。オーバーフロー制御ブロックＢ０３には、イネーブル信号Ｎ０２−ｉｎと取り込み判定信号Ｎ０１とが入力され、救済不可能信号Ｎ０３を出力する。最後のヒューズセットブロックＢ０２−ｉｎが使用された場合には、使用できる新たな冗長回路は存在しない。そのため、さらに取り込み判定信号Ｎ０１が入力されたときに救済できないとして、救済不可能信号Ｎ０３を出力する。

ヒューズセットブロックＢ０２からのアドレスレジスタ出力Ｎ０９は、アドレス比較ブロックＢ０５に入力される。アドレス比較ブロックＢ０５は、入力されたアドレス信号Ｎ０４とアドレスレジスタ出力Ｎ０９とを比較し、比較結果Ｎ１１を冗長メモリセルと判定結果禁止ブロックＢ０６に出力している。冗長メモリセルは比較結果Ｎ１１を入力され、Ｉ／Ｏデータを入出力する。判定結果禁止ブロックＢ０６では、比較結果Ｎ１１とテスティング判定結果Ｎ００を入力し、取り込み判定信号Ｎ０１を出力する構成となっている。

以下本発明においては、例えば電気ヒューズユニットＢ１６は０〜ｎまでの（ｎ＋１）個を有し、各電気ヒューズユニットＢ１６は０〜ｉまでの（ｉ＋１）個のヒューズセットブロックＢ０２を備えている。各電気ヒューズユニットＢ１６を区別する場合には電気ヒューズユニットＢ１６―ｇと表記する。さらにヒューズセットブロックＢ０２を区別する場合には、ヒューズセットブロックＢ０２−ｇｈ（ｇはヒューズセットブロック、ｈは電気ヒューズユニットを示す）と表記する。総称として表記する場合には、単に電気ヒューズユニットＢ１６、ヒューズセットブロックＢ０２と表記する。また、電気ヒューズユニットＢ１６及びヒューズセットブロックＢ０２に入出力される信号についても同様に表記するものとする。このように必要に応じ添え字で表すこととする。

図２を用いて、電気ヒューズユニットＢ１６の詳細について説明する。電気ヒューズユニットＢ１６には選択信号Ｎ０５、アドレス信号Ｎ０４、各種電気ヒューズ制御信号が入力される。イネーブル信号Ｎ０２、アドレスレジスタ出力Ｎ０９、電気ヒューズ比較結果Ｎ１２が出力される。電気ヒューズユニットＢ１６の内部では、複数台のヒューズセットブロックＢ０２−０〜Ｂ０２−ｉに対し、1台の読出しセットブロックＢ１８が設けられている。

ヒューズセットブロックＢ０２はイネーブル情報を記録する電気ヒューズ回路Ｂ０１−Ｅ、Ｘアドレス情報を記録する電気ヒューズ回路Ｂ０１−Ｘ０〜Ｘｍ、Ｙアドレス情報を記録する電気ヒューズ回路Ｂ０１−Ｙ０〜Ｙｋ、バンクアドレス情報を記録するＢ０１−ＢＡ０〜ＢＡｊで構成されている。全ての電気ヒューズ回路には選択信号Ｎ０５、取り込み判定信号Ｎ０１、各種電気ヒューズ制御信号が入力される。さらにアドレス情報を記憶するアドレス用の電気ヒューズ回路には、対応するアドレス信号Ｎ０４がそれぞれ入力される。

読出しセットブロックＢ１８も同様にイネーブル情報を読み出すヒューズ読出し書込み検査ブロックＢ１３−Ｅ、Ｘアドレス情報を読み出すヒューズ読出し書込み検査ブロックＢ１３−Ｘ、Ｙアドレス情報を読み出すＢ１３−Ｙ、バンクアドレス情報を読み出すＢ１３−ＢＡで構成されている。読み出し書込み検査ブロックＢ１３は、ヒューズセットブロックＢ０２内のイネーブル情報（Ｅ）、Ｘアドレス（Ｘ０〜Ｘｍ）、Ｙアドレス（Ｙ０〜Ｙｋ）、バンクアドレス（ＢＡ０〜ＢＡｊ）のそれぞれに対応して設けられている。

ヒューズ読出し書込み検査ブロックＢ１３−Ｅは、ヒューズセットブロックＢ０２−００〜ｉ０内にあるイネーブル情報を記録する複数の電気ヒューズ回路Ｂ０１−Ｅと接続されている。ヒューズ読出し書込み検査ブロックＢ１３−Ｅからは電気ヒューズ比較結果Ｎ１２が電気ヒューズユニットＢ１６−０の外部に出力される。同様に、Ｘアドレスのそれぞれのアドレス、Ｙアドレスのそれぞれのアドレス、バンクアドレスのそれぞれのアドレスについてもビット毎に構成されている。図２においては例として電気ヒューズユニットＢ１６−０を示しているが、その他の電気ヒューズユニットＢ１６−１からｎに関しても同一の構成である。

図３を用いて、電気ヒューズ回路Ｂ０１とヒューズ読出し書込み検査ブロックＢ１３の詳細について説明する。ヒューズ読出し書込み検査ブロックＢ１３は電気ヒューズユニットＢ１６内の各ヒューズセットブロックＢ０２の信号ビット（例えばイネーブル、Ｘ０、Ｘ１、Ｙ０，ＢＡｊ等）毎に設けられている。各電気ヒューズ回路Ｂ０１は、イネーブルヒューズ、アドレスヒューズ共に同様である。従って、図３では電気ヒューズユニットＢ１６−０におけるアドレスＸ０の電気ヒューズ回路Ｂ０１―Ｘ０、ヒューズ読出し書込み検査ブロックＢ１３−Ｘ０のグループのみを示している。

電気ヒューズ回路Ｂ０１はレジスタ選択回路Ｂ０８、レジスタＢ０９、電気ヒューズ破壊回路Ｂ１０、電気ヒューズＢ１１、読出し回路選択回路Ｂ１２で構成されている。電気ヒューズ回路Ｂ０１に入力されるのは選択信号Ｎ０５、取り込み判定信号Ｎ０１、アドレス信号Ｎ０４、レジスタ取り込み信号Ｎ１３、電気ヒューズ破壊信号Ｎ０６、破壊回路選択信号Ｎ０７、ヒューズ読出し結果Ｎ１０である。電気ヒューズ回路Ｂ０１から出力されるのは読み出し接点Ｎ１４、アドレスレジスタ出力Ｎ０９である。

レジスタ選択回路Ｂ０８は選択信号Ｎ０５、取り込み判定信号Ｎ０１、アドレス信号Ｎ０４を入力され、そのレジスタ選択回路Ｂ０８の出力はレジスタＢ０９に入力される。レジスタＢ０９からはアドレスレジスタ出力Ｎ０９が出力される。電気ヒューズ破壊回路Ｂ１０はアドレスレジスタ出力Ｎ０９、電気ヒューズ破壊信号Ｎ０６、破壊回路選択信号Ｎ０７を入力され、その出力は電気ヒューズＢ１１に出力される。電気ヒューズＢ１１の出力は、選択信号Ｎ０５が入力される読み出し回路選択回路Ｂ１２を通り、電気ヒューズ回路Ｂ０１から読み出し接点Ｎ１４として出力される。

電気ヒューズ回路Ｂ０１−Ｘ０は、各ヒューズセットブロックＢ０２−００〜Ｂ０２−ｉ０の同じビット（図３ではアドレスＸ０）の電気ヒューズ回路Ｂ０１−００Ｘ０〜Ｂ０１−ｉ０Ｘ０で構成される。それぞれの電気ヒューズ回路Ｂ０１からは、レジスタ０９のアドレスレジスタ出力Ｎ０９と、電気ヒューズのプログラム情報として読み出し接点Ｎ１４が出力される。

ヒューズ読出し書込み検査ブロックＢ１３―０Ｘ０（添え字０は電気ヒューズユニット、Ｘ０はアドレスＸ０を示す）は、レジスタ出力選択回路Ｂ１５と、ヒューズ読み出し回路Ｂ１７、電気ヒューズ比較回路Ｂ１４から構成される。レジスタ出力選択回路Ｂ１５は、それぞれの電気ヒューズ回路Ｂ０１からのアドレスレジスタ出力Ｎ０９−００Ｘ０〜Ｎ０９−ｉ０Ｘ０に対応して設けられている。レジスタ出力選択回路Ｂ１５には、アドレスレジスタ出力Ｎ０９−００Ｘ０〜Ｎ０９−ｉ０Ｘ０と、選択信号Ｎ０５−００〜Ｎ０５−ｉ０と、の対応する１つの信号が入力され、その出力は共通接続され、電気ヒューズ比較回路Ｂ１４に出力する。

ヒューズ読出し回路Ｂ１７は、電気ヒューズ回路Ｂ０１からの共通接続読み出し接点Ｎ１４−０Ｘ０と、判定開始信号Ｎ０８と、を入力され、ヒューズ読み出し結果Ｎ１０−０Ｘ０を出力する。ヒューズ読み出し結果Ｎ１０−０Ｘ０は、電気ヒューズ比較回路Ｂ１４と、それぞれの電気ヒューズ回路Ｂ０１−００Ｘ０〜Ｂ０１−ｉ０Ｘ０のレジスタ選択回路Ｂ０８に入力される。電気ヒューズ比較回路Ｂ１４は、ヒューズ読み出し結果Ｎ１０−０Ｘ０とレジスタ出力選択回路Ｂ１５からの出力とを入力され、電気ヒューズ比較結果Ｎ１２−０Ｘ０をヒューズ読出し書込み検査ブロックＢ１３−０Ｘ０外に出力する。

図３は例としてアドレスＸ０の電気ヒューズＢ０１とヒューズ読出し書込み検査ブロックＢ１３の構成を示した。他のＸアドレス、Ｙアドレス、バンクアドレスについても同様の構成である。但し、イネーブルヒューズについては下記の点で異なるが、ほぼ同様でありその構成は下記記載から理解できることから、その詳細説明は省略する。

Ｘアドレス、Ｙアドレス、バンクアドレスの電気ヒューズ回路Ｂ０１を構成するレジスタＢ０９からの出力はアドレスレジスタ出力Ｎ０９である。一方イネーブルヒューズの電気ヒューズ回路Ｂ０１−Ｅを構成するレジスタＢ０９からの出力はイネーブル信号Ｎ０２として出力され、その出力構造はアドレスレジスタ出力Ｎ０９と同一構造である。また、Ｘアドレス、Ｙアドレス、バンクアドレスの電気ヒューズ回路Ｂ０１を構成するレジスタ選択回路Ｂ０８の入力は、選択信号Ｎ０５、取り込み判定信号Ｎ０１、アドレス信号Ｎ０４、レジスタ取り込み信号Ｎ１３、ヒューズ読出し結果Ｎ１０である。一方イネーブルヒューズの電気ヒューズ回路Ｂ０１−Ｅを構成するレジスタ選択回路Ｂ０８の入力には、アドレス信号Ｎ０４の代わりにイネーブル信号即ちリダンダンシーを使用することを意味する信号(固定信号)が入力される。

次に図４のタイミングチャート及び図５のフローチャートを用いて、図１に示される電気ヒューズによる救済の動作について説明する。図４はＣＬＫ信号に同期して動作するテスティング判定結果Ｎ００、冗長回路全使用済信号として扱われる最後のヒューズセットブロックＢ０２−ｉｎによるイネーブル信号Ｎ０２−ｉｎ、救済不可能信号Ｎ０３を示す。

本発明が有効になるのは、テスト結果を内部で判定するテストモードを実施しているときである。本発明の動作としては、半導体装置は外部のテスト装置に接続されたテストモードに設定される。テストモードに設定され、レジスタ取り込み信号Ｎ１３が出力される。その状態でメモリ動作を開始し、アドレス信号Ｎ０４が入力されると、ヒューズセットブロックＢ０２から出力されるアドレスレジスタ出力Ｎ０９と入力されたアドレス信号Ｎ０４を比較する。アドレス比較結果が一致していなければ、比較結果Ｎ１１とテスティング判定結果Ｎ００により判定結果禁止ブロックＢ０６から取り込み判定信号Ｎ０１を出力する。アドレス比較結果が一致していれば後述するように取り込み判定信号Ｎ０１を発生させない。

アドレス比較結果が一致していなければ新しいアドレスで不良発生の可能性がある。テスティング判定結果Ｎ００が不良として出力されると、取り込み判定信号Ｎ０１も不良判定として出力される。取り込み判定信号Ｎ０１は、ヒューズ選択回路Ｂ０４からの選択出力Ｎ０５により選択されたヒューズセットブロックに入力される。ここでは例えば、電気ヒューズユニットＢ１６−０のヒューズセットブロックＢ０２−００に取り込み判定信号Ｎ０１は入力される。

ヒューズセットブロックＢ０２−００を構成するＸアドレス、Ｙアドレス、バンクアドレスの電気ヒューズ回路Ｂ０１−Ｘ／Ｙ／ＢＡはレジスタ取り込み信号Ｎ１３、選択信号Ｎ０５、取り込み判定信号Ｎ０１が共に選択状態になるとデータ入力状態となる。アドレス信号Ｎ０４のデータがレジスタ選択回路Ｂ０８を通ってレジスタＢ０９に記録する。レジスタＢ０９に記録されると、アドレスレジスタ出力Ｎ０９としてデータ出力される。

同様にアドレスの電気ヒューズＢ０１−Ｘ／Ｙ／ＢＡだけでなく、イネーブルヒューズの電気ヒューズ回路Ｂ０１−Ｅにも取り込み判定信号Ｎ０１は入力される。イネーブルヒューズの電気ヒューズ回路Ｂ０１−Ｅを構成するレジスタ選択回路Ｂ０８の入力はレジスタ取り込み信号Ｎ１３、選択信号Ｎ０５、取り込み判定信号Ｎ０１が共に選択状態になるとデータ入力となる。アドレスの電気ヒューズ回路Ｂ０１−Ｘ／Ｙ／ＢＡのアドレス信号Ｎ０４のレジスタ書き込み入力にあたる取り込み判定信号Ｎ０１がレジスタ選択回路Ｂ０８を通過しレジスタＢ０９に記録される。

レジスタＢ０９に記録されたことにより、イネーブルヒューズのレジスタ出力であるイネーブル信号Ｎ０２−００が発生し、ヒューズ選択回路Ｂ０４へ入力される。それを受けて、ヒューズ選択回路Ｂ０４は選択していたヒューズセットブロックＢ０２−００の活性化を止め、次のヒューズセットブロックＢ０２−１０の選択信号Ｎ０５−１０を出力する。ヒューズセットブロックＢ０２−００が使用されたことから、ヒューズセットブロックＢ０２−１０が次のアドレス取り込みを準備する。

以上の動作を繰り返し、最後のヒューズセットブロックＢ０２−ｉｎまでアドレスの取り込みを完了すると、最後のヒューズセットブロックＢ０２−ｉｎを構成する電気ヒューズ回路Ｂ０１−ＥのレジスタＢ０９からの出力はイネーブル信号Ｎ０２−ｉｎとして出力し、ヒューズ選択回路Ｂ０４に入力することでヒューズ選択回路Ｂ０４から出力している最後のヒューズセットブロックＢ０２−ｉｎへの選択信号Ｎ０５−ｉｎの発信を止めるのと同時に、イネーブル信号Ｎ０２−ｉｎはオーバーフロー制御ブロックＢ０３へ冗長回路全使用済信号として入力する。

これにより、オーバーフロー制御ブロックＢ０３は次のテスティング判定結果Ｎ００から取り込み判定信号Ｎ０１が出力されたとしても救済不可能信号Ｎ０３を出力することで、救済不可能である情報を外部に伝達する。イネーブルヒューズ回路のレジスタＢ０９は後述するように、未書込みであることを示すようにテストの開始に当たってセットしておく必要が有ることを付け加えておく。

また、不良抽出のテスティング時のアドレス取り込みの際、すでにアドレスを取込済みであるヒューズセットブロックＢ０２のアドレスレジスタ出力Ｎ０９とアドレス信号Ｎ０４の比較をアドレス比較ブロックＢ０５で実施する。結果、一致していれば、比較結果Ｎ１１に一致の情報を乗せ、判定結果禁止ブロックＢ０６において、テスティング判定結果Ｎ００をブロックする。もしテスティング判定結果Ｎ００が不良となった場合でも取り込み判定信号Ｎ０１に不良情報を伝達しない。ヒューズセットブロックＢ０２にアドレスを取り込まないことで、救済済みのアドレスと同一のアドレスを複数のヒューズセットブロックＢ０２に救済してしまうことを防いでいる。

以上の動作を繰り返し実施して、不良ビットのアドレス信号Ｎ０４を電気ヒューズ回路Ｂ０１のレジスタＢ０９に取り込む。さらに、テスティングサイクルの最後では、レジスタＢ０９に取り込まれた不良ビットのアドレス信号Ｎ０４を電気ヒューズＢ１１にプログラムする。電気ヒューズ破壊回路Ｂ１０に電気ヒューズ破壊信号Ｎ０６と破壊回路選択信号Ｎ０７とを入力し、電気ヒューズＢ１１を破壊することで、プログラムする。

次に電気ヒューズＢ１１のデータと、外部から取り込んだアドレスのレジスタＢ０９のデータを比較する動作について図３を参照して説明する。電気ヒューズＢ１１を破壊しプログラム後、電気ヒューズＢ１１のデータを読み出す。ヒューズ選択回路Ｂ０４の選択信号Ｎ０５により選択されたヒューズセットブロックＢ０２の電気ヒューズＢ１１のデータをヒューズ読出し回路Ｂ１７に取り込む。判定開始信号Ｎ０８によりヒューズ読出し回路Ｂ１７を動作させ、ヒューズ読出し回路Ｂ１７は、電気ヒューズＢ１１のデータを入力とし、ヒューズ読み出し結果Ｎ１０を出力する。ヒューズ読み出し結果Ｎ１０は、電気ヒューズ回路Ｂ０１のレジスタ選択回路Ｂ０８と、電気ヒューズ比較回路Ｂ１４とに入力される。

この際、レジスタ取り込み信号Ｎ１３を動作させないため、レジスタＢ０９の記録データは更新されず、外部のアドレスを取り込んだアドレスデータが保持される。レジスタＢ０９のアドレスレジスタ出力Ｎ０９は、レジスタ選択回路Ｂ１５にも入力され、さらにレジスタ出力選択回路Ｂ１５を通過し、電気ヒューズ比較回路Ｂ１４に入力される。ここで、電気ヒューズ比較回路Ｂ１４には、電気ヒューズＢ１１のデータと、外部アドレスを取り込んだままのレジスタＢ０９のデータが入力され、比較される。その結果を電気ヒューズ比較結果Ｎ１２として外部に出力する。

これらの動作はアドレスビット毎に実施され、比較判定される。以上の動作をプログラムされたヒューズセットブロックのすべてにつき繰り返し実施する。この繰り返しにより入力されたアドレスがすでにプログラムされたアドレスと一致しているかどうか判定される。この繰り返しの動作は、ヒューズ選択回路Ｂ０４の選択信号Ｎ０５により制御される。

電気ヒューズへのプログラム確認動作ではレジスタ取り込み信号Ｎ１３を動作させない。もしレジスタ取り込み信号Ｎ１３を動作させると電気ヒューズの読出し結果がレジスタＢ０９に記憶されることによる。一方、電源投入時等におけるメモリの初期設定のリダンダンシーのアドレスを読み出すためには、レジスタ取り込み信号Ｎ１３を動作させ電気ヒューズのプログラムデータをレジスタＢ０９に記憶させ、アドレスレジスタ出力Ｎ０９として使用される。

図５は本発明を利用したテストのフローチャートである。図３の動作により得られる結果を用いることで、不良ビット抽出のテスティングのみで電気ヒューズによる救済を実施するテストフローの実施例を示す。テストフローでは、Ｐ０１においてテスティング時に不良ビットが抽出される。このとき救済不可能信号Ｎ０３が出力されている場合には、不良アドレスはヒューズセットブロックＢ０２に取り込まれることができない。従って、救済することが出来ないことから、不良品として処理される（Ｆ０１）。

一方、救済不可能信号Ｎ０３が出力されていない場合には、不良判定アドレスはヒューズセットブロックＢ０２に記録することが可能である。従って、電気ヒューズにより救済することが可能であり、判定は良品判定される（Ｆ０２）。順次この動作を繰り返し、テスティングの終了前のＰ０２においてヒューズセットブロックＢ０２のレジスタＢ０９に記憶されたアドレスに従って電気ヒューズを破壊し、プログラムされる。電気ヒューズに書き込まれることで、不良アドレスデータを恒久的に記録する。

電気ヒューズを破壊した後、確実に電気ヒューズがプログラムされていることを確認する。Ｐ０３においてヒューズ読み出し書き込み検査ブロックＢ１３内の電気ヒューズ比較回路Ｂ１４において、レジスタＢ０９に記録された不良アドレスデータと電気ヒューズを破壊することで記録した不良アドレスデータを比較する。電気ヒューズ比較結果Ｎ１２により、一致していない場合は不良品として処理される（Ｆ０３）。一致している場合は救済成功として良品として処理する（Ｆ０４）。

上記のテスティングは、読み出し時として説明したが、テスティングにおいてはメモリセルに対して読み出し、書込みの両方がある。まずテスティングの最初には書き込みが行われるがこの場合には良否の判定が行われないため、不良ビットのアドレスのレジスタへの書込みも行われない。次に書込みデータを読み出すテスティングが行われる。読み出しテスティングにおいて、不良ビットが検出された場合には順次不良アドレスがレジスタに記憶される。このとき、不良アドレスのメモリセルは複数回テスティングされるために、同一アドレスが複数回検出される。しかし同一不良アドレスは、アドレス比較することで、重複書込みが防止される。

さらに、メモリセルに別データが書き込まれて、テスティングされることがある。前のテスティングで不良ビットとしてアドレスがレジスタに書き込まれたビットは、冗長メモリセルに置換されたことになり、冗長メモリセルが使用される。その他は最初のテスティングと同様に、書き込まれたデータについてテスティングが行われる。

また、冗長メモリセルは、テスティングの最初のサイクルにおいてその動作はテスティングされ、その動作確認が行われている。従ってプログラムされたアドレスの確認を行うことで、冗長メモリセルの動作は保証されることになる。この冗長メモリセルとしてはＤＲＡＭ型のメモリセル、あるいはＳＲＡＭ型メモリセルのどちらであっても良いが、安定動作の観点からはＳＲＡＭ型メモリセルがより好ましい。

本実施例においては、不良ビット抽出のテスティングにおいて、発見された不良ビットのアドレスを順次電気ヒューズ回路のレジスタに記憶させていく。このときアドレス比較回路で記憶されたアドレスと、入力されるアドレスを比較することで、同じ不良アドレスを重複して記憶させない。不良ビット抽出のテスティングの最後には、それぞれのレジスタに記憶されたアドレス情報をそれぞれの電気ヒューズにプログラムする。このプログラムされた電気ヒューズの情報と、レジスタからのアドレスレジスタ出力とが電気ヒューズ比較回路で比較される。比較結果がＯＫであれば、不良メモリは置換され、救済されたことになる。また、テスティング途中において、冗長メモリセルの全てを使用した後で、さらに不良が発生した場合にはオーバーフロー制御ブロックから救済不可能信号が出力される。この救済不可能信号により、半導体装置は不良判定される。

全ての冗長回路が使用され、救済不可能の不良がある場合には救済不可能信号を出力させ、この救済不可能信号により半導体装置の救済可否を判断する。救済不可能信号が出力された場合には、半導体装置を不良判定し、救済不可能信号が出力されない場合には、不良ビットは冗長メモリセルへの置換はアドレスビットのプログラム確認により良品判定とする。これらの構成とすることで不良ビット抽出のテスティングのみでテスティング時間が短い冗長回路、その冗長回路を備えた半導体装置が得られる。

本発明の実施例２として、図６を用いて説明する。図６には本実施例２に係る電気ヒューズによる救済を示す全体ブロック図を示す。実施例１と同様の構成には、同じ符号とし、その説明は省略する。

電気ヒューズによる不良ビットの救済工程を複数工程で実施する場合がある。例えば２つの工程（以下、前の工程と後の工程と略記する）で不良ビットの救済を行う。この場合に、前の工程では搭載された冗長回路の一部を使用し、後の工程で残りの冗長回路を使用するようにする。このように後の工程での救済分を確保するため、前の工程において、搭載数のヒューズセットブロックＢ０２を全て使わないようにヒューズセットブロックＢ０２の上限を設定することが可能である。また、前の工程でのヒューズセットブロックＢ０２の救済上限に達した後に、後の工程において改めて残りのヒューズセットブロックＢ０２に救済させることが可能である。

実施例２においては、オーバーフロー制御ブロックＢ０３に入力される冗長回路使用済信号は、２個必要となる。実施例１においては最後の冗長回路からのイネーブル信号Ｎ０２−ｉｎを冗長回路全使用済信号として用いた。本実施例においては、イネーブル信号Ｎ０２−ｉｎと、さらに途中のイネーブル信号Ｎ０２−ｇｈを前工程において使用できる冗長回路の上限数として用いるものである。

実施例２の構成は次の通りである。図６において、オーバーフロー制御ブロックＢ０３には、搭載された最後のヒューズセットブロックＢ０２−ｉｎからのイネーブル信号Ｎ０２−ｉｎと、搭載された任意のヒューズセットブロックＢ０２−ｇｈからのイネーブル信号Ｎ０２−ｇｈ（以降と、上限指定のイネーブル信号と称する）が入力される。ヒューズセットブロックＢ０２−ｇｈは前の工程で使用できる冗長回路の上限である。この上限数は搭載数の範囲内で任意に設定できる。ヒューズセットブロックＢ０２−００〜Ｂ０２−ｇｈが前工程で使用できる冗長回路となる。ヒューズセットブロックＢ０２−ｇｈとは、電気ヒューズユニットＢ１６-ｈにおける第（ｇ＋１）番目のヒューズセットブロックである。さらに、オーバーフロー制御ブロックＢ０３には、上限指定のテストモードＮ１５を入力し、また、ヒューズ選択回路Ｂ０４にも上限指定のテストモードＮ１５を入力する。

動作としては次のようになる。前の工程において、その上限指定のテストモードＮ１５が入力されたときには、ヒューズセットブロックＢ０２−ｇｈが使用されると、救済不可能信号Ｎ０３が出力され、その後の救済はおこなわれなくなる。ヒューズセットブロックＢ０２−ｇｈが使用され、イネーブル信号Ｎ０２−ｇｈがオーバーフロー制御ブロックＢ０３と、ヒューズ選択回路Ｂ０４に出力される。オーバーフロー制御ブロックＢ０３は救済不可能信号Ｎ０３を出力する。ヒューズ選択回路Ｂ０４は、ヒューズセットブロックＮ０２−ｇｈへの選択信号Ｎ０５−ｇｈを非選択にし、次のヒューズセットブロックＮ０２−（ｇ＋１）ｈの選択信号Ｎ０５−（ｇ＋１）ｈも非選択のままとする。

以上により、更なるテスティング判定結果Ｎ００が入力した際も、ヒューズセットブロックＢ０２−ｇｈより後のヒューズセットブロックはアドレスを入力しないまま保持され、アドレスを取り込まない。しかし、半導体装置は良品判定とされる。レジスタに不良アドレスが記憶されたヒューズセットブロックＢ０２−ｇｈ以前の電気ヒューズには、不良アドレスがプログラムされる。プログラムされたアドレスとレジスタに記憶されたアドレス確認は実施例１と同様に行われる。

続いて、後の工程に再び電気ヒューズによる救済を実施するときは、上限指定のテストモードＮ１５を入力せずに実施する。電源投入時の電気ヒューズの読み出しによりすでに電気ヒューズ破壊を実施しているヒューズセットブロックＢ０２については電気ヒューズ情報が読み出され、レジスタＢ０９に入力される。従って、イネーブルヒューズの電気ヒューズ回路Ｂ０１に構成されるレジスタＢ０９から出力されるイネーブル信号Ｎ０２にもヒューズセットブロックＢ０２使用済の信号が発信され、ヒューズ選択回路Ｂ０４に入力される。

ヒューズ選択回路Ｂ０４は、入力された全てのイネーブル信号Ｎ０２によりヒューズセットブロックＢ０２−ｇｈまでが使用済であり、ヒューズセットブロックＢ０２−（ｇ＋１）ｈ以降が未使用であることがわかる。そのためヒューズ選択回路Ｂ０４は、ヒューズセットブロックＢ０２−（ｇ＋１）ｈを選択するために選択信号Ｎ０５−（ｇ＋１）ｈを出力する。前の工程での続きのヒューズセットブロックＢ０２−（ｇ＋１）ｈから残りのヒューズセットブロックへＢ０２−ｉｎまでのアドレスの取り込みを実施することが可能となる。

このような途中からの使用に対しては、以下のようにすることで対応可能である。本テストを実施するに当たっては他のリダンダンシー（レーザ書込みヒューズを利用したリダンダンシーなど）は使用可能状態にしておく必要がある。最善の初期設定は通常使用するときと同様に初期設定としてすべてのリダンダンシーのヒューズを読出しレジスタにセットすることである。

電気ヒューズのプログラム内容を読み出し、レジスタ取り込み信号Ｎ１３を取り込みにセットすれば電気ヒューズＢ１１の読出し結果がレジスタＢ０９に保持されることになる。レジスタＢ０９から、アドレスレジスタ出力Ｎ０９として出力される。使用済みのヒューズセットブロックＢ０２からはアドレスレジスタ出力Ｎ０９が出力され、未使用ならば出力されない。この状態は救済時において、全ヒューズセットブロックＢ０２のうちの一部のブロックのみが使用された状態と同じ状態である。従って未書込みのヒューズブロックＢ０２が選ばれ既書込みブロックＢ０２は選択されることがない。これは読出し結果によりイネーブルビットが使用の状態になっている既書込みブロックＢ０２が選択されないことによる。

本実施例の冗長回路は、複数の工程において置換が実施される。前の工程に使用される冗長回路数に上限数を設け、上限数までの冗長回路を使用する。後の工程においては、残りの冗長回路が使用される。最後の冗長回路が使用され、さらに不良ビットが見出された場合には救済不可能信号が出力され、この救済不可能信号により半導体装置の救済可否が判断する。救済不可能信号が出力された場合には、半導体装置を不良判定し、救済不可能信号が出力されない場合には、不良ビットは冗長メモリセルへの置換されたアドレスビットのプログラム確認により良品判定とする。これらの構成とすることで不良ビット抽出のテスティングのみでテスティング時間が短い冗長回路、その冗長回路を備えた半導体装置が得られる。

以上、実施例につき詳述したが、本願は前記実施例に限定されるものではなく、本発明の概念を超えない範囲で、種々変更して実施することが可能であり、これらが本願に含まれることはいうまでもない。

本発明の実施例１に係る電気ヒューズによる救済を示す全体ブロック図である。 本発明における電気ヒューズユニットの構成図である。 本発明における電気ヒューズ回路及びヒューズ読み出しブロックの構成図である。 本発明のタイミングチャート図である。 本発明のフローチャート図である。 本発明の実施例２に係る電気ヒューズによる救済を示す全体ブロック図である。

符号の説明

Ｂ０１ 電気ヒューズ回路
Ｂ０２ ヒューズセットブロック
Ｂ０３ オーバーフロー制御ブロック
Ｂ０４ ヒューズ選択回路
Ｂ０５ アドレス比較ブロック
Ｂ０６ 判定結果禁止ブロック
Ｂ０７ 冗長メモリセル
Ｂ０８ レジスタ選択回路
Ｂ０９ レジスタ（ラッチ回路）
Ｂ１０ 電気ヒューズ破壊回路
Ｂ１１ 電気ヒューズ
Ｂ１２ 読出し回路選択回路
Ｂ１３ ヒューズ読出し書込み検査ブロック
Ｂ１４ 電気ヒューズ比較回路
Ｂ１５ レジスタ出力選択回路
Ｂ１６ 電気ヒューズユニット
Ｂ１７ ヒューズ読出し回路
Ｂ１８ 読み出しセットブロック

Claims (10)

1. 冗長回路において、不良ビット抽出のテスティング時に、不良ビットの抽出と、電気ヒューズへの不良ビットアドレスの書込みと、書き込まれたアドレスの確認テスティングとを行うことを特徴とする冗長回路。
2. 前記電気ヒューズが全て使用され、さらに不良ビットが見出された場合には救済不可能信号を出力することを特徴とする請求項１記載の冗長回路。
3. 冗長回路において、それぞれが複数の電気ヒューズを有した複数のヒューズセットブロックと、ヒューズ選択回路とを備え、不良ビット抽出テスティングにおいて、前記ヒューズ選択回路は次にプログラムすべきヒューズセットブロックを選択し、選択されたヒューズセットブロックはテスティング入力されたアドレス信号をレジスタ回路に保持し、テスティング結果が不良判定されたときには、前記選択されたヒューズセットブロックの電気ヒューズにプログラムを行い、プログラムされた電気ヒューズの内容と前記レジスタ回路の保持されたアドレス信号とを比較することを特徴とする冗長回路。
4. 前記複数のヒューズセットブロックのそれぞれはさらにイネーブル信号をプログラムされる電気ヒューズを備え、前記選択回路に対して、プログラムされたヒューズセットブロックからはイネーブル信号が出力され、前記選択回路はイネーブル信号を出力するヒューズセットブロックへの選択信号を非活性化にし、次のイネーブル信号を出力していないヒューズセットブロックへの選択信号を活性化することを特徴とする請求項３に記載の冗長回路。
5. 前記複数のヒューズセットブロックの全てがプログラムされ、最後のヒューズセットブロックから出力されるイネーブル信号により、救済不可能信号を出力することを特徴とする請求項４に記載の冗長回路。
6. 前記複数のヒューズセットブロックのうちの任意のヒューズセットブロックから出力されるイネーブル信号により、第２の救済不可能信号を出力することを特徴とする請求項５に記載の冗長回路。
7. 入力されるアドレス信号と、ヒューズセットブロックにプログラムされたアドレスを比較するアドレス比較ブロックをさらに備え、前記アドレス比較ブロックにおける比較結果が一致した場合には、新たなヒューズセットブロックへのプログラムを禁止することを特徴とする請求項４に記載の冗長回路。
8. 前記ヒューズセットブロックのビット毎にヒューズ読み出し書込み検査ブロックをさらに備え、ヒューズ読み出し回路からの電気ヒューズのプログラム内容と、レジスタ出力選択回路からのレジスタ出力とを比較する電気ヒューズ比較回路から電気ヒューズ比較結果を出力することを特徴とする請求項４に記載の冗長回路。
9. 再テスティング等の電源再投入時には、ヒューズ読み出し回路からの電気ヒューズのプログラム内容をヒューズセットブロックのレジスタに書き込みすることを特徴とする請求項４に記載の冗長回路。
10. 請求項１乃至９のいずれかに記載の冗長回路を備えたことを特徴とする半導体装置。
    

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