JP2009199640A - メモリテスト回路及び半導体メモリ装置 - Google Patents

Abstract

【課題】チップ外に設ける端子数を少なくすることができるメモリテスト回路及び半導体メモリ装置を提供すること。
【解決手段】本発明にかかるメモリテスト回路４１は、メモリセルと、当該メモリセルが不良メモリセルである場合に置き換えて救済するための冗長セルとを有する半導体メモリ装置に設けられている。冗長セルが使用されていないテスト結果情報を格納するＡレジスタ３２と、冗長セルが使用されているテスト結果情報を格納するＢレジスタ３３の２種類のレジスタを設けている。Ａレジスタ３２よりテスト結果情報を読み出してテスト用の置換アドレスデータを生成し、Ｂレジスタ３３よりテスト結果情報を読み出して外部に出力する。
【選択図】 図４

Description

本発明は、メモリテスト回路及び半導体メモリ装置に関し、より詳しくは、冗長回路を備えた半導体メモリ装置におけるメモリテスト技術に関するものである。

通常、半導体チップに搭載された１つ、または複数のメモリマクロのテストを行うには、当該半導体チップに搭載された全メモリマクロの入出力端子数と同数以上の端子をチップ外に設ける必要がある。さらに、近年のメモリマクロの多ビット化や搭載数の増加に伴い、チップ外に設ける端子数についても増加傾向にある。また、チップ内に搭載されるメモリマクロの数が増加することで、チップ内に不良メモリセルが含まれる確率も高まっており、この不良メモリセルの冗長セルによる置換救済や不良原因の解析が不可欠となってきていることも、チップ外に設ける端子数の増加の一因となっている。

このため、チップ外に設ける端子数の増加を抑え、且つメモリマクロの不良メモリセルの置換救済や不良原因の解析を行えるテスト手法が近年求められている。

次に、特許文献１に開示された、従来の半導体メモリ装置の例について説明する。この半導体メモリ装置は、メモリセルにおいて製造工程中に発生する欠陥を救済するための冗長回路（以下、「リダンダンシー回路」と称する場合あり）を備えている。

図１は、従来の半導体メモリ装置の回路構成図、図２は図１の半導体メモリ装置のメモリテスト回路１０の回路構成図である。

この半導体メモリ装置では、不良のローアドレスを決めるアドレス信号（Ａ０〜Ａｎ）に対応する置換アドレスを記憶し、入力されたアドレスと、記憶された置換アドレスとの一致を検出する一致検出回路２０を置換アドレス数（ｍ個）分だけ備えている。そして、入力されたアドレスと置換アドレスが一致した場合に成立する信号（ＡＥ１〜ＡＥｍ）に対応してスペアローライン（ＳＷＬ１〜ＳＷＬｍ）が設けられ、これらのうちいずれかのスペアローラインがアクセスされるとメインデコーダの成立をスペアイネーブル信号／（ＳＥ）によって禁止する構成になっている。各回路２０はリダンダンシー回路を使用する場合に利用するアドレス検知回路をイネーブルにするためのリダンダンシーイネーブルビット（Ｆ'Ｅ１〜Ｆ'Ｅｍ）及び置換アドレス検知用ビット（Ｆ'０１〜Ｆ'ｎｍ）を備えている。

一致検出回路２０の出力は、ＡＮＤ回路１１に入力されている。ＡＮＤ回路１１の出力（ＡＥ１〜ＡＥｍ）は、テストモード２のときに"１"になる信号（ＴＥＳＴ２：図１参照）によって制御され、スペアローアドレスを決めるアドレス信号とのマルチプレクサ２５に入力され、各レベルシフタ１２を介してスペアローラインに入力される。また、ＡＮＤ回路１１の出力（ＡＥ１〜ＡＥｍ）とＴＥＳＴ２信号は、ＮＯＲ回路１３に入力され、その出力／（ＳＥ）は、ローデコーダ８を介してローラインに入力される。また、アドレスバスからのアドレス信号（Ａ０〜Ａｎ）もその反転信号とともにローデコーダ８を介してローラインに入力される。

図３は、特許文献１に開示された一致検出回路２０の回路構成を示す。リダンダンシーイネーブルビット（Ｆ'Ｅ１〜Ｆ'Ｅｍ）のそれぞれにおいて、一端がＧＮＤに接続されたヒューズ素子Ｆの他端は、ゲートにＲＥＳＥＴ反転信号が入力されているＰチャネル負荷トランジスタＴｒが接続されている。その接続点ｆＥが第１のレジスタ２１のデータ入力となる。第１のレジスタ２１は、ヒューズ素子Ｆからのデータを格納する機能を有しており、ラッチ信号としてＲＥＳＥＴ信号が入力される。さらに外部からテスト用の置換アドレス情報を格納するための第２のレジスタ２２を設けている。この第２のレジスタ２２に対して、データ入力ＤＡＴＡとしてデータバスよりデータが入力され、ラッチ信号としてＦＵＳＥデータ書込み制御信号（ＷＲＦＵＳＥ）が入力される。

第１と第２のレジスタ２１、２２の出力をレジスタ選択信号に応じて選択する選択回路であるマルチプレクサ２５を設けている。通常のモード（ＲＳＥＬＥＣＴ＝０）のときは、第１のレジスタ２１のデータを出力し、ＴＥＳＴモード（ＲＳＥＬＥＣＴ＝１）のときは、第２のレジスタ２２のデータを出力する。また、更にこの出力をデータバスに掃き出す３ステートバッファ２３をデータ出力ＤＡＴＡとマルチプレクサ２５の出力の間に設け、ＦＵＳＥデータの読み出し信号（ＲＤＦＵＳＥ）で制御する。リダンダンシーイネーブルビット（Ｆ'Ｅ１〜Ｆ'Ｅｍ）は、マルチプレクサ２５の出力をそのまま取り出してスペアイネーブル信号（ＳＥ）として使用する。

置換アドレス検知用ビット（Ｆ'０１〜Ｆ'ｎ１）は、マルチプレクサ２５の出力とアドレス信号（Ａ０〜Ａｎ）とをエクスクルーシブノア回路２４に入力させて得られる出力信号（ＳＡ０〜ＳＡｎ）を使用し、他の構成は、リダンダンシーイネーブルビットと同じ構成であり、ヒューズ素子ＦとＰチャネル負荷トランジスタＴｒとを接続する接続点ｆ０１〜ｆｎｍを第１のレジスタ２１のデータ入力とする。

特開平９−３５４９３号公報

上述の従来技術にかかる半導体メモリ装置では、テストモードにおいて、第２のレジスタ２２に対して、テスト用の置換アドレス情報を格納するようにし、この置換アドレス情報に基づいて不良ビットのセルを冗長セルと置き換えてテストすることができ、ヒューズ素子Ｆを溶断する前の第１回目のテストのときに冗長セルの書き込み／読み出しテストが可能となり、ヒューズ素子Ｆを溶断した後に冗長セルだけのために書き込み／読み出しテストを行わずに済み、高温放置後、第２回目のテストにおいて実際に置き換わっているかテストするだけでよく、パッドに与える損傷を最小限に抑えるとともにテストの効率化を図ることができる。

しかしながら、テスト用の置換アドレス情報は外部からデータバスを経由しテスト用の置換アドレス情報格納用の第２のレジスタ２２に供給され、さらに、メモリセルへの書込み／読み出しデータも外部とデータバスを経由して入出力が行われるため、チップに搭載された全メモリマクロの入出力端子数と同数以上の端子をチップ外に設ける必要がある。このため、従来例では、チップ外に設ける端子数が多くなるという課題があった。

本発明にかかるメモリテスト回路は、メモリセルと、当該メモリセルが不良メモリセルである場合に置き換えて救済するための冗長セルとを有する半導体メモリ装置のメモリテスト回路であって、冗長セルが使用されていないテスト結果情報を格納する第１のレジスタと、冗長セルが使用されているテスト結果情報を格納する第２のレジスタと、前記第１のレジスタより前記テスト結果情報を読み出してテスト用の置換アドレスデータを生成する置換アドレスデータ生成手段と、前記第２のレジスタよりテスト結果情報を読み出して外部に出力するテスト結果情報出力手段とを備えたものである。

本発明によれば、テスト用の置換アドレス情報はメモリテスト回路内部で生成されるので、外部から置換アドレス情報を入力するためのデータバスが不要となるため、チップ外に設ける端子数を少なくすることができる。

本発明によれば、チップ外に設ける端子数を少なくすることができるメモリテスト回路及び半導体メモリ装置を提供することができる。

本発明の実施の形態にかかる半導体メモリ装置は、置換アドレス情報の外部入力を不要とするための回路を備えている。図４に本実施の形態にかかるメモリテスト回路の構成を示す。

本実施の形態にかかるメモリテスト回路４１は、ＢＩＴ Ｐ／Ｆ判定回路３０と、書込先選択回路３１と、Ａレジスタ３２と、Ｂレジスタ３３と、ＢＩＴ選択回路３４と、メモリセルの置換アドレス情報信号ＲＥＤＡＤＤを生成する冗長セル切換え演算回路３５を新たに設けている。当該メモリテスト回路４１は、他に公知の技術である不良アドレス情報と各入力アドレス情報との一致を検出する一致検出回路２０と、ＡＮＤ回路１１を備えている。

ＢＩＴ Ｐ／Ｆ判定回路３０には、データ端子から入力された、半導体メモリ装置に含まれるメモリセル及び冗長セルに対してテストのために書き込まれた書き込みデータが入力されるとともに、このデータが書き込まれたメモリセル及び冗長セルから読み出された読み出しデータがデータバスから入力される。ＢＩＴ Ｐ／Ｆ判定回路３０は、これらの書き込みデータと読み出しデータとを比較し、そのテスト結果情報であるＰａｓｓ／Ｆａｉｌ情報４３として書込先選択回路３１に出力する。これらの書き込みデータと読み出しデータは、それぞれ、半導体メモリ装置の全ビットに対応するものである。ここで、Ｐａｓｓ／Ｆａｉｌ情報４３は、ビット毎に生成されるＰａｓｓ／Ｆａｉｌ情報であり、メモリの全ビット数のボリュームを有する。なお、Ｐａｓｓ（パス）は書き込みビットと読み出しビットが一致した場合、Ｆａｉｌ（フェイル）は書き込みビットと読み出しビットが不一致の場合をそれぞれ示す。

書込先選択回路３１は、ＢＩＴ Ｐ／Ｆ判定回路３０から出力されたＰａｓｓ／Ｆａｉｌ情報４３と、ＡＮＤ回路１１から出力された冗長セル切換え信号（ＡＥ１〜ＡＥｍ）が入力される。書込先選択回路３１は、テストを行ったメモリの全ビットの中に、冗長セルが使用されているかどうかを、当該冗長セル切換え信号（ＡＥ１〜ＡＥｍ）に基づいて判定する。判定の結果、冗長セルが使用されていると判定した場合には、Ｂレジスタ３３のみを選択し、このＢレジスタ３３に当該Ｐａｓｓ／Ｆａｉｌ情報４６を書きこむ。他方、冗長セルが使用されていないと判定した場合には、Ａレジスタ３２とＢレジスタ３３の双方を選択し、Ａレジスタ３２とＢレジスタ３３の双方に当該Ｐａｓｓ／Ｆａｉｌ情報４４を書きこむ。

Ａレジスタ３２は、冗長セル切換え演算回路３５と接続され、当該Ａレジスタ３２に格納されたＰａｓｓ／Ｆａｉｌ情報４５は冗長セル切換え演算回路３５に出力される。

冗長セル切換え演算回路３５は、入力されたＰａｓｓ／Ｆａｉｌ情報４５に基づいて、置換アドレス情報信号ＲＥＤＡＤＤを生成し、一致検出回路２０に出力する。ここで、置換アドレス情報は、Ａレジスタ３２に書き込まれたビットのうちＦａｉｌしたビットが何番目に相当するかを示すアドレス情報である。たとえば、００、０１、０２・・・・１５までのビットについて「１０」のみがＦａｉｌした場合における置換アドレス情報は、十進法の「１０」を２進法にデコードした「１０１０」となる。このとき、冗長セル切換え演算回路３５には、冗長セルによって救済されていない場合のテスト結果情報、即ちすべてメモリセルを用いた場合のテスト結果情報を示すＰａｓｓ／Ｆａｉｌ情報４５が入力されているから、Ｆａｉｌとなったビットは、冗長セルによって救済されるべきものであり、置換アドレス情報は、そのアドレスを特定するものである。冗長セル切換え演算回路３５は、Ｐａｓｓ／Ｆａｉｌ情報４５に基づいて、不良ビットの有無の判定を行い、かつ冗長回路による救済が可能かどうかの判定も行う。

Ｂレジスタ３３は、ＢＩＴ選択回路３４と接続され、当該Ｂレジスタ３３に格納されたＰａｓｓ／Ｆａｉｌ情報４７はＢＩＴ選択回路３４に出力される。

ＢＩＴ選択回路３４は、Ｐａｓｓ／Ｆａｉｌ情報４７を入力し、シリアルデータに変換してデータ端子に出力する回路である。ＢＩＴ選択回路３４は、また、Ｐａｓｓ／Ｆａｉｌ情報４７に基づき不良ビットの有無の判定も行う。

メモリテスト回路４１において、一致検出回路２０とＡＮＤ回路１１の組は、置換ビットアドレス数（ｍ個）分設けられている。一致検出回路２０に対しては、ＲＥＳＥＴ信号、アドレスバスからの入力アドレス信号、ＲＳＥＬＥＣＴ信号、ＲＤＦＵＳＥ信号、ＷＲＦＵＳＥ信号が入力される。一致検出回路２０は、ＡＮＤ回路１１と接続され、当該一致検出回路２０から出力された信号ＳＡｎ１〜ＳＥ１、ＳＡｎｍ〜ＳＥｍは、接続先のＡＮＤ回路１１に出力される。ＡＮＤ回路１１はリダンダンシー信号（ＡＥ１〜ＡＥｍ）を外部と書込先選択回路３１に出力する。

続いて、図５を用いて、図４に示すメモリテスト回路４１を有する半導体メモリ装置の回路構成について説明する。
図５に示されるように、半導体メモリ装置は、メモリ部と、メモリテスト回路４１と、ビットセレクタ９と、レベルシフタ１２と、ＮＯＲ回路１３と、マルチプレクサ２５とを備えている。

メモリ部は、データバスを介してメモリテスト回路４１と接続されている。ここで、データは、データ端子からシリアル入力されたデータをパラレル変換し、データバスを介してメモリ部に入力される。メモリ部は、メモリセルアレイ（図示せず）と、冗長セル（図示せず）と、カラムセレクタ及びセンスアンプ（図示せず）を備えている。メモリセルアレイ中のメモリセルのゲートは、ローラインに接続されている。リダンシーセルのそれぞれのゲートは、ｎ本のスペアローラインに接続されている。メモリセル及び冗長セルのソース／ドレイン電極の一方はグランド線に接続され、他方は、ビットラインに接続されている。ビットラインは、カラムセレクタ及びセンスアンプに接続され、各センスアンプからのデータ信号はデータバスに出力される。

メモリテスト回路４１には、データ端子からのデータ信号と、ＲＳＥＬＥＣＴ信号と、ＲＤＦＵＳＥ信号と、ＷＲＦＵＳＥ信号と、ＲＥＳＥＴ信号と、アドレスバスからのアドレス信号が入力され、リダンダンシー信号（ＡＥ１〜ＡＥｍ）を出力する。

メモリテスト回路４１は、ＮＯＲ回路１３と接続され、当該ＮＯＲ回路１３に対してリダンダンシー信号（ＡＥ１〜ＡＥｍ）を出力する。また、メモリテスト回路４１は、置換ローアドレス毎に設けられたマルチプレクサ２５（選択回路）と接続され、当該マルチプレクサ２５に対してリダンダンシー信号（ＡＥ１〜ＡＥｍ）を出力する。

ＮＯＲ回路１３には、リダンダンシー信号（ＡＥ１〜ＡＥｍ）に加えて、ＴＥＳＴ２信号が入力される。ＮＯＲ回路１３の出力／（ＳＥ）はビットセレクタ９に入力される。ビットセレクタ９にはＮＯＲ回路１３の出力／（ＳＥ）に加えて、アドレスバスからの入力アドレス情報（Ａ０〜Ａｎ）とその反転信号がそれぞれ入力される。

ビットセレクタ９の出力信号は、レベルシフタ１２を介してメモリセル部のビットラインに入力される。マルチプレクサ２５には、リダンダンシー信号（ＡＥ１〜ＡＥｍ）とアドレスバスからの入力アドレス信号（Ａ０〜Ａｎ）とＴＥＧＴ２信号が入力される。マルチプレクサ２５の出力信号は、レベルシフタ１２を介してメモリセル部のスペアビットラインに入力される。

不良アドレス情報と各入力アドレス情報との一致を検出する一致検出回路２０は、従来例として説明した図３の構成と同じであり、その説明を省略する。

続いて、図４及び図５を用いて、本実施の形態にかかるメモリテスト回路４１の動作について説明する。ここで、置換アドレス情報信号ＲＥＤＡＤＤとデータバスからの入力アドレス信号が入力され、冗長セル切換え信号（ＡＥ１〜ＡＥｍ）を出力する回路として、図３に示す一致検出回路２０が用いられている。なお、本実施の形態にかかるメモリテスト回路４１における一致検出回路２０は、図３に示す回路構成に限らず、他の回路構成を有するものであってもよい。

メモリテスト回路４１は、不良のビットアドレスを決めるアドレス信号（Ａ０〜Ａｎ）に対応する置換アドレスを記憶し、入力されたアドレスと、記憶された置換アドレスとの一致を検出する一致検出回路２０を、置換アドレス数（ｍ個）分備えている。すなわち、ｍ個の一致検出回路２０のそれぞれに対しては、それぞれに対応した異なる置換アドレスが供給される。入力されたアドレスと置換アドレスと一致した場合に成立する信号（ＡＥ１〜ＡＥｍ）に対して、それぞれスペアビットライン（ＳＢＬ１〜ＳＢＬｍ）が設けられている。そして、いずれかのスペアビットラインがアクセスされるとメインセレクタの成立をスペアイネーブル信号／（ＳＥ）によって禁止する。

テストモードのときに一致検出回路２０の第２のレジスタ２２に入力される置換アドレス情報信号ＲＥＤＡＤＤは、メモリテスト回路４１内部で生成されて、冗長セル切換え回路３５から供給される。

より具体的には、まず、ＢＩＴ Ｐ／Ｆ判定回路３０には、データ端子から入力された、半導体メモリ装置に含まれるメモリセル及び冗長セルに対してテストのために書き込まれた書き込みデータが入力されるとともに、このデータが書き込まれたメモリセル及び冗長セルから読み出された読み出しデータがデータバスから入力される。

ＢＩＴ Ｐ／Ｆ判定回路３０は、これらの書き込みデータと読み出しデータとを比較し、その結果をＰａｓｓ／Ｆａｉｌ情報４３として書込先選択回路３１に出力する。

書込先選択回路３１は、ＢＩＴ Ｐ／Ｆ判定回路３０から出力されたＰａｓｓ／Ｆａｉｌ情報４３と、ＡＮＤ回路１１から出力された冗長セル切換え信号（ＡＥ１〜ＡＥｍ）が入力される。

書込先選択回路３１は、テストを行ったメモリの全ビットの中に、冗長セルが使用されているかどうかを、当該冗長セル切換え信号（ＡＥ１〜ＡＥｍ）に基づいて判定する。判定の結果、冗長セルが使用されていると判定した場合には、Ｂレジスタ３３のみを選択し、このＢレジスタ３３に当該Ｐａｓｓ／Ｆａｉｌ情報４６を書きこむ。他方、冗長セルが使用されていないと判定した場合には、Ａレジスタ３２とＢレジスタ３３の双方を選択し、Ａレジスタ３２とＢレジスタ３３の双方に当該Ｐａｓｓ／Ｆａｉｌ情報４４を書きこむ。より具体的には、ＡＮＤ回路１１の出力（ＡＥ１〜ＡＥｍ）のいずれかが"１"レベルの場合、書込先選択回路３１は冗長セルが使用されていると判定し、Ｐａｓｓ／Ｆａｉｌ情報４３の書込み先をＢレジスタ３３のみとする。他方、書込先選択回路３１は、ＡＮＤ回路１１の出力が全て"０"レベルの場合、冗長セルが使用されていないと判定し、Ｐａｓｓ／Ｆａｉｌ情報４３の書込み先をＡレジスタ３２及びＢレジスタ３３の両方とする。

Ａレジスタ３２に格納された冗長セル無Ｐａｓｓ／Ｆａｉｌ情報４５は冗長セル切換え演算回路３５に出力される。冗長セル切換え演算回路３５は、入力された冗長セル無Ｐａｓｓ／Ｆａｉｌ情報４５に基づいて、置換アドレス情報信号ＲＥＤＡＤＤを生成し、一致検出回路２０に出力する。置換アドレス情報信号ＲＥＤＡＤＤには、冗長セルが使用されておらず、メモリセルだけで書き込み及び読み出しテストが行われた結果、Ｆａｉｌと判断された不良メモリセルを特定する情報が含まれているから、これに基づいて、一致検出回路２０において、次のテストの際に、これらの不良メモリセルを冗長セルと置き換えて書き込み及び読み出しテストを実行することができる。

Ｂレジスタ３３に格納された冗長セル有／無Ｐａｓｓ／Ｆａｉｌ情報４７はＢＩＴ選択回路３４に出力される。ＢＩＴ選択回路３４は、冗長セル有／無Ｐａｓｓ／Ｆａｉｌ情報４７を入力し、シリアルデータに変換してデータ端子に出力する。

一致検出回路２０については、他の回路構成例であってもよい。図６は、他の構成にかかる一致検出回路４０の回路構成を示している。

一致検出回路４０の各リダンダンシーイネーブルビット（Ｆ"Ｅ１〜Ｆ"Ｅｍ）は、Ｐチャネル負荷トランジスタＴｒが設けられている。Ｐチャネル負荷トランジスタＴｒのソース端子は、ＧＮＤに接続されたヒューズ素子Ｆの他端に接続され、そのゲートはＲＥＳＥＴ反転信号が入力されている。Ｐチャネル負荷トランジスタＴｒとヒューズ端子Ｆとのの接続点ｆＥは、第１のレジスタ２１のデータ入力である。

第１のレジスタ２１は、ヒューズ素子Ｆからのデータを格納するためのものであり、ラッチ端子にはＲＥＳＥＴ信号が入力される。テスト用置換アドレス情報であるＲＥＤＡＤＤ信号は、冗長セル切換え演算回路３５より生成／供給される。第１レジスタ２１の出力とＲＥＤＡＤＤ信号は、マルチプレクサ２５に入力される。マルチプレクサ２５は、第１レジスタ２１の出力とＲＥＤＡＤＤ信号をレジスタ選択信号に応じて選択する。リダンダンシーイネーブルビット（Ｆ'Ｅ１〜Ｆ'Ｅｍ）はマルチプレクサ２５の出力をそのまま取り出してスペアイネーブル信号（ＳＥ）として使用する。

置換アドレス検知用ビット（Ｆ'０１〜Ｆ'ｎ１）は、マルチプレクサ２５の出力とアドレス信号（Ａ０〜Ａｎ）とをエクスクルーシブノア回路２４に入力させて得られる出力信号（ＳＡ０〜ＳＡｎ）を使用し、他の構成は、リダンダンシーイネーブルビットと同じ構成であり、ヒューズ素子ＦとＰチャネル負荷トランジスタＴｒとを接続する接続点ｆ０１〜ｆｎｍを第１のレジスタ２１のデータ入力とする。ここで、冗長セル切換え演算回路３５より生成されたＲＥＤＡＤＤ信号は、冗長セルにより救済されていない状態におけるテスト結果情報においてＦａｉｌであると判定されたビットを特定する情報であるから、これと、アドレス信号（Ａ０〜Ａｎ）の一致を検出し、一致した場合に信号ＡＥ１〜ＡＥｍのいずれかが"１"となり、不良メモリセルを冗長セルによって置換してテストを行うことができる。

本実施の形態における一致検出回路４０は、一致検出回路２０と比較すると、置換アドレスデータを格納するための第２のレジスタ２２と、前記レジスタ２２のラッチ信号であるＦＵＳＥデータ書込み制御信号ＷＲＦＵＳＥと、第１と第２のレジスタ２１、２２の出力をレジスタ選択信号に応じて選択するマルチプレクサ２５の出力をデータバスに掃き出す３ステートバッファ２３と、３ステートバッファの制御信号であるＦＵＳＥデータの読み出し信号ＲＤＦＵＳＥが不要となる点で異なる。

続いて、図７に示すフローチャートを用いて、本実施の形態にかかるメモリテストの流れについて説明する。
最初に、メモリアレイ部の書き込み・読み出しテストを実行する（Ｓ１０１）。次に、ＢＩＴ Ｐ／Ｆ判定回路３０は、ステップＳ１０１における読み出しデータと書き込みデータとの比較を行い、ビット毎のＰａｓｓ／Ｆａｉｌ判定を実行する（Ｓ１０２）。

続いて、書込先選択回路３１は、ステップＳ１０１のテストを実行した際に冗長セルを使用したか否かを判定する（Ｓ１０３）。判定の結果、冗長セルを使用していないと判定した場合、書込先選択回路３１は、ビット毎のＰａｓｓ／Ｆａｉｌ結果をＡレジスタ／Ｂレジスタの両方に書き込む（Ｓ１０４）。

続いて冗長セル切換え演算回路３５は、不良ビットの有無判定を行う（Ｓ１０５）。冗長セル切換え演算回路３５が不良ビットがないと判定した場合は良品と判定する（Ｓ１２０）。冗長セル切換え演算回路３５が不良ビットがあると判定した場合には、さらに、リダンダンシー回路による救済（以下、単に「リダンダンシー救済」とする）が可能かどうかの判定を行う（Ｓ１０６）。

リダンダンシー救済が可能であると判定した場合、冗長セル切換え演算回路３５は、Ｐａｓｓ／Ｆａｉｌ情報４５に基づいて冗長セル切換え演算を実行し（Ｓ１０７）、冗長セル切換えを実行する（Ｓ１０８）。冗長セルの切換えの後、再度メモリアレイ部のテストを実施する（Ｓ１０１）。

ステップＳ１０３において、書込先選択回路３１は、メモリテストを実行した際に冗長セルを使用したと判定した場合は、ビット毎のＰａｓｓ／Ｆａｉｌ情報をＢレジスタ３３に書き込む（Ｓ１０９）。

次に、ＢＩＴ選択回路３４は、Ｂレジスタ３３に書き込まれたＰａｓｓ／Ｆａｉｌ情報に基づいて不良ビットの有無判定を行う（Ｓ１１０）。ＢＩＴ選択回路３４は、不良ビットがないと判定した場合はヒューズカット後に良品と判定する（Ｓ１２１）。不良ビットがあると判定した場合には、不良であると判定する（Ｓ１２２）。なお、ステップＳ１０６においてリダンダンシー救済が不可であると判定された場合も同様に、不良であると判定される（Ｓ１２２）。

不良判定後、ＢＩＴ選択回路３４は、不良ビット解析のためにＢレジスタのＰａｓｓ／Ｆａｉｌ情報を選択出力し、所望の出力が完了するまでＢレジスタからの出力動作のみを繰り返し、外部にメモリセルの不良ビット情報を出力する（Ｓ１１１，Ｓ１１２）。

このように、本実施の形態にかかる半導体メモリ装置では、テストモードにおいて、第２のレジスタ２２に対して、テスト用の置換アドレス情報を格納するようにし、この置換アドレス情報に基づいて不良ビットのセルを冗長セルと置き換えてテストすることができ、ヒューズ素子Ｆを溶断する前の第１回目のテストのときに冗長セルの書き込み／読み出しテストが可能となり、ヒューズ素子Ｆを溶断した後に冗長セルだけのために書き込み／読み出しテストを行わずに済み、高温放置後、第２回目のテストにおいて実際に置き換わっているかテストするだけでよく、パッドに与える損傷を最小限に抑えるとともにテストの効率化を図ることができる。

また、テスト用の置換アドレス情報はメモリテスト回路内部で生成／供給されるので、外部から置換アドレス情報を入力するためのデータバスが不要となることと、メモリセルへの書込み／読み出しデータもＢレジスタ３３に情報を保持し、ＢＩＴ選択回路により任意ＢＩＴの情報を選択的に入出力できるため、データバスを経由してデータの入出力を行う必要がなくなることより、チップに搭載された全メモリマクロの入出力端子数と同数以上の端子をチップ外に設ける必要がなくなる。また、Ｐ／Ｆ判定回路４３からのＰａｓｓ／Ｆａｉｌ情報を記憶するためのＢレジスタ３３と、Ｂレジスタ３３の出力情報を外部にシリアル信号で選択出力するためのＢＩＴ選択回路３４とを有することにより、外部とのメモリセルへの書込み／読み出しデータの入出力に使用していたデータバスが不要となり、チップ外部に設ける端子数をＢＩＴ選択回路の構成により最大（１／総ビット数）まで削減することが可能となる。

さらに、本発明によれば、従来技術において外部から供給されていた置換アドレス情報をテスト回路内部で生成／供給し、直接各入力アドレスと比較することが可能となるため、図６に示す回路構成例に示されるように、外部から入力される置換アドレス情報を保持していた第２のレジスタを設ける必要がなく、冗長なレジスタを削減することも可能となる。

さらに、また、テスト用の置換アドレス情報が内部で生成／供給されることにより、外部から置換アドレス情報を入力するための専用モード（第３のモード）が不要となり、テスト工程が少なくとも１ステップ削減できる。
なお、本発明にかかる半導体メモリ装置における置換単位は、ローであってもカラムであってもよい。

従来技術にかかる半導体メモリ装置の回路図である。 従来技術にかかるメモリテスト回路の回路図である。 従来技術及び本発明にかかる半導体メモリ装置における一致検出回路の回路図である。 本発明にかかるメモリテスト回路の回路図である。 本発明にかかる半導体メモリ装置の回路図である。 本発明にかかる半導体メモリ装置における一致検出回路の回路図である。 本発明にかかるメモリテストの流れを示すフローチャートである。

符号の説明

８・・・ローデコーダ
９・・・ビットセレクタ
１０・・・メモリテスト回路
１１・・・ＡＮＤ回路
１２・・・レベルシフタ
１３・・・ＮＯＲ回路
２０・・・一致検出回路
２１・・・第１のレジスタ
２２・・・第２のレジスタ
２３・・・３ステートバッファ
２４・・・エクスクルーシブノア回路
２５・・・マルチプレクサ
２６・・・ＯＲ回路
３０・・・Ｐ／Ｆ判定回路
３１・・・書込先選択回路
３２・・・Ａレジスタ
３３・・・Ｂレジスタ
３４・・・ＢＩＴ選択回路
３５・・・冗長セル切換え演算回路
４０・・・一致検出回路
４１・・・メモリテスト回路
４３〜４７・・・Ｐａｓｓ／Ｆａｉｌ情報

Claims (7)

1. メモリセルと、当該メモリセルが不良メモリセルである場合に置き換えて救済するための冗長セルとを有する半導体メモリ装置のメモリテスト回路であって、
   冗長セルが使用されていないテスト結果情報を格納する第１のレジスタと、
   冗長セルが使用されているテスト結果情報を格納する第２のレジスタと、
   前記第１のレジスタより前記テスト結果情報を読み出してテスト用の置換アドレスデータを生成する置換アドレスデータ生成手段と、
   前記第２のレジスタよりテスト結果情報を読み出して外部に出力するテスト結果情報出力手段とを備えたメモリテスト回路。
2. メモリテストのために前記メモリセルに書き込んだデータと、当該書き込みデータが書き込まれた後にメモリセルから読み出されたデータとの比較を行い、ビット毎のテスト結果情報を生成するビット単位判定回路をさらに備えたことを特徴とする請求項１記載のメモリテスト回路。
3. 少なくともメモリセルを含むセルのテストにおいて冗長セルが使用されているか否かを判定し、使用なしと判定した場合に前記第１のレジスタと前記第２のレジスタの両方に対して当該テスト結果情報を書き込み、使用ありと判定した場合に前記第２のレジスタのみに当該テスト結果情報を書き込む書込み先選択回路をさらに備えたことを特徴とする請求項１又は２記載のメモリテスト回路。
4. 前記書込み先選択回路は、入力アドレスビットと、テスト用の置換アドレス情報との一致を検出する一致検出回路からの出力信号に応じて前記冗長セルの使用の有無を判定することを特徴とする請求項３記載のメモリテスト回路。
5. 前記置換アドレスデータ生成手段は、前記第１のレジスタの格納されたテスト結果情報に含まれるフェイル情報のアドレス情報を、置換アドレスデータとして生成することを特徴とする請求項１〜４いずれかに記載のメモリテスト回路。
6. 前記テスト結果情報出力手段は、前記救済後のテスト結果情報をシリアル出力することを特徴とする請求項１〜５いずれかに記載のメモリテスト回路。
7. 請求項１〜６いずれかに記載のメモリテスト回路と、メモリ部とを備えた半導体メモリ装置。

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