JP2006302464A - 半導体記憶装置 - Google Patents
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Abstract
メモリの不良救済のための冗長素子配置に係る面積を小さくする。
【解決手段】
内蔵メモリ30の不良救済のための2次元冗長パラメータとしてロウアドレスおよび入出力データを持つ。内蔵メモリ30の不良の診断を行う自己診断回路10と、自己診断回路10の診断によって検出された不良検出順に応じ、予め設定した順番に基づいて置き換える冗長素子を定める冗長素子配置演算部20と、定められた順番に対応して内蔵メモリ中の不良部を置き換えるロウ冗長部31、IO冗長部32を備える。冗長素子配置演算部20は、優先軸決定を不良検出順に応じて予め設定した順番に従って決定して冗長素子配置情報を保持する。
【選択図】
図1
Description
11 自己診断制御器
12 アドレス発生器
13 データ発生器
14 比較器
20 冗長素子配置演算器
21 1次アドレスラッチ回路
22 優先軸シーケンサ回路
23 シフトレジスタ回路
30 内蔵メモリ
31 ロウ冗長部
32 IO冗長部
33 電気ヒューズ回路
34 メモリセル群
41、41a ロウアドレス重複判定回路
42〜48、71〜84、91、92 フリップフロップ回路
50a、50b 一致検出回路
60 4ビットカウンタ
61 4入力16出力デコーダ
NAND1、NAND2、NAND3、NAND4 NAND回路
INV1、INV2 インバータ回路
Claims (4)
- 内蔵メモリの不良救済のための2次元冗長部としてロウアドレスによりアドレス指定されるメモリセル列と置き換えられる冗長メモリセル群であるロウ冗長部および入出力データ単位のメモリセル群と置き換えられる冗長メモリセル群であるIO冗長部を有する半導体記憶装置において、
内蔵メモリの診断を行う自己診断回路と、
前記自己診断回路の診断によって検出された不良検出順に応じ、前記ロウ冗長部と前記IO冗長部との中から1つの冗長メモリセル群を予め設定された順序に基づいて選択する冗長素子配置演算部と、
前記冗長素子配置演算部によって前記選択された冗長メモリセル群へ前記内蔵メモリ中の不良部を置き換える冗長置換部と、
を備えることを特徴とする半導体記憶装置。 - 前記冗長素子配置演算部は、
前記内蔵メモリ中において置き換えられた前記不良部のアドレスを記憶するラッチ回路と、
前記自己診断回路の診断によって検出された不良アドレスと前記ラッチ回路に記憶された前記不良部のアドレスとの一致を検出するアドレス重複判定回路とを含み、
前記ラッチ回路は、当該一致を検出しない場合に前記検出された不良アドレスをラッチするものであることを特徴とする請求項1記載の半導体記憶装置。 - 前記冗長素子配置演算部は、前記一致検出が重複でないことを示す毎に、所定の信号をシフトして前記ラッチ回路が前記不良アドレスをラッチするためのパルス信号を出力するシフトレジスタ回路を更に含むものであることを特徴とする請求項2記載の半導体記憶装置。
- 前記冗長素子配置演算部は、
前記一致検出が重複でないことを示す回数を計数するカウンタ回路と、
前記カウンタ回路のビット対応の出力を入力してデコードし、前記ラッチ回路が前記不良アドレスをラッチするためのパルス信号を出力するデコーダ回路と、
を含むことを特徴とする請求項2記載の半導体記憶装置。
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