JP3789391B2 - 半導体メモリのカラムリペア回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリの冗長構造に関するもので、特に、ローフレキシブル冗長構造におけるカラムリペア効率を増大させることができるようにした半導体メモリのカラムリペア回路に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ装置では欠陥メモリセルを冗長メモリセルにリペアするための冗長性回路及び冗長メモリセルアレイが構成される。
冗長動作は、通常のメモリセル以外に冗長メモリセルアレイを別に用意しておき、通常のメモリセルアレイのいずれかの欠陥メモリセルを指定するアドレスが入力されると、これをデコードして冗長メモリセルに連結された冗長ロー又はカラムを選択することでなされる。
【０００３】
かかる動作は冗長デコーダによってなされ、通常のデコーダと冗長デコーダのイネーブル可否は欠陥アドレスをプログラムする冗長性回路の出力信号によってなされる。
かかる冗長性回路は欠陥アドレスをプログラムする回路として冗長性回路内に備えられるヒューズをデコードされたアドレスにしたがって、例えば、レーザで溶断することで欠陥アドレスのプログラムが行われる。
カラム冗長性回路はカラムアドレスが入力されるごとに冗長カラムか通常のカラムかの選択を早く決めるべきである。半導体メモリ装置では欠陥カラムをリペアするために欠陥カラムを指定するアドレスが入力されるとこれを冗長カラムに切り換えて冗長カラムを選択する。
【０００４】
以下、添付図を参照して従来技術の半導体メモリのカラムリペアに関して説明する。
【０００５】
図１は一般的な半導体メモリセルアレイの構成図であり、図２は従来技術のカラムリペア構成図である。
また、図３は従来技術のカラムヒューズボックスの構成を示したブロック図であり、図４は従来技術のカラムリペア時の問題を示す構成図である。
【０００６】
一般にセルアレイは図１のように、複数のセルを有するアレイが複数配置され、ワードラインとカラム選択ラインとは互いに垂直方向に交差している。
このように構成されたセルアレイのカラムリペアのために図２のように、アレイの中央ではない周縁部に冗長カラムラインが配置される。
このような構造におけるカラムリペアの場合、リペア効率を高めるためにカラム選択ライン全体を交替させるのではなく欠陥が発生したアレイが選択された時だけ交替されるようになっている。
【０００７】
即ち、図２のようにアレイ１においてｙｉ＜０＞に欠陥が発生した場合、ローサイクルでアレイ１が選択され、カラムサイクルでｙｉ＜０＞が選択された場合、ｓｙｉ＜０＞が選択されるようにプログラムする。
また、同様な方法で、アレイ３のｙｉ＜１＞に欠陥が発生したとき、ローサイクルでアレイ３が選択され、カラムサイクルでｙｉ＜１＞が選択された場合、ｓｙｉ＜０＞が選択されるようにプログラムし、一つのＳＹＩを用いて多数のｙｉを置き換えるようにしている。
ここで、ＳＹＩを用いることができる回数は各々他のアレイでカラム欠陥が発生する場合、ＳＹＩに割り当てられたプログラムヒューズボックスの個数によって決められる。
【０００８】
従来技術のプログラムヒューズボックスの構成は次の通りである。
図３のように、各々のカラムヒューズボックス３０は、ローサイクルタイミング信号とアレイアドレスを入力としてヒューズを評価し、かつラッチするアレイアドレスヒューズ及びラッチボックス３２と、このアレイアドレスヒューズ及びラッチボックス３２の出力信号または外部から入力されるカラムサイクルタイミング信号及びカラムアドレスによってカラム冗長信号を出力するカラムアドレスヒューズボックス３３とからなる。
【０００９】
また、このような各々のカラムヒューズボックス３０から出力されるカラム冗長信号はＯＲゲート３１によって演算されて最終的に冗長カラムイネーブル信号を出力する。
フレキシブル冗長性アルゴリズムで用いられるローリペアアルゴリズムは、一つのアレイで発生した欠陥ワードラインを、そのアレイにある冗長ワードラインだけでなく他のアレイの冗長ワードラインとも置き換えるようにしてローリペア効率を増大させるようにした方法である。
【００１０】
しかしながら、交替されるアレイでカラム欠陥が存在する場合にはそれをリペアする方法がない。その理由はカラム欠陥の場合、効率を高めるために余分のカラム選択ラインを選択するとき、アレイアドレスを与えて欠陥となったアレイアドレスがローサイクルで入力時にだけ交替されるからである。
【００１１】
従来技術のローリペア方法では、欠陥が発生した場合には欠陥が発生したブロックにある冗長ローラインだけを用いて交替する。
【００１２】
この場合次のような問題があった。
もし、準備された冗長ローラインの数がブロック当たり４個であったと仮定すると、一つのアレイで４箇所以上のローライン欠陥が発生した場合にはリペアできず、チップ全体を用いることができなくなる。
【００１３】
この問題を解決するために、欠陥が発生したアレイのみならず他のアレイの冗長ラインを用いるための方法がフレキシブル冗長構造である。
この交替されたローラインに欠陥が発生した該当アレイの場合をセルフ、他のアレイのラインに交替した場合をペアとする。
【００１４】
図４は従来技術のカラムリペアにおける問題を示すもので、セルフアレイで不良が発生したローをペアアレイの冗長ワードラインに切り換えたが、ペアアレイに不良カラムが存在する場合、該当カラムアドレスが選択されるとセルフアレイのアレイアドレスが入力されるので不良カラムを交替できなくなる。
このような問題はペアアレイで不良カラムが冗長カラムに交替されるようにプログラムされていても発生する。
【００１５】
【発明が解決しようとする課題】
しかしながら、上述した従来技術の半導体メモリのリペアでは次のような問題があった。
フレキシブル冗長構造のように他のアレイで欠陥となったワードラインを交替する場合には、交替されたアドレスが与えられるのではなく元のアレイアドレスが与えられるので、交替されたアレイにカラム欠陥が存在しているのにもかかわらず他のアレイと認識されて故障となったカラムの交替が成されない。
【００１６】
本発明は、上記従来技術の半導体メモリのリペアの問題を解決するためで、ローフレキシブル冗長構造におけるカラムリペア効率を増大できるようにした半導体メモリのカラムリペア回路を提供することが目的である。
【００１７】
【課題を解決するための手段】
上記目的を達成するための本発明による半導体メモリのカラムリペア回路は、相互に直交するローラインとカラムラインによって単位記憶素子が配列され、これをアレイ単位で区別した半導体メモリのリペアのために、前記各々のアレイに含まれる冗長カラムラインに対応して一個以上で構成されてリペアのためのカラム冗長信号を出力する複数のカラムヒューズボックスと；前記カラムヒューズボックスに対応されローリペアが該当アレイ又は他のアレイでなされるかどうかを区別するセルフ−ペア区別信号と当該アレイアドレスを入力変換させ、ローリペアが他のアレイで交替された場合に、その交替されたアレイのアドレスを符号化して出力するアレイアドレス変換器と、からなることを特徴とする。
【００１８】
【発明の実施の形態】
以下、添付の図面を参照して本発明を更に詳細に説明する。
【００１９】
図５は本発明実施形態による半導体メモリのカラムリペア構造を示す構成図である。
図６は本発明実施形態によるカラムリペアのためのアレイアドレス変換器の構成図である。
本実施形態は、カラム冗長装置にローリペアがワードラインの故障が発生した自信のアレイで交替されず他のアレイで交替された場合、その情報を受けて交替されたアレイのアドレスを発生させる装置を構成したものである。
【００２０】
このような構成によって、交替されたアレイにカラムの欠陥が存在する場合、交替されたワードラインに対して更に欠陥が発生する状況を抑制できる。
本実施形態による半導体メモリのカラムリペア回路は、図５のように、ペアアレイでローリペアを行う場合、カラムヒューズ内でこれを感知して、ローリペアがペアアレイで行われた場合に、アレイアドレスを変換できるようにアレイアドレス変換器をカラムヒューズボックス毎に構成したものである。
【００２１】
先ず、ローリペア動作でセルフアレイリペアであるか、あるいはペアアレイリペアであるかを区別するためのセルフ−ペア区別信号とアレイアドレスとを入力としてローリペアがワードラインの故障が発生した自信のアレイで交替されず他のアレイで交替されたアレイのアドレス即ち、符号化されたアレイアドレスを出力するアレイアドレス変換器５４と、ローサイクルタイミング信号と符号化されたアレイアドレスを入力してヒューズを評価及びラッチするアレイアドレスヒューズ及びラッチボックス５２と、アレイアドレスヒューズ及びラッチボックス５２の出力信号、また、外部から入力されるカラムサイクルタイミング信号及びカラムアドレスによってカラム冗長信号を出力するカラムアドレスヒューズボックス５３を含むカラムヒューズボックス５１がアレイアドレス変換器５４に対応して構成される。
【００２２】
ここで、セルフ−ペア区別信号はアレイの欠陥検出結果によって決められ、リペアモードがセルフアレイリペアであるかペアアレイリペアであるかによって発生されて入力される。
セルフ−ペア区別信号の発生はリペアプログラム時にリペアラインの位置を区別してヒューズプログラムする。
【００２３】
即ち、リペアを行う者（プログラマ）がセルフアレイのリペアラインを交替した場合であれば、セルフ−ペア区別信号に対してプログラムされたヒューズを溶断し（又は溶断しない）、反対の場合には溶断しない（又は溶断する）。
このようなヒューズの溶断可否によってローアクティブサイクルで該当ヒューズ溶断可否を感知して適したパルス即ち、セルフ−ペア区別信号を発生させる。また、このような各々のカラムヒューズボックス５１から出力されるカラム冗長信号をＯＲ演算して最終的に冗長のためのイネーブル信号を出力するカラムイネーブル信号出力部５５が構成される。
【００２４】
ここで、アレイアドレス変換器５４の詳細構成を図６に示す。
セルフ−ペア区別信号を反転させる第１インバーター６１と、アレイアドレスを反転させる第２インバーター６２と、セルフ−ペア区別信号及び反転されたセルフ−ペア区別信号によって、反転されたアレイアドレスを選択的にスイッチング出力する第１転送ゲート６３と、セルフ−ペア区別信号と反転されたセルフ−ペア区別信号によって、アレイアドレスを選択的にスイッチング出力する第２転送ゲート６４とから構成され、ローリペアがワードラインの欠陥となった自信のアレイ内で交替されず他のアレイで交替された場合には、その交替されたアレイのアドレス即ち、符号化されたアレイアドレスを出力する。
【００２５】
このように構成されたアレイアドレス変換器５４は、例えば、セルフアレイである場合にセルフ−ペア区別信号をロジックＨｉｇｈにし、ペアアレイの場合にセルフ−ペア区別信号をロジックＬｏｗにする時の符号化されたアレイアドレス出力は次の通りである。
即ち、アレイ０の欠陥をアレイ２の冗長ワードラインに交替する場合には、ペアであるのでセルフ−ペア区別信号がロジックＬｏｗ状態であり、アレイアドレスＡ１０はロジック０が入力され、そのアドレスが反転されてアレイヒューズボックスにはアレイ２のアレイアドレスが入力される。
【００２６】
このような本実施形態のカラムリペア回路を採択するフレキシブル冗長アルゴリズムの実現は大きく二つに分けられる。
第一、交替するワードラインを該当するアレイにある冗長ワードラインによって交替するか、あるいは冗長ワードラインだけで構成された特別なアレイを用意し、そのアレイにある冗長ワードラインと交替するようにする方法である。
【００２７】
第二、交替するワードラインを該当するアレイにある冗長ワードラインの中で交替するか他のアレイにある冗長ワードラインに交替する方法である。
【００２８】
ここで、代表的な二番目の方式を説明すると次の通りである。
一つのアレイで欠陥となったワードラインを該当アレイにある冗長ワードラインに交替する場合には、ワードラインがイネーブルされるアレイが実際のアレイアドレスと同一であるので問題がない。しかしながら、ワードラインを交替しなければならない故障が、アレイ内に存在する冗長ワードラインの数以上に発生した場合には、他のアレイの余分な冗長ワードラインを用いなければならないこともある。
【００２９】
その際、他のアレイを選択する方式はヒューズのプログラム時に選択された他のアレイのアドレスをプログラムする方法と、予め決められた規則によってセットになっているアレイが選択されるようにする方法がある。
前者の場合にはプログラムすべきのヒューズの数が増加し、一般にこれはヒューズボックスの大きさを増加させることになる。後者の場合には欠陥となったワードラインの交替が該当アレイ又は予めセットになったアレイであるかどうかを区別する一つのヒューズだけを追加するだけなので簡単である。
【００３０】
ここで、当該アレイを選択するようにした場合をセルフ、そうではない場合をペアとする。
ペアアレイを選択する規則を８個のアレイを有する１２８Ｍ級のＤＤＲ ＳＤＲＡＭの場合を例えとして説明する。
アレイアドレスはＡ１１、Ａ１０、Ａ９であり、三つのアドレスが用いられるので、８個のアレイが選択できる。アレイ０はＡ１１、Ａ１０、Ａ９＝０，０，０とすると、アレイ１は００１であり、アレイ７は１１１である。
また、ペアアレイはアレイ０に対してはアレイ２を、アレイ１に対してはアレイ３を、アレイ４に対してはアレイ６を、アレイ５に対してはアレイ７を対応させるようにする。
【００３１】
このような規則によると、ペアが選択される場合Ａ１０アドレスを反転させるとペアアレイのアレイアドレスとなる。
即ち、アレイ０から欠陥となったワードラインをアレイ２にある冗長ワードラインに交替する場合元のアレイアドレスはＡ１１０，Ａ１０，Ａ０９＝０００であるので、Ａ１０を反転させると０１０となりアレイ２のアドレスが得られる。このような方式で発生させたアレイアドレスをカラムリペア回路でアレイアドレスとして使用すると、交替されたペアアレイでカラムが欠陥となった場合、プログラムできるか又は交替が可能である。
【００３２】
本発明はロジックを追加してこのようなリペアがきるようにしたもので、カラムリペアだけでなくローリペアにも適用できる。
【００３３】
以上本発明の好適な一実施形態に対して説明したが、本発明は本実施形態のものに限定されるわけではなく、本発明の技術思想に基づいて種々の変形又は変更が可能である。
【００３４】
【発明の効果】
以上説明したように、本発明の半導体メモリのカラムリペア回路によると、次のような効果がある。
【００３５】
本発明はカラムリペア回路におけるローリペアがワードラインの故障が発生した自信のアレイで交替されず他のアレイで交替された場合、交替されたアレイのアドレスを発生させてその情報を受けてカラムリペアを行うので、ペアアレイに不良が発生したカラムが存在する場合にも効率的なリペアがなされるようにする。
これは半導体メモリの歩留まりを向上させて製造コストを低減させる。
【図面の簡単な説明】
【図１】一般的な半導体メモリセルアレイの構成図である。
【図２】従来技術のカラムリペアの構成図である。
【図３】従来技術のカラムヒューズボックスの構成を示すブロック図である。
【図４】従来技術のカラムリペア時の問題を示す構成図である。
【図５】本発明による半導体メモリのカラムリペア構造を示す構成図である。
【図６】本発明によるカラムリペアのためのアレイアドレス変換器の構成図である。
【符号の説明】
５１ カラムヒューズボックス
５２ アレイアドレスヒューズ及びラッチボックス
５３ カラムアドレスヒューズボックス
５４ アレイアドレス変換器
５５ カラムイネーブル信号出力部

Claims (5)

1. 相互に直交するローラインとカラムラインによって単位記憶素子が配列され、これをアレイ単位で区別した半導体メモリのリペアのための半導体メモリカラムリペア回路において、
   前記各々のアレイに含まれる冗長カラムラインに対応して一つ以上構成されてリペアのためのカラム冗長信号を出力する複数のカラムヒューズボックスと；
   前記カラムヒューズボックスに対応されローリペアが該当アレイ又は他のアレイでなされるかどうかを区別するセルフ−ペア区別信号と当該アレイアドレスを入力変換させてローリペアが他のアレイで交替された場合に交替されたアレイのアドレスを符号化して出力するアレイアドレス変換器と、
   を有することを特徴とする半導体メモリのカラムリペア回路。
2. アレイアドレス変換器はセルフ−ペア区別信号を反転させる第１インバーターと、
   アレイアドレスを反転させる第２インバーターと、
   前記セルフ−ペア区別信号及び反転されたセルフ−ペア区別信号によって反転されたアレイアドレスを選択的にスイッチング出力する第１転送ゲートと、
   前記セルフ−ペア区別信号と反転されたセルフ−ペア区別信号によってアレイアドレスを選択的にスイッチング出力する第２転送ゲートと、
   からなることを特徴とする請求項１に記載の半導体メモリのカラムリペア回路。
3. カラムヒューズボックスはローサイクルタイミング信号と前記アレイアドレス変換器によって符号化されたアレイアドレスを入力してヒューズを評価及びラッチするアレイアドレスヒューズ及びラッチボックスと、
   前記アレイアドレスヒューズ及びラッチボックスの出力信号または外部から入力されるカラムサイクルタイミング信号及びカラムアドレスによってカラム冗長信号を出力するカラムアドレスヒューズボックスと、
   からなることを特徴とする請求項１に記載の半導体メモリのカラムリペア回路。
4. 各々のカラムヒューズボックスから出力されるカラム冗長信号はカラムイネーブル信号出力部によってＯＲ演算されて最終的に冗長のためのカラムイネーブル信号として出力されることを特徴とする請求項に１記載の半導体メモリのカラムリペア回路。
5. セルフ−ペア区別信号はアレイの欠陥検出結果によってリペアモードがセルフアレイリペアであるかペアアレイリペアであるかを区別する信号であり、その信号はリペアラインの位置を区別してなされたヒューズプログラムのヒューズ溶断可否によってローアクティブサイクルに発生されることを特徴とする請求項１に記載の半導体メモリのカラムリペア回路。

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