JP2002352594A - 半導体メモリのカラムリペア回路 - Google Patents
半導体メモリのカラムリペア回路Info
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- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
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Abstract
(57)【要約】
【課題】 ローフレキシブル冗長構造において、カラム
リペア効率を増大させることができるようにした半導体
メモリのカラムリペア装置を提供する。 【解決手段】 相互に直交するローラインとカラムライ
ンによって単位記憶素子が配列され、これをアレイ単位
で区別した半導体メモリのリペアのために、各々のアレ
イに含まれる冗長カラムラインに対応して一個以上構成
されて、リペアのためのカラム冗長信号を出力する複数
のカラムヒューズボックスと；カラムヒューズボックス
に対応されローリペアが該当アレイ又は他のアレイでな
されるかを区別するセルフ−ペア区別信号と該当アレイ
アドレスを入力変換してローリペアが他のアレイで対応
された場合に、その対応されたアレイのアドレスを符号
化して出力するアレイアドレス変換器とを含むことを特
徴とする。
リペア効率を増大させることができるようにした半導体
メモリのカラムリペア装置を提供する。 【解決手段】 相互に直交するローラインとカラムライ
ンによって単位記憶素子が配列され、これをアレイ単位
で区別した半導体メモリのリペアのために、各々のアレ
イに含まれる冗長カラムラインに対応して一個以上構成
されて、リペアのためのカラム冗長信号を出力する複数
のカラムヒューズボックスと；カラムヒューズボックス
に対応されローリペアが該当アレイ又は他のアレイでな
されるかを区別するセルフ−ペア区別信号と該当アレイ
アドレスを入力変換してローリペアが他のアレイで対応
された場合に、その対応されたアレイのアドレスを符号
化して出力するアレイアドレス変換器とを含むことを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリの冗
長構造に関するもので、特に、ローフレキシブル冗長構
造におけるカラムリペア効率を増大させることができる
ようにした半導体メモリのカラムリペア回路に関する。
長構造に関するもので、特に、ローフレキシブル冗長構
造におけるカラムリペア効率を増大させることができる
ようにした半導体メモリのカラムリペア回路に関する。
【０００２】
【従来の技術】一般に、半導体メモリ装置では欠陥メモ
リセルを冗長メモリセルにリペアするための冗長性回路
及び冗長メモリセルアレイが構成される。冗長動作は、
通常のメモリセル以外に冗長メモリセルアレイを別に用
意しておき、通常のメモリセルアレイのいずれかの欠陥
メモリセルを指定するアドレスが入力されると、これを
デコードして冗長メモリセルに連結された冗長ロー又は
カラムを選択することでなされる。
リセルを冗長メモリセルにリペアするための冗長性回路
及び冗長メモリセルアレイが構成される。冗長動作は、
通常のメモリセル以外に冗長メモリセルアレイを別に用
意しておき、通常のメモリセルアレイのいずれかの欠陥
メモリセルを指定するアドレスが入力されると、これを
デコードして冗長メモリセルに連結された冗長ロー又は
カラムを選択することでなされる。
【０００３】かかる動作は冗長デコーダによってなさ
れ、通常のデコーダと冗長デコーダのイネーブル可否は
欠陥アドレスをプログラムする冗長性回路の出力信号に
よってなされる。かかる冗長性回路は欠陥アドレスをプ
ログラムする回路として冗長性回路内に備えられるヒュ
ーズをデコードされたアドレスにしたがって、例えば、
レーザで溶断することで欠陥アドレスのプログラムが行
われる。カラム冗長性回路はカラムアドレスが入力され
るごとに冗長カラムか通常のカラムかの選択を早く決め
るべきである。半導体メモリ装置では欠陥カラムをリペ
アするために欠陥カラムを指定するアドレスが入力され
るとこれを冗長カラムに切り換えて冗長カラムを選択す
る。
れ、通常のデコーダと冗長デコーダのイネーブル可否は
欠陥アドレスをプログラムする冗長性回路の出力信号に
よってなされる。かかる冗長性回路は欠陥アドレスをプ
ログラムする回路として冗長性回路内に備えられるヒュ
ーズをデコードされたアドレスにしたがって、例えば、
レーザで溶断することで欠陥アドレスのプログラムが行
われる。カラム冗長性回路はカラムアドレスが入力され
るごとに冗長カラムか通常のカラムかの選択を早く決め
るべきである。半導体メモリ装置では欠陥カラムをリペ
アするために欠陥カラムを指定するアドレスが入力され
るとこれを冗長カラムに切り換えて冗長カラムを選択す
る。
【０００４】以下、添付図を参照して従来技術の半導体
メモリのカラムリペアに関して説明する。
メモリのカラムリペアに関して説明する。
【０００５】図１は一般的な半導体メモリセルアレイの
構成図であり、図２は従来技術のカラムリペア構成図で
ある。また、図３は従来技術のカラムヒューズボックス
の構成を示したブロック図であり、図４は従来技術のカ
ラムリペア時の問題を示す構成図である。
構成図であり、図２は従来技術のカラムリペア構成図で
ある。また、図３は従来技術のカラムヒューズボックス
の構成を示したブロック図であり、図４は従来技術のカ
ラムリペア時の問題を示す構成図である。
【０００６】一般にセルアレイは図１のように、複数の
セルを有するアレイが複数配置され、ワードラインとカ
ラム選択ラインとは互いに垂直方向に交差している。こ
のように構成されたセルアレイのカラムリペアのために
図２のように、アレイの中央ではない周縁部に冗長カラ
ムラインが配置される。このような構造におけるカラム
リペアの場合、リペア効率を高めるためにカラム選択ラ
イン全体を交替させるのではなく欠陥が発生したアレイ
が選択された時だけ交替されるようになっている。
セルを有するアレイが複数配置され、ワードラインとカ
ラム選択ラインとは互いに垂直方向に交差している。こ
のように構成されたセルアレイのカラムリペアのために
図２のように、アレイの中央ではない周縁部に冗長カラ
ムラインが配置される。このような構造におけるカラム
リペアの場合、リペア効率を高めるためにカラム選択ラ
イン全体を交替させるのではなく欠陥が発生したアレイ
が選択された時だけ交替されるようになっている。
【０００７】即ち、図２のようにアレイ１においてｙｉ
＜０＞に欠陥が発生した場合、ローサイクルでアレイ１
が選択され、カラムサイクルでｙｉ＜０＞が選択された
場合、ｓｙｉ＜０＞が選択されるようにプログラムす
る。また、同様な方法で、アレイ３のｙｉ＜１＞に欠陥
が発生したとき、ローサイクルでアレイ３が選択され、
カラムサイクルでｙｉ＜１＞が選択された場合、ｓｙｉ
＜０＞が選択されるようにプログラムし、一つのＳＹＩ
を用いて多数のｙｉを置き換えるようにしている。ここ
で、ＳＹＩを用いることができる回数は各々他のアレイ
でカラム欠陥が発生する場合、ＳＹＩに割り当てられた
プログラムヒューズボックスの個数によって決められ
る。
＜０＞に欠陥が発生した場合、ローサイクルでアレイ１
が選択され、カラムサイクルでｙｉ＜０＞が選択された
場合、ｓｙｉ＜０＞が選択されるようにプログラムす
る。また、同様な方法で、アレイ３のｙｉ＜１＞に欠陥
が発生したとき、ローサイクルでアレイ３が選択され、
カラムサイクルでｙｉ＜１＞が選択された場合、ｓｙｉ
＜０＞が選択されるようにプログラムし、一つのＳＹＩ
を用いて多数のｙｉを置き換えるようにしている。ここ
で、ＳＹＩを用いることができる回数は各々他のアレイ
でカラム欠陥が発生する場合、ＳＹＩに割り当てられた
プログラムヒューズボックスの個数によって決められ
る。
【０００８】従来技術のプログラムヒューズボックスの
構成は次の通りである。図３のように、各々のカラムヒ
ューズボックス３０は、ローサイクルタイミング信号と
アレイアドレスを入力としてヒューズを評価し、かつラ
ッチするアレイアドレスヒューズ及びラッチボックス３
２と、このアレイアドレスヒューズ及びラッチボックス
３２の出力信号または外部から入力されるカラムサイク
ルタイミング信号及びカラムアドレスによってカラム冗
長信号を出力するカラムアドレスヒューズボックス３３
とからなる。
構成は次の通りである。図３のように、各々のカラムヒ
ューズボックス３０は、ローサイクルタイミング信号と
アレイアドレスを入力としてヒューズを評価し、かつラ
ッチするアレイアドレスヒューズ及びラッチボックス３
２と、このアレイアドレスヒューズ及びラッチボックス
３２の出力信号または外部から入力されるカラムサイク
ルタイミング信号及びカラムアドレスによってカラム冗
長信号を出力するカラムアドレスヒューズボックス３３
とからなる。
【０００９】また、このような各々のカラムヒューズボ
ックス３０から出力されるカラム冗長信号はＯＲゲート
３１によって演算されて最終的に冗長カラムイネーブル
信号を出力する。フレキシブル冗長性アルゴリズムで用
いられるローリペアアルゴリズムは、一つのアレイで発
生した欠陥ワードラインを、そのアレイにある冗長ワー
ドラインだけでなく他のアレイの冗長ワードラインとも
置き換えるようにしてローリペア効率を増大させるよう
にした方法である。
ックス３０から出力されるカラム冗長信号はＯＲゲート
３１によって演算されて最終的に冗長カラムイネーブル
信号を出力する。フレキシブル冗長性アルゴリズムで用
いられるローリペアアルゴリズムは、一つのアレイで発
生した欠陥ワードラインを、そのアレイにある冗長ワー
ドラインだけでなく他のアレイの冗長ワードラインとも
置き換えるようにしてローリペア効率を増大させるよう
にした方法である。
【００１０】しかしながら、交替されるアレイでカラム
欠陥が存在する場合にはそれをリペアする方法がない。
その理由はカラム欠陥の場合、効率を高めるために余分
のカラム選択ラインを選択するとき、アレイアドレスを
与えて欠陥となったアレイアドレスがローサイクルで入
力時にだけ交替されるからである。
欠陥が存在する場合にはそれをリペアする方法がない。
その理由はカラム欠陥の場合、効率を高めるために余分
のカラム選択ラインを選択するとき、アレイアドレスを
与えて欠陥となったアレイアドレスがローサイクルで入
力時にだけ交替されるからである。
【００１１】従来技術のローリペア方法では、欠陥が発
生した場合には欠陥が発生したブロックにある冗長ロー
ラインだけを用いて交替する。
生した場合には欠陥が発生したブロックにある冗長ロー
ラインだけを用いて交替する。
【００１２】この場合次のような問題があった。もし、
準備された冗長ローラインの数がブロック当たり４個で
あったと仮定すると、一つのアレイで４箇所以上のロー
ライン欠陥が発生した場合にはリペアできず、チップ全
体を用いることができなくなる。
準備された冗長ローラインの数がブロック当たり４個で
あったと仮定すると、一つのアレイで４箇所以上のロー
ライン欠陥が発生した場合にはリペアできず、チップ全
体を用いることができなくなる。
【００１３】この問題を解決するために、欠陥が発生し
たアレイのみならず他のアレイの冗長ラインを用いるた
めの方法がフレキシブル冗長構造である。この交替され
たローラインに欠陥が発生した該当アレイの場合をセル
フ、他のアレイのラインに交替した場合をペアとする。
たアレイのみならず他のアレイの冗長ラインを用いるた
めの方法がフレキシブル冗長構造である。この交替され
たローラインに欠陥が発生した該当アレイの場合をセル
フ、他のアレイのラインに交替した場合をペアとする。
【００１４】図４は従来技術のカラムリペアにおける問
題を示すもので、セルフアレイで不良が発生したローを
ペアアレイの冗長ワードラインに切り換えたが、ペアア
レイに不良カラムが存在する場合、該当カラムアドレス
が選択されるとセルフアレイのアレイアドレスが入力さ
れるので不良カラムを交替できなくなる。このような問
題はペアアレイで不良カラムが冗長カラムに交替される
ようにプログラムされていても発生する。
題を示すもので、セルフアレイで不良が発生したローを
ペアアレイの冗長ワードラインに切り換えたが、ペアア
レイに不良カラムが存在する場合、該当カラムアドレス
が選択されるとセルフアレイのアレイアドレスが入力さ
れるので不良カラムを交替できなくなる。このような問
題はペアアレイで不良カラムが冗長カラムに交替される
ようにプログラムされていても発生する。
【００１５】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術の半導体メモリのリペアでは次のような問題
があった。フレキシブル冗長構造のように他のアレイで
欠陥となったワードラインを交替する場合には、交替さ
れたアドレスが与えられるのではなく元のアレイアドレ
スが与えられるので、交替されたアレイにカラム欠陥が
存在しているのにもかかわらず他のアレイと認識されて
故障となったカラムの交替が成されない。
た従来技術の半導体メモリのリペアでは次のような問題
があった。フレキシブル冗長構造のように他のアレイで
欠陥となったワードラインを交替する場合には、交替さ
れたアドレスが与えられるのではなく元のアレイアドレ
スが与えられるので、交替されたアレイにカラム欠陥が
存在しているのにもかかわらず他のアレイと認識されて
故障となったカラムの交替が成されない。
【００１６】本発明は、上記従来技術の半導体メモリの
リペアの問題を解決するためで、ローフレキシブル冗長
構造におけるカラムリペア効率を増大できるようにした
半導体メモリのカラムリペア回路を提供することが目的
である。
リペアの問題を解決するためで、ローフレキシブル冗長
構造におけるカラムリペア効率を増大できるようにした
半導体メモリのカラムリペア回路を提供することが目的
である。
【００１７】
【課題を解決するための手段】上記目的を達成するため
の本発明による半導体メモリのカラムリペア回路は、相
互に直交するローラインとカラムラインによって単位記
憶素子が配列され、これをアレイ単位で区別した半導体
メモリのリペアのために、前記各々のアレイに含まれる
冗長カラムラインに対応して一個以上で構成されてリペ
アのためのカラム冗長信号を出力する複数のカラムヒュ
ーズボックスと；前記カラムヒューズボックスに対応さ
れローリペアが該当アレイ又は他のアレイでなされるか
どうかを区別するセルフ−ペア区別信号と当該アレイア
ドレスを入力変換させ、ローリペアが他のアレイで交替
された場合に、その交替されたアレイのアドレスを符号
化して出力するアレイアドレス変換器と、からなること
を特徴とする。
の本発明による半導体メモリのカラムリペア回路は、相
互に直交するローラインとカラムラインによって単位記
憶素子が配列され、これをアレイ単位で区別した半導体
メモリのリペアのために、前記各々のアレイに含まれる
冗長カラムラインに対応して一個以上で構成されてリペ
アのためのカラム冗長信号を出力する複数のカラムヒュ
ーズボックスと；前記カラムヒューズボックスに対応さ
れローリペアが該当アレイ又は他のアレイでなされるか
どうかを区別するセルフ−ペア区別信号と当該アレイア
ドレスを入力変換させ、ローリペアが他のアレイで交替
された場合に、その交替されたアレイのアドレスを符号
化して出力するアレイアドレス変換器と、からなること
を特徴とする。
【００１８】
【発明の実施の形態】以下、添付の図面を参照して本発
明を更に詳細に説明する。
明を更に詳細に説明する。
【００１９】図５は本発明実施形態による半導体メモリ
のカラムリペア構造を示す構成図である。図６は本発明
実施形態によるカラムリペアのためのアレイアドレス変
換器の構成図である。本実施形態は、カラム冗長装置に
ローリペアがワードラインの故障が発生した自信のアレ
イで交替されず他のアレイで交替された場合、その情報
を受けて交替されたアレイのアドレスを発生させる装置
を構成したものである。
のカラムリペア構造を示す構成図である。図６は本発明
実施形態によるカラムリペアのためのアレイアドレス変
換器の構成図である。本実施形態は、カラム冗長装置に
ローリペアがワードラインの故障が発生した自信のアレ
イで交替されず他のアレイで交替された場合、その情報
を受けて交替されたアレイのアドレスを発生させる装置
を構成したものである。
【００２０】このような構成によって、交替されたアレ
イにカラムの欠陥が存在する場合、交替されたワードラ
インに対して更に欠陥が発生する状況を抑制できる。本
実施形態による半導体メモリのカラムリペア回路は、図
５のように、ペアアレイでローリペアを行う場合、カラ
ムヒューズ内でこれを感知して、ローリペアがペアアレ
イで行われた場合に、アレイアドレスを変換できるよう
にアレイアドレス変換器をカラムヒューズボックス毎に
構成したものである。
イにカラムの欠陥が存在する場合、交替されたワードラ
インに対して更に欠陥が発生する状況を抑制できる。本
実施形態による半導体メモリのカラムリペア回路は、図
５のように、ペアアレイでローリペアを行う場合、カラ
ムヒューズ内でこれを感知して、ローリペアがペアアレ
イで行われた場合に、アレイアドレスを変換できるよう
にアレイアドレス変換器をカラムヒューズボックス毎に
構成したものである。
【００２１】先ず、ローリペア動作でセルフアレイリペ
アであるか、あるいはペアアレイリペアであるかを区別
するためのセルフ−ペア区別信号とアレイアドレスとを
入力としてローリペアがワードラインの故障が発生した
自信のアレイで交替されず他のアレイで交替されたアレ
イのアドレス即ち、符号化されたアレイアドレスを出力
するアレイアドレス変換器５４と、ローサイクルタイミ
ング信号と符号化されたアレイアドレスを入力してヒュ
ーズを評価及びラッチするアレイアドレスヒューズ及び
ラッチボックス５２と、アレイアドレスヒューズ及びラ
ッチボックス５２の出力信号、また、外部から入力され
るカラムサイクルタイミング信号及びカラムアドレスに
よってカラム冗長信号を出力するカラムアドレスヒュー
ズボックス５３を含むカラムヒューズボックス５１がア
レイアドレス変換器５４に対応して構成される。
アであるか、あるいはペアアレイリペアであるかを区別
するためのセルフ−ペア区別信号とアレイアドレスとを
入力としてローリペアがワードラインの故障が発生した
自信のアレイで交替されず他のアレイで交替されたアレ
イのアドレス即ち、符号化されたアレイアドレスを出力
するアレイアドレス変換器５４と、ローサイクルタイミ
ング信号と符号化されたアレイアドレスを入力してヒュ
ーズを評価及びラッチするアレイアドレスヒューズ及び
ラッチボックス５２と、アレイアドレスヒューズ及びラ
ッチボックス５２の出力信号、また、外部から入力され
るカラムサイクルタイミング信号及びカラムアドレスに
よってカラム冗長信号を出力するカラムアドレスヒュー
ズボックス５３を含むカラムヒューズボックス５１がア
レイアドレス変換器５４に対応して構成される。
【００２２】ここで、セルフ−ペア区別信号はアレイの
欠陥検出結果によって決められ、リペアモードがセルフ
アレイリペアであるかペアアレイリペアであるかによっ
て発生されて入力される。セルフ−ペア区別信号の発生
はリペアプログラム時にリペアラインの位置を区別して
ヒューズプログラムする。
欠陥検出結果によって決められ、リペアモードがセルフ
アレイリペアであるかペアアレイリペアであるかによっ
て発生されて入力される。セルフ−ペア区別信号の発生
はリペアプログラム時にリペアラインの位置を区別して
ヒューズプログラムする。
【００２３】即ち、リペアを行う者（プログラマ）がセ
ルフアレイのリペアラインを交替した場合であれば、セ
ルフ−ペア区別信号に対してプログラムされたヒューズ
を溶断し（又は溶断しない）、反対の場合には溶断しな
い（又は溶断する）。このようなヒューズの溶断可否に
よってローアクティブサイクルで該当ヒューズ溶断可否
を感知して適したパルス即ち、セルフ−ペア区別信号を
発生させる。また、このような各々のカラムヒューズボ
ックス５１から出力されるカラム冗長信号をＯＲ演算し
て最終的に冗長のためのイネーブル信号を出力するカラ
ムイネーブル信号出力部５５が構成される。
ルフアレイのリペアラインを交替した場合であれば、セ
ルフ−ペア区別信号に対してプログラムされたヒューズ
を溶断し（又は溶断しない）、反対の場合には溶断しな
い（又は溶断する）。このようなヒューズの溶断可否に
よってローアクティブサイクルで該当ヒューズ溶断可否
を感知して適したパルス即ち、セルフ−ペア区別信号を
発生させる。また、このような各々のカラムヒューズボ
ックス５１から出力されるカラム冗長信号をＯＲ演算し
て最終的に冗長のためのイネーブル信号を出力するカラ
ムイネーブル信号出力部５５が構成される。
【００２４】ここで、アレイアドレス変換器５４の詳細
構成を図６に示す。セルフ−ペア区別信号を反転させる
第１インバーター６１と、アレイアドレスを反転させる
第２インバーター６２と、セルフ−ペア区別信号及び反
転されたセルフ−ペア区別信号によって、反転されたア
レイアドレスを選択的にスイッチング出力する第１転送
ゲート６３と、セルフ−ペア区別信号と反転されたセル
フ−ペア区別信号によって、アレイアドレスを選択的に
スイッチング出力する第２転送ゲート６４とから構成さ
れ、ローリペアがワードラインの欠陥となった自信のア
レイ内で交替されず他のアレイで交替された場合には、
その交替されたアレイのアドレス即ち、符号化されたア
レイアドレスを出力する。
構成を図６に示す。セルフ−ペア区別信号を反転させる
第１インバーター６１と、アレイアドレスを反転させる
第２インバーター６２と、セルフ−ペア区別信号及び反
転されたセルフ−ペア区別信号によって、反転されたア
レイアドレスを選択的にスイッチング出力する第１転送
ゲート６３と、セルフ−ペア区別信号と反転されたセル
フ−ペア区別信号によって、アレイアドレスを選択的に
スイッチング出力する第２転送ゲート６４とから構成さ
れ、ローリペアがワードラインの欠陥となった自信のア
レイ内で交替されず他のアレイで交替された場合には、
その交替されたアレイのアドレス即ち、符号化されたア
レイアドレスを出力する。
【００２５】このように構成されたアレイアドレス変換
器５４は、例えば、セルフアレイである場合にセルフ−
ペア区別信号をロジックＨｉｇｈにし、ペアアレイの場
合にセルフ−ペア区別信号をロジックＬｏｗにする時の
符号化されたアレイアドレス出力は次の通りである。即
ち、アレイ０の欠陥をアレイ２の冗長ワードラインに交
替する場合には、ペアであるのでセルフ−ペア区別信号
がロジックＬｏｗ状態であり、アレイアドレスＡ１０は
ロジック０が入力され、そのアドレスが反転されてアレ
イヒューズボックスにはアレイ２のアレイアドレスが入
力される。
器５４は、例えば、セルフアレイである場合にセルフ−
ペア区別信号をロジックＨｉｇｈにし、ペアアレイの場
合にセルフ−ペア区別信号をロジックＬｏｗにする時の
符号化されたアレイアドレス出力は次の通りである。即
ち、アレイ０の欠陥をアレイ２の冗長ワードラインに交
替する場合には、ペアであるのでセルフ−ペア区別信号
がロジックＬｏｗ状態であり、アレイアドレスＡ１０は
ロジック０が入力され、そのアドレスが反転されてアレ
イヒューズボックスにはアレイ２のアレイアドレスが入
力される。
【００２６】このような本実施形態のカラムリペア回路
を採択するフレキシブル冗長アルゴリズムの実現は大き
く二つに分けられる。第一、交替するワードラインを該
当するアレイにある冗長ワードラインによって交替する
か、あるいは冗長ワードラインだけで構成された特別な
アレイを用意し、そのアレイにある冗長ワードラインと
交替するようにする方法である。
を採択するフレキシブル冗長アルゴリズムの実現は大き
く二つに分けられる。第一、交替するワードラインを該
当するアレイにある冗長ワードラインによって交替する
か、あるいは冗長ワードラインだけで構成された特別な
アレイを用意し、そのアレイにある冗長ワードラインと
交替するようにする方法である。
【００２７】第二、交替するワードラインを該当するア
レイにある冗長ワードラインの中で交替するか他のアレ
イにある冗長ワードラインに交替する方法である。
レイにある冗長ワードラインの中で交替するか他のアレ
イにある冗長ワードラインに交替する方法である。
【００２８】ここで、代表的な二番目の方式を説明する
と次の通りである。一つのアレイで欠陥となったワード
ラインを該当アレイにある冗長ワードラインに交替する
場合には、ワードラインがイネーブルされるアレイが実
際のアレイアドレスと同一であるので問題がない。しか
しながら、ワードラインを交替しなければならない故障
が、アレイ内に存在する冗長ワードラインの数以上に発
生した場合には、他のアレイの余分な冗長ワードライン
を用いなければならないこともある。
と次の通りである。一つのアレイで欠陥となったワード
ラインを該当アレイにある冗長ワードラインに交替する
場合には、ワードラインがイネーブルされるアレイが実
際のアレイアドレスと同一であるので問題がない。しか
しながら、ワードラインを交替しなければならない故障
が、アレイ内に存在する冗長ワードラインの数以上に発
生した場合には、他のアレイの余分な冗長ワードライン
を用いなければならないこともある。
【００２９】その際、他のアレイを選択する方式はヒュ
ーズのプログラム時に選択された他のアレイのアドレス
をプログラムする方法と、予め決められた規則によって
セットになっているアレイが選択されるようにする方法
がある。前者の場合にはプログラムすべきのヒューズの
数が増加し、一般にこれはヒューズボックスの大きさを
増加させることになる。後者の場合には欠陥となったワ
ードラインの交替が該当アレイ又は予めセットになった
アレイであるかどうかを区別する一つのヒューズだけを
追加するだけなので簡単である。
ーズのプログラム時に選択された他のアレイのアドレス
をプログラムする方法と、予め決められた規則によって
セットになっているアレイが選択されるようにする方法
がある。前者の場合にはプログラムすべきのヒューズの
数が増加し、一般にこれはヒューズボックスの大きさを
増加させることになる。後者の場合には欠陥となったワ
ードラインの交替が該当アレイ又は予めセットになった
アレイであるかどうかを区別する一つのヒューズだけを
追加するだけなので簡単である。
【００３０】ここで、当該アレイを選択するようにした
場合をセルフ、そうではない場合をペアとする。ペアア
レイを選択する規則を８個のアレイを有する１２８Ｍ級
のＤＤＲ ＳＤＲＡＭの場合を例えとして説明する。ア
レイアドレスはＡ１１、Ａ１０、Ａ９であり、三つのア
ドレスが用いられるので、８個のアレイが選択できる。
アレイ０はＡ１１、Ａ１０、Ａ９＝０，０，０とする
と、アレイ１は００１であり、アレイ７は１１１であ
る。また、ペアアレイはアレイ０に対してはアレイ２
を、アレイ１に対してはアレイ３を、アレイ４に対して
はアレイ６を、アレイ５に対してはアレイ７を対応させ
るようにする。
場合をセルフ、そうではない場合をペアとする。ペアア
レイを選択する規則を８個のアレイを有する１２８Ｍ級
のＤＤＲ ＳＤＲＡＭの場合を例えとして説明する。ア
レイアドレスはＡ１１、Ａ１０、Ａ９であり、三つのア
ドレスが用いられるので、８個のアレイが選択できる。
アレイ０はＡ１１、Ａ１０、Ａ９＝０，０，０とする
と、アレイ１は００１であり、アレイ７は１１１であ
る。また、ペアアレイはアレイ０に対してはアレイ２
を、アレイ１に対してはアレイ３を、アレイ４に対して
はアレイ６を、アレイ５に対してはアレイ７を対応させ
るようにする。
【００３１】このような規則によると、ペアが選択され
る場合Ａ１０アドレスを反転させるとペアアレイのアレ
イアドレスとなる。即ち、アレイ０から欠陥となったワ
ードラインをアレイ２にある冗長ワードラインに交替す
る場合元のアレイアドレスはＡ１１０，Ａ１０，Ａ０９
＝０００であるので、Ａ１０を反転させると０１０とな
りアレイ２のアドレスが得られる。このような方式で発
生させたアレイアドレスをカラムリペア回路でアレイア
ドレスとして使用すると、交替されたペアアレイでカラ
ムが欠陥となった場合、プログラムできるか又は交替が
可能である。
る場合Ａ１０アドレスを反転させるとペアアレイのアレ
イアドレスとなる。即ち、アレイ０から欠陥となったワ
ードラインをアレイ２にある冗長ワードラインに交替す
る場合元のアレイアドレスはＡ１１０，Ａ１０，Ａ０９
＝０００であるので、Ａ１０を反転させると０１０とな
りアレイ２のアドレスが得られる。このような方式で発
生させたアレイアドレスをカラムリペア回路でアレイア
ドレスとして使用すると、交替されたペアアレイでカラ
ムが欠陥となった場合、プログラムできるか又は交替が
可能である。
【００３２】本発明はロジックを追加してこのようなリ
ペアがきるようにしたもので、カラムリペアだけでなく
ローリペアにも適用できる。
ペアがきるようにしたもので、カラムリペアだけでなく
ローリペアにも適用できる。
【００３３】以上本発明の好適な一実施形態に対して説
明したが、本発明は本実施形態のものに限定されるわけ
ではなく、本発明の技術思想に基づいて種々の変形又は
変更が可能である。
明したが、本発明は本実施形態のものに限定されるわけ
ではなく、本発明の技術思想に基づいて種々の変形又は
変更が可能である。
【００３４】
【発明の効果】以上説明したように、本発明の半導体メ
モリのカラムリペア回路によると、次のような効果があ
る。
モリのカラムリペア回路によると、次のような効果があ
る。
【００３５】 本発明はカラムリペア回路におけるロー
リペアがワードラインの故障が発生した自信のアレイで
交替されず他のアレイで交替された場合、交替されたア
レイのアドレスを発生させてその情報を受けてカラムリ
ペアを行うので、ペアアレイに不良が発生したカラムが
存在する場合にも効率的なリペアがなされるようにす
る。これは半導体メモリの歩留まりを向上させて製造コ
ストを低減させる。
リペアがワードラインの故障が発生した自信のアレイで
交替されず他のアレイで交替された場合、交替されたア
レイのアドレスを発生させてその情報を受けてカラムリ
ペアを行うので、ペアアレイに不良が発生したカラムが
存在する場合にも効率的なリペアがなされるようにす
る。これは半導体メモリの歩留まりを向上させて製造コ
ストを低減させる。
【図１】一般的な半導体メモリセルアレイの構成図であ
る。
る。
【図２】従来技術のカラムリペアの構成図である。
【図３】従来技術のカラムヒューズボックスの構成を示
すブロック図である。
すブロック図である。
【図４】従来技術のカラムリペア時の問題を示す構成図
である。
である。
【図５】本発明による半導体メモリのカラムリペア構造
を示す構成図である。
を示す構成図である。
【図６】本発明によるカラムリペアのためのアレイアド
レス変換器の構成図である。
レス変換器の構成図である。
５１ カラムヒューズボックス ５２ アレイアドレスヒューズ及びラッチボックス ５３ カラムアドレスヒューズボックス ５４ アレイアドレス変換器 ５５ カラムイネーブル信号出力部
Claims (5)
- 【請求項１】 相互に直交するローラインとカラムライ
ンによって単位記憶素子が配列され、これをアレイ単位
で区別した半導体メモリのリペアのための半導体メモリ
カラムリペア回路において、 前記各々のアレイに含まれる冗長カラムラインに対応し
て一つ以上構成されてリペアのためのカラム冗長信号を
出力する複数のカラムヒューズボックスと；前記カラム
ヒューズボックスに対応されローリペアが該当アレイ又
は他のアレイでなされるかどうかを区別するセルフ−ペ
ア区別信号と当該アレイアドレスを入力変換させてロー
リペアが他のアレイで交替された場合に交替されたアレ
イのアドレスを符号化して出力するアレイアドレス変換
器と、を有することを特徴とする半導体メモリのカラム
リペア回路。 - 【請求項２】 アレイアドレス変換器はセルフ−ペア区
別信号を反転させる第１インバーターと、 アレイアドレスを反転させる第２インバーターと、 前記セルフ−ペア区別信号及び反転されたセルフ−ペア
区別信号によって反転されたアレイアドレスを選択的に
スイッチング出力する第１転送ゲートと、 前記セルフ−ペア区別信号と反転されたセルフ−ペア区
別信号によってアレイアドレスを選択的にスイッチング
出力する第２転送ゲートと、からなることを特徴とする
請求項１に記載の半導体メモリのカラムリペア回路。 - 【請求項３】 カラムヒューズボックスはローサイクル
タイミング信号と前記アレイアドレス変換器によって符
号化されたアレイアドレスを入力してヒューズを評価及
びラッチするアレイアドレスヒューズ及びラッチボック
スと、 前記アレイアドレスヒューズ及びラッチボックスの出力
信号または外部から入力されるカラムサイクルタイミン
グ信号及びカラムアドレスによってカラム冗長信号を出
力するカラムアドレスヒューズボックスと、からなるこ
とを特徴とする請求項１に記載の半導体メモリのカラム
リペア回路。 - 【請求項４】 各々のカラムヒューズボックスから出力
されるカラム冗長信号はカラムイネーブル信号出力部に
よってＯＲ演算されて最終的に冗長のためのカラムイネ
ーブル信号として出力されることを特徴とする請求項に
１記載の半導体メモリのカラムリペア回路。 - 【請求項５】 セルフ−ペア区別信号はアレイの欠陥検
出結果によってリペアモードがセルフアレイリペアであ
るかペアアレイリペアであるかを区別する信号であり、
その信号はリペアラインの位置を区別してなされたヒュ
ーズプログラムのヒューズ溶断可否によってローアクテ
ィブサイクルに発生されることを特徴とする請求項１に
記載の半導体メモリのカラムリペア回路。
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| JP3361018B2 (ja) * | 1996-11-11 | 2003-01-07 | 株式会社東芝 | 半導体記憶装置 |
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- 2002-01-15 TW TW091100458A patent/TW546665B/zh not_active IP Right Cessation
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