JP4519786B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に係り、特にデータ線の接続関係をデータ線シフト冗長回路方式により切り換えて不良カラムを救済し、冗長セルをテストする回路に関するもので、例えばダイナミック型半導体メモリ（DRAM）などに使用されるものである。

DRAM等の半導体メモリにおいては、通常のメモリセルに対して冗長（リダンダンシ）メモリセルを用意し、通常のメモリセル内にランダムに存在するいくつかの不良セルを救う冗長回路が採用されている。この場合、不良セルが存在する不良ロウまたは不良カラムを救済単位として冗長ロウまたは冗長カラムに置換している。

通常の冗長回路では、不良アドレスのデータを記憶するフューズ回路をチップに搭載しておき、入力したアドレスのデータを前記フューズ回路の記憶データと比較し、一致検出時に置換信号を生成し、この置換信号により不良ロウまたは不良カラムに代えて冗長ロウまたは冗長カラムを選択（置換）制御する。

ここで、不良カラム救済方式に着目した場合、不良カラムと冗長カラムを１：１に対応させると、不良救済効率を高めるためにはカラム冗長回路の規模が大きくならざるを得ない。

そこで、より少ない規模で効率的に不良カラムの救済を可能とする方式として、データ線のシフトを利用したデータ線シフト冗長回路が提案されている（例えば、特許文献１、２）。

これらのデータ線シフト冗長回路では、不良カラムに対応する不良アドレスが入力した時、この不良カラムの読み出しデータが出力されるデータ線に代えて隣の正常なデータ線を用いる。そして、この不良アドレス以後のアドレスに対しては、データ線を順次１つずつシフトさせることにより、データ線配列の端部に配置されたスペアデータ線を含む正常なデータ線のみをデータ入出力線に接続するようなデータ線のシフト制御を行う。

以下、従来のDRAMメモリに設けられたカラム冗長回路について説明する。

図２６は、従来のDRAMメモリに設けられたカラム冗長回路に関する構成の一例を示している。

切換回路（switches）26は、メモリセルアレイ（memory cell array）27との間で読み出し／書き込みデータの転送が行われるデータ線I/O line #1 とメモリ全体のデータ入出力線I/O line #2 との接続経路を繋ぎ変えるものであり、カラムアドレス信号CA(Column address)に応じてアナライザ（analyzer）28から発行されるスイッチ状態信号（switch status ）によって動作が制御される。

図２７は、図２６中のカラム冗長回路としてデータ線シフト冗長回路が設けられた場合の構成の一例を示している。

切換回路26は、スイッチ状態信号により制御され、データ入出力線I/O line #2 とデータ線I/O line #1 との接続経路をデータ線シフト方式により繋ぎ変えるものである。

ここで、
（１）切換回路26における構造的繰り返しの個々（点線で囲まれた部分）を入出力ユニット（I/O unit）26a と呼ぶ。

（２）入出力ユニット26a は自身の位置に関する情報である入出力番号を持つ。この入出力番号はアドレスであることが多い。

（３）カラムアドレス信号CAに応じてその都度アナライザ28から出力されるスイッチ状態信号は、入出力番号に対応するシフト番号（shift number）で表わされる。そして、カラムアドレス信号CAとスイッチ状態信号の対応関係の情報（繋ぎ変え情報）を持つ（記憶する）フューズ素子（fuse）29が設けられている。図２７では、スイッチ状態信号として、シフト番号=４が発行されている動作状態を示す。

（４）アナライザ28より発行されたシフト番号以上の入出力番号を持つ入出力ユニット26a では、シフト動作してデータ入出力線I/O line #2 を隣のデータ線I/O line #1 に接続する。図２７では、入出力番号が４以上の全ての入出力ユニット26a の繋ぎ変えを行っている。

しかし、図２７のデータ線シフト冗長回路は、不良カラムアドレスに対応してデータ線シフトの起点をフューズ素子29に記憶しておくものとすると、データ入出力線I/O line #2 やデータ線I/O line #1 の本数が多い場合には、データ線シフト制御のための選択信号線（シフト番号転送線）の本数が多くなり、データ線シフトのための切換回路26の構成が複雑になる。

そこで、データ線シフト制御のための選択信号線の本数を少なくするように改良されたデータ線シフト冗長回路が提案されている。このデータ線シフト冗長回路は、図２８に示すような構成を有するものであり、図２７に示したデータ線シフト冗長回路と比べて、入出力ユニット26a に与える入出力番号として、アドレスではなく、グループ毎に異なる番号を与える点が異なる。

ここで、
（１）入出力ユニット26a は、カラムアドレスCAがどう変化しても同一のリダンダンシ状態になるグループに分類できる。

（２）入出力ユニット26a に与える入出力番号として、グループ毎に異なる番号を与える入出力番号付与回路（I/O numbering ）30が付加されている。この場合、入出力ユニット26a のうちで入出力番号が若い側（図中左側）を下位、他方端側（図中右側）を上位と表現する。

（３）カラムアドレス信号CAとスイッチ状態信号の対応関係の情報（繋ぎ変え情報）を持つフューズ素子（fuse1 ）29のほかに、入出力ユニット26a と入出力番号との対応関係の情報（繋ぎ変え情報）を持つフューズ素子（fuse2 ）31が付加されている。

図２８では、シフト状態信号shift statusとしてシフト番号= １が発行されている動作状態を示す。このような構成により、シフト番号の値域を減らし、スイッチ状態信号switch statusを各入出力ユニット26a に伝える配線数を減らすことができる。

なお、上記したような不良カラム救済方式の改良型のデータ線シフト冗長回路について、本出願人は、特願平１１−２４０１６８号の「半導体記憶装置」により提案した。
特開平３−１７６８９９号公報 特開平５−１０１６４８号公報

ところで、図２８の改良型のデータ線シフト冗長回路を有するDRAMにおいて、前記した繋ぎ代え情報を持つフューズ素子の記憶状態に関係なく、メモリセルに強制的にアクセスするテストモード（強制アクセスモード）を付加する場合を考える。なお、不良メモリセルを救済するために繋ぎ代えを行いつつメモリセルへアクセスするモードを、通常アクセスモードと呼ぶことにする。

このような強制アクセスモードを付加する場合、スイッチ状態信号をなんらかの手法で変更することで実現可能であり、強制アクセスモードを付加する回路の具体例として、図２９および図３０に示す構成が考えられる。

図２９の回路は、図２８の改良型のデータ線シフト冗長回路を有するDRAMにおいて、テストモード（test mode ）の時には、カラムアドレスCAによって決定されたスイッチ状態信号を無視し、その代わりにシフト番号=４のスイッチ状態信号を入出力ユニットへ出力するように構成されている。この場合、上記シフト番号が４以上の入出力ユニット26a は存在しないので、繋ぎ代えが行われない状態、つまり、繋ぎ代えが強制的に不可能な状態（強制ディセーブル状態）になり、繋ぎ代え情報を持つフューズ素子の記憶状態に関係なくなる。

他方、図３０の回路は、図２８の改良型のデータ線シフト冗長回路を有するDRAMにおいて、テストモードの時には、カラムアドレスCAによって決定されたスイッチ状態信号を無視し、その代わりにシフト番号= −１のスイッチ状態信号switch statusを入出力ユニット26a へ出力するように構成されている。この場合、全てのスイッチ状態信号、全ての入出力番号において、入出力番号 >= スイッチ番号が成立した状態、つまり、繋ぎ代えが強制的に行われた状態（強制イネーブル状態）になり、繋ぎ代え情報を持つフューズ素子の記憶状態に関係なくなる。

次に、上記したようにスイッチ状態信号を変更する手法によって強制アクセスモードを実現する場合の留意点について述べる。

テストモードの時に、シフト番号=４またはシフト番号=−１のスイッチ状態信号switch statusを入出力ユニット26a へ出力するためには、通常アクセスモードと強制アクセスモードのどちらであるかを判定するロジック回路（logic ）をスイッチ状態信号の生成回路に組み込む必要がある。

しかし、スイッチ状態信号Switch status はカラムアドレスCAによって決定され、非常に高速に変化する信号であるので、前記したようなロジック回路をスイッチ状態信号の生成回路に組み込むことは、通常アクセスモード時におけるメモリセルへのアクセス速度の低下を招く。また、非常に高速に変化するスイッチ状態信号Switch status が通常アクセスモード時と強制アクセスモード時において異なる信号経路（pass）を通ることは、テストモードの性格上、好ましくない。

本発明は上記の問題点を解決すべくなされたもので、データ線およびスペアデータ線を有し、不良カラムアドレスが入力した時に不良カラムアドレスに対応したデータ線を回避して１つずつデータ線をシフトさせ、スペアデータ線を含む正常なデータ線群を入出力データ線群に接続させるようなシフト制御を行うデータ線シフト回路を備えた半導体記憶装置において、選択回路により、不良カラムのアドレスとこれに対応してデータ線シフト回路によるデータ線シフトの起点毎に１つずつ増えるように各データ入出力データ線毎に割り付けられたシフト指示番号との対応関係を記憶し、不良カラムのアドレスが入力した時にシフト指示番号に対応する選択信号を出力し、フューズ回路により各データ線毎のシフト指示番号を保持し、シフトレレジスタを含む転送回路により、フューズ回路に保持されているシフト指示番号を転送し、判定回路により選択回路から出力される選択信号と転送回路で転送されたシフト指示番号とを比較し、その比較結果によりデータ線シフト回路におけるシフト動作を制御する際に、転送回路で転送されるシフト指示番号に関わらずに判定回路における比較出力を変更可能な半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、データ線およびスペアデータ線を有し、不良カラムアドレスが入力した時に不良カラムアドレスに対応したデータ線を回避して１つずつデータ線をシフトさせ、スペアデータ線を含む正常なデータ線群を入出力データ線群に接続させるようなシフト制御を行うデータ線シフト回路を備えた半導体記憶装置であって、不良カラムのアドレスとこれに対応して前記データ線シフト回路によるデータ線シフトの起点毎に１つずつ増えるように各データ入出力データ線毎に割り付けられたシフト指示番号との対応関係を記憶し、前記不良カラムのアドレスが入力した時に前記シフト指示番号に対応する選択信号を出力する選択回路と、前記各データ線毎のシフト指示番号を保持するフューズ回路と、前記フューズ回路に保持されているシフト指示番号を転送するシフトレレジスタを含む転送回路と、前記選択回路から出力される選択信号と前記転送回路で転送されたシフト指示番号とを比較し、その比較結果により前記データ線シフト回路におけるシフト動作を制御する判定回路と、前記転送回路に設けられ、前記転送回路で転送される前記シフト指示番号に関わらずに前記判定回路における比較出力を変更する変更回路とを具備することを特徴とする。

本発明の半導体記憶装置によれば、フューズ素子の記憶データを比較回路に転送する際、転送データを任意の別のデータに切り換えることができる。この場合、記憶素子に記憶されるデータを用いて不良のメモリセルの救済を行うようにすることができる。

以下、図面を参照して本発明の実施の形態を詳細に説明する。

まず、本発明を理解するために、前記した提案に係る特願平１１−２４０１６８号の「半導体記憶装置」について説明する。

図１は、カラム冗長回路として改良型のデータ線シフト冗長回路が設けられたDRAMのブロック構成を概略的に示す。このDRAMは、ゲートアレイやスタンダードセルを用いて構成された論理回路部と同じチップ上に搭載される場合もある。

図２は、図１中のメモリセルアレイ１の構成を模式的に示している。このメモリセルアレイは、複数本づつのワード線ＷＬとビット線ＢＬ（実際には対をなす）の各交差部にダイナミック型メモリセルＭＣが配列（マトリクス配列）されており、各ビット線ＢＬにはビット線センスアンプＳ／Ａが接続されている。

アドレス信号はアドレスバッファ３に取り込まれ、ロウアドレスおよびカラムアドレスがそれぞれロウデコーダ４およびカラムデコーダ５によりデコードされる。このロウデコーダ４はメモリセルアレイ１のワード線ＷＬを選択し、カラムデコーダ５はカラムゲート６を選択駆動し、カラムゲート６はメモリセルアレイ１のビット線ＢＬを選択してデータ線DQ（本例ではDQ0 〜DQ127 ）に接続する。

上記データ線DQは、本例では、図２中に示したように、メモリセルアレイ１を横切るようにメモリセルアレイ１上に複数本配列される。このデータ線DQは、データ線センスアンプ６を介してデータ線ＲＤ（本例ではRD0 〜RD127 ）に接続されている。ここでは、データ読み出し用のデータ線ＲＤを示しているが、実際には各データ線ＲＤと並行して書き込み用のデータ線（図示せず）が配列される。

前記メモリセルアレイ１には、不良救済のための冗長回路として、本例では、ワード線方向の両端に冗長カラムセルアレイ１ａ、１ｂが設けられている。これらの冗長カラムセルアレイ１ａ、１ｂのビット線は、カラムゲート２およびスペアデータ線SDQ0、SDQ1を順に介してマルチプレクサ回路７に接続されている。上記スペアデータ線SDQ0、SDQ1の途中にはデータ線センスアンプ回路６が挿入されている。

本例では、メモリセルアレイ１からのデータ読み出し時には、１２８個のビット線データがカラムゲート２により選択された１２８本のデータ線DQ0 〜DQ127 に同時に転送される。メモリセルアレイ１へのデータ書き込み時には、１２８本のデータ線DQ0 〜DQ127 のデータがカラムゲート２により選択された１２８本のビット線に同時に転送される。

この時、不良カラムを救済する場合は、マルチプレクサ回路７により、データ線DQ0 〜DQ127 と入出力データ線I/O 0 〜I/O 127 との接続関係を切り換えることにより行われる。即ち、不良カラムアドレスが入力した時、マルチプレクサ回路７は、不良カラムのビット線データが出力されるべきデータ線DQi を回避して１つずつデータ線をシフトさせ、スペアデータ線SDQ0またはSDQ1を含む正常なデータ線群を入出力データ線群に接続させるようなシフト動作を行う。

前記マルチプレクサ回路７は、データ線シフト回路８と、このデータ線シフト回路８のシフト動作を制御するシフト制御回路９とから構成されており、選択回路１０によりシフト動作が制御される。

上記選択回路１０は、後述するように、不良カラムのアドレスとこれに対応して前記データ線シフト回路８によるデータ線シフトの起点毎に１つずつ増えるように各データ入出力線毎に割り付けられたシフト指示番号との対応関係を記憶するフューズ回路（選択信号保持回路）を有し、前記不良カラムのアドレスが入力した時に前記シフト指示番号に対応する選択信号を出力するものである。

前記シフト制御回路９は、各データ線毎の上述したシフト指示番号を保持するフューズ回路（シフト指示番号保持回路）を有し、選択回路１０から出力される選択信号と前記シフト指示番号とを比較し、その比較結果により前記データ線シフト回路８に対してシフト起点以上（あるいは以下）のデータ線をシフトさせるためのシフト制御信号を出力するものである。

前記データ線シフト回路８は、メモリセルアレイ１の不良カラムがアクセスされた時にその不良カラムのデータを転送すべきデータ線を起点として、それより一方側に配置されたデータ線を１つずつシフトさせて前記スペアデータ線を含めてデータ入出力線に接続させるものである。

ここで、マルチプレクサ回路７におけるデータ線シフト動作の原理的な考え方について図３を参照して説明する。

複数個のサブアレイにより構成されるメモリセルアレイの各サブアレイを横切ってデータ線DQが配設されており、各サブアレイでは、１本のデータ線に対応して例えば４つのカラムCol0〜Col3の４本のビット線（実際には４対）が接続されている。ここでは、説明の簡略化のため、１データ線当り４カラムの例を示しているが、実際には１データ線当り８カラムあるいは１６カラムの場合が多い。また、不良カラムの位置を×印で示している。即ち、データ線DQ１では、カラムCol1が不良、データ線DQ2 では、カラムCol2とCol3が不良、データ線DQ5 では、カラムCol0が不良である例を示している。

これらの不良カラムがアクセスされた時にデータ線シフトを行うために、本例では、各データ線毎に割り当てられたデータ線シフト指示番号を用いている。このデータ線シフト指示番号は、図３に示すように、どのカラムアドレスで不良が存在しているかに拘らず、データ線配列の順（本例では左側から右側の順）に不良カラムがある度に１つずつ増える番号である。

即ち、図３に示した例では、データ線DQ0 には不良がないのでシフト指示番号「０」が割り当てられ、次のデータ線DQ1 にはカラムCol1に不良があるのでシフト指示番号は１だけ増えて「１」が割り当てられる。次のデータ線DQ2 にはカラムCol2とCol3に不良があるのでシフト指示番号は１だけ増えて「２」が割り当てられ、次のデータ線DQ3 とデータ線DQ4 には不良がないのでデータ線DQ2 と同じシフト指示番号「２」が割り当てられる。以下、同様にして、不良カラムがある度に１つずつ増えるシフト指示番号が設定される。

本例では、シフト指示番号は、３ビットにより０〜７の８通りの番号で示される。このシフト指示番号は、カラム不良の数に対応し、不良カラムが８個ある時には「７」までの番号が用いられることになる。また、シフト指示番号の「１」以上は、シフトを行うことを意味する。

例えば、カラムアドレスとして“Col1”が入力すると、このカラムアドレスに対応するシフト指示番号は「１」であり、「１」以上のシフト指示番号を持つデータ線がシフトの対象となる。即ち、データ線DQ1 に接続されるべき入出力データ線I/O 1 は、上記データ線DQ1 を避けて隣のデータ線DQ2 に接続され、以下、順次１つずつ入出力データ線とデータ線の接続関係がシフトされ、最後の入出力データ線I/O 127 はスペアデータ線SDQ1に接続される。

カラムアドレスとして“Col2”または“Col3”が入力した時には、上記と同様に、データ線DQ2 以降がシフトの対象となり、カラムアドレスとして“Col0”が入力した時には、データ線DQ5 以降がシフトの対象となる。

但し、ここまでの説明は、一方向のデータ線シフトのみについて行ったが、図１に示すように、メモリセルアレイ1 の両側に冗長カラムセルアレイ1a，1bを配置し、これに対応してスペアデータ線（SDQl、SRDl）、（SDQ0，SRD0）を配置した場合には、データ線シフトの方向を両方向とする。例えば、データ線配列の中央部から右側の不良に対しては、データ線の右方向シフトにより、スペアデータ線（SDQl、SRDl）を用い、左側の不良に対してはデータ線の左方向シフトにより、スペアデータ線（SDQ0，SRD0）を用いるようにする。

上述したように、各データ線についてシフト指示番号を設定した場合、実際にアドレスが入力した時にデータ線シフトの起点を決定するためには、図３に示した入出力データ線番号（I/O No.=0 〜127 ）がいくつのシフト指示番号を持つかを決定する第１の情報と、何番のカラムが何番のシフト指示番号を持つかを決定する第２の情報が必要である。

本例では、前記第１の情報を図１中のマルチプレクサ回路７内のシフト制御回路９内にフューズ情報として保持し、前記第２の情報を図１中の選択回路１０内にフューズ情報として保持する。

図４は、図１中の選択回路10の構成を示している。この例では、８個（３ビット）のカラムアドレスCA<0：2>に8 通り（３ビット）のシフト指示番号を割り付けている。そのために、図５に示すように、カラム数×３のフューズFOO 〜FO7 ，FlO 〜F17 ，F20 〜F27 が用いられている。これらのフューズは、レーザによる溶断を利用してプログラミングするタイプ（レーザプログラミング型）、電圧印加（または電流印加）により端子間を切断または導通させることによりプログラミングを行うタイプ（電気的プログラミング型）のいずれでもよいが、好ましくは電気的プログラミング型とする。

シフト指示番号の３ビットに対応して、これら７個ずつのフューズを持つフューズ回路410 ，411 ，412 は同じ構成を有し、それぞれフューズデータをラッチするための、NMOSトランジスタQN3 ，QN4 とPMOSトランジスタQP2 ，QP3 により構成されたラッチ回路40を有する。

フューズFOO 〜FO7 ，F1O 〜F17 ，F20 〜F27 は、図３を参照して説明したように、不良のカラムアドレスに応じて設定されるシフト指示番号の各ビットデータがプログラミングされる。各ラッチ回路40のノードN1は、NMOSトランジスタQN1 を介して各フューズ端子に接続され、また、PMOSトランジスタQP1 を介して電源Vcc に接続されている。ノードN1とNMOSトランジスタQN3 の間には、ラッチ回路40を−時機能停止させるためのNMOSトランジスタQN2 が挿入されている。

プログラミングされたフューズデータのラッチ回路40への転送は、クリア信号FCLRn とセット信号FSETにより制御される。即ち、電源投入後、まず、FCLRn="L" となり、NMOSトランジスタQN2 がオフでラッチ回路40は機能停止し、この状態でPMOSトランジスタQP1 を介してノードN1="H"にプリセットされる。そして、FCLRn="H" FSET="H"となることにより、フューズの切断、非切断に応じて、ノードN1は"H" レベルを保持し、あるいは"L" になり、フューズデータがラッチ回路40にセットされる。

この選択回路10には、カラムアドレスCA<0：2>が入力される。入カされたカラムアドレスは、カラムデコーダ41によりデコードされて、相補信号YFt<0:7>，YFc<0:7>となる。各フューズ回路410 ，411 ，412 のラッチ回格40の各７個のノードN2には、デコードされた相補信号号YFt<0:7>，YFe<0:7>により制御されるクロックト・インバータ42が設けられている。これにより、カラムアドレス入力に対応して、各フューズ回路410 ，411 ，412 が持つ7 個ずつのフューズデータFO<0:7> ，F1<0:7> ，F2<0:7> のなかから３ビットが取り出され、インバータ43を介して３ビットのフューズデータ（即ち、選択信号）ZOn ，Z1n ．Z2n が出力される。この選択信号ZOn ，Z1n ，Z2n は、正常なカラムの時は、オール"1" （="H"）であり、不良カラムアドレスが入力した時には、図３で説明したように不良カラムアドレスに対応して設定されたシフト指示番号を意味するデータである。

図６は、図５の選択回路10からカラムアドレスに応じて出力される３ビットの選択信号が供給される図１中のシフト制御回路９の構成を示す。このシフト制御回路９は、各データ入出力線毎に設けられており、各入出力データ線毎に設定されたシフト指示番号をフューズデータとして保持するシフト指示番号保持回路61と、この保持回路61のフューズデータと、選択回路10から送られる選択信号との比較判定により、シフト制御信号SLn ，SRn を出力する判定回路62とを有する。シフト制御信号SLn ，SRn はそれぞれ左シフト、右シフトを指示する信号である。

図７は、図６中のシフト指示番号保持回路61の構成を示す。このシフト指示番号保持回路61は、各入出力データ線に割り当てられた３ビットのシフト指示番号がプログラミングされるフューズFO〜F2を持つフューズ回路610 〜612 により構成される。これらのフューズもレーザプログラミング型または電気的プログラミング型のいずれでもよいが、好ましくは電気的プログラミング型とする。各フューズ回路610 〜612 は、プログラミングされたフューズFO〜F2のデータFDOn〜FD2nを保持するためのラッチ回路60を持ち、制御信号FCLn，FSETによりそのラッチ制御がなされる。これは、図４の選択回路10におけるフューズ回路410 〜412 と同様であり、詳細な説明は省く。

前記判定回路62は、シフト指示番号保持回路61の3 ビットのフューズデータFDOn〜FD2n（即ち、シフト指示番号）と、選択回路10から送られる選択信号ZOn 〜Z2n （不良カラムアドレスが入力した時には、対応するシフト指示番号となる）とを比較して、それらが一致するデータ線より右側（または左側）のデータ線について、シフトを指示するシフト制御信号SRn="L" （または、SLn="L" ）を出力する、一種のデコード回路である。

不良カラムアドレス以外のカラムアドレスが入力した時は、SLn=SRn="H" である。即ち、図３の例で言えば、カラムCol1のデータを読み出すアドレスが入力した時に、２番目以降の入出力データ線I/O1〜I/O127は、データ線DQ1 を回避し、一つずつずれたデータ線に接続されるように、２番目以降の入出力データ線I/O1〜I/O127についてSLn="L" が出力される。

図８は、図６中の判定回路62の具体的な構成例を示す。こでは、左シフトを制御するシフト制御信号SLn を出力する部分を示したが、右シフトを制御するシフト制御信号SRn を出力する部分も同様の構成となる。

この判定回路62は、シフト指示番号保持回路61の各フューズデータFD0 〜FD2 に対応する相補データ信号（FDOtn ，FDOcn ）〜（FD2tn ，FD2cn ）と、選択回路10からの選択信号ZOn 〜Z2n を各対応ビット毎に比較してその大小関係を判定するロジックが組まれている。即ち、選択信号Z0n 〜Z2n と、フューズデータFDO n 〜FD2nとが一致するデータ線まで、SLn="1" であり、それ以降のデータ線についてSLn="0" を出力するようになっている。

以上のようにシフト制御回路９から発生されるシフト制御信号号SLn ，SRn により制御されるデータ線シフト回路８は、データ読み出しについては、図９に示すような読み出し用のシフ回路8Rとして構成され、データ書き込みについては図１０に示すような書き込み用のシフト回路８Ｗとして構成される。

上記読み出し用のシフト回路８Ｒについて説明すれば、各データ線RDi 毎に、ナンド（NAND）ゲートG21 〜G24 を主体とするユニットゲート回路91が構成されている。データ線RDi のデータと対応するシフト制御信号SLn ，SRn がナンドゲートG21 に入り、データ線RDi のデータは同時に隣接するデータ線RDi-1 ，RDi+1 用のユニットゲート回路のナンドゲートG23 ，G22 にも入る。

例えばデータ線RDi に着目して説明すると、シフト制御信号がSLn="H" 、SRn="H" の時は、このデータ線RDi のデータはナンドゲートG21 を通り、さらにナンドゲートG24 を通って、対応する入出力データ線I/Oiに取り出される。これに対して、上記データ線RDi についてシフト制御信号SLn="L" になると、このデータ線RDi のナンドゲートG21 は非活性となり、代ってナンドゲートG22 が活性になる。これにより、データ線RDi 上のデータに代って一つシフトした隣のデータ線RDi-1 のデータがナンドゲートG22 を通り、さらにナンドゲートG24 を通って、入出力データ線I/Oiに取り出される。即ち、データ線のシフトが行われたことになる。

SRn="L" による右シフトの制御も同様である。

データ書き込み用のシフト回路8Wについても、図１０に示すように、各書き込み用データ線WDi （前述のように図１では省略されている）毎に、ナンドゲートG31 〜G34 を主体とするユニットゲート回路101 が構成されている。この場合、入出力データ線I/Oiの書き込みデータと対応するシフト制御信号SLn ，SRn がナンドゲートG21…に入り、同じ書き込みデータが同時に同じユニットゲート回路101 内のナンドゲートG32…，G33 にも入る。これらのナンドゲートG32 ，G33 はそれぞれシフト制御信号SLn =SRn="L" の時に活性化され、それらの出力は隣接するユニットゲート回路のナンドゲートG34 …に入る。

例えば入出力データ線I/Oiに着目すると、シフト制御信号がSLn="H" 、SRn="H" の時は、この入出力データ線I/OiのデータはナンドゲートG31 を通り、さらにナンドゲートG34…を通って、対応するデータ線WDi に転送される。これに対して、上記入出力データ線I/Oiについてシフト制御信号SLn="L" になると、対応するナンドゲートG31 は非活性となり、代ってナンドゲートG32 が活性になる。これにより、入出力データ線I/OiのデータがナンドゲートG32 を通り、隣接するユニットゲート回路のナンドゲートG34 を通って、隣のデータ線WDi-1 に転送される。即ち、データ線WDi を回避して、一つシフトした隣のデータ繰WDi-1 にデータ転送される。

SRn="L" による右シフトの制御も同様である。

なお、上述した実施の形態においては、各データ入出力線毎に８通り（３ビット）のシフト指示番号を保持するために、図６に示すように、各データ入出力線毎にフューズ回路81を配置した。しかし、通常、フューズは大きなレイアウト面積を必要とするので、各データ入出力線毎に３個ずつフューズ回路を配置することはエリアペナルティが大きい。
図１１は、図６のシフト制御回路に対してエリアペナルティを改善した構成を図６に対応させて示している。このシフト制御回路では、フューズ回路のうち、フューズ群610 はI/O 線配列の外側に配置し、そのフューズデータを順次転送して保持するシフトレジスタ611 を各データ入出力線位置に配置している。

フューズ群610 のフューズデータは、電源投入時の初期化動作において自動的に読み出されてシフトレジスタ611 に転送され、前述の実施形態と同様に各データ入出力緑毎に設定されたシフト指示番号が保持されるようにする。

各シフトレジスタ611 は、図１２に示すように、３ビットずつのフューズデータFIN0〜FIN2にそれぞれ対応して配置されて、相補クロックFCLKt ，FCLKc により交互に駆動されるトランスファゲートTG1 ，TG2 と、これらのトランスファゲートTG1 ，TG2 を転送されたデータを保持するラッチ回路LAl ，LA2 とから構成される。

このようなシフト制御回路によると、大きな面積を必要とするフューズ群をデータ入出力線の配線領域の外側に配置することにより、シフト指示番号を記憶保持するフューズ回路によるエリアペナルティを小さいものとすることができる。

さらに、上記したシフト制御回路では、３ビットのシフト指示番号に対応して各データ入出力線毎にシフトレジスタ611 を３ビットずつ設けたが、図１３に示すシフト制御回路のように、各データ入出力線毎に１ビットのシフトレジスタ611 と加算器132 により構成することができる。

各加算器132 は、３ビットのシフト指示番号となるフューズデータFD0 〜FD2 を出力するものである。この鴇合、シフトレジスタ611 には、シフト指示番号の大きい方からのデータ入力（図１３の場合には、I/O127側からのデータ入力）により、図１４に示すように、シフト指示番号がインクリメントするI/O 位置で"1"(="H") となるフューズデータFpが設定されるようにする。そして、シフトレジスタ611 がFp="1"のI/O 位置では、加算器132 により、シフト方向後段の加算器出力とFpとを加算して、所望のシフト指示番号を出力するようにしている。

図１３中のデータ変換回路131 は、図１中の選択回路10から出力されるフューズデータである３ビットの選択信号FIN （= Z0n 〜Z2n ）を、インクリメント位置で"1" 、それ以外の位置で"0" となる１ビットデータに変換する回路である。これは、例えば、図１５に示すように、コンパレータ131aとカウンタ131bとから構成することができる。

図１４に示すように、シフト指示番号は、データ入出力線の例えば小さい番号から順にシフト起点位置で１ずつ増える数字であるので、カウンタ131bによりクロックFCLKをカウントすると同時に、コンパレータ131aにおいて、フューズデータFIN とカウント値を比較し、両者が等しい場合に"1" 、カウント値が大きい場合には"0" とすれは、図１４に示すように、シフトレジスタ611 に転送するためのフューズデータFpとして、シフト指示番号のインクリメント位置で"1" となるデータが得られる。

図１６は、図１３のシフト制御回路における任意の１段のシフトレジスタ611 と加算器132 の具体的な構成である。ここで、シフトレジスタ611 は、図１２と同様に、それぞれ相補クロック信号FCLKt,FCLKc により交互に駆動されるトランスファゲートTG1 ，TG2 を介して接続されているラッチ回路LA1 ，LA2 により構成されている。また、加算器132 は、３個の排他的論理和ゲートXOR0〜XOR2を用いて構成されている。この加算器132 は、前段からの３ビットデータをFDA0〜FDA2、当該段の出力データ（図１３中のデータFD0 〜FD2 ）をFDB0〜FDB2で示している。

上記加算器132 において、排他的論理和ゲートXOR0には、前段フューズデータの１ビット目FDA0とシフトレジスタのデータFpが入る。排他的論理和ゲートXOR1には、シフトレジスタのラッチ回路LA2 の入力ノードのデータFnおよびその出力ノードのデータFpにより制御されるトランスファゲートTG11を介して前段フューズデータの１ビット目FDA0が入るとともに前段フューズデータの２ビット目FDA1が入る。排他的論理和ゲートXOR2には、トランスファゲートTG11の出力により制御されるトランスファゲートTG12を介して、前段フューズデータの２ビット目FDA1が入るとともに前段フューズデータの３ビット目FDA2が入る。

Fp="0"の時は、トランスファゲートTG11，TG12がそれぞれオフであり、前段出力FDA0〜FDA2がそのまま俳他的論理和ゲートXOR0〜XOR2を通って、FDB0〜FDB2となる。排他的論理和ゲートXOROでは、FDA0，Fpのいずれか一方か"1" の時は、FDB0="1"である。これに対して、両方が"1" の時は、トランスファゲートTG11を経てFDAOが桁上げ信号として次の排他均論理和ゲートXOR1に入り、FDA1との和がとられる。以下同様にして、Fp="1"のI/O 位置でインクリメントすると、前述した3 ビットのフューズデータが復元されることになる。

上記したように、不良カラム救済のためのデータ線シフトを行うために各データ線毎に３ビットのシフト指示番号を設定することにより、同時に入出力するI/O 端子が多い場合にも、I/O 線領域に通すシフト制御のための選択信号線の本数をI/O 線数に比べて少なくすることができ、データ線シフト制御のためのエリアペナルティを小さいものとすることができる。また、選択信号線の本数は、I/O 線数に依らずに一定とすることができるので、特にロジック混載型DRAM等の多ビット並列入出力型のメモリに有効である。

また、上記の実施形態では、シフト指示番号として、３ビットで表される０〜７の番号を用いたが、一般にｎ（任意の正の整数）ビットで表される番号を設定することができる。

また、上記の実施形態において、特にフューズ回路に電気的プログラミング型のフューズを用いることは、I/O 線のピッチを小さくする上で有効である。即ち、レーザプログラミング型のフューズを用いた場合には、レーザ照射を行う必要上、その上に配線を通すことができないが、電気的プログラミング型フューズの場合には、その上に配線を通すことができるからである。

以上述べたように上記提案に係る半導体記憶装置によれば、不良カラム救済のためのデータ線シフトを行うために、各データ線毎に、同時に入出力するI/O 端子より少ないシフト指示番号を設定することにより、I/O 線領域に通すシフト制御のための選択信号線の本数を減らすことができる。

＜実施形態＞
図１７は、本発明の実施形態に係るDRAMにおいて、図１乃至図１６中に示した改良型データ線シフト冗長回路に対して、メモリセルに強制的にアクセスするテストモード（強制アクセスモード）を付加した場合の概念的な構成を示している。

本実施形態１では、切換回路（switches）171 の各入出力ユニット（I/O unit）に入出力番号（I/O number）を与えるための複数の入出力番号付与回路を持つことを特徴とするものであり、本例では第１の入出力番号付与回路（I/O numbering A ）181 および第２の入出力番号付与回路（I/O numbering B ）182 を持っている。

即ち、図１７において、メモリセルアレイ（memory cell array）172 は、通常のセルアレイと、不良救済のための冗長カラムセルアレイを有する。データ線I/O line #1 は、上記メモリセルアレイ18との間で読み出し／書き込みデータの転送が行われるものである。

切換回路171 は、上記データ線I/O line #1 とメモリ全体のデータ入出力線I/O line #2 との接続経路をデータ線シフト方式により繋ぎ変えるものであり、図１中のマルチプレクサ回路７に対応する。

アナライザ（analyzer）173 は、カラムアドレス信号CAおよび第１の繋ぎ代え情報（入出力データ線番号０〜127 がいくつのシフト指示番号を持つかを決定する情報）を持つフューズ素子（fuse1 ）174 のデータに応じてスイッチ状態信号を発行し、前記切換回路171 の入出力ユニットに対してカラムアドレス入力毎にデータ線シフトの起点を決定する動作を制御するものである。

第１の入出力番号付与回路181 は、第２の繋ぎ代え情報（何番のカラムが何番のシフト指示番号を持つかを決定する情報）を持つフューズ素子（fuse2 ）175 のデータに応じて第１の入出力番号Ａを出力するものである。

第２の入出力番号付与回路182 は、切換回路171 による繋ぎ代えを強制的に無効状態（強制ディセーブル）、または、切換回路171 による繋ぎ代えを強制的に行う状態（強制リダンダンシ）に設定するための第２の入出力番号 Bを出力するものである。

セレクタ回路（selector）183 は、前記２個の入出力番号付与回路181,182 の出力が入力し、テストモード信号TMp により選択制御が行われ、通常アクセスモード時（信号TMp が非活性状態）には第１の入出力番号付与回路181 の出力を選択し、強制アクセスモード時（信号TMp が活性状態）には第２の入出力番号付与回路182 の出力を選択し、その選択出力（第１の入出力番号Ａまたは第２の入出力番号Ｂ）を切換回路171 の各入出力ユニットに対して設定するために供給するものである。

次に、図１７のデータ線シフト冗長回路における（１）通常アクセスモード時、（２）切換回路171 による繋ぎ代えを強制的に無効状態に設定する強制ディセーブル時、（３）切換回路171 による繋ぎ代えを強制的に行う強制アクセスモード（強制リダンダンシモード）の二例について、それぞれの動作を説明する。

図１８は、図１７のデータ線シフト冗長回路の通常アクセスモード時の動作状態を示している。この動作状態においては、入出力ユニットには通常の値のシフト番号が書き込まれている。この例では、第１の入出力番号付与回路181 の出力がセレクタ回路183 により選択され、入出力ユニットのシフト番号の値域は０から３である。

この状態でメモリへのアクセスが生じると、アナライザ173 からスイッチ状態信号としてシフト番号が発行され、各入出力ユニットへ出力される。

各入出力ユニットでは、自身の入出力番号とシフト番号との大小比較が行われ、繋ぎ代えが適宜行われる。この例では、アナライザ173 からシフト番号＝１が発行された時、入出力番号が１以上の４つの入出力ユニットで繋ぎ変えが行われている。

図１９は、図１７のデータ線シフト冗長回路の切換回路171 による繋ぎ代えを強制的に無効状態に設定する強制ディセーブルモードの動作状態を示している。この場合、図１８に示した通常アクセスモードと同じメモリセルへのアクセスが生じ、アナライザ173 からシフト番号＝１が発行されている動作状態を示している。

この強制ディセーブルモードの時には、第２の入出力番号付与回路182 の出力がセレクタ回路183 により選択され、全ての入出力ユニットの入出力番号を、シフト番号の値域（０から３）よりも小さい値である−１に設定する。

この状態で、メモリへのアクセスが生じ、アナライザ173 からスイッチ状態信号としてシフト番号=1が発行された時、入出力番号が−１の全ての入出力ユニットにおける繋ぎ代えが禁止される。

図２０および図２１は、図１７のデータ線シフト冗長回路の切換回路171 による繋ぎ代えを強制的に行う強制アクセスモード（全リダンダンシを有効にする強制リダンダンシモード）２種について各々の動作状態を示している。

図２０に示す第１の強制アクセスモードでは、第２の入出力番号付与回路182 の出力がセレクタ回路183 により選択され、全ての入出力ユニットの入出力番号を０に設定するとともに、シフト番号を強制的に０に設定する（スイッチ状態信号をシフト番号＝０に書き換える）。

したがって、この第１の強制アクセスモードにおいては、どのようなシフト番号が発行されても、即ち、どのカラムアドレスCAにアクセスされても、入出力番号＝０、シフト番号＝０となり、全ての入出力ユニットにおいて繋ぎ代えが行われる。

また、図２１に示す第２の強制アクセスモードでは、全ての入出力ユニットの入出力番号を、シフト番号の値域（０から３）よりも大きい値である４に設定する。

この状態で、メモリへのアクセスが生じ、アナライザ173 からシフト番号=1が発行された時、全ての入出力ユニットの入出力番号が４であるので、全ての入出力ユニットで繋ぎ変えが行われる。この場合、図２０に示した例と異なり、スイッチ状態信号をシフト番号＝０に書き換える必要はない。

以上の動作を実現するために、必要に応じて入出力番号を書き換えるためのロジック回路を入出力番号の発行箇所に付加しておくことにより、シフト番号Shift numberの発行箇所でのロジック回路を極力少なくすることが可能になる。

これにより、データ線I/O line #1 と入出力データ線I/O line #2 の繋ぎ代え速度の向上、強制アクセスモード時と通常アクセスモード時のリードライトデータや高速に変化する関連信号の経路を近づけることが可能になる。

以上説明したような強制アクセスモードを実現する際に、通常アクセスモード時の入出力番号を書き換えている。この際、転送された通常アクセスモード時の入出力番号の転送内容を破壊しない非破壊方式、または、転送された通常アクセスモード時の入出力番号の転送内容の破壊を許す破壊方式を採用することができる。

前者の非破壊方式では、切換回路部の各入出力ユニットで通常アクセスモード時の入出力番号、もしくはその一部を強制アクセスモード時にも保存しておき、強制アクセスモード時は入出力番号を一時的に変える手法により、通常アクセスモードと強制アクセスモードとの相互移行を容易に行うことができる。また、入出力ユニットに位置情報（入出力番号）を割り付ける際に、所要時間が比較的長くなる同期シリアル転送を用いている場合にデータの非破壊方式を適用すると、強制アクセスモード終了後、再転送を行う必要がない。

後者の破壊方式では、強制アクセスモード時には、通常アクセスモードの入出力番号転送回路を用いて、強制アクセスモード時の入出力番号を改めて転送する。

以下、前述した図１９乃至図２１の動作を実現するための切換回路171 中のシフト制御回路9 の具体的な回路例について説明する。

図２２は、切換回路171 の各入出力ユニット22同士で信号をやり取りする信号線と、入出力番号転送回路23と、入出力データ線I/O lineの繋ぎ代えを行うか否かを決定するシフト判定回路24の接続関係を簡略的に示したものである。

ここで、入出力番号転送回路23は、通常アクセスモード時の入出力番号を転送・保持する回路である。また、シフト判定回路24は、入出力データ線I/O lineの繋ぎ代えを行うか否かを決定する回路である。

図２３は、図２２中の各入出力ユニット22における入出力番号転送回路23を取り出して示している。

この入出力番号転送回路は、シフトレジスタ231 、３ビット加算器232 、符号転送回路233 およびノーリダンダンシモード設定回路（DNR ）234 からなる。このシフトレジスタ231 は、図１６を参照して前述したシフトレジスタ611 と同様に、それぞれ相補クロック信号FCLKt,FCLKc により交互に駆動されるトランスファゲートTG1 ，TG2 を介して接続されているラッチ回路LA1 ，LA2 により構成されている。

このシフトレジスタ231 は、図１６を参照して前述したシフトレジスタ611 と同様に、入出力番号が増加する箇所で"H" になる入力信号FIN を保持し、出力FOUTとして上位の入出力ユニットへ信号FIN として送る。

３ビット加算器232 は、図１６を参照して前述した3 ビット加算器132 と比べて構成が若干異なり、３個の加算回路を用いて構成されている。ここで、前段からの３ビットの相補データを(D0t,D0c),(D1t,D1c),(D2t,D2c) 、１ビット目（最下位ビットLSB ）用の加算回路の相補的な桁上げ出力データを(F1n,F1p)、２ビット目用の加算回路の相補的な桁上げ出力データを(F2n,F2p) 、当該段の相補的な出力データ（入出力番号の転送終了後における入出力番号の値を表わす信号、復元された３ビットのフューズデータ）を(DO0t,DO0c),(DO1t,DO1c),(DO2t,DO2c) で示している。

LSB 用の加算回路には、下位のどこかの入出力ユニットに入出力番号が与えられたことを示す符号信号F0がインバータINV1により反転された信号とシフトレジスタ231 のラッチ回路LA2 の入力ノードのデータFnとがノアゲートNRG1で論理和がとられた１ビットの入力信号と、前段の出力データの１ビット目(D0t,D0c) が入力する。

２ビット目用の加算回路には、上記LSB 用の加算回路の桁上げ出力信号F1p と、前段の出力データの2 ビット目(D1t,D1c) が入力する。

３ビット目（最上位ビットMSB ）用の加算回路には、上記２ビット目用の加算回路の桁上げ出力信号F2p と、前段の出力データの3 ビット目(D2t,D2c) が入力する。

上記３ビット加算器232 の出力信号(DO0t,DO0c) 〜(DO2t,DO2c) は、シフトレジスタ231 による入出力番号の転送中、前記信号FIN が"H" であるならば、下位の入出力ユニットの入出力番号の値に＋１したものとなり、前記信号FIN が"L" であるならば、下位の入出力ユニットの入出力番号の値を自身の入出力番号としたものとなる。この入出力番号を表わす出力信号(DO0t,DO0c) 〜(DO2t,DO2c) は、その入出力番号の値を上位の入出力ユニットの入出力番号の計算に用いるために、上位の入出力ユニットに供給される。

符号転送回路233 は、前記符号信号F0とシフトレジスタ231 のラッチ回路LA2 の出力ノードのデータFpとが入力するノアゲートNRG2と、このノアゲートNRG2の出力が入力するインバータINV2とからなり、このインバータINV2の出力信号FEt （繋ぎ変えを禁ずる信号）は上位の入出力ユニットに符号信号F0として出力されるほか、ノーリダンダンシモード設定回路（DNR ）234 に供給される。入出力番号の転送終了時に、上記繋ぎ変えを禁ずる信号FEt が"L" である入出力ユニットは、最下位から連続したいくつかの入出力ユニットのみ存在し、その入出力ユニットの入出力番号が−１であることを表わす。

ノーリダンダンシモード設定回路（DNR ）234 は、前記繋ぎ変えを禁ずる信号FEt と強制信号NORDn が入力するナンドゲートNAG と、このナンドゲートNAG の出力が入力するインバータINV3とからなり、このインバータINV3の出力が信号FEtxとなってシフト判定回路24に出力される。

図２４は、図２２中の各入出力ユニット22におけるシフト判定回路24を取り出して具体的な回路例を示している。

このシフト判定回路は、入出力番号・シフト番号比較回路と、この入出力番号・シフト番号比較回路の出力信号と図２３の入出力番号転送回路からの信号FEt (FEtx ) が入力されるノアゲートNRG とからなる。

上記入出力番号・シフト番号比較回路は、図２３の入出力番号転送回路から入出力番号を表わす相補データ信号(DO0t,DO0c) 〜(DO2t,DO2c) = (FD0tn,FD0cn) 〜(FD2tn,FD2cn) および図１７中のアナライザ173 からシフト状態shift statusを表わすシフト指示番号信号Z0n 〜Z2n ＝（Zn<0:2> ）が入力される。そして、上記相補データ信号(FD0t,FD0c) 〜(FD2t,FD2c) とシフト指示番号信号Z0n 〜Z2n を各対応ビット毎に比較してその大小関係を判定するように、オアゲーORG 、ノアゲートNRG 、アンドゲートANG 、ナンドゲートNAG によりロジックが組まれている。これにより、シフト指示番号信号Z0n 〜Z2n は入出力番号を表わす相補データ信号(FD0tn,FD0cn) 〜(FD2tn,FD2cn) と大小比較された後、信号FEtxと論理和がとられ、入出力番号= シフト番号が成立するか否かを表わすシフト制御信号Snが出力する。

このような動作により、図２２の各入出力ユニット22のうちでシフト指示番号信号と入出力番号とが一致する入出力ユニットまではシフト制御信号Sn="1"、それ以降の入出力ユニットについてはシフト制御信号Sn="0"を出力し、データ線シフト回路（図１中の8 参照）に供給する。

上記した図２２〜図２４の回路において、本発明の特徴である強制アクセスモード用の入出力番号を与える回路は、図２３中に示した入出力番号転送回路における下位のどこかの入出力ユニットに入出力番号が与えられたことを示す符号信号F0と強制信号NORDn とによって制御されている。

即ち、繋ぎ変え（シフト）を無効にする強制アクセスモード時には、強制信号NORDn を"L" にすると、図２２中の全ての入出力ユニット22の入出力番号転送回路23では、図２３中のノーリダンダンシモード設定回路（DNR ）234 の出力信号FEtx（入出力番号＝−１を表わす信号）が"L" （有効状態）になる。これにより、図２２中の全ての入出力ユニット22のシフト判定回路24では、入出力番号 >＝シフト番号の関係が成立しなくなり、出力信号Snは繋ぎ変えを禁止するように指示する。この際、３ビットの転送データの値は破壊されない。なお、上記した強制アクセスモードの終了時に通常アクセスモードに移行するためには、強制アクセスモードに入る時と逆の状態、即ち、強制信号NORDn を"H" にするだけでよい。

他方、繋ぎ変え（シフト）を全て有効にする強制アクセスモード時には、最下位の入出力ユニットの入力信号FIN として"H" を入力すると、最下位の入出力ユニットから連続して存在する入出力番号＝−１を表わす信号FEt は"H" （無効状態）になり、入出力番号＝０となる。さらに、強制アクセスモード時には、図１７中のアナライザ173 から出力するシフト番号を常に０にする回路（図示せず）を使用する。これにより、図２２中の全ての入出力ユニット22のシフト判定回路24では、全てのカラムアドレスCAへのアクセスにおいて入出力番号>＝シフト番号が成立し、出力信号Sn は繋ぎ変えを行うように指示する。なお、上記した強制アクセスモードの終了時に通常アクセスモードに移行するためには、強制アクセスモードに入る時と逆の手順、即ち、 最下位の入出力ユニットの入力信号FIN を"L" にするとともに、前記シフト番号を常に０にする回路（図示せず）を無効とすればよい。この際、最下位の入出力ユニットの入力信号FIN を"L" にすると、入出力番号を持つ最も下位の入出力ユニットまで入力信号FIN が"L" に戻る。

なお、以上説明したような強制モードの実現において、入出力番号転送回路23とシフト判定回路24と間の配線に、入出力番号＝−１を表わす専用の信号線が存在している。これは、シフト番号の値域が、３ビットデータで表わすことのできる上限の８通りを全て使ってしまっているからであり、入出力番号＝−１を表わす配線が新たに必要になったからである。しかし、以下の手法を用いればこれは必要でなくなる。即ち、強制アクセスモード分の空きをシフト番号に設け、例えばシフト番号の値域を１〜６とすればよい。入出力番号＝０を全てのI/O unitに割り当てれば、全ての繋ぎ変えは有効になり、同様に入出力番号＝７で全ての繋ぎ変えは無効となる。

以上説明した例では、強制アクセスモードを実現する際、通常アクセスモード時の入出力番号を書き換えてはいるが、通常アクセスモード時の入出力番号を転送した内容を破壊しない。強制アクセスモード時も各入出力ユニットは通常アクセスモード時の入出力番号もしくはその一部を保存している。即ち、繋ぎ変えを禁ずる信号FEt の有効／無効（換言すれば繋ぎ変えの無効／有効）を強制信号NORDn を用いて制御しており、転送データは破壊されない。そして、強制アクセスモード時は入出力番号を一時的に変える手法により、通常アクセスモードと強制アクセスモードとの相互移行を容易にしている。

しかし、上記とは逆に、通常アクセスモード時の入出力番号を転送した内容の破壊を許す方法によって強制アクセスモードを実現することも可能である。即ち、例えば図２５に示すような構成により、図２３中に示した通常アクセスモードの入出力番号転送回路を用いて強制アクセスモード時の入出力番号を改めて転送してもよい。

なお、図２５の回路においては、強制アクセスモードに移行する際にテストモード信号TMp により、テストモード回路251 からのテスト信号をセレクタ回路252 で選択させ、その選択出力を入出力番号付与回路（I/O numbering ）253 に入力して入出力番号を発行させるように構成されている。この際、最下位のFIN にHiを入力するだけで入出力番号＝−１を０に変えることができる。なお、図１７中と同一部分には同一符号を付している。

図２５に示した構成によれば、図２２に示したような強制アクセスモードを示す強制信号NORDn を、各入出力ユニット22を貫いて配線する必要はなくなる。さらに、高速に変化する信号FEtxが強制アクセスモード時に通常アクセスモードと異なる信号経路を通ることを避けることができる。

なお、本発明は、上記したようなDRAMに限られることなく、SRAM，EEPROM等の他の半導体メモリにも同様に適用することが可能である。

本発明の実施形態１に係るDRAMの構成を概略的に示すブロック図。 図１中のメモリセルアレイの構成を模式的に示す図。 図１中のマルチプレクサ回路におけるデータ線シフト動作の原理的な考え方を説明するために示す図。 図１中の選択回路の一例を示す回路図。 図４の選択回路に設けられているフューズ素子の割り付け機能を説明する図。 図１中のシフト制御回路の一例を示すブロック図。 図６中のシフト指示番号保持回路の一例を示す回路図。 図６中の判定回路の一例を示す回路図。 図１中のデータ線シフト回路が読み出し用のシフ回路として構成された例を示す回路図。 図１中のデータ線シフト回路が書き込み用のシフ回路として構成された例を示す回路図。 図６のシフト制御回路の変形例１を示すブロック図。 図１１中のシフトレジスタの一例を示す回路図。 図６のシフト制御回路の変形例２を示すブロック図。 図１３中のシフトレジスタに転送保持するデータの一例を示す図。 図１３中のデータ変換回路の一例を示す回路図。 図１３のシフト制御回路の１段分の一例を示す回路図。 本発明の実施形態１に係るDRAMにおいて改良型のデータ線シフト冗長回路に対してメモリセルに強制的にアクセスするテストモード（強制アクセスモード）を付加した場合の構成を示すブロック図。 図１７のデータ線シフト冗長回路の通常アクセスモード時の動作状態を説明するために示す概念図。 図１７のデータ線シフト冗長回路の切換回路による繋ぎ代えを強制的に無効状態に設定する強制ディセーブルモードの動作状態を示す概念図。 図１７のデータ線シフト冗長回路の切換回路による繋ぎ代えを強制的に行う第１の強制アクセスモード（強制リダンダンシモード）の動作状態を示す概念図。 図１７のデータ線シフト冗長回路の切換回路による繋ぎ代えを強制的に行う第２の強制アクセスモード（強制リダンダンシモード）の動作状態を示す概念図。 図１７のデータ線シフト冗長回路の切換回路の各入出力ユニット同士で信号をやり取りする信号線と入出力番号転送回路とシフト判定回路の接続関係を簡略的に示すブロック図。 図２２中の各入出力ユニットの入出力番号転送回路の一例を示す回路図。 図２２中の各入出力ユニットのシフト判定回路の一例を示す回路図。 図１７のデータ線シフト冗長回路の切換回路による繋ぎ代えを強制的に行う第３の強制アクセスモード（強制リダンダンシモード）として通常アクセスモード時の入出力番号を転送した内容の破壊を許す方法によって実現した場合の動作状態を示す概念図。 従来のDRAMにメモリに設けられたカラム冗長回路に関する構成の一例を示すブロック図。 図２６中のカラム冗長回路としてデータ線シフト冗長回路が設けられた場合の構成の一例を示すブロック図。 図２７のデータ線シフト冗長回路のデータ線シフト制御のための選択信号線の本数を少なくするように改良提案中のデータ線シフト冗長回路の一例を示すブロック図。 図２８のデータ線シフト冗長回路に強制アクセスモード（強制リダンダンシモード）を付加する場合に考えられる構成の一例を示すブロック図。 図２８のデータ線シフト冗長回路に強制アクセスモード（強制リダンダンシモード）を付加する場合に考えられる構成の他の例を示すブロック図。

符号の説明

171…切換回路（switches）、173 …アナライザ（analyzer）、174…フューズ素子（fuse1）、175…フューズ素子（fuse2）、181…第１の入出力番号付与回路（I/O numbering）、182…第２の入出力番号付与回路（I/O numbering B）、183…セレクタ回路（selector）（番号設定選択回路）。

Claims (1)

1. データ線およびスペアデータ線を有し、不良カラムアドレスが入力した時に不良カラムアドレスに対応したデータ線を回避して１つずつデータ線をシフトさせ、スペアデータ線を含む正常なデータ線群を入出力データ線群に接続させるようなシフト制御を行うデータ線シフト回路を備えた半導体記憶装置であって、
   不良カラムのアドレスとこれに対応して前記データ線シフト回路によるデータ線シフトの起点毎に１つずつ増えるように各データ入出力データ線毎に割り付けられたシフト指示番号との対応関係を記憶し、前記不良カラムのアドレスが入力した時に前記シフト指示番号に対応する選択信号を出力する選択回路と、
   前記各データ線毎のシフト指示番号を保持するフューズ回路と、
   前記フューズ回路に保持されているシフト指示番号を転送するシフトレレジスタを含む転送回路と、
   前記選択回路から出力される選択信号と前記転送回路で転送されたシフト指示番号とを比較し、その比較結果により前記データ線シフト回路におけるシフト動作を制御する判定回路と、
   前記転送回路に設けられ、前記転送回路で転送される前記シフト指示番号に関わらずに前記判定回路における比較出力を変更する変更回路
   とを具備することを特徴とする半導体記憶装置。

Images