JP4868345B2 - 半導体記憶素子のリダンダンシー回路 - Google Patents

Description

本発明は、半導体記憶素子のリダンダンシー回路に関する。

一般に、半導体記憶素子は、ウェーハ状態でテストを行って、不良や、欠陥があるセル、ワードライン、ビットラインなどが選び出される。そして、リダンダンシー回路に対しても同じテストを行い、欠陥があるリダンダンシー回路を取り出す。例えば、半導体記憶素子は、ノーマルセルアレイのうち、任意のセルがある理由によって正常な動作を行うことができなくなった場合に、余分に備わったセルアレイのうち任意のセルがノーマルセルアレイの機能を代わりにできるように別途のリダンダンシーセルアレイを具備している。

図１は、従来の技術に係るリダンダンシー回路であり、図２は、従来の技術に係るリダンダンシー回路内の各部信号のタイミング図である。

ヒューズセット及び制御部１１０は、ワンセットのアドレス信号を格納することができるワンセットのヒューズと、これを制御するための制御部から構成される。

所定のリダンダンシー回路の欠陥があるのか否かをテストするために、リダンダンシーテスト信号ＲＥＤ＿ＴＥＳＴがヒューズセット及び制御部１１０に印加されると、リダンダンシー回路は、Ｔ２以後にテストモードに進入するようになる。そして、印加されるアドレス信号ＡＤＤＲＥＳＳの組み合わせによって、ヒューズセット及び制御部１１０は、「Ｈ」状態のリダンダンシーイネーブル信号ＲＥＤＥＮ<０：３>を出力する。リダンダンシーイネーブル信号ＲＥＤＥＮ<０：３>がリダンダント選択器１２０に印加された状態で、選択制御信号ＳＥＬ＿ＣＴＲＬが印加されると、リダンダント選択器１２０は、該当するリダンダンシーアドレスを選択するためのリダンダント選択信号ＲＥＤ＿ＳＥＬ<０：３>を出力する。ここでＴ１以前は、リダンダンシー回路のセッティング時の動作であり、Ｔ１−Ｔ２は、リダンダンシー回路の正常動作時である。

ところが、従来の技術に係るリダンダンシー回路は、１つのヒューズセットに１つのリダンダント置換の単位が配置されるため、配置されたリダンダント置換の単位内の１部でも欠陥がある場合、ヒューズセット全体を用いることができない。一方、工程技術の向上によって、半導体記憶素子が微細化されても、ヒューズが占める面積はその傾向によって変化し、相対的に大きくなるようになるため、それだけ面積の効率が低くなることになる。
特開２００１−１８９０９５

本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的とするところは、１つのヒューズセットに、複数のリダンダント置換の単位を配置することによって、ヒューズセット使用の効率を向上させることにある。

前記目的を達成するための本願の第１発明に係るリダンダンシー回路は、半導体記憶素子において、印加されるアドレス信号の組み合わせによって、イネーブルされるリダンダンシーイネーブル信号を出力するためのヒューズセット及び制御部と、リダンダント選択部と、スペアリダンダント選択部と、前記リダンダンシーイネーブル信号に制御され、内部のヒューズオプションによって、前記リダンダント選択部及び前記スペアリダンダント選択部のうち少なくとも何れか１つを選択するための選択制御信号を出力するためのスペアヒューズ及び制御部とを含むことができる。

好ましくは、本願の第１発明に係るリダンダンシー回路の前記スペアヒューズ及び制御部は、外部から印加されるヒューズ制御信号によって初期化され、内部のヒューズオプションに対応する論理状態を有するヒューズアウト信号を出力するためのスペアヒューズ部と、前記リダンダンシーイネーブル信号に応答して発生する前記ヒューズアウト信号によって前記選択制御信号を出力するための選択制御器とを含むことができる。

好ましくは、本願の第１発明に係るリダンダンシー回路の前記スペアヒューズ部は、前記スペアヒューズ部が、前記ヒューズ制御信号に制御されて内部のヒューズ接続状態に対応する論理状態を出力するための複数のスペアヒューズ出力部と、前記複数のスペアヒューズ出力部から出力される出力信号を復号化し、複数のヒューズアウト信号を出力するための復号器と、前記ヒューズ制御信号に制御されて前記復号器をイネーブルさせるための復号器イネーブル信号発生部とを含むことができる。

好ましくは、本願の第１発明に係るリダンダンシー回路の前記選択制御器は、前記複数のヒューズアウト信号を用いてリダンダント選択部をイネーブルさせることができるリダンダント選択制御信号、あるいは、スペアリダンダント選択部をイネーブルさせることができるスペアリダンダント選択制御信号を出力する。

また、本願の第２発明に係るリダンダンシー回路は、半導体記憶素子において、印加されるアドレス信号の組合によってイネーブルされるリダンダンシーイネーブル信号を出力するためのヒューズセット及び制御部と、リダンダント選択信号を出力するためのリダンダント選択部と、スペアリダンダント選択信号を出力するためのスペアリダンダント選択部と、前記リダンダンシーイネーブル信号に制御されてイネーブルされ、正常モード時、内部ヒューズオプションによってテストモード時、前記リダンダント選択信号に対応する所定のアドレス信号によって、前記リダンダント選択部及び前記スペアリダンダント選択部のうち少なくとも何れか１つを選択するための選択制御信号を出力するためのスペアヒューズ及び制御部とを含むことができる。

好ましくは、本願の第２発明に係るリダンダンシー回路の前記スペアヒューズ及び制御部は、外部から印加されるヒューズ制御信号によって初期化され、内部のヒューズオプションに対応する論理状態を有する複数のヒューズアウト信号を出力するためのヒューズ部と、正常モード時、前記複数のヒューズアウト信号によって、テストモード時、前記リダンダント選択信号に対応する所定のアドレス信号によって、前記リダンダント選択部及び前記スペアリダンダント選択部のうち少なくとも何れか１つを選択するための選択制御信号を出力するための選択制御器とを含むことができる。

好ましくは、本願の第２発明に係るリダンダンシー回路の前記スペアヒューズ部は、前記ヒューズ制御信号に制御され、内部のヒューズ接続状態に対応する論理状態を出力するための複数のスペアヒューズ出力部と、前記複数のスペアヒューズ出力部から出力される出力信号を復号化し、複数のヒューズアウト信号を出力するための復号器と、前記ヒューズ制御信号に制御され、前記復号器をイネーブルさせるための復号器イネーブル信号発生部とを含むことができる。

好ましくは、本願の第２発明に係るリダンダンシー回路の前記選択制御器は、正常モード時、前記リダンダンシーイネーブル信号と前記複数のヒューズアウト信号とを用いて複数のノーマル選択制御信号及びスペア選択制御信号のうち何れか１つをイネーブルさせるためのノーマル選択部と、テストモード時、イネーブルされる前記リダンダント選択信号に対応する所定のアドレス信号によって、複数のテストモード選択制御信号及びテストモードスペア選択制御信号のうち何れか１つをイネーブルさせるためのテストモード選択部と、前記複数のノーマル選択制御信号と複数のテストモード選択制御信号とを論理和し、リダンダント選択制御信号に出力して、前記スペア選択制御信号とテストモードスペア選択制御信号を論理和し、スペアリダンダント選択制御信号に出力するための信号線結合部とを含むことができる。

また、本願の第３発明に係るリダンダンシー回路は、印加されるアドレス信号の組み合わせによって、イネーブルされるリダンダンシーイネーブル信号を出力するためのヒューズセット及び制御部と、内部のスペアヒューズオプションに対応する論理状態を有する複数のヒューズアウト信号を出力するためのスペアヒューズ部と、外部から印加される選択制御信号に制御されて前記イネーブルされるリダンダンシーイネーブル信号をノーマル選択制御信号に出力するためのリダンダント選択器と、前記複数のヒューズアウト信号によってリダンダント選択信号及びとスペアリダンダント選択信号のうち何れか１つをイネーブルさせるためのマルチプレクサとを含むことができる。

好ましくは、本願の第３発明に係るリダンダンシー回路の前記スペアヒューズ部は、前記ヒューズ制御信号に制御され、内部のヒューズ接続状態に対応する論理状態を出力するための複数のスペアヒューズ出力部と、前記複数のスペアヒューズ出力部から出力される出力信号を復号化して複数のヒューズアウト信号を出力するための復号器と、前記ヒューズ制御信号に制御されて前記復号器をイネーブルさせるための復号器イネーブル信号発生部とを含むことができる。

本発明は、不良が発生したリダンダンシー領域を代える時に、チップ内で面積の占有割合が順に増加しているヒューズを再び用いることができ、半導体記憶素子の回路配置に余裕を有することができる。また、ヒューズオプションを用いて不良が発生したリダンダンシー領域を代替できるため、生産性を向上できるという効果を得ることができる。

以下、本発明のもっとも好ましい実施の形態を、添付する図面を参照して説明する。

図３は、本発明の一実施の形態に係るリダンダンシーの制御ブロック構成図である。
本発明の一実施の形態に係るリダンダンシー制御ブロック構成図は、ヒューズセット及び制御部３１０、スペアヒューズ及び制御部３２０、リダンダント選択器３３０及びスペアリダンダント選択器３４０を含む。

ヒューズセット及び制御部３１０は、図１と同じ構成であり、印加されるアドレス信号ＡＤＤＲＥＳＳの組み合わせによって、「Ｈ」状態のリダンダンシーイネーブル信号ＲＥＤＥＮ<０：３>を出力できる。

スペアヒューズ及び制御部３２０は、正常モード時、（Ｎｏｒｍａｌ Ｍｏｄｅ）にヒューズオプションによってリダンダント選択制御信号ＲＥＤ＿ＳＥＬＥＣＴ<０：３>、あるいは、スペアリダンダント選択制御信号ＳＰＡＲＥ ＲＥＤ＿ＳＥＬＥＣＴをイネーブルさせる。さらに、テストモード（Ｔｅｓｔ Ｍｏｄｅ）時にイネーブルされるリダンダント選択信号ＲＥＤ＿ＳＥＬ<０：３>に対応する命令信号、例えば、所定のアドレス信号ＡＤＤＲＥＳＳ<０：３>によってリダンダント選択制御信号ＲＥＤ＿ＳＥＬＥＣＴ<０：３>、あるいは、スペアリダンダント選択制御信号ＳＰＡＲＥ ＲＥＤ＿ＳＥＬＥＣＴをイネーブルさせる。

リダンダント選択器３３０は、リダンダント選択制御信号ＲＥＤ＿ＳＥＬＥＣＴ<０：３>と選択器制御信号ＳＥＬ＿ＣＴＲＬとを論理結合して、該当リダンダンシーアドレスを選択するためのリダンダント選択信号ＲＥＤ＿ＳＥＬ<０：３>を出力できる。
スペアリダンダント選択器３４０は、スペアリダンダント選択制御信号ＳＰＡＲＥ ＲＥＤ＿ＳＥＬＥＣＴと選択器制御信号ＳＥＬ＿ＣＴＲＬとを論理結合して該当スペアリダンダンシーアドレスを選択するためのスペアリダンダント選択信号（ＳＰＡＲＥ ＲＥＤＵＮＤＡＮＴ ＳＥＬ）を出力できる。

図４は、本発明の一実施の形態に係るスペアヒューズ及び制御部３２０の細部構成図である。

本発明の一実施の形態に係るスペアヒューズ及び制御部３２０は、スペアヒューズ部４１０と選択制御器４２０とを含むことができる。

スペアヒューズ部４１０は、外部から印加されるヒューズ制御信号ＦＵＳＥ＿ＣＴＲＬによって初期化でき、スペアヒューズの断絶状態に対応する論理信号を有するヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<０：３>を出力できる。

選択制御器４２０は、正常モード時、ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<０：３>の論理状態によってリダンダント選択制御信号ＲＥＤ＿ＳＥＬＥＣＴ<０：３>、あるいは、スペアリダンダント選択制御信号ＳＰＡＲＥ ＲＥＤ＿ＳＥＬＥＣＴをイネーブルさせる。さらに、テストモード時、イネーブルされるリダンダント選択信号ＲＥＤ＿ＳＥＬ<０：３>に対応する命令信号、例えば、所定のアドレス信号ＡＤＤＲＥＳＳ<０：３>によってリダンダント選択制御信号ＲＥＤ＿ＳＥＬＥＣＴ<０：３>、あるいは、スペアリダンダント選択制御信号ＳＰＡＲＥ ＲＥＤ＿ＳＥＬＥＣＴをイネーブルさせる。

図５は、本発明の一実施の形態に係るスペアヒューズ部４１０の細部回路図である。

本発明の一実施の形態に係るスペアヒューズ部４１０は、第１及び第２スペアヒューズ出力部５１０、５２０と復号器イネーブル信号発生部５３０、そして復号器５４０とを含み、第１スペアヒューズＦＵＳＥ１と第２スペアヒューズＦＵＳＥ２との断絶状態に対応する論理信号を有するヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<０：３>を出力できる。

例えば、第１スペアヒューズ出力部５１０は、電源電圧ＶＤＤと第１共通ノードＣＯＭ１との間に置かれる第１ヒューズ５１１、ヒューズ制御信号ＦＵＳＥ＿ＣＴＲＬに制御され、第１共通ノードＣＯＭ１と接地電圧ＶＳＳとの間に接続した第１ＮＭＯＳトランジスタ５１２、第１共通ノードＣＯＭ１の論理状態を反転させるための第１インバータ５１３、第１インバータ５１３の出力に制御され、第１共通ノードＣＯＭ１と接地電圧ＶＳＳとの間に接続した第２ＮＭＯＳトランジスタ５１４とを含む。第１ヒューズ５１１が遮断された状態で、「Ｈ」パルス状態のヒューズ制御信号ＦＵＳＥ＿ＣＴＲＬが印加されると、第１共通ノードＣＯＭ１は、「Ｌ」状態に遷移する。反面、第１ヒューズ５１１が接続した状態で、「Ｈ」パルス状態のヒューズ制御信号ＦＵＳＥ＿ＣＴＲＬが印加されると、第１共通ノードＣＯＭ１は、再び「Ｈ」状態に戻る。

第２スペアヒューズ出力部５２０は、電源電圧ＶＤＤと第２共通ノードＣＯＭ２との間に置かれる第２ヒューズ５２１、ヒューズ制御信号ＦＵＳＥ＿ＣＴＲＬに制御され、第２共通ノードＣＯＭ２と接地電圧ＶＳＳとの間に接続した第３ＮＭＯＳトランジスタ５２２、第２共通ノードＣＯＭ２の論理状態を反転させるための第２インバータ５２３、第２インバータ５２３の出力に制御され、第２共通ノードＣＯＭ２と接地電圧ＶＳＳとの間に接続した第４ＮＭＯＳトランジスタ５２４を含む。

復号器イネーブル信号発生部５３０は、また、第１スペアヒューズ出力部５１０と同じ構成を有し、スペアヒューズ部を用いない場合に、復号器５４０からの出力を遮断するために必要である。

復号器５４０は、復号器イネーブル信号発生部５３０から出力される復号器イネーブル信号ＤＥＣＯＤＥＲ＿ＥＮＡＢＬＥに制御されてイネーブルされ、第１及び第２スペアヒューズ出力部５１０、５２０から出力される第１及び第２スペアヒューズの断絶状態を反映した出力信号を復号化し、第１ないし第４ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<０：３>を出力する。

一方、図示されていないが、本発明の他の実施の形態によると、第１及び第２スペアヒューズ出力部と復号器イネーブル信号発生部とは、接地電圧ＶＳＳと共通ノードとの間に接続したヒューズ、ヒューズ制御信号ＦＵＳＥ＿ＣＴＲＬに制御され、共通ノードと電源電圧ＶＤＤとの間に接続したＮＭＯＳトランジスタ１、共通ノードの論理状態を反転させるためのインバータ、インバータの出力に制御され、共通ノードと電源電圧ＶＤＤとの間に接続したＮＭＯＳトランジスタ２とを含んで構成することもまた可能である。

図６は、本発明の一実施の形態に係る選択制御器４２０の細部構成図である。

本発明の一実施の形態に係る選択制御器４２０は、本発明がここに記載される観点の範囲に制限されるわけではないが、ノーマル選択部６１０を用いて構成され得る。

ノーマル選択部６１０は、リダンダンシーテスト信号ＲＥＤ＿ＴＥＳＴが「Ｌ」状態であるノーマルモード時に印加されるリダンダンシーイネーブル信号ＲＥＤＥＮ<０：３>に応答して、ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<０：３>の論理状態によってノーマル選択制御信号ＮＳ<０：３>、あるいは、スペア選択制御信号ＳＳをイネーブルさせる。この場合、ノーマル選択制御信号ＮＳ<０：３>は、リダンダント選択制御信号ＲＥＤ＿ＳＥＬＥＣＴ<０：３>として、スペア選択制御信号ＳＳは、スペアリダンダント選択制御信号ＳＰＡＲＥ ＲＥＤ＿ＳＥＬＥＣＴとして用いられる。

また、本発明がここに記載される観点の範囲に制限されるわけではないが、本発明の他の実施の形態に係る選択器４２０は、ノーマル選択部６１０、テストモード選択部６２０及び信号線結合部６３０を含むことができる。

ノーマル選択部６１０は、リダンダンシーテスト信号ＲＥＤ＿ＴＥＳＴが「Ｌ」状態であるノーマルモード時に、ノーマル選択制御信号ＮＳ<０：３>及びスペア選択制御信号ＳＳのうち何れか１つをイネーブルさせる。

ここで、ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<０：３>の論理状態によって、第１ないし第４リダンダント選択信号ＲＥＤ＿ＳＥＬ<０：３>のうちどれをスペアリダンダント選択信号ＳＰＡＲＥ ＲＥＤ＿ＳＥＬＥＣＴに代替できるかが決まり、印加されるリダンダンシーイネーブル信号ＲＥＤＥＮ<０：３>に応答して、第１ないし第４リダンダント選択信号ＲＥＤ＿ＳＥＬ<０：３>及びスペアリダンダント選択信号ＳＰＡＲＥ ＲＥＤ＿ＳＥＬＥＣＴのうち何れか１つがイネーブルされる。

一方、リダンダンシーテスト信号ＲＥＤ＿ＴＥＳＴが「Ｈ」状態であるテストモードの場合には、ノーマル選択制御信号ＮＳ<０：３>及びスペア選択制御信号ＳＳは、全て「Ｌ」状態を出力してノーマル選択部６１０は動作しない。

テストモード選択部６２０は、リダンダンシーテスト信号ＲＥＤ＿ＴＥＳＴが「Ｈ」状態であるテストモード時、イネーブルされるテストモード選択制御信号ＴＮＳ<０：３>及びテストモードスペア選択制御信号ＴＳＳのうち何れか１つをイネーブルさせる。

信号線結合部６３０は、ノーマル選択制御信号ＮＳ<０：３>とテストモード選択制御信号ＴＮＳ<０：３>とを論理和して出力し、スペア選択制御信号ＳＳとテストモードスペア選択制御信号ＴＳＳとを論理和して出力する。

図７は、本発明の一実施の形態に係るノーマル選択部６１０の細部回路図である。

本発明の一実施の形態に係るノーマル選択部６１０は、第１ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<０>を反転させるための第１インバータ７１１、第２ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<１>を反転させるための第２インバータ７１２、第３ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<２>を反転させるための第３インバータ７１３、第４ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<３>を反転させるための第４インバータ７１４、リダンダンシーテスト信号ＲＥＤ＿ＴＥＳＴを反転させるための第５インバータ７１５、第１インバータ７１１の出力と第１リダンダンシーイネーブル信号ＲＥＤＥＮ<０>、そして、第５インバータ７１５の出力を否定論理積するための第１ＮＡＮＤゲート７２１、第２インバータ７１２の出力と第２リダンダンシーイネーブル信号ＲＥＤＥＮ<１>、そして、第５インバータ７１５の出力を否定論理積するための第２ＮＡＮＤゲート７２２、第３インバータ７１３の出力と第３リダンダンシーイネーブル信号ＲＥＤＥＮ<２>、そして、第５インバータ７１５の出力を否定論理積するための第３ＮＡＮＤゲート７２３、第４インバータ７１４の出力と第４リダンダンシーイネーブル信号ＲＥＤＥＮ<３>そして、第５インバータ７１５の出力を否定論理積するための第４ＮＡＮＤゲート７２４、第１ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<０>と第１リダンダンシーイネーブル信号ＲＥＤＥＮ<０>、そして、第５インバータ７１５の出力を否定論理積するための第５ＮＡＮＤゲート７２５、第２ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<１>と第２リダンダンシーイネーブル信号ＲＥＤＥＮ<１>、そして、第５インバータ７１５の出力を否定論理積するための第６ＮＡＮＤゲート７２６、第３ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<２>と第３リダンダンシーイネーブル信号ＲＥＤＥＮ<２>、そして、第５インバータ７１５の出力を否定論理積するための第７ＮＡＮＤゲート７２７、第４ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<３>と第４リダンダンシーイネーブル信号ＲＥＤＥＮ<３>、そして、第５インバータ７１５の出力を否定論理積するための第８ＮＡＮＤゲート７２８、そして、第５ないし第８ＮＡＮＤゲート７２５、７２６、７２７、７２８の出力を否定論理積するための第９ＮＡＮＤゲート７２９を含む。

ここで、第６ないし第９インバータ７１６、７１７、７１８、７１９は、第１ないし第４ＮＡＮＤゲート７２１、７２２、７２３、７２４の出力を反転させて出力するのに用いられる選択的構成に過ぎない。すなわち、第１ＮＡＮＤゲート７２１と第６インバータ７１６とは、１つのＡＮＤゲートとから構成され得るということは当業者にとって自明なことである。

テストモード時、すなわちＲＥＤ＿ＴＥＳＴ＝「Ｈ」の時、ノーマル選択制御信号ＮＳ<０：３>とスペア選択制御信号ＳＳとは「Ｌ」状態を維持し、ノーマル選択部６１０は動作しない。

図８は、本発明の一実施の形態に係るテストモード選択部６２０の細部回路図である。

本発明の一実施の形態に係るテストモード選択部６２０は、テストモード（Ｔｅｓｔ Ｍｏｄｅ）時にイネーブルされるリダンダント選択信号ＲＥＤ＿ＳＥＬ<０：３>に対応するアドレス信号ＡＤＤＲＥＳＳ<０：３>及びスペアリダンダント選択信号ＳＰＡＲＥ ＲＥＤ＿ＳＥＬＥＣＴに対応するアドレス信号ＡＤＤＲＥＳＳ<４>とリダンダンシーテスト信号ＲＥＤ＿ＴＥＳＴを論理結合し、リダンダント選択制御信号ＲＥＤ＿ＳＥＬＥＣＴ<０：３>及びスペアリダンダント選択制御信号ＳＰＡＲＥ ＲＥＤ＿ＳＥＬＥＣＴのうち何れか１つをイネーブルさせる。

図９は、本発明の一実施の形態に係る信号線結合部６３０の細部回路図である。

本発明の一実施の形態に係る信号線結合部６３０は、第１ないし第４ノーマル選択制御信号ＮＳ<０：３>と、第１ないし第４テストモード選択制御信号ＴＮＳ<０：３>とをそれぞれ否定論理和するための第１ないし第４ＮＯＲゲート９１１、９１２、９１３、９１４、スペア選択制御信号ＳＳとテストモードスペア選択制御信号ＴＳＳとを否定論理和するための第５ＮＯＲゲート９１５とを含んで構成できる。

ここで、第１ないし第５インバータ９２１、９２２、９２３、９２４、９２５は第１ないし第５ＮＯＲゲート９１１、９１２、９１３、９１４、９１５の出力を反転させて出力するのに用いられる選択的構成に過ぎない。すなわち、第１ＮＯＲゲート９１１と第１インバータ９２１とを１つのＯＲゲートに代替させることができるということは当業者にとって自明なことである。

図１０は、本発明の一実施の形態に係るスペアヒューズ部が接続した状態での各部タイミングチャートであり、ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<０：３>が全て「Ｌ」状態である。

１）第１区間（Ｔ１−Ｔ２）

リダンダンシーテスト信号ＲＥＤ＿ＴＥＳＴが「Ｌ」状態である正常動作区間であり、第１ヒューズ５１１（図５参照）及び第２ヒューズ５２１（図５参照）は、接続した状態に置かれている。

ヒューズセット及び制御部３１０（図３参照）は、外部から印加されるアドレス信号ＡＤＤＲＥＳＳを組み合わせ、リダンダンシーイネーブル信号ＲＥＤＥＮ<０：３>を出力できる。図１０に示しているように、例えば、第１リダンダンシーイネーブル信号ＲＥＤＥＮ<０>が「Ｈ」イネーブルされることが図示されているが、第１ないし第４リダンダンシーイネーブル信号ＲＥＤＥＮ<０：３>は、個別に「Ｈ」イネーブルされうる。

スペアヒューズ部４１０（図４参照）は、第１ヒューズ５１１及び第２ヒューズ５２１が全て接続した状態で、「Ｌ」状態の第１ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<０>を出力できる。この時、選択制御器４２０（図４参照）ないしノーマル選択部６１０（図６、７参照）は、「Ｈ」イネーブルされる第１リダンダンシーイネーブル信号ＲＥＤＥＮ<０>に制御され、第１ノーマル選択制御信号ＮＳ<０>を「Ｈ」イネーブルさせる。反面、テストモード選択部６２０（図６、８参照）は、リダンダンシーテスト信号ＲＥＤ＿ＴＥＳＴが「Ｌ」状態を維持するため、テストモード選択制御信号ＴＮＳ<０：３>とテストモードスペア選択制御信号ＴＳＳを「Ｌ」状態に維持させて動作しない。第１ノーマル選択制御信号ＮＳ<０>が「Ｈ」イネーブルされるため、信号線結合部６３０（図６、９参照）は、第１リダンダント選択制御信号ＲＥＤ＿ＳＥＬＥＣＴ<０>を「Ｈ」イネーブルさせ、リダンダント選択器３３０（図３参照）は、選択制御信号ＳＥＬ＿ＣＴＲＬに制御され、第１リダンダント選択信号ＲＥＤ＿ＳＥＬ<０>を「Ｈ」イネーブルさせる。

２）第２区間（Ｔ２−Ｔ３）

テストモード区間に、リダンダンシーテスト信号ＲＥＤ＿ＴＥＳＴが「Ｈ」状態である。
テストモード選択部６２０は、印加されるアドレス信号に対応して、第１テストモード選択制御信号ＴＮＳ<０>を「Ｈ」イネーブルさせ、信号線結合部６３０は、第１リダンダント選択制御信号ＲＥＤ＿ＳＥＬＥＣＴ<０>を「Ｈ」イネーブルさせ、リダンダント選択器３３０は、選択制御信号ＳＥＬ＿ＣＴＲＬに制御され、第１リダンダント選択信号ＲＥＤ＿ＳＥＬ<０>を「Ｈ」イネーブルさせる。この時、ノーマル選択部６１０の出力は、リダンダンシーテスト信号ＲＥＤ＿ＴＥＳＴが「Ｈ」状態であるため、ノーマル選択部６１０から出力されるノーマル選択制御信号ＮＳ<０：３>及びスペア選択制御信号ＳＳは、全て「Ｌ」状態に維持するため、信号線結合部６３０にいかなる影響も及ぼさない。

３）第３区間（Ｔ３以後）

テストモード区間で、リダンダンシーテスト信号ＲＥＤ＿ＴＥＳＴが「Ｈ」状態で、第２テストモード選択制御信号ＴＮＳ<１>が「Ｈ」状態である。

Ｔ３以後の区間での動作は、Ｔ２−Ｔ３区間と同じである。ただし、第１テストモード選択制御信号ＴＮＳ<０>の代わりに第２テストモード選択制御信号ＴＮＳ<１>が「Ｈ」イネーブルされるため、第１リダンダント選択信号ＲＥＤ＿ＳＥＬ<０>の代わりに第２リダンダント選択信号ＲＥＤ＿ＳＥＬ<１>が「Ｈ」イネーブルされるという点において違いがあるだけである。

図１１は、本発明の一実施の形態に係るヒューズ部が遮断された状態での各部タイミングチャートである（第１ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<０>が「Ｈ」状態である）。

１）第１区間（Ｔ１−Ｔ２）

リダンダンシーテスト信号ＲＥＤ＿ＴＥＳＴが「Ｌ」状態である正常動作区間であり、第１ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<０>が「Ｈ」状態である。

ヒューズセット及び制御部３１０（図３参照）は、外部から印加されるアドレス信号ＡＤＤＲＥＳＳを組み合わせ、リダンダンシーイネーブル信号ＲＥＤＥＮ<０：３>を出力できる。例えば、第１リダンダンシーイネーブル信号ＲＥＤＥＮ<０>が「Ｈ」イネーブルされると、選択制御器４２０（図４、６参照）ないしノーマル選択部６１０（図６、７参照）は「Ｈ」イネーブルされる第１リダンダンシーイネーブル信号ＲＥＤＥＮ<０>に制御され、スペア選択制御信号ＳＳを「Ｈ」イネーブルさせる。反面、テストモード選択部６２０（図６、８参照）は、リダンダンシーテスト信号ＲＥＤ＿ＴＥＳＴが「Ｌ」状態を維持するため、テストモード選択制御信号ＴＮＳ<０：３>とテストモードスペア選択制御信号ＴＳＳとを「Ｌ」状態に維持させて動作しない。スペア選択制御信号ＳＳが「Ｈ」イネーブルされるため、信号線結合部６３０（図６、９参照）は、スペアリダンダント選択制御信号ＳＰＡＲＥ ＲＥＤ＿ＳＥＬＥＣＴを「Ｈ」イネーブル時すると、スペアリダンダント選択器３４０（図３参照）は選択制御信号ＳＥＬ＿ＣＴＲＬに制御され、スペアリダンダント選択信号ＳＰＡＲＥ ＲＥＤＵＮＤＡＮＴ＿ＳＥＬを「Ｈ」イネーブルさせる。

２）第２区間（Ｔ２−Ｔ３）及び第３区間（Ｔ３以後）

リダンダンシーテスト信号ＲＥＤ＿ＴＥＳＴが「Ｈ」状態であるテストモード区間で、図１０での動作と同じである。

図１２は、本発明の他の実施の形態に係るリダンダンシー制御ブロック構成図である。

本発明の他の実施の形態に係るリダンダンシー制御ブロックは、ヒューズセット及び制御部１２１０、スペアヒューズ部１２２０、リダンダント選択器１２３０及びマルチプレクサ１２４０を含む。

ヒューズセット及び制御部１２１０は、図１と同じ構成であり、印加されるアドレス信号ＡＤＤＲＥＳＳの組み合わせによって、「Ｈ」イネーブルされるリダンダンシーイネーブル信号ＲＥＤＥＮ<０：３>を出力する。

スペアヒューズ部１２２０は、図５のヒューズ部４１０と同じ構成で、第１スペアヒューズＦＵＳＥ１と第２スペアヒューズＦＵＳＥ２との断絶の如何によって、論理状態が決定されるヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<０：３>を出力する。

リダンダント選択器１２３０は、選択制御信号ＳＥＬ＿ＣＴＲＬにより制御され、「Ｈ」イネーブルされるリダンダンシーイネーブル信号ＲＥＤＥＮ<０：３>をノーマル選択制御信号ＮＳ<０：３>として出力する。

マルチプレクサ１２４０は、第１スペアヒューズＦＵＳＥ１と第２スペアヒューズＦＵＳＥ２とが全て接続した状態では、第１ないし第４リダンダント選択信号ＲＥＤ＿ＳＥＬ<０：３>を正常にイネーブルさせる。しかし、第１ないし第４ヒューズアウト信号ＦＵＳＥ＿ＯＵＴ<０：３>のうち少なくとも何れか１つが違った論理状態を有すれば、その信号に対応するリダンダント選択信号（例えば、ＲＥＤ＿ＳＥＬ<０>である場合）を除外した残りのリダンダント選択信号（ＲＥＤ＿ＳＥＬ<１：３>）と、スペアリダンダント選択信号（ＳＰＡＲＥ ＲＥＤＵＮＤＡＮＴ ＳＥＬ）とをイネーブルさせる。

図１３は、図１２のマルチプレクサ１２４０の具体的回路図である。

マルチプレクサ１２４０に入出力される信号などの論理関係は、当業者にとって自明な事項に過ぎないため、具体的な言及は避けるようにする。

ここで、第１ＮＡＮＤゲートＮＤ１及び第２インバータＩＶ２を１つのＡＮＤゲートに変えることができ、第５ないし第９ＮＡＮＤゲートを１つのＮＡＮＤゲートに変えることができるということは当業者にとって自明なことである。

尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。

本発明は、半導体記憶素子のリダンダンシー回路に利用可能である。

従来の技術に係るリダンダンシー回路図である。 従来の技術に係るリダンダンシー回路の各部信号図である。 本発明の一実施の形態に係るリダンダンシー制御ブロック構成図である。 本発明の一実施の形態に係るスペアヒューズ及び制御部３２０の細部構成図である。 本発明の一実施の形態に係るスペアヒューズ部４１０の細部回路図である。 本発明の一実施の形態に係る選択制御器４２０の細部構成図である。 本発明の一実施の形態に係るノーマル選択部６１０の細部回路図である。 本発明の一実施の形態に係るテストモード選択部６２０の細部回路図である。 本発明の一実施の形態に係る信号線結合部６３０の細部回路図である。 本発明の一実施の形態に係るスペアヒューズ部が接続した状態での各部タイミングチャートである。 本発明の一実施の形態に係るヒューズ部が遮断された状態での各部タイミングチャートである。 本発明の他の実施の形態に係るリダンダンシー制御ブロック構成図である。 図１２のマルチプレクサ１２４０の具体的回路図である。

符号の説明

３１０ ヒューズセット及び制御部
３２０ スペアヒューズ及び制御部
３３０ リダンダント選択器
３４０ スペアリダンダント選択器
４１０ スペアヒューズ部
４２０ 選択制御器
６１０ ノーマル選択部
６２０ テストモード選択部
６３０ 信号線結合部

Claims (15)

1. 半導体記憶素子において、
   印加されるアドレス信号の組み合わせによって、イネーブルされるリダンダンシーイネーブル信号を出力するためのヒューズセット及び制御部と、
   リダンダント選択部と、
   スペアリダンダント選択部と、
   前記リダンダンシーイネーブル信号に制御され、内部のヒューズオプションによって、前記リダンダント選択部及び前記スペアリダンダント選択部のうち少なくとも何れか１つを選択するための選択制御信号を出力するためのスペアヒューズ及び制御部と
   を含むことを特徴とするリダンダンシー回路。
2. 前記スペアヒューズ及び制御部が、
   外部から印加されるヒューズ制御信号によって初期化され、内部のヒューズオプションに対応する論理状態を有するヒューズアウト信号を出力するためのスペアヒューズ部と、
   前記リダンダンシーイネーブル信号に応答して発生する前記ヒューズアウト信号によって前記選択制御信号を出力するための選択制御器と
   を含むことを特徴とする請求項１に記載のリダンダンシー回路。
3. 前記スペアヒューズ部が、
   前記ヒューズ制御信号に制御されて内部のヒューズ接続状態に対応する論理状態を出力するための複数のスペアヒューズ出力部と、
   前記複数のスペアヒューズ出力部から出力される出力信号を復号化し、複数のヒューズアウト信号を出力するための復号器と、
   前記ヒューズ制御信号に制御されて前記復号器をイネーブルさせるための復号器イネーブル信号発生部と
   を含むことを特徴とする請求項２に記載のリダンダンシー回路。
4. 前記選択制御器が、前記複数のヒューズアウト信号を用いてリダンダント選択部をイネーブルさせることができるリダンダント選択制御信号、あるいは、スペアリダンダント選択部をイネーブルさせることができるスペアリダンダント選択制御信号を出力することを特徴とする請求項３に記載のリダンダンシー回路。
5. 前記リダンダント選択部が、前記リダンダント選択制御信号と外部から印加される選択制御信号とを論理結合して、リダンダント選択信号を出力し、該スペアリダンダント選択部は、前記スペアリダンダント選択制御信号と前記選択制御信号とを論理結合して、スペアリダンダント選択信号を出力することを特徴とする請求項４に記載のリダンダンシー回路。
6. 半導体記憶素子において、
   印加されるアドレス信号の組み合わせによって、イネーブルされるリダンダンシーイネーブル信号を出力するためのヒューズセット及び制御部と、
   リダンダント選択信号を出力するためのリダンダント選択部と、
   スペアリダンダント選択信号を出力するためのスペアリダンダント選択部と、
   前記リダンダンシーイネーブル信号に制御されてイネーブルされ、正常モード時、内部ヒューズオプションによってテストモード時、前記リダンダント選択信号に対応する所定のアドレス信号によって、前記リダンダント選択部及び前記スペアリダンダント選択部のうち少なくとも何れか１つを選択するための選択制御信号を出力するためのスペアヒューズ及び制御部と
   を含むことを特徴とするリダンダンシー回路。
7. 前記スペアヒューズ及び制御部が、
   外部から印加されるヒューズ制御信号によって初期化され、内部のヒューズオプションに対応する論理状態を有する複数のヒューズアウト信号を出力するためのヒューズ部と、
   正常モード時、前記複数のヒューズアウト信号によって、テストモード時、前記リダンダント選択信号に対応する所定のアドレス信号によって、前記リダンダント選択部及び前記スペアリダンダント選択部のうち少なくとも何れか１つを選択するための選択制御信号を出力するための選択制御器と
   を含むことを特徴とする請求項６に記載のリダンダンシー回路。
8. 前記スペアヒューズ部が、
   前記ヒューズ制御信号に制御され、内部のヒューズ接続状態に対応する論理状態を出力するための複数のスペアヒューズ出力部と、
   前記複数のスペアヒューズ出力部から出力される出力信号を復号化し、複数のヒューズアウト信号を出力するための復号器と、
   前記ヒューズ制御信号に制御され、前記復号器をイネーブルさせるための復号器イネーブル信号発生部と
   を含むことを特徴とする請求項７に記載のリダンダンシー回路。
9. 前記選択制御器が、
   正常モード時、前記リダンダンシーイネーブル信号と前記複数のヒューズアウト信号とを用いて複数のノーマル選択制御信号及びスペア選択制御信号のうち何れか１つをイネーブルさせるためのノーマル選択部と、
   テストモード時、イネーブルされる前記リダンダント選択信号に対応する所定のアドレス信号によって、複数のテストモード選択制御信号及びテストモードスペア選択制御信号のうち何れか１つをイネーブルさせるためのテストモード選択部と、
   前記複数のノーマル選択制御信号と複数のテストモード選択制御信号とを論理和し、リダンダント選択制御信号に出力して、前記スペア選択制御信号とテストモードスペア選択制御信号を論理和し、スペアリダンダント選択制御信号に出力するための信号線結合部と
   を含むことを特徴とする請求項７または請求項８に記載のリダンダンシー回路。
10. 前記ノーマル選択部が、
    並列入力される前記複数のヒューズアウト信号をそれぞれ反転させるための第１ないし第４インバータと、
    前記リダンダンシーテスト信号を反転させるための第５インバータと、
    前記第１ないし第４インバータの出力と第１ないし第４リダンダンシーイネーブル信号、そして前記第５インバータの出力をそれぞれ論理積するための第１ないし第４ＡＮＤゲートと、
    前記複数のヒューズアウト信号と前記第１ないし第４リダンダンシーイネーブル信号、そして前記第５インバータの出力を論理積するための第５ＡＮＤゲートと
    を含むことを特徴とする請求項９に記載のリダンダンシー回路。
11. 前記テストモード選択部が、並列入力される前記所定のアドレス信号と前記リダンダンシーテスト信号とをそれぞれ論理積するための第１ないし５ＡＮＤゲートとを含むことを特徴とする請求項９に記載のリダンダンシー回路。
12. 前記信号線結合部が、第１ないし第４ノーマル選択制御信号と第１ないし第４テストモード選択制御信号とをそれぞれ論理和して第１ないし第４リダンダント選択制御信号に出力するための第１ないし第４ＯＲゲートと、
    前記スペア選択制御信号と前記テストモード選択制御信号を論理和してスペアリダンダント選択制御信号に出力するための第５ＯＲゲートと
    を含むことを特徴とする請求項９に記載のリダンダンシー回路。
13. 半導体記憶素子において、
    印加されるアドレス信号の組み合わせによって、イネーブルされるリダンダンシーイネーブル信号を出力するためのヒューズセット及び制御部と、
    内部のスペアヒューズオプションに対応する論理状態を有する複数のヒューズアウト信号を出力するためのスペアヒューズ部と、
    外部から印加される選択制御信号に制御されて前記イネーブルされるリダンダンシーイネーブル信号をノーマル選択制御信号に出力するためのリダンダント選択器と、
    前記複数のヒューズアウト信号によってリダンダント選択信号及びスペアリダンダント選択信号のうち何れか１つをイネーブルさせるためのマルチプレクサと
    を含むことを特徴とするリダンダンシー回路。
14. 前記スペアヒューズ部が、
    前記ヒューズ制御信号に制御され、内部のヒューズ接続状態に対応する論理状態を出力するための複数のスペアヒューズ出力部と、
    前記複数のスペアヒューズ出力部から出力される出力信号を復号化して複数のヒューズアウト信号を出力するための復号器と、
    前記ヒューズ制御信号に制御されて前記復号器をイネーブルさせるための復号器イネーブル信号発生部と
    を含むことを特徴とする請求項１３に記載のリダンダンシー回路。
15. 前記マルチプレクサが、
    前記複数のヒューズアウト信号をそれぞれ反転させるための複数のインバータと、
    前記複数のインバータから出力されるそれぞれの出力信号と並列入力される複数のノーマル選択制御信号とをそれぞれ論理積するための複数のＡＮＤゲートと、
    前記複数のヒューズアウト信号と前記複数のノーマル選択制御信号とを受け取って論理積するためのＡＮＤゲートと
    を含むことを特徴とする請求項１３に記載のリダンダンシー回路。

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