JPH11110996A

JPH11110996A - 半導体記憶装置

Info

Publication number: JPH11110996A
Application number: JP9266246A
Authority: JP
Inventors: Kiyonori Ogura; 清則小椋
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1997-09-30
Filing date: 1997-09-30
Publication date: 1999-04-23

Abstract

(57)【要約】【課題】ブロック単位で不良セルと冗長セルとを切り換
えることを可能としながら、冗長効率を向上させ得る半
導体記憶装置を提供する。【解決手段】第１アドレス記憶回路１００は複数本のワ
ード線よりなる通常ブロックを選択するアドレスを第１
冗長アドレスとして記憶する。第１冗長デコーダ１０１
は入力されるアドレス信号と第１冗長アドレスとが一致
する場合にアドレス信号により選択される通常ブロック
を冗長ブロックにて冗長するための第１判定信号ＪＵＧ
１を出力する。第２アドレス記憶回路１０２は冗長ブロ
ック内の欠陥セルが接続された冗長ワード線を選択する
冗長アドレスを第２冗長アドレスとして記憶する。第２
冗長デコーダ１０３は、入力されるアドレス信号と第２
冗長アドレスとが一致する場合に冗長ブロック内の欠陥
セルを新たな冗長ワード線にて冗長するための第２判定
信号ＪＵＧ２を出力する。第１冗長デコーダ１０１は第
２判定信号ＪＵＧ２に基づいて非活性化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に係
り、詳しくは通常セルアレイ内の不良セルへのアクセス
を冗長セルに切り換える冗長機能を備えた半導体記憶装
置に関するものである。

【０００２】近年、半導体記憶装置はますます高集積化
及び大容量化が進んでいる。このため、微細化された記
憶セルに不良が発生する確率が高くなる傾向にあり、こ
の不良セルを救済するために設けられる冗長セルの数も
増加される傾向にある。又、複数の記憶セルが設けられ
るワード線を数ライン備えたブロック毎にも不良が発生
する確率が高くなる傾向にあり、一度に複数の不良セル
と冗長セルとを切り換える冗長単位が、前記ブロック単
位となってきている。しかしながら、この冗長セルに対
しても不良が発生する確率が高くなる傾向にあり、不良
冗長セルによる歩留まりの低下を抑制すべく、救済率を
向上させることが要求されている。

【０００３】

【従来の技術】メモリセルアレイに多数の記憶セルが形
成されるＤＲＡＭでは、通常の記憶セルが多数形成され
る通常セルアレイと、複数の冗長セルが形成される冗長
セルアレイが備えられる。

【０００４】このように構成されたＤＲＡＭでは、検査
工程時に通常セルアレイ内に不良セルが発見された場合
には、その不良セルに対応するアドレスがヒューズの切
断等の操作により記憶される。

【０００５】そして、不良セルがワード線を数ライン備
えたブロック単位で発見された場合等、各ワード線のア
ドレスをそれぞれ記憶させるような構成であると、該ワ
ード線毎にヒューズやデコーダが必要となり、回路面積
が増大してしまう。そのため、その数ラインのワード線
を備えたブロックのアドレスをブロック単位で記憶させ
ることにより、回路面積の増大を抑制している。

【０００６】そして、該不良セルを選択するアドレス信
号が入力されると、不良セルへのアクセスをブロック単
位で冗長セルに切り換えるようにしている。

【０００７】

【発明が解決しようとする課題】しかしながら、上記構
成のＤＲＡＭでは、例えば、冗長セルアレイ内のブロッ
クの一本の冗長ワード線上に不良が発生すると、ブロッ
ク単位で切り換えられるため、該ブロック内の正常な冗
長ワード線が使用不能となる。このことは、冗長効率の
低下を招く。

【０００８】従って、通常セルアレイ及び冗長セルアレ
イに複数の不良セルが発見された場合には、冗長セルが
不足してＤＲＡＭが使用できなくなり、ＤＲＡＭの歩留
りが低下する虞がある。

【０００９】又、冗長セルはヒューズの切断等の操作に
より冗長するアドレスを記憶させた後でないと、通常は
アクセスすることができないので、冗長ワード線の不良
を予め検出できない。従って、不良な冗長ブロックを使
用不能とするためには、再度別の冗長回路に冗長するア
ドレスを記憶させ、更に不良な冗長ブロックを使用禁止
とするためにヒューズを切断する等の処理が必要とな
り、手間が掛かるという問題がある。

【００１０】本発明の第１の目的は、ブロック単位で不
良セルと冗長セルとを切り換えることを可能としなが
ら、冗長効率を向上させることにより、回路面積の増大
を抑制しながら、歩留りを向上させ得る半導体記憶装置
を提供することにある。

【００１１】第２の目的は、不良冗長セルへのアクセス
を容易に他の冗長セルに切り換えることができる半導体
記憶装置を提供することにある。

【００１２】

【課題を解決するための手段】図１は、請求項１に記載
した発明の原理説明図である。すなわち、第１アドレス
記憶回路１００は、複数本のワード線又はビット線によ
り構成される通常ブロックを選択するアドレスを第１冗
長アドレスとして記憶する。第１冗長デコーダ１０１
は、外部から入力されるアドレス信号と前記第１アドレ
ス記憶回路１００に記憶された第１冗長アドレスとを比
較し、前記アドレス信号が前記第１冗長アドレスと一致
する場合に前記アドレス信号により選択される通常ブロ
ックを複数本の冗長ワード線又は複数本の冗長ビット線
よりなる冗長ブロックにて冗長するための第１判定信号
ＪＵＧ１を出力する。第２アドレス記憶回路１０２は、
前記冗長ブロック内の欠陥セルが接続された冗長ワード
線又はその冗長ワード線を含む複数の冗長ワード線、あ
るいは欠陥セルが接続された冗長ビット線又はその冗長
ビット線を含む複数の冗長ワード線を選択する冗長アド
レスを第２冗長アドレスとして記憶する。第２冗長デコ
ーダ１０３は、外部から入力されるアドレス信号と前記
第２アドレス記憶回路１０２に記憶された前記第２冗長
アドレスとを比較し、前記アドレス信号が前記第２冗長
アドレスと一致する場合に前記冗長ブロック内の欠陥セ
ルを新たな１又は複数の冗長ワード線、あるいは新たな
１又は複数の冗長ビット線にて冗長するための第２判定
信号ＪＵＧ２を出力する。前記第１冗長デコーダ１０１
は前記第２判定信号ＪＵＧ２に基づいて非活性化する。

【００１３】請求項２に記載の発明では、前記第２冗長
デコーダが一度に冗長する冗長ワード線又は冗長ビット
線の本数は、第１冗長デコーダが一度に冗長する本数よ
り少なく設定した。

【００１４】請求項３に記載の発明では、前記第２アド
レス記憶回路は、前記第２冗長アドレス、若しくは前記
通常ブロック内の欠陥セルに対応した冗長アドレスを第
２冗長アドレスとして記憶し、前記第２冗長デコーダ
は、前記第２アドレス記憶回路に記憶された冗長アドレ
スが前記通常ブロック内の欠陥セルに対応したアドレス
のとき、外部から入力されるアドレス信号と該第２アド
レス記憶回路に記憶された第２冗長アドレスとを比較
し、前記アドレス信号が前記第２冗長アドレスと一致す
る場合に前記通常ブロック内の欠陥セルを前記１又は複
数の冗長ワード線、あるいは前記１又は複数の冗長ビッ
ト線にて冗長するための第２判定信号を出力する。

【００１５】（作用）請求項１に記載の発明によれば、
前記第１冗長デコーダ１０１は前記第２判定信号ＪＵＧ
２に基づいて非活性化するため、前記冗長ブロック内の
欠陥セルが接続された冗長ワード線又はその冗長ワード
線を含む複数の冗長ワード線、あるいは欠陥セルが接続
された冗長ビット線又はその冗長ビット線を含む複数の
冗長ワード線は第１冗長デコーダ１０１により選択され
ない。

【００１６】請求項２に記載の発明によれば、前記第２
冗長デコーダが一度に冗長する冗長ワード線又は冗長ビ
ット線の本数は、第１冗長デコーダが一度に冗長する本
数より少なく設定したため、第１冗長デコーダが冗長す
る冗長ワード線又は冗長ビット線に少数の不良がある場
合、その少数の不良冗長ワード線又は不良冗長ビット線
を第２冗長デコーダが冗長する冗長ワード線又は冗長ビ
ット線にて冗長させることができる。従って、第１冗長
デコーダが冗長する冗長ワード線又は冗長ビット線に少
数の不良があっても、正常な冗長ワード線又は冗長ビッ
ト線は使用することができる。

【００１７】請求項３に記載の発明によれば、第２冗長
デコーダは、通常ブロック内の欠陥セルが接続されたワ
ード線又はビット線を冗長する。従って、ワード線又は
ビット線の本数が少ない場合に第１冗長デコーダを使用
することなく冗長が行われる。

【００１８】

【発明の実施の形態】以下、本発明をＤＲＡＭに具体化
した一実施の形態を図２〜図４に従って説明する。

【００１９】図２は、ＤＲＡＭの概要を示す。外部から
入力されるアドレス信号ＡＤは、行アドレスバッファ１
及び列アドレスバッファ２に入力される。前記行アドレ
スバッファ１は、前記アドレス信号ＡＤに基づいて行ア
ドレス信号Ａ，Ａバーを生成して行デコーダ３及び冗長
デコーダ部４に出力する。

【００２０】前記行デコーダ３は、前記行アドレス信号
Ａ，Ａバーに基づいてワード線選択信号Ｗを生成してワ
ードドライバ５に出力し、ワードドライバ５はワード線
選択信号Ｗに基づいて、メモリセルアレイ６内に備えら
れる通常セルアレイ７のいずれかのワード線ＷＬの電位
をＨレベルに引き上げる。

【００２１】前記冗長デコーダ部４は、前記行アドレス
信号Ａ，Ａバーと検査工程時に予め記憶したアドレスデ
ータとを比較し、その結果に基づいて冗長ワード線選択
信号ＲＷを生成して冗長ワードドライバ８に出力すると
ともに、制御信号Ｓを生成して行デコーダ３に出力す
る。

【００２２】前記冗長ワードドライバ８は、前記冗長ワ
ード線選択信号ＲＷに基づいて、前記メモリセルアレイ
６内に備えられる冗長セルアレイ９のいずれかのワード
線ＲＷＬの電位をＨレベルに引き上げる。

【００２３】前記行デコーダ３は、前記制御信号Ｓに基
づいて活性化又は非活性化する。前記列アドレスバッフ
ァ２は、前記アドレス信号ＡＤに基づいて列アドレス信
号Ｂ，Ｂバーを生成して列デコーダ１０に出力する。

【００２４】前記列デコーダ１０は、前記列アドレス信
号Ｂ，Ｂバーに基づいた選択信号をセンスアンプ１１に
出力する。センスアンプ１１は、前記選択信号に基づい
て、メモリセルアレイ６内のビット線ＢＬを選択する。

【００２５】Ｉ／Ｏバッファ１２は、前記Ｈレベルに引
き上げられたワード線ＷＬ又は冗長ワード線ＲＷＬと、
前記選択されたビット線ＢＬとにより選択される１つの
セルの情報の読み出し又は書き込み動作をセンスアンプ
１１を介して行なう。

【００２６】図３は、前記行デコーダ３、冗長デコーダ
部４、ワードドライバ５及び冗長ワードドライバ８の回
路図を示す。本実施形態では、行アドレス信号Ａ，Ａバ
ーが７ビット、即ちワード線ＷＬが第１ラインＬ０から
第１２８ラインＬ１２７まで１２８本備えられたＤＲＡ
Ｍについて説明する。又、本実施形態では、冗長ワード
線ＲＷＬが第１冗長ラインＲＬ０から第３冗長ラインＲ
Ｌ２まで３本備えられている。

【００２７】前記行デコーダ３は、７ビットの行アドレ
ス信号Ａ０，Ａ０バー〜Ａ６，Ａ６バーに対応した１２
８個のＮＡＮＤ回路を備える。各ＮＡＮＤ回路には、７
ビットの行アドレス信号Ａ０，Ａ０バー〜Ａ６，Ａ６バ
ーが１２８通りの信号となるようにそれぞれ入力され
る。又、１２８個のＮＡＮＤ回路には、前記制御信号Ｓ
が入力される。

【００２８】前記ワードドライバ５は、１２８個のイン
バータ回路から構成されている。１２８個のインバータ
回路には、前記１２８個のＮＡＮＤ回路からそれぞれ出
力されるワード線選択信号Ｗがそれぞれ入力される。

【００２９】行デコーダ３は、制御信号ＳがＨレベルの
とき、行アドレス信号Ａ０，Ａ０バー〜Ａ６，Ａ６バー
に基づいて一つのＮＡＮＤ回路のみがＬレベルとなるワ
ード線選択信号Ｗをワードドライバ５に出力する。する
と、ワードドライバ５は、Ｌレベルのワード線選択信号
Ｗが入力されるインバータ回路のみが一本のワード線Ｗ
ＬをＨレベルに引き上げる。

【００３０】又、制御信号ＳがＬレベルのとき、行デコ
ーダ３の１２８個のＮＡＮＤ回路から出力されるワード
線選択信号Ｗは、全てＨレベルとなるため、ワード線Ｗ
Ｌは全てＬレベルとなる。即ち、行デコーダ３は、制御
信号ＳがＬレベルのとき、非活性化する。

【００３１】前記冗長デコーダ部４は、第１及び第２冗
長デコーダ２１，２２、第１及び第２冗長ＲＯＭ２３，
２４を備えている。前記第１冗長デコーダ２１は、通常
セルアレイ７の２本のワード線ＷＬよりなる欠陥ブロッ
クを冗長セルアレイ９の２本の冗長ワード線ＲＬ０，Ｒ
Ｌ１に冗長するために設けられている。第１冗長デコー
ダ２１には、７ビットの行アドレス信号Ａ０〜Ａ６，Ａ
０バー〜Ａ６バーの内、上位６ビットの行アドレス信号
Ａ１〜Ａ６，Ａ１バー〜Ａ６バーが入力されるととも
に、第１冗長デコーダ非活性信号ＲＳが入力される。

【００３２】前記第１冗長ＲＯＭ２３には、前記第１冗
長デコーダ２１にて冗長される欠陥ブロックのアドレス
が記憶される。例えば、検査工程時に前記ワード線ＷＬ
の第３及び第４ラインＬ２，Ｌ３上に欠陥が検出された
場合、第１冗長ＲＯＭ２３にはその第３及び第４ライン
Ｌ２，Ｌ３よりなる欠陥ブロックのアドレス「Ａ６〜Ａ
１＝０００００１」が記憶される。即ち、この第１冗長
ＲＯＭ２３には、２本のワード線ＷＬを備えた欠陥ブロ
ックと、２本の冗長ワード線を備えた冗長ブロックとを
切り換えるためのアドレスが記憶される。

【００３３】第１冗長デコーダ２１は、第１冗長デコー
ダ非活性信号ＲＳがＬレベルのとき、行アドレス信号Ａ
１〜Ａ６，Ａ１バー〜Ａ６バーが第１冗長ＲＯＭ２３に
記憶した冗長アドレスと一致するか否かを判別し、その
結果に基づいた第１判定信号ＪＵＧ１の第１反転信号Ｊ
ＵＧ１バーを出力する。

【００３４】図４は、前記第１冗長デコーダ２１の具体
的回路構成を示す。第１冗長デコーダ２１は、行アドレ
ス信号入力用の１２個のＮチャネルＭＯＳトランジスタ
Ｔr1〜Ｔr12 を備えている。前記トランジスタＴr1〜Ｔ
r12 のゲートには、上位６ビットの行アドレス信号Ａ
１，Ａ１バー〜Ａ６，Ａ６バーがそれぞれ入力される。

【００３５】前記トランジスタＴr1〜Ｔr12 のソースは
電源ＶSSに接続され、同トランジスタＴr1〜Ｔr12 のド
レインはそれぞれ第１冗長ＲＯＭ２３を構成するヒュー
ズＦ1 〜Ｆ12を介してノードＮ１に接続されている。

【００３６】ここで、第１冗長ＲＯＭ２３に第３及び第
４ラインＬ２，Ｌ３を備えた欠陥ブロックのアドレス
「Ａ６〜Ａ１＝０００００１」を記憶させる場合、行ア
ドレス信号Ａ１と対応したヒューズＦ1 及び行アドレス
信号Ａ２バー〜Ａ６バーと対応したヒューズＦ4 ，Ｆ6
，Ｆ8 ，Ｆ10，Ｆ12が切断される。

【００３７】従って、前記ノードＮ１の電位は、切断さ
れていないヒューズに接続されたトランジスタＴr2，Ｔ
r3，Ｔr5，Ｔr7，Ｔr9，Ｔr11 のうち少なくとも１つが
オンされたとき、電源ＶSSレベル（Ｌレベル）となる。
即ち、ノードＮ１の電位は、行アドレス信号Ａ６〜Ａ１
が「０００００１」ではないとき電源ＶSSレベル（Ｌレ
ベル）となる。

【００３８】前記ノードＮ１は、ＮチャネルＭＯＳトラ
ンジスタＴr13 を介して電源ＶSSに接続されている。前
記トランジスタＴr13 のゲートには、第１冗長デコーダ
非活性信号ＲＳが入力される。

【００３９】従って、前記ノードＮ１の電位は、Ｈレベ
ルの第１冗長デコーダ非活性信号ＲＳが入力されて前記
トランジスタＴr13 がオンされたとき、電源ＶSSレベル
（Ｌレベル）となる。

【００４０】前記ノードＮ１はＰチャネルＭＯＳトラン
ジスタＴr14 を介して電源ＶCCに接続されている。前記
トランジスタＴr14 のゲートには、クロック信号φが入
力される。このクロック信号φは、行アドレス信号Ａ
１，Ａ１バー〜Ａ６，Ａ６バーが入力されるときには、
ＬレベルとなりトランジスタＴr14 をオンさせる。ノー
ドＮ１の電位は、そのオンしたトランジスタＴr14 によ
ってチャージされ、Ｈレベルになる。

【００４１】前記ノードＮ１はＰチャネルＭＯＳトラン
ジスタＴr15 を介して電源ＶCCに接続されている。前記
ノードＮ１と前記トランジスタＴr15 のゲートは、イン
バータ２５を介して接続されている。従って、ノードＮ
１の電位がＨレベルとなると、トランジスタＴr15 がオ
ンされ、ノードＮ１の電位がＨレベルにラッチされる。

【００４２】前記インバータ２５の出力端子は、インバ
ータ２６の入力端子に接続されている。前記インバータ
２６の出力端子からは、第１判定信号ＪＵＧ１が出力さ
れる。

【００４３】このように構成された第１冗長デコーダ２
１及び第１冗長ＲＯＭ２３では、行アドレス信号Ａ６〜
Ａ１が「０００００１」のとき、即ちＡ１バー，Ａ２，
Ａ３，Ａ４，Ａ５，Ａ６が全てＬレベルのときで、か
つ、第１冗長デコーダ非活性信号ＲＳがＬレベルのとき
のみ、ノードＮ１が電源ＶSSから電気的に切り離され
る。このとき、ノードＮ１はトランジスタＴr14 により
チャージされてＨレベルになっているため、インバータ
２６からＨレベルの第１判定信号ＪＵＧ１が出力され
る。

【００４４】又、行アドレス信号Ａ６〜Ａ１が「０００
００１」ではないとき、即ちＡ１バー，Ａ２，Ａ３，Ａ
４，Ａ５，Ａ６のうち少なくとも１つがＨレベルのと
き、又は、第１冗長デコーダ非活性信号ＲＳがＨレベル
のとき、ノードＮ１は電源ＶSSに電気的に接続される。
このとき、ノードＮ１の電位はＬレベルに引き下げら
れ、インバータ２６からＬレベルの第１判定信号ＪＵＧ
１が出力される。

【００４５】即ち、第１冗長デコーダ２１は、第１冗長
デコーダ非活性信号ＲＳがＬレベルで、かつ行アドレス
信号Ａ１〜Ａ６，Ａ１バー〜Ａ６バーが第１冗長ＲＯＭ
２３に記憶した冗長アドレスと一致した場合、Ｈレベル
の第１反転信号ＪＵＧ１を出力する。

【００４６】又、第１冗長デコーダ２１は、行アドレス
信号Ａ１〜Ａ６，Ａ１バー〜Ａ６バーが第１冗長ＲＯＭ
２３に記憶した冗長アドレスと一致しなかった場合、Ｌ
レベルの第１反転信号ＪＵＧ１を出力する。

【００４７】又、第１冗長デコーダ２１は、第１冗長デ
コーダ非活性信号ＲＳがＨレベルのとき、非活性化さ
れ、Ｌレベルの第１反転信号ＪＵＧ１を出力する。前記
第２冗長デコーダ２２は、前記第１冗長デコーダ２１に
て冗長するための冗長ワード線ＲＬ０，ＲＬ１のうち１
本が不良となった場合にその不良冗長ワード線を更に冗
長ワード線ＲＬ２に冗長するために設けられている。第
２冗長デコーダ２２には、７ビットの行アドレス信号Ａ
０〜Ａ６，Ａ０バー〜Ａ６バーが入力される。

【００４８】前記第２冗長ＲＯＭ２４には、冗長ブロッ
クに発生する１本の欠陥ワード線のアドレスが記憶され
る。例えば、前述したように、第１冗長ＲＯＭ２３に欠
陥ブロックのアドレス「Ａ６〜Ａ１＝０００００１」が
記憶された後、該欠陥ブロックと切り換えられる冗長ブ
ロックに備えられる第１及び第２冗長ラインＲＬ０，Ｒ
Ｌ１のうち、第１冗長ラインＲＬ０上に欠陥が検出され
た場合、第２冗長ＲＯＭ２４には、その第１冗長ライン
ＲＬ０と対応するアドレス「Ａ６〜Ａ０＝０００００１
０」が記憶される。

【００４９】即ち、この第２冗長ＲＯＭ２４には、冗長
ワード線ＲＷＬの一本の欠陥ラインと、冗長ワード線Ｒ
ＷＬの第３冗長ラインＲＬ２とを切り換えるためのアド
レスが記憶される。尚、第１及び第２冗長ラインＲＬ
０，ＲＬ１に欠陥がない場合等には、勿論、第２冗長Ｒ
ＯＭ２４に通常セルアレイ７のワード線ＷＬの一本の欠
陥ラインと、冗長ワード線ＲＷＬの第３冗長ラインＲＬ
２とを切り換えるためのアドレスを記憶させることもで
きる。

【００５０】第２冗長デコーダ２２は、行アドレス信号
Ａ０〜Ａ６，Ａ０バー〜Ａ６バーが検査工程時に記憶し
た冗長アドレスと一致するか否かを判別し、その結果に
基づいた第２判定信号ＪＵＧ２の第２反転信号ＪＵＧ２
バーを出力する。

【００５１】詳述すると、第２冗長デコーダ２２は、行
アドレス信号Ａ０〜Ａ６，Ａ０バー〜Ａ６バーが第２冗
長ＲＯＭ２４に記憶した冗長アドレスと一致した場合、
Ｌレベルの第２反転信号ＪＵＧ２バーを出力する。又、
行アドレス信号Ａ０〜Ａ６，Ａ０バー〜Ａ６バーが第２
冗長ＲＯＭ２４に記憶した冗長アドレスと一致しなかっ
た場合、Ｈレベルの第２反転信号ＪＵＧ２バーを出力す
る。

【００５２】ＡＮＤ回路２５には、前記第１反転信号Ｊ
ＵＧ１バー及び第２反転信号ＪＵＧ２バーが入力され
る。ＡＮＤ回路２５は、Ｈレベルの第１及び第２反転信
号ＪＵＧ１バー，ＪＵＧ２バーに応答し、Ｈレベルの前
記制御信号Ｓを出力する。

【００５３】従って、行アドレス信号が第１及び第２冗
長ＲＯＭ２３，２４に記憶した冗長アドレスのうち一方
とでも一致した場合、ＡＮＤ回路２５はＬレベルの制御
信号Ｓを出力し、その制御信号Ｓにより行デコーダ３は
非活性化する。

【００５４】インバータ回路２６には、前記第２反転信
号ＪＵＧ２バーが入力される。インバータ回路２６は、
第２反転信号ＪＵＧ２バーを反転した信号を前記第１冗
長デコーダ非活性信号ＲＳとして第１冗長デコーダ２１
に出力する。

【００５５】即ち、行アドレス信号が第２冗長ＲＯＭ２
４に記憶した冗長アドレスと一致した場合、インバータ
回路２６はＨレベルの第１冗長デコーダ非活性信号ＲＳ
を出力し、その第１冗長デコーダ非活性信号ＲＳにより
第１冗長デコーダ２１は非活性化する。

【００５６】ＮＡＮＤ回路２７には、前記第１反転信号
ＪＵＧ１バーがインバータ回路２８を介して入力される
とともに、行アドレス信号Ａ０バーが入力される。ＮＡ
ＮＤ回路２７は、Ｌレベルの第１反転信号ＪＵＧ１バー
と、Ｈレベルの行アドレス信号Ａ０バーに基づきＬレベ
ルの冗長ワード線選択信号ＲＷを出力する。

【００５７】ＮＡＮＤ回路２９には、前記第１反転信号
ＪＵＧ１バーが前記インバータ回路２８を介して入力さ
れるとともに、行アドレス信号Ａ０が入力される。ＮＡ
ＮＤ回路２９は、Ｌレベルの第１反転信号ＪＵＧ１バー
と、Ｈレベルの行アドレス信号Ａ０に基づきＬレベルの
冗長ワード線選択信号ＲＷを出力する。

【００５８】又、前記第２反転信号ＪＵＧ２バーは、一
つの冗長ワード線選択信号ＲＷとして前記冗長ワードド
ライバ８に出力される。前記冗長ワードドライバ８は、
第１冗長デコーダ２１に対応した２個のインバータ回路
８ａ，８ｂと、第２冗長デコーダ２２に対応したインバ
ータ回路８ｃとから構成されている。前記インバータ回
路８ａには、前記ＮＡＮＤ回路２７から出力される冗長
ワード線選択信号ＲＷが入力され、前記インバータ回路
８ｂには、前記ＮＡＮＤ回路２９から出力される冗長ワ
ード線選択信号ＲＷが入力される。又、前記インバータ
回路８ｃには、前記第２反転信号ＪＵＧ２バーである冗
長ワード線選択信号ＲＷが入力される。

【００５９】冗長ワードドライバ８のインバータ回路８
ａ，８ｂ，８ｃは、Ｌレベルのワード線選択信号ＲＷに
基づいて冗長ワード線ＲＷＬをＨレベルに引き上げる。（欠陥のないワード線のアドレスが入力される場合）こ
のように構成されたＤＲＡＭでは、欠陥のないワード線
ＷＬである例えば第２ラインＬ１を選択すべく、７ビッ
トの行アドレス信号Ａ６〜Ａ０が「００００００１」の
時、冗長デコーダ部４内の第１及び第２冗長デコーダ２
１，２２は、第１及び第２冗長ＲＯＭ２３，２４に記憶
した冗長アドレスと一致しないと判定し、Ｈレベルの第
１及び第２反転信号ＪＵＧ１バー、ＪＵＧ２バーを出力
する。

【００６０】すると、冗長デコーダ部４はＨレベルの制
御信号Ｓを出力するため、行デコーダ３が活性化し、ア
ドレス信号「Ａ６〜Ａ０＝００００００１」と対応する
ワード線ＷＬである第２ラインＬ１の電位がＨレベルに
引き上げられる。

【００６１】このような動作により、第２ラインＬ１へ
のアクセスが行われる。（欠陥のあるワード線のアドレスが入力され、第１冗長
デコーダが働く場合）欠陥のあるワード線ＷＬである例
えば第４ラインＬ３を選択すべく、７ビットの行アドレ
ス信号Ａ６〜Ａ０が「０００００１１」の時、第１冗長
デコーダ２１は、第１冗長ＲＯＭ２３に記憶した冗長ア
ドレスと一致すると判定し、Ｌレベルの第１反転信号Ｊ
ＵＧ１バーを出力する。又、第２冗長デコーダ２２は、
第２冗長ＲＯＭ２４に記憶した冗長アドレスと一致しな
いと判定し、Ｈレベルの第２反転信号ＪＵＧ２バーを出
力する。

【００６２】すると、冗長デコーダ部４はＬレベルの制
御信号Ｓを出力し、行デコーダ３が非活性化されるとと
もに、ＮＡＮＤ回路２７，２９にＨレベルの第１反転信
号ＪＵＧ１バーの反転信号が入力される。

【００６３】そして、ＮＡＮＤ回路２９に入力されるＨ
レベルのアドレス信号Ａ０に基づいて、冗長ワード線Ｒ
ＷＬの第２冗長ラインＲＬ１がＨレベルに引き上げられ
る。このような動作により、欠陥のある第４ラインＬ３
へのアクセスが第１冗長デコーダ２１により第２冗長ラ
インＲＬ１に切り換えられる。

【００６４】（欠陥のある冗長ワード線のアドレスが入
力され、第２冗長デコーダが働く場合）欠陥のあるワー
ド線ＷＬである例えば第３ラインＬ２を選択すべく、７
ビットの行アドレス信号Ａ６〜Ａ０が「０００００１
０」の時、第１冗長デコーダ２１は、第１冗長ＲＯＭ２
３に記憶した冗長アドレスと一致すると判定する。又、
第２冗長デコーダ２２は、第２冗長ＲＯＭ２４に記憶し
た冗長アドレスと一致すると判定し、Ｌレベルの第２反
転信号ＪＵＧ２バーを出力する。

【００６５】この時、第１冗長デコーダ２１はＨレベル
の第１冗長デコーダ非活性信号ＲＳにより非活性化し、
Ｈレベルの第１反転信号ＪＵＧ１バーを出力する。その
Ｈレベルの第１反転信号ＪＵＧ１バーに基づいてＮＡＮ
Ｄ回路２７，２９はＨレベルの冗長ワード線選択信号Ｒ
Ｗを出力するため、冗長ワード線ＲＬ０，ＲＬ１の電位
はＬレベルのままとなる。又、ＡＮＤ回路２５はＬレベ
ルの制御信号Ｓを出力するため、行デコーダ３は非活性
化する。

【００６６】そして、第２反転信号ＪＵＧ２バーに基づ
いて、冗長ワードドライバ８のインバータ回路８ｃは、
冗長ワード線ＲＷＬの第３冗長ラインＲＬ２の電位をＨ
レベルに引き上げる。

【００６７】このような動作により、欠陥のある第１冗
長ラインＲＬ０へのアクセスが更に第２冗長デコーダ２
２により第３冗長ラインＲＬ２に切り換えられる。従っ
て、第１冗長デコーダ２１により欠陥のある第１冗長ラ
インＲＬ０に切り換えらることが防止される。

【００６８】尚、本実施の形態では、第１冗長ラインＲ
Ｌ０上に欠陥がある場合について説明したが、冗長セル
アレイ９内に欠陥がない場合、第１及び第２冗長ライン
ＲＬ０，ＲＬ１がブロック単位でワード線上の欠陥ブロ
ックと切り換えられ、第３の冗長ラインＲＬ２がライン
単位でワード線上の欠陥ラインと切り換えられる。

【００６９】上記したように、本実施の形態では、以下
の作用効果を有する。（１）上記実施の形態では、冗長
セルアレイ９は３本の冗長ワード線ＲＷＬを備え、３本
の冗長ワード線ＲＷＬは、不良セルに対してブロック単
位で切り換えられるか、ライン単位で切り換えられるよ
うにした。そして、第１及び第２冗長ラインＲＬ０，Ｒ
Ｌ１からなる冗長ブロック内の一本のライン上に欠陥が
あった場合、欠陥のある冗長ラインを第２冗長デコーダ
２２にて第３冗長ラインＲＬ２に冗長するとともに、第
１及び第２冗長ラインＲＬ０，ＲＬ１を駆動する第１冗
長デコーダ２１を非活性化させるようにした。

【００７０】従って、第１及び第２冗長ラインＲＬ０，
ＲＬ１上のいずれか一方に欠陥があった場合でも、その
冗長ブロック全体が使用不能とならず、正常な冗長ライ
ンを使用することができるため、冗長効率を向上させる
ことができる。

【００７１】（２）上記実施の形態では、第１冗長デコ
ーダ２１は、第２冗長デコーダ２２から出力される第２
反転信号ＪＵＧ２バーに基づいて非活性化されるように
した。従って、第１冗長デコーダ２１が切り換える第１
及び第２冗長ラインＲＬ０，ＲＬ１上のいずれか一方に
欠陥があった場合、第２冗長ＲＯＭ２４にその不良冗長
ラインのアドレスを記憶させるだけで、その不良冗長ラ
インへのアクセスを容易に第３冗長ラインＲＬ２に切り
換えることができる。従って、従来のように使用禁止を
記憶させるためのヒューズを切断する等の処理を必要と
しない。

【００７２】（３）上記実施の形態では、不良セルに対
してブロック単位で切り換えられるか、ライン単位で切
り換えられるようにしたため、ワード線ＷＬの一本のラ
イン上に欠陥があった場合、第３冗長ラインＲＬ３によ
り、その欠陥ラインのみを切り換えることができる。従
って、無駄に切り換えられる正常な通常セルがなくな
り、冗長効率が向上する。

【００７３】（４）上記実施の形態では、第１及び第２
の冗長デコーダ２１，２２は、ワード線ＷＬに対する選
択動作を制御する行用の冗長デコーダとした。そして、
ワード線ＷＬ及び冗長ワード線ＲＷＬは、一般的にビッ
ト線ＢＬよりピッチが狭く、線幅が細く形成され、断線
等の発生率が高いため、本実施の形態の冗長デコーダの
有効度は高い。

【００７４】上記実施の形態は、以下のように変更して
実施してもよい。 ○前記冗長デコーダ部４の規模は、ＤＲＡＭの規模や不
良セル発生率等に応じて適宜変更してもよい。この場
合、勿論冗長デコーダ部４に応じて冗長セルアレイ９の
規模等も変更する必要がある。

【００７５】例えば、図５に示すように、冗長デコーダ
部は、第１から第４冗長デコーダ５１〜５４を備えてい
る。前記第１から第３冗長デコーダ５１〜５３は、上記
実施の形態の第１冗長デコーダ２１と同様の構成であ
り、Ｈレベルの非活性信号ＲＳが入力されると非活性化
される。

【００７６】前記第４冗長デコーダ５４は、上記実施の
形態の第２冗長デコーダ２２と同様の構成である。尚、
前記第１冗長デコーダ５１は、８本の冗長ワード線を備
えた第１冗長ブロックを一度に切り換えるようになって
いる。前記第２冗長デコーダ５２は、４本の冗長ワード
線を備えた第２冗長ブロックを一度に切り換えるように
なっている。前記第３冗長デコーダ５３は、２本の冗長
ワード線を備えた第１冗長ブロックを一度に切り換える
ようになっている。前記第４冗長デコーダ５４は、１本
の冗長ワード線を備えた第４冗長ブロックを一度に切り
換えるようになっている。

【００７７】インバータ回路５５には、第４冗長デコー
ダ５４から出力される第４反転信号ＪＵＧ４バーが入力
される。前記インバータ回路５５は、第４反転信号ＪＵ
Ｇ４バーを反転した信号を非活性信号ＲＳとして第３冗
長デコーダ５３に出力するとともに、ＮＯＲ回路５６に
出力する。

【００７８】インバータ回路５７には、第３冗長デコー
ダ５３から出力される第３反転信号ＪＵＧ３バーが入力
される。前記インバータ回路５７は、第３反転信号ＪＵ
Ｇ３バーを反転した信号をＮＯＲ回路５６に出力する。

【００７９】前記ＮＯＲ回路５６は、入力される信号の
内少なくとも一方がＨレベルになると、Ｈレベルの非活
性信号ＲＳを第２冗長デコーダ５２に出力するととも
に、ＮＯＲ回路５８に出力する。

【００８０】インバータ回路５９には、第２冗長デコー
ダ５２から出力される第２反転信号ＪＵＧ２バーが入力
される。前記インバータ回路５９は、第２反転信号ＪＵ
Ｇ２バーを反転した信号をＮＯＲ回路５８に出力する。

【００８１】前記ＮＯＲ回路５８は、入力される信号の
内少なくとも一方がＨレベルになると、Ｈレベルの非活
性信号ＲＳを第１冗長デコーダ５１に出力する。このよ
うに構成された冗長デコーダ部では、第４冗長デコーダ
５４がＬレベルの第４反転信号ＪＵＧ４バーを出力する
と、第１から第３冗長デコーダ５１〜５３にＨレベルの
非活性信号ＲＳが入力され、第１から第３冗長デコーダ
５１〜５３は非活性化される。尚、Ｌレベルの第４反転
信号ＪＵＧ４バーは上記実施の形態と同様に通常の行デ
コーダを非活性化させるとともに、前記第４冗長ブロッ
クの内の冗長ワード線をＨレベルとするように働く。

【００８２】第３冗長デコーダ５３がＬレベルの第３反
転信号ＪＵＧ３バーを出力すると、第１及び第２冗長デ
コーダ５１，５２にＨレベルの非活性信号ＲＳが入力さ
れ、第１及び第２冗長デコーダ５１，５２は非活性化さ
れる。尚、Ｌレベルの第３反転信号ＪＵＧ３バーは上記
実施の形態と同様に通常の行デコーダを非活性化させる
とともに、前記第３冗長ブロックの内の一本の冗長ワー
ド線をＨレベルとするように働く。

【００８３】第２冗長デコーダ５２がＬレベルの第２反
転信号ＪＵＧ２バーを出力すると、第１冗長デコーダ５
１にＨレベルの非活性信号ＲＳが入力され、第１冗長デ
コーダ５１は非活性化される。尚、Ｌレベルの第２反転
信号ＪＵＧ２バーは上記実施の形態と同様に通常の行デ
コーダを非活性化させるとともに、前記第２冗長ブロッ
クの内の一本の冗長ワード線をＨレベルとするように働
く。

【００８４】又、Ｌレベルの第１反転信号ＪＵＧ１バー
は上記実施の形態と同様に通常の行デコーダを非活性化
させるとともに、前記第１冗長ブロックの内の一本の冗
長ワード線をＨレベルとするように働く。

【００８５】このような冗長デコーダ部では、第１冗長
ブロック内に欠陥があった場合、その不良ワード線の本
数に応じて、第２〜第４冗長ブロックにより第１冗長ブ
ロックを無駄が少なく救済することができる。

【００８６】第２冗長ブロック内に欠陥があった場合、
その不良ワード線の本数に応じて、第３，第４冗長ブロ
ックにより第２冗長ブロックを無駄が少なく救済するこ
とができる。

【００８７】第３冗長ブロック内に欠陥があった場合、
第４冗長ブロックにより第３冗長ブロックを無駄が少な
く救済することができる。従って、冗長ワード線を８本
備えた第１冗長ブロック等の大きな単位で不良セルと冗
長セルとを切り換えることを可能としながら、冗長効率
を向上させることができる。その結果、回路面積の増大
を抑制しながら、歩留りを向上させることができる。

【００８８】○又、上記４段の第１から第４冗長デコー
ダ５１〜５４は、同様の構成で何段でも接続することが
でき、容易に冗長デコーダ部の規模を拡大することがで
きる。

【００８９】例えば、冗長デコーダ部は第１から第８冗
長デコーダを備え、第１冗長デコーダが切り換える第１
冗長ブロックは１６本の冗長ワード線を備え、第８冗長
デコーダが切り換える第８冗長ブロックは１本の冗長ワ
ード線であるとすれば、第１冗長ブロック内の１本の冗
長ワード線上に欠陥があった場合、第８冗長ブロックの
冗長ワード線が第１冗長ブロックを救済することがで
き、冗長効率を大幅に向上させることができる。

【００９０】又、救済される冗長ブロックと救済する冗
長ブロックとが備える冗長ワード線の数は同じであって
もよい。この場合、冗長効率は従来と変わらないが、容
易に不良冗長ワード線へのアクセスを禁止し、他の冗長
ワード線に切り換えることができる。

【００９１】○上記実施の形態の第１冗長デコーダ２１
及び第１冗長ＲＯＭ２３は、非活性信号ＲＳがＨレベル
となると、非活性化され、非活性信号ＲＳがＬレベルと
なると、予め記憶したアドレスと入力される行アドレス
信号とが一致するか否かを判別する回路であればよく、
例えば、図６に示すような回路に変更してもよい。

【００９２】冗長ＲＯＭ６１は、記憶するビット数Ｎに
応じて記憶部を記憶部Ｋ１から記憶部ＫｎまでＮ個備え
ている。又、冗長ＲＯＭ６１は、使用／未使用記憶部Ｋ
Ｓを備えている。

【００９３】前記記憶部Ｋ１は、電源ＶCCと電源ＶSSと
の間に抵抗Ｒ１及びヒューズＦ１が直列に接続されて構
成されている。前記抵抗Ｒ１とヒューズＦ１との接続点
であるノードＮ１からは、記憶信号Ｘ１が出力される。

【００９４】前記記憶部Ｋ１から記憶部Ｋｎまでは、そ
れぞれ同様に構成され、それぞれノードＮ１〜Ｎｎから
記憶信号Ｘ１〜Ｘｎが出力される。使用／未使用記憶部
ＫＳは、電源ＶCCと電源ＶSSとの間に抵抗ＲS 及びヒュ
ーズＦS が直列に接続されて構成されている。前記抵抗
ＲS とヒューズＦS との接続点であるノードＮS から
は、使用／未使用信号ＸS が出力される。

【００９５】冗長デコーダ６２は、Ｎ個のＥＸＮＯＲ回
路Ｅ１〜Ｅｎを備えている。ＥＸＮＯＲ回路Ｅ１〜Ｅｎ
には、それぞれ前記記憶信号Ｘ１〜Ｘｎが入力される。
又、ＥＸＮＯＲ回路Ｅ１〜Ｅｎには、それぞれアドレス
信号Ａ１〜Ａｎが入力される。

【００９６】ＮＡＮＤ回路６３には、前記ＥＸＮＯＲ回
路Ｅ１〜Ｅｎから出力される信号が入力される。又、Ｎ
ＡＮＤ回路６３には、前記使用／未使用信号ＸS がイン
バータ回路６４を介して入力されるとともに、非活性信
号ＲＳがインバータ回路６５を介して入力される。

【００９７】ＮＡＮＤ回路６３は、インバータ回路６６
を介して判定信号ＪＵＧを出力する。冗長ＲＯＭ６１
は、検査工程時に欠陥が発見され使用される場合、ヒュ
ーズＦS が切断されず、使用されない場合、ヒューズＦ
S が切断される。

【００９８】従って、該冗長ＲＯＭ６１及び冗長デコー
ダ６２が使用されるときは、使用／未使用信号ＸS がＬ
レベルとなり、インバータ回路６４から出力される信号
がＨレベルとなる。使用されないときは、使用／未使用
信号ＸS がＨレベルとなり、インバータ回路６４から出
力される信号がＬレベルとなり、冗長デコーダ６２が非
活性化される。

【００９９】前記ヒューズＦ１〜Ｆｎは、検査工程時に
アドレス「０」を記憶する場合、切断されず、アドレス
「１」を記憶する場合、切断される。従って、例えば記
憶部Ｋ１にアドレス「１」が記憶された場合、記憶信号
Ｘ１はＨレベルとなる。そして、入力されるアドレス信
号Ａ１がＨレベルのとき、ＥＸＮＯＲ回路Ｅ１から出力
される信号がＨレベルとなる。

【０１００】又、例えば記憶部Ｋ１にアドレス「０」が
記憶された場合、記憶信号Ｘ１はＬレベルとなる。そし
て、入力されるアドレス信号Ａ１がＬレベルのとき、Ｅ
ＸＮＯＲ回路Ｅ１から出力される信号がＨレベルとな
る。

【０１０１】このように構成された冗長デコーダ６２
は、非活性信号ＲＳがＨレベルとき、ＮＡＮＤ回路６３
から出力される信号が常にＨレベルとなり、非活性化さ
れる。冗長デコーダ６２は、非活性信号ＲＳがＬレベル
で、かつ使用／未使用信号ＸS がＬレベルのとき、ＥＸ
ＮＯＲ回路Ｅ１〜Ｅｎから出力される信号が全てＨレベ
ルとなると、Ｈレベルの判定信号ＪＵＧを出力する。

【０１０２】即ち、冗長デコーダ６２は、非活性信号Ｒ
ＳがＬレベルで、かつ使用／未使用信号ＸS がＬレベル
のとき、予め記憶したアドレスと入力される行アドレス
信号とが一致するか否かを判別し、一致したとき、Ｈレ
ベルの判定信号ＪＵＧを出力する。

【０１０３】このように変更しても、上記実施の形態と
同様の効果を得ることができる。 ○上記実施の形態では、冗長デコーダ部４は、ワード線
ＷＬに対する選択動作を制御する行用の冗長デコーダと
したが、ビット線ＢＬに対する選択動作を制御する列用
の冗長デコーダとして実施してもよい。勿論、行用の冗
長デコーダと列用の冗長デコーダは、同時に設けて実施
してもよい。

【０１０４】○上記実施の形態では、ＤＲＡＭに具体化
したが、ＳＲＡＭ等他の半導体記憶装置に具体化しても
よい。

【０１０５】

【発明の効果】以上詳述したように、本発明によれば、
ブロック単位で不良セルと冗長セルとを切り換えること
を可能としながら、冗長効率を向上させることにより、
回路面積の増大を抑制しながら、歩留りを向上させ得る
半導体記憶装置を提供することができる。又、不良冗長
セルへのアクセスを容易に他の冗長セルに切り換えるこ
とができる半導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本実施の形態のＤＲＡＭの概要を示す回路図で
ある。

【図３】本実施の形態の冗長デコーダ部を説明するため
の回路図である。

【図４】本発明の形態の第１冗長デコーダを説明するた
めの回路図である。

【図５】別例の冗長デコーダ部を説明するための回路図
である。

【図６】別例の第１冗長デコーダを説明するための回路
図である。

【符号の説明】

１００第１アドレス記憶回路１０１第１冗長デコーダ１０２第２アドレス記憶回路１０３第２冗長デコーダＪＵＧ１第１判定信号ＪＵＧ２第２判定信号

Claims

【特許請求の範囲】

【請求項１】複数本のワード線又はビット線により構
成される通常ブロックを選択するアドレスを第１冗長ア
ドレスとして記憶する第１アドレス記憶回路と、外部から入力されるアドレス信号と前記第１アドレス記
憶回路に記憶された第１冗長アドレスとを比較し、前記
アドレス信号が前記第１冗長アドレスと一致する場合に
前記アドレス信号により選択される通常ブロックを複数
本の冗長ワード線又は冗長ビット線よりなる冗長ブロッ
クにて冗長するための第１判定信号を出力する第１冗長
デコーダとを備えた半導体記憶装置において、前記冗長ブロック内の欠陥セルが接続された冗長ワード
線又はその冗長ワード線を含む複数の冗長ワード線、あ
るいは欠陥セルが接続された冗長ビット線又はその冗長
ビット線を含む複数の冗長ワード線を選択する冗長アド
レスを第２冗長アドレスとして記憶する第２アドレス記
憶回路と、外部から入力されるアドレス信号と前記第２アドレス記
憶回路に記憶された前記第２冗長アドレスとを比較し、
前記アドレス信号が前記第２冗長アドレスと一致する場
合に前記冗長ブロック内の欠陥セルを新たな１又は複数
の冗長ワード線、あるいは新たな１又は複数の冗長ビッ
ト線にて冗長するための第２判定信号を出力する第２冗
長デコーダとを備え、前記第１冗長デコーダは前記第２判定信号に基づいて非
活性化するようにした半導体記憶装置。
【請求項２】前記第２冗長デコーダが一度に冗長する
冗長ワード線又は冗長ビット線の本数は、第１冗長デコ
ーダが一度に冗長する本数より少なく設定した請求項１
に記載の半導体記憶装置。
【請求項３】前記第２アドレス記憶回路は、前記第２
冗長アドレス、若しくは前記通常ブロック内の欠陥セル
に対応した冗長アドレスを第２冗長アドレスとして記憶
し、前記第２冗長デコーダは、前記第２アドレス記憶回路に
記憶された冗長アドレスが前記通常ブロック内の欠陥セ
ルに対応したアドレスのとき、外部から入力されるアド
レス信号と該第２アドレス記憶回路に記憶された第２冗
長アドレスとを比較し、前記アドレス信号が前記第２冗
長アドレスと一致する場合に前記通常ブロック内の欠陥
セルを前記１又は複数の冗長ワード線、あるいは前記１
又は複数の冗長ビット線にて冗長するための第２判定信
号を出力する請求項１又は２に記載の半導体記憶装置。