KR100416029B1 - 시프트 리던던시 회로를 갖는 반도체 메모리 장치 - Google Patents

시프트 리던던시 회로를 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 시프트 리던던시 기능을 갖는 반도체 메모리 장치를 제공한다. 상기 반도체 메모리 장치는, 결함이 있는 메모리 블록을 리페어함에 있어, 메모리 블록들의 리페어 정보를 저장할 수 있는 최소한의 퓨즈 개수를 사용하고 상기 퓨즈들을 한 곳에 집중 관리하는 구성상의 메커니즘을 구현하여 칩의 면적을 획기적으로 저감한다. 본 발명은, 전술한 목적을 달성하기 위해, 퓨즈 박스와 디코더들과 제어 신호들과 시프트 리던던시 회로들 및 메모리 블록들을 필수 구성요소로 포함한다.

Description

시프트 리던던시 회로를 갖는 반도체 메모리 장치{A SEMICONDUCTOR MEMORY DEVICE WITH SHIFT REDUNDANCY CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 자세하게는 시프트 리던던시 기능을 갖는 반도체 메모리 장치에 관한 것이다.
현재 메모리 칩의 대부분은 국한적인 불량에 대해 리페어를 할 수 있는 리던던시 블록들을 가지고 있다. 리던던시 블록들을 이용한 결함된 메모리 블록을 리페어시, 게이트 딜레이(GATE DELAY)에 의한 억세스 타임의 증가, 리던던시 블록들에 의한 칩 싸이즈 증가, 퓨즈 사용에 따른 칩 싸이즈 증가 등이 추가로 고려되어야한다. 또한, 퓨즈들의 배치와 관련하여 레이아웃에 대한 고려도 함께 이루어져야 한다.
그런데, 지금까지의 이러한 리페어 구조가 갖는 문제점은 리페어된 블록과 그렇지 않은 블록 사이의 억세스 속도에 차이가 생길 수 있다는 것이다.
이러한 통상적인 리페어 구조로부터 야기되는 억세스 속도의 문제를 해결하고자 안출된 것이 시프트 리던던시(SHIFT REDUNDANCY) 개념이다. 시프트 리던던시란 하나의 메모리 블록에 결함이 발생시 그 메모리 블록으로의 데이터 경로를 차단하고, 데이터 입/출력 단자를 다음 단의 데이터 버스와 연결시키는 개념으로 간단히 정의된다.
도 1은 종래의 시프트 기능을 갖는 반도체 메모리 장치의 블록도이다. 도 1을 참조하여, 종래의 메모리 장치는 복수의 메모리 블록들과 복수의 칼럼 디코더들과 복수의 센스 앰프들과 복수의 시프트 리던던시 회로들과 복수의 퓨즈들 그리고 복수의 제어 회로들을 포함하여 구성된다. 본 발명과 대비하여 종래의 메모리 장치는 메모리 블록의 개수 만큼의 퓨즈 개수를 가진다. 또한, 각 퓨즈는 각 메모리 블록과 인접한 곳에 배치된다. 즉, 퓨즈들이 분산 배치 형태의 구조를 갖고 있다.
상기와 같은 구성을 갖는 종래의 메모리 장치는 단위 메모리 블록당 하나의 퓨즈를 사용하여 시프트 여부를 판정하기 때문에 메모리의 구조에 따라 퓨즈의 개수가 상당히 증가할 가능성이 높다. 또한, 각각의 퓨즈가 메모리 블록과 인접해서 배치되는 관계로 레이아웃 과정에서 상당한 제약을 받는다. 결국, 종래의 리페어 구조는 메모리 칩의 싸이즈를 증가시키는 요인이 되고 있다. 특히, 이러한 구조에서는 저전력 회로에 비해 고속의 데이터 처리를 요하는 경우 상당한 속도상의 문제를 야기한다.
본 발명의 목적은 퓨즈들을 박스 형태로 배치하여 리던던시 효율을 높이고, 칩의 면적을 줄이기 위한 반도체 메모리 장치를 제공하는 것이다.
도 1은 종래기술에 따른 시프트 리던던시 회로를 갖는 반도체 메모리 장치의 블록도;
도 2는 본 발명에 따른 시프트 리던던시 회로를 갖는 반도체 메모리 장치의 블록도;
도 3은 도 2에 도시된 시프트 리던던시 회로의 상세 회로도;
도 4는 도 2에 도시된 퓨즈 박스의 상세 회로도 및;
도 5는 도 2에 도시된 디코더의 상세 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명
200: 메모리 셀 어레이 블록들
300: 칼럼 디코더 블록들
400: 센스 앰프 및 라이트 버퍼 블록들
500: 시프트 리던던시 회로 블록들
600: 제어 신호 발생 회로 블록들
700: 디코더 블록들
800: 퓨즈 박스
102, 104, 106, 108, 110, 112: 메모리 셀 어레이
114, 116, 118, 120, 122, 124: 칼럼 디코더
126, 128, 130, 132, 134, 136: 센스 앰프 및 라이트 버퍼
138, 140, 142, 144, 146: 시프트 리던던시 회로
148, 150, 152, 154: 제어 신호 발생 회로
156, 158, 160, 162, 164: 디코더
WA0, WA1, WA2, WA3, WAn-1, WAR: 데이터
IO0, IO1, IO2, IO3, IOn-1: 데이터 입/출력 단자
FC0, FD1, FD2, FD3, FDn-1: 디코딩 신호
FC1, FC2, FC3, FCn-1: 제어 신호
(구성)
상기의 목적들을 달성하기 위해, 본 발명의 반도체 메모리 장치는 복수 개의 메모리 블록들과 퓨즈 박스와 디코더 회로들과 제어 회로들 및 시프트 리던던시 회로들을 포함한다.
상기 퓨즈 박스는 복수 개의 퓨즈들을 포함하고, 상기 퓨즈들의 연결 상태에 따라 상기 메모리 블록들 중 결함 블록을 나타내는 정보를 저장하는 기능을 갖는다.
상기 디코더 회로들은 각각이 상기 퓨즈 박스의 출력 신호들을 디코딩하는 기능을 갖는다.
상기 제어 회로들은 각각이 상기 디코더 회로의 출력 신호들에 응답하여 데이터 경로 제어 신호들을 발생하는 기능을 갖는다. 그리고,
상기 시프트 리던던시 회로들은 각각이 상기 제어 회로로부터의 데이터 경로 제어 신호들에 응답하여 상기 메모리 블록들과 입출력 단자들 사이의 데이터 경로들을 선택적으로 제공하는 기능을 갖는다.
또한, 상기 제어 회로들은 각각이 상기 메모리 블록들 중 어느 하나에 결함이 생길 때, 상기 결함 메모리 블록으로의 데이터 경로가 차단되도록 그리고 상기 결함 메모리 블록의 일측에 배열되는 메모리 블록들과 입출력 단자들 사이의 데이터 경로들이 인접한 메모리 블록들로 형성되도록 상기 시프트 리던던시 회로를 제어한다.
(작용)
이러한 장치에 의하면, 최소한의 퓨즈 개수를 사용하여 결함된 메모리 블록에 대한 리페어가 가능하고, 퓨즈들을 메모리 블록으로부터 격리시켜 한 곳에 집중 배치하므로 레이저를 이용한 퓨즈 절단 작업을 용이하게 할 수 있으며, 이에 따라 메모리 칩의 전체적인 레이아웃이 쉬워진다.
(실시예)
이하, 첨부도면에 도시된 바람직한 실시예를 통해 본 발명을 구체적으로 기술한다.
전술한 바와 같이, 본 발명은 시프트 리던던시 기능을 갖는 반도체 메모리 장치를 제공한다. 본 발명은 메모리 블록들 중 어느 하나에 결함이 발생시 결함된 메모리 블록을 포함한 우측에 배열된 모든 입출력 단자들을 각각 다음 단의 메모리 블록에 시프트시켜 리페어 동작을 정상적으로 수행할 수 있도록 한다. 본 발명에서는 종래의 리페어 장치와 비교하여 최소한의 퓨즈 개수를 구비한다. 즉, 퓨즈들을 분산 배치하는 대신에 박스 형태로 한 곳에 집중시키고 메모리 블록들에 관한 억세스 정보를 디코딩 작업을 통해 수행할 수 있도록 한다. 본 발명은 상기와 같은 동작을 수행할 수 있도록 디코더들과 제어 회로들 그리고 시프트 리던던시 회로들을 구비한다.
도 2는 본 발명의 바람직한 실시예로 제시된 시프트 리던던시 기능을 갖는 반도체 메모리 장치의 블록도이다. 도 2를 참조하여, 본 발명의 반도체 메모리 장치는 메모리 셀 어레이 블록들(200)과 칼럼 디코더 블록들(300)과 센스 앰프 및 라이트 버퍼 블록들(400)과 시프트 리던던시 회로 블록들(500)과 제어 신호 발생 회로 블록들(600)과 디코더 블록들(700) 및 퓨즈 박스(800)을 구비한다.
메모리 셀 어레이 블록들(200)은 메모리 셀 어레이들(102, 104, 106, 108, 110, 112)로 구성되고, 데이터 정보를 저장하는 기능을 갖는다. 칼럼 디코더 블록들(300)은 복수 개의 칼럼 디코더들(114, 116, 118, 120, 122, 124)로 구성되고, 쓰기 동작시 센스 앰프에서 증폭된 센스 라인상의 데이터를 비트 라인으로 전달하며, 리드 동작시 비트 라인상의 데이터를 센스 라인으로 전달하는 기능을 갖는다. 센스 앰프 및 라이트 버퍼 블록들(400)은 복수의 센스 앰프 및 라이트 버퍼들(126, 128, 130, 132, 134, 136)로 구성되고, 데이터를 증폭하는 기능을 수행한다. 퓨즈 박스(800)는, 칩 테스트를 통해 어느 하나의 메모리 블록에 결함이 발생된 경우, 해당 퓨즈를 절단하여 결함된 메모리 블록으로 데이터 정보가 입력되는 것을 차단할 수 있도록 한다. 즉, 퓨즈 박스(800)는 메모리 블록들에 대한 억세스 정보를 저장하는 기능을 갖는다. 디코더 블록들(700)은 복수의 디코더들(156, 158, 160, 162, 164)로 구성되고, 퓨즈 박스의 출력 신호들을 디코딩하는 작업을 수행한다. 디코더에 의해 퓨즈 박스는 최소한의 퓨즈 개수를 사용하여 메모리 블록들을 억세스 할 수 있다. 제어 신호 발생 회로 블록들(600)은 복수의 제어 신호 발생 회로들(148, 150, 152, 154)로 구성되고, 디코더 블록들(700)에서 출력되는 신호들에 응답해서 데이터 경로를 제어하는 제어 신호들을 발생한다. 그리고, 시프트 리던던시 회로 블록들(500)은 복수의 시프트 리던던시 회로들(138, 140, 142, 144, 146)로 구성되고, 제어 신호들에 응답해서 데이터 경로를 선택적으로 제공한다.
좀더 구체적으로 살펴보면, 본 발명의 시프트 기능을 갖는 반도체 메모리 장치(100)는 복수의 메모리 셀 어레이들(102, 104, 106, 108, 110, 112)과 각각이 각각의 상기 각 메모리 셀 어레이에 대응되는 복수의 칼럼 디코더들(114, 116, 118, 120, 122, 124)과 각각이 각각의 상기 각 칼럼 디코더에 대응되는 복수의 센스 앰프 및 라이트 버퍼들(126, 128, 130, 132, 134, 136)과 각각이 각각의 상기 센스 앰프 및 라이트 버퍼에 대응되는 복수의 시프트 리던던시 회로들(138, 140, 142,144, 146)과 각각이 각각의 상기 시프트 리던던시 회로에 대응되는 복수의 제어 신호 발생 회로들(148, 150, 152, 154)과 각각이 각각의 상기 제어 신호 발생 회로에 대응되는 복수의 디코더들(156, 158, 160, 162, 164) 및 퓨즈 박스(800)을 구비한다.
최종단의 상기 메모리 셀 어레이(112)와 칼럼 디코더(124) 그리고 센스 앰프 및 라이트 버퍼(136)는 리던던시 블록으로 사용된다.
상기 시프트 리던던시 회로들(138, 140, 142, 144, 146) 각각은 제어 신호에 응답해서 입출력 단자를 자신의 센스 앰프 및 라이트 버퍼 또는 다음 단의 센스 앰프 및 라이트 버퍼에 선택적으로 연결해준다.
상기 제어 신호 발생 회로들(148, 150, 152, 154) 각각은 앞단에 있는 제어 신호 발생 회로의 출력 신호를 일측 입력단자로 받아들인다.
전술한 바와 같이, 상기한 구성으로 이루어진 본 발명의 메모리 장치는, 메모리 블록들 중 어느 하나에 결함이 발생되면, 결함된 메모리 블록으로의 데이터 기입을 차단하고 시프트된 다음 단의 메모리 블록에 각각 데이터를 기입한다. 예컨데, 칩 테스트 결과 메모리 셀 어레이(102)에 결함이 발생된 경우, 복수의 디코더들(156, 158, 160, 162, 164) 중 대응되는 디코더(156)만이 "로직 하이"를 출력한다. 이에 응답해서 시프트 리던던시 회로(138)는 메모리 셀 어레이(102)로의 데이터 경로를 차단하고, 입출력 단자(IO0)를 다음 단에 있는 센스 앰프 및 라이트 버퍼(128) 입력단과 연결시킨다. 결국, 결함된 메모리 블록(102) 대신에 다음 단에 있는 메모리 블록(104)에 데이터의 기입이 이루어진다. 계속해서, 제어 신호 발생 회로(148)는 디코더(158)의 "로직 로우"에 관계없이 상기 "로직 하이"에 응답해서 "로직 하이"를 출력한다. 마찬가지로, 제어 신호 발생 회로(150)는 제어 신호 발생 회로(148)의 "로직 하이"에 응답해서 "로직 하이"를 출력한다. 계속해서, 제어 신호 발생 회로(152)는 제어 신호 발생 회로(150)의 "로직 하이"에 응답해서 "로직 하이"를 출력한다. 그리고 제어 신호 발생 회로(154)는 제어 신호 발생 회로(152)의 "로직 하이"에 응답해서 "로직 하이"를 출력한다. 계속해서, 시프트 리던던시 회로(140)는 제어 신호 발생 회로(148)의 "로직 하이"에 응답해서 입출력 단자(IO1)를 다음 단에 있는 센스 앰프 및 라이트 버퍼(130)에 연결해준다. 시프트 리던던시 회로(142)는 제어 신호 발생 회로(150)의 "로직 하이"에 응답해서 입출력 단자(IO2)를 다음 단에 있는 센스 앰프 및 라이트 버퍼(132)에 연결해준다. 시프트 리던던시 회로(144)는 제어 신호 발생 회로(152)의 "로직 하이"에 응답해서 입출력 단자(IO3)를 다음 단에 있는 센스 앰프 및 라이트 버퍼(134)에 연결해준다. 그리고, 시프트 리던던시 회로(146)는 제어 신호 발생 회로(154)의 "로직 하이"에 응답해서 입출력 단자(IOn-1)를 다음 단에 있는 센스 앰프 및 라이트 버퍼(136)에 연결해준다. 결국, 최선단의 메모리 블록(102)에 결함이 발생된 경우, 기입될 데이터는 각각 다음 단의 메모리 블록에 저장된다. 즉, 메모리 블록들 중 어느 하나의 블록에 결함이 있는 경우, 결함된 블록을 기준으로 우측에 배열된 각각의 메모리 블록은 이전 단의 데이터를 각각 저장한다. 이와 같이, 본 발명은 리페어시 시프트 기능을 수행한다.
도 3은 도 2에 도시된 시프트 리던던시 회로의 상세 도면이다. 도 3을 참조하여, 시프트 리던던시 회로는 두 개의 패스 트랜지스터들(168, 170)과 인버터(172)를 구비하고, 제어 신호에 응답해서 데이터 경로를 선택적으로 제공한다.
도 4는 도 2에 도시된 퓨즈 박스의 상세 회로도이다. 도 4를 참조하여, 퓨즈 박스는 퓨즈들(F0, F1, F2, F3. F4)과 피모스형 트랜지스터들(184, 186, 188, 190, 192) 및 인버터들(174, 176, 178, 180, 182)을 구비하여, 10 개의 출력 신호들(F<0>, FB<0>, F<1>, FB<1>, F<2>, FB<2>, F<3>, FB<3>, F<4>, FB<4>)을 발생한다.
도 4를 참조하여, 총 퓨즈의 개수가 5 개인 경우, 퓨즈 박스(800)는 32 개의 메모리 블록들에 대한 억세스 정보를 가질 수 있다. 다시 말해서, 메모리 블록의 개수가 N 개인 경우, 퓨즈 박스는개의 퓨즈 개수를 사용하여 각 블록에 대한 시프트 리페어를 수행할 수 있다.
표 1은 각 메모리 블록에 대한 퓨즈 절단 정보를 나타낸다.
F0 CUT CUT CUT CUT CUT CUT CUT CUT CUT
F1 CUT CUT CUT CUT CUT CUT CUT CUT CUT
F2 CUT CUT CUT CUT CUT CUT CUT CUT
F3 CUT CUT CUT CUT CUT CUT CUT CUT
F4 CUT CUT CUT
IO NO. 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17
도 4에서 언급된 바와 같이, 총 퓨즈 개수가 5 개인 경우, 퓨즈 박스(800)는 32 개의 메모리 블록들에 대한 정보를 가질 수 있다. 표 1은 32 개의 메모리 블록들 중 18 개의 메모리 블록들에 대한 정보를 담고 있다. 그리고, 결함된 메모리 블록을 리페어하기 위한 한 개의 리던던시 블록이 필요하다. 따라서, 표 1을 기준으로 하면, 전체 메모리 블록의 개수는 19 개이다. 도 2를 참조하여, 시프트 리던던시 회로를 갖는 반도체 메모리 장치에서, 리던던시 블록은 시프트 리던던시 회로와 디코더를 수반하지 않는다. 다시 말해서, 리던던시 블록은 칼럼 디코더와 센스 앰프 및 라이트 버퍼로 구성된다.
표 1을 참조하여, 예컨데, 입출력 단자(IO0)와 연결된 데이터 경로를 통해 전달되는 데이터를 저장하는 메모리 블록(102)에 결함이 발생된 경우, 퓨즈 박스에서는 F0 퓨즈만이 절단된다. 도 4를 참조하여, 절단된 퓨즈의 출력단으로 "로직 하이"가 출력되므로, 상기의 경우, 5 비트의 데이터 정보로 표현하면 "00001"이 된다. 전술한 바와 같이, 본 발명은 결함이 있는 메모리 블록과 대응되는 디코더만 "로직 하이"를 출력하는 메커니즘을 갖는다. 이것은 하나의 실시예에 지나지 않으며, 결함이 있는 메모리 블록과 대응되는 디코더가 "로직 로우"를 출력할 수도 있다. 다시, 상기의 경우에서, 결함이 있는 메모리 블록을 리페어하기 위한 디코더의 출력 레벨은 "로직 하이"이다. 따라서, 5 비트의 데이터 정보를 입력으로 받아서 "로직 하이"를 발생시켜야 하는 디코더의 회로 구성이 필요하다.
도 5는 도 2에 도시된 디코더의 상세 회로도이다. 도 5를 참조하여, 디코더는 하나의 앤드 게이트로 구성된다. 상기 앤드 게이트는 입력되는 5 개의 데이터 정보에 응답해서 논리 정보를 발생한다. 도 2를 참조하여, 메모리 블록(102)에 결함이 발생된 경우, 디코더(156)는 "로직 하이"를 출력한다. 그리고, 나머지 디코더들(158, 160, 162, 164)은 모두 "로직 로우"를 출력한다. 도 5를 참조하여, 상기 디코더(156)는 상기한 "00001"을 입력 데이터 정보로 받는다. 상기 디코더(156)가 "로직 하이"를 출력하기 위한 모든 입력 데이터 정보는 "로직 하이"가 되어야 한다. 이에 따라, 상기 디코더(156)는 F<0>, FB<1>, FB<2>, FB<3>, FB<4>를 입력 정보로 받는다. 도 2를 참조하여, 다른 예로, 메모리 블록(108)이 결함된 경우, 대응되는 디코더(162)만이 "로직 하이"를 출력한다. 즉, 다른 모든 디코더들(156, 158, 160, 164)은 "로직 로우"를 출력한다. 표 1을 참조하여, 퓨즈 박스(800)는, 상기 메모리 블록(108)이 결함된 경우, 퓨즈(F2)만이 절단되도록 셋팅되어 있다. 따라서, 대응 디코더(162)는 FB<0>, FB<1>, F<2>, FB<3>, FB<4>를 데이터 입력 정보로 받는다. 제어 신호 발생 회로(152)는 상기 디코더(162)의 "로직 하이"에 응답해서 "로직 하이"를 출력한다. 시프트 리던던시 회로(144)는 상기 제어 신호 발생 회로(152)의 "로직 하이"에 응답해서 입출력 단자(IO3)와 메모리 블록(110) 사이에 데이터 경로를 제공한다. 계속해서, 상기 제어 신호 발생 회로(152)의 출력 신호는 이하 모든 제어 신호 발생 회로들에 영향을 미친다. 결국, 결함이 발생된 메모리 블록(108)으로부터 우측에 있는 모든 메모리 블록들(110, 112)은 각각이 이전 단에 있는 입출력 단자로 입력되는 데이터 정보를 각각 저장한다. 한편, 결함이 있는 메모리 블록(108)을 기준으로 좌측에 배열된 모든 메모리 블록들(102, 104, 106)은 각각이 대응되는 입출력 단자로 인가되는 데이터 정보를 저장한다.
요약하면, 본 발명은 시프트 리던던시 기능을 갖는 반도체 메모리 장치를 제공한다. 본 발명의 메모리 장치는, 상기한 바와 같은 목적을 달성하기 위해, 복수의 메모리 블록들과 상기의 블록들 중 어느 하나의 블록에 결함이 발생할 경우 이를 리페어하기 위한 리던던시 블록과 리페어 블록과 그렇지 않은 블록과의 리드나 라이트시 억세스 타임의 차이에서 오는 데이터 지연을 방지하기 위해 사용되는 시프트 리던던시 기능을 수행하기 위한 시프트 리던던시 회로들, 제어 회로들, 디코더들 및 퓨즈 박스를 필수 구성요소로 구비한다. 좀더 구체적으로 살펴보면, 본 발명은 시프트 리던던시 회로를 제어하기 위한 제어 회로로 오아 게이트를 사용하였다. 또한, 퓨즈 박스의 출력 신호들을 디코딩함에 있어 앤드 게이트를 이용하였다. 그리고, 본 발명은, 퓨즈 박스를 구성함에 있어, 최소한의 퓨즈 개수를 사용하여 메모리 칩의 싸이즈를 획기적으로 저감하고, 각각의 퓨즈의 일단을 그라운드에 연결하여 퓨즈 박스는 정상적인 동작시 모든 출력단으로 "로직 로우"를 출력하고, 리페어 동작시 절단된 퓨즈에 연결된 출력단으로는 "로직 하이"를 출력하도록 하는 구성상의 메커니즘을 구현하였다. 더 나아가, 본 발명은 퓨즈 박스를 통하여 모든 퓨즈들을 한 곳에 집중 관리하여 레이아웃 작업을 종래와 비교하여 보다 용이하게 하였다. 종래기술에 따르면, 메모리 블록의 개수 만큼 퓨즈 개수가 필요하였다. 예컨데, 메모리 블록의 개수가 19 개인 경우, 필요한 퓨즈의 개수는 19 개였다. 본 발명에서는 5 개의 퓨즈만으로도 19 개의 메모리 블록들에 대한 데이터 정보를 가질 수 있고, 많게는 32 개의 메모리 블록들에 대한 데이터 정보를 가질 수 있다. 상기와 같은 논리적인 근거들에 비추어볼때 본 발명은 종래의 기술과 비교하여 칩의 면적을 획기적으로 줄일 수 있고, 리페어시 레이저를 이용한 퓨즈 절단 작업을 용이하게 실시할 수 있으며, 메모리 칩의 레이아웃 또한 훨씬 수월하게 진행할 수 있다.
지금까지 살펴본 바와 같이, 본 발명의 범위는 제시된 실시예에 한정되지 않는다. 본 발명의 기술적 사상은 다양한 수정, 변경 등을 통하여 여러 형태로 구체화될 수 있기에 이러한 수정, 변경 등을 통해 안출된 새로운 기술적 사상도 본 발명의 범주에 포함됨을 밝혀둔다.
상술한 바와 같이, 본 발명에서 제시한 리페어 구조를 반도체 메모리 장치에 적용하면, 극히 제한적인 퓨즈 개수를 사용하므로 칩의 면적을 더욱 줄일 수 있고, 퓨즈들을 한 곳에 집중 관리하므로 칩의 레이아웃이 용이하며, 레이저를 이용한 퓨즈 절단 작업이 용이하다. 또한, 본 발명은 시프트 리페어 기능을 가지고 있어 리페어 블록과 정상 블록 사이의 데이터 지연을 막을 수 있고, 리페어 효율(수율)을 향상시키는 이점이 있다.

Claims (6)

  1. 복수 개의 메모리 블록들과;
    복수 개의 퓨즈들을 포함하고, 상기 퓨즈들의 연결 상태에 따라 상기 메모리 블록들 중 페일 블록을 나타내는 정보를 저장하는 퓨즈 박스와;
    상기 퓨즈 박스의 출력 신호들을 디코딩하는 디코더 회로와;
    상기 디코더 회로의 출력 신호들에 응답하여 데이터 경로 제어 신호들을 발생하는 제어 회로와; 그리고
    상기 제어 회로로부터의 데이터 경로 제어 신호들에 응답하여 상기 메모리 블록들과 입출력 단자들 사이의 데이터 경로들을 선택적으로 제공하는 시프트 리던던시 회로를 포함하고,
    상기 메모리 블록들 중 어느 하나에 결함이 생길 때, 상기 제어 회로는 상기 결함 메모리 블록으로의 데이터 경로가 차단되도록 그리고 상기 결함 메모리 블록의 일측에 배열되는 메모리 블록들과 입출력 단자들 사이의 데이터 경로들이 인접한 메모리 블록들로 형성되도록 상기 시프트 리던던시 회로를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 퓨즈 박스는 메모리 블록의 개수가 N 개일 때개의 퓨즈 개수를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 퓨즈 박스는 메모리 블록과 격리되어 설계되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제어 회로는 논리 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 제어 회로는 오아 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 시프트 리던던시 회로는 패스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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