JP2008244003A - 半導体装置 - Google Patents

Abstract

【課題】実装面積の増大を抑制し、処理速度不足の機能ブロックやロジック回路からなる機能ブロックも救済でき、消費電力の増大を抑えて電源設計を容易にすることが可能な半導体装置を提供する。
【解決手段】半導体装置は、主電源網を含む２系統以上の電源網と、複数の機能ブロックと、その複数の機能ブロックにおける１つ以上の機能ブロックの電源供給元とする電源網を主電源網以外の電源網に切り換える切換回路とを備える。
【選択図】図１

Description

本発明は、複数の機能ブロックを有する半導体装置に関し、更に詳しくは、動作マージンの少ない機能ブロックを救済する手段を有する半導体装置に関する。

複数の機能ブロックを有する半導体装置（例えば半導体記憶装置等）の製造工程では、半導体装置の正常性や信頼性を確認するために、各機能ブロックの機能試験等が実施される。この機能試験により不良機能ブロックが見つかった場合には、次のような方法により、その機能ブロックの救済が行われる。

方法１：予め機能ブロックに予備回路とフューズ等を設けておき、その機能ブロックが不良となった場合には、フューズの溶断によってその不良部分を予備回路に置き換える。
方法２：低電圧では動作しない電圧マージン不足の不良機能ブロックが見つかった場合には、チップ全体（半導体装置全体）の電源電圧を昇圧する。

ここで、上記方法１に関し、更に詳しく説明する。
図９は、従来の半導体記憶装置の一例を模式的に示す図である。
同図に示した半導体記憶装置は、複数のＲＡＭ（Random Access Memory）マクロ（ＲＡＭ機能ブロック）１０１と、その他の複数の機能ブロック１０２と、１系統の電源線（電源網）１０３を備える。なお、複数のＲＡＭマクロ１０１をＲＡＭマクロアレイともいう。各ＲＡＭマクロ１０１には、いわゆる冗長回路である予備回路（予備のメモリセル等）１０１ａとフューズ１０１ｂとが設けられている。機能ブロック１０２は、例えばＰＬＬや乗算器などのロジック回路からなる機能ブロックである。電源線１０３は、ＲＡＭマクロ１０１及び機能ブロック１０２の各機能ブロックに接続されており、各機能ブロックは、この電源線１０３から電源の供給を受けている。

このような構成の半導体記憶装置では、上記の機能試験により不良のＲＡＭマクロ１０１が見つかった場合には、そのＲＡＭマクロ１０１のフューズ１０１ｂを溶断することによってそのＲＡＭマクロ１０１中の不良回路部分（メモリセル等）を予備回路１０１ａに置き換え、そのＲＡＭマクロ１０１の救済が行われる。

なお、複数の機能ブロックを有する半導体装置に関し、特許文献１には、使用していない機能ブロックに対する電源供給を停止して、無駄な電力消費を抑制するようにした多電源半導体集積回路が提案されている。
国際公開第０３／０８５５０１号パンフレット

ところで、上述の不良機能ブロックの救済方法に関しては、次のような問題がある。
方法１の救済方法に関しては、予備回路が必要になることから、実装面積が増大するという問題がある。また、機能ブロック単体としての処理速度が不足している場合には救済できない場合があるという問題もある。これは、予備回路が、一つの機能ブロック中の一部分に相当する回路でしかないために、予備回路に置き換えたとしても、他の部分に不良部分が残っている場合には救済できないからである。また、一般に、予備回路を搭載する技術は、ＲＡＭ機能ブロックでは確立されているものの、ロジック回路からなる機能ブロックでは確立されておらず、機能ブロックの種類によっては予備回路を搭載できないので救済できないという問題もある。

方法２の救済方法に関しては、電源電圧の昇圧が必要な機能ブロックは不良機能ブロックである一部の機能ブロックのみであるにも係らず、チップ全体が昇圧されてしまうので、消費電力が大幅に増大してしまうという問題がある。また、チップ全体が昇圧に耐えられるような電源設計が必要になるという問題もある。

本発明は、上記実情に鑑み、実装面積の増大を抑制し、処理速度不足の機能ブロックやロジック回路からなる機能ブロックも救済でき、消費電力の増大を抑えて電源設計を容易にすることが可能な半導体装置を提供することを目的とする。

上記目的を達成するため、本発明の第１の態様に係る半導体装置は、主電源網を含む２系統以上の電源網と、複数の機能ブロックと、前記複数の機能ブロックにおける１つ以上の機能ブロックの電源供給元とする電源網を前記主電源網以外の電源網に切り換える切換回路と、を備えることを特徴とする。

本装置によれば、切換回路により、不良機能ブロックの電源供給元とする電源網を主電源網から他の電源網へ切り換えることが可能になる。
本発明の第２の態様に係る半導体装置は、上記第１の態様において、前記切換回路は、フューズを含み、前記フューズが溶断されることによって、前記切り換えを行う、ことを特徴とする。

本装置によれば、電源網の切り換えが、フューズの溶断によって行われる。
本発明の第３の態様に係る半導体装置は、上記第１の態様において、前記切換回路は、スキャンチェイン回路を含み、スキャンシフト動作が行われることによって、前記切り換えを行う、ことを特徴とする。

本装置によれば、電源網の切り換えが、スキャンチェイン回路のスキャンシフト動作によって行われる。
本発明の第４の態様に係る半導体装置は、上記第１又は２の態様において、前記切換回路は、マトリックス状に配置された前記複数の機能ブロックにおける行または列毎の機能ブロック毎に、前記切り換えを行う、ことを特徴とする。

本装置によれば、電源網の切り換えを、行または列毎の機能ブロック毎に行うことができる。
本発明の第５の態様に係る半導体装置は、上記第１又は２の態様において、前記切換回路は、マトリックス状に配置された前記複数の機能ブロックにおける選択された行および列によって特定される機能ブロック毎に、前記切り換えを行う、ことを特徴とする。

本装置によれば、電源網の切り換えを、行および列によって特定される機能ブロック毎に行うことができる。

本発明によれば、予備の回路を搭載する必要がないので実装面積の増大を抑制することができる。また、不良機能ブロックが、機能ブロック単体としての処理速度不足の機能ブロックやロジック回路からなる機能ブロックであっても救済することができる。さらに、チップ全体、すなわち、全ての機能ブロックの電源電圧を昇圧するわけではないので、消費電力の増大を抑えることができ、電源設計を容易にすることができる。

以下、図面を参照しながら本発明の実施の形態を説明する。
＜第一の実施形態＞
図１(a) は、本発明の第１の実施形態に係る半導体装置である半導体記憶装置の構成を模式的に示す図、同図(b) は、ＲＡＭ（Random Access Memory）機能ブロックの構成を模式的に示す図、同図(c) は、ＲＡＭ機能ブロックの電源供給元とする電源線を主電源線から副電源線に切り換えるための切換回路の一例を示す図である。

同図(a) に示したように、本実施形態に係る半導体記憶装置は、複数のＲＡＭマクロ（ＲＡＭ機能ブロック）１と、その他の複数の機能ブロック２と、２系統の電源線（電源網）を備える。機能ブロック２は、例えばＰＬＬや乗算器などのロジック回路からなる機能ブロックである。２系統の電源線は、電圧1.0Vの主電源線３と電圧1.1Vの副電源線４である。

なお、複数のＲＡＭマクロ１と複数の機能ブロック２は、同図(a) に示したようにマトリクス状に配置されている。また、ＲＡＭマクロ１及び機能ブロック２の各機能ブロックは、電源供給元とする電源線を主電源線３とすることを基本とする。

ＲＡＭマクロ１は、同図(b) に示したように、クロックパルスの生成を行うCPG(Clock Pulse Generator)１１と、ワード線の選択を行うMain DEC(Main DECoder)１２と、メモリセルが格子状に並べられたCell Array１３と、処理回路１４とを備える。処理回路１４は、Cell Array１３中の所定単位のブロックを選択するCol sw(Column switch)と、読み出し時の信号処理を行うSA(Sense Amp)と、書き込み時の信号処理を行うWA(Write Amp)と、信号の入出力を行うI/Oとを有する。

ＲＡＭマクロ１及び機能ブロック２の各機能ブロックには、同図(c) に示したように、フューズを含む切換回路が設けられており、詳しくは後述する製造工程中の機能試験において不良と判定されたときにそのフューズが溶断されることによって、機能ブロックの電源供給元とする電源線を、主電源線３から副電源線４へ切り換えることが可能になっている。なお、同図(c) には、ＲＡＭマクロ１の切換回路を示しているが、機能ブロック２の切換回路も同様の構成を有する。

切換回路は、同図(c) に示したように、入力端子２１と、フューズ２２と、３つのｐチャンネル型ＭＯＳトランジスタ（以下単に「ｐＭＯＳトランジスタ」とう）２３、２４、及び２５と、１つのＮチャンネル型ＭＯＳトランジスタ（以下単に「ｎＭＯＳトランジスタ」という）２６と、４つのインバータ２７、２８、２９、及び３０とを有する。フューズ２２は、例えばレーザヒューズ又は電気フューズ等である。また、この切換回路は、主電源線３、副電源線４、及びＲＡＭマクロ１の電源端子と接続されている。ここで、図２(a),(b) を用いて、フェーズ２２の溶断の有無における切換回路の動作を説明する。

同図(a) は、フェーズ２２が溶断されていない場合の切換回路の動作を説明する図である。この場合、外部から入力端子２１にリセットパルス信号、すなわち、Ｈ（ハイレベル）→Ｌ（ローレベル）→Ｈのパルス信号が入力されると、ｐＭＯＳトランジスタ２３がＯＦＦ且つｎＭＯＳトランジスタ２６がＯＮ→ｐＭＯＳトランジスタ２３がＯＮ且つｎＭＯＳトランジスタ２６がＯＦＦ→ｐＭＯＳトランジスタ２３がＯＦＦ且つｎＭＯＳトランジスタ２６がＯＮとなる。

ここで、ｐＭＯＳトランジスタ２３がＯＦＦ且つｎＭＯＳトランジスタ２６がＯＮの場合には、インバータ２７の入力がＧＮＤレベルとなりＬとなる。一方、ｐＭＯＳトランジスタ２３がＯＮ且つｎＭＯＳトランジスタ２６がＯＦＦの場合には、インバータ２７の入力が所定電圧ＶレベルとなりＨとなる。

このことから、入力端子２１に上記のリセットパルス信号が入力されると、最終的にインバータ２７にはＬの信号が入力され、インバータ２８によってインバータ２７の入力がＬに保持される。インバータ２７の入力がＬに保持されると、インバータ２９の出力がＬとなりインバータ３０の出力がＨとなるので、ｐＭＯＳトランジスタ２４がＯＮとなりｐＭＯＳトランジスタ２５がＯＦＦとなる。これにより、ＲＡＭマクロ１の電源供給元の電源線として主電源線３が選択され、ＲＡＭマクロ１は主電源線３から電源供給されるようになる。

他方、同図(b) は、フューズ２２が溶断されている場合の切換回路の動作を説明する図である。この場合、外部から入力端子２１にリセットパルス信号、すなわち、Ｈ→Ｌ→Ｈのパルス信号が入力されると、上述のとおり、ｐＭＯＳトランジスタ２３がＯＦＦ且つｎＭＯＳトランジスタ２６がＯＮ→ｐＭＯＳトランジスタ２３がＯＮ且つｎＭＯＳトランジスタ２６がＯＦＦ→ｐＭＯＳトランジスタ２３がＯＦＦ且つｎＭＯＳトランジスタ２６がＯＮとなる。

なお、この場合にはフューズ２２が溶断されていることから、ｐＭＯＳトランジスタ２３がＯＦＦ且つｎＭＯＳトランジスタ２６がＯＮであっても、インバータ２７の入力はＧＮＤレベルとならず、インバータ２８の出力がインバータ２７の入力となる。一方、ｐＭＯＳトランジスタ２３がＯＮ且つｎＭＯＳトランジスタ２６がＯＦＦの場合は、上述のとおり、インバータ２７の入力が所定電圧ＶレベルとなりＨとなる。

このことから、入力端子２１に上記のリセットパルス信号が入力されると、そのリセットパルス信号中のＬの信号が入力されたときにインバータ２７の入力がＨになり、この状態がインバータ２８によって保持される。インバータ２７の入力がＨに保持されると、インバータ２９の出力がＨとなりインバータ３０の出力がＬとなるので、ｐＭＯＳトランジスタ２４がＯＦＦとなりｐＭＯＳトランジスタ２５がＯＮとなる。これにより、ＲＡＭマクロ１の電源供給元の電源線として副電源線４が選択され、ＲＡＭマクロ１は副電源線４から電源供給されるようになる。

図３は、本実施形態に係る半導体記憶装置の製造工程中に行われる機能試験の手順を示す図である。
同図に示したように、この機能試験では、まず、半導体記憶装置の全ての機能ブロックのフューズ２２が溶断されていない状態で、全ての機能ブロックの切換回路の入力端子２１にリセットパルス信号を入力して電源供給元とする電源線を主電源線３とした状態、すなわち、全ての機能ブロックの電源電圧が通常電圧（1.0V）である状態で、各機能ブロックの機能測定（ＦＮ測定）を行う（Ｓ１）。

続いて、Ｓ１の機能測定の結果から、不良機能ブロック（不良マクロ）が無いか否かを判定し（Ｓ２）、その判定結果がＹｅｓの場合には、当該半導体記憶装置を通常良品とする（Ｓ３）。なお、本実施形態において、不良機能ブロックとは、少なくとも、低電圧では動作しない電圧マージン不足の機能ブロックや機能ブロック単体として処理速度不足の機能ブロックのことをいう。

一方、Ｓ２の判定結果がＮｏの場合には、その不良機能ブロックのみの切換回路のフューズ（例えば図１(a) の上側から１行目且つ左側から２列目のＲＡＭマクロのフューズ）２２を溶断して、上記と同様に全ての機能ブロックの切換回路の入力端子２１にリセットパルス信号を入力し、不良機能ブロックのみについては、電源供給元とする電源線を主電源線３から副電源線４へ切り換えた状態、すなわち、不良機能ブロックの電源電圧を昇圧した電圧（1.1V）にした状態にすると共に、それ以外の機能ブロックの電源電圧について
は通常電圧（1.0V）にした状態で、再びＳ３と同様に各機能ブロックの機能測定（ＦＮ測定）を行う（Ｓ４）。

続いて、Ｓ４の機能測定の結果から、Ｓ２と同様に不良機能ブロック（不良マクロ）が無いか否かを判定し（Ｓ５）、その判定結果がＹｅｓの場合には、当該半導体記憶装置を冗長良品とする（Ｓ６）。一方、その判定結果がＮｏの場合には、当該半導体記憶装置を不良品とする（Ｓ７）。

以上のように、本実施形態に係る半導体記憶装置によれば、製造工程中の機能試験において不良機能ブロックが見つかった場合には、その切換回路のフューズを溶断することによって、その不良機能ブロックを救済することができる。

従って、従来の予備回路を用いた救済方法とは異なり、不良部分を置き換えるための予備回路を搭載する必要が無いので、予備回路のオーバーヘッドが不要となり、実装面積を削減することができる。また、不良機能ブロックが、ロジック回路の機能ブロックであっても救済することができる。さらに、不良機能ブロックが、機能ブロック単体としての処理速度が不足している機能ブロックであっても救済することができる。

また、従来のチップ全体の電源電圧を昇圧する救済方法とは異なり、不良機能ブロックのみの電源電圧を昇圧することができるので、消費電力の増加を最小限に抑えることができる。また、チップ全体が電源電圧の昇圧に耐えられるような電源設計も不要であり、例えばチップ全体（半導体記憶装置全体）の1/10についての電源電圧の昇圧を想定した電源設計が可能である。また、本実施形態のように２系統の電源線を有する電源設計であっても、チップ全体の電源電圧を昇圧することを想定した電源設計よりは電源設計が容易になる。

＜第２の実施形態＞
図４は、本発明の第２の実施形態に係る半導体装置である半導体記憶装置の構成を模式的に示す図である。図５は、１行分の機能ブロック（ＲＡＭマクロ）の電源供給元を主電源線から副電源線に切り換えるための切換回路の一例を示す図である。

図４及び図５に示したように、本実施形態に係る半導体記憶装置は、機能ブロックの電源供給元とする電源線を切り換えるための切換回路の構成が第１の実施形態に係る半導体記憶装置と異なり、その他の構成は同じである。本実施形態では、フューズが機能ブロック毎に設けられるのではなく、図４に示したように、各行の機能ブロック毎に１つ設けられる。１行分の機能ブロックの電源供給元とする電源線を切り換えるための切換回路は、図５に示した構成を有する。なお、同図には、１行分のＲＡＭマクロ１についての切換回路を示しているが、１行分の機能ブロック２についての切換回路も同様の構成を有する。

１行分の機能ブロックについての切換回路は、図５に示したように、入力端子２１とフューズ２２とｐＭＯＳトランジスタ２３とｎＭＯＳトランジスタ２６と３つのインバータ２７、２８、及び２９とを、その１行分の機能ブロックに共通の構成として有し、更に、機能ブロック毎にインバータ３０と不図示の２つのｐＭＯＳトランジスタ２４及び２５とを有する。なお、不図示ではあるが、インバータ３０と、２つのｐＭＯＳトランジスタ２４及び２５と、主電源線３と、副電源線４と、機能ブロックの電源端子との接続関係は、図１(c) に示したものと同じである。

このような構成の切換回路によれば、フェーズ２２が溶断されていない状態で入力端子２１にリセットパルス信号（Ｈ→Ｌ→Ｈのパルス信号）が入力されると、その１行分の機能ブロックは、電源供給元とする電源線として主電源線３が選択され、主電源線３から電
源供給されるようになる。他方、フェーズ２２が溶断されている状態で入力端子２１にリセットパルス信号が入力されると、その１行分の機能ブロックは、電源供給元とする電源線として副電源線４が選択され、副電源線４から電源供給されるようになる。

なお、本実施形態に係る半導体記憶装置では、製造工程中の機能試験において不良機能ブロックが見つかった場合には、その不良機能ブロックが属する行についてのフューズが溶断され、救済が行われる。例えば、図４において、上側から１行目且つ左側から２列目のＲＡＭマクロ１が不良となった場合には、その１行目についてのフューズ２２が溶断され、１行目のＲＡＭマクロ１の各々は副電源線４から電源供給されるようになる。

以上、本実施形態に係る半導体記憶装置によれば、各行の機能ブロック毎に１つフューズを設けるようにしたことに伴って切換回路の構成をより削減することができる。また、本実施形態では、電源供給元とする電源線を主電源線から副電源線へ切り換える必要の無い機能ブロックに対しても切り換えが行われる場合も生じ得るが、従来のようにチップ全体の電源電圧を昇圧するわけでは無いので、従来に比べて消費電力の増加を抑えることができる。

なお、本実施形態に係る半導体記憶装置では、フューズが各行の機能ブロック毎に１つ設けられ、各行の機能ブロック毎に電源供給元とする電源線の切り換えを可能なように切換回路が構成されていたが、例えば、フューズを各列の機能ブロック毎に１つ設け、各列の機能ブロック毎に電源供給元とする電源線の切り換えを可能なように切換回路を構成することもできる。

＜第３の実施形態＞
図６は、本発明の第３の実施形態に係る半導体装置である半導体記憶装置の構成を模式的に示す図である。図７は、特定の機能ブロックの電源供給元を主電源線から副電源線に切り換えるための切換回路の一例を示す図である。

図６及び図７に示したように、本実施形態に係る半導体記憶装置も、機能ブロックの電源供給元とする電源線を切り換えるための切換回路の構成が第１の実施形態に係る半導体記憶装置と異なり、その他の構成は同じである。本実施形態では、フューズが機能ブロック毎に設けられるのではなく、図６に示したように、各行の機能ブロック毎に１つと各列の機能ブロック毎に１つ設けられる。特定の機能ブロックの電源供給元とする電源線を切り換えるための切換回路は、図７に示した構成を有する。なお、同図には、１行分のＲＡＭマクロ１に注目した、切換回路の一部のみを示している。

この切換回路は、図７に示したように、点線で囲った回路４１を各行に１つ及び各列に１つ有し、更に、機能ブロック毎にＮＡＮＤ４２と２つのインバータ４３及び３０と不図示の２つのｐＭＯＳトランジスタ２４及び２５とを有する。なお、不図示ではあるが、インバータ３０と、２つのｐＭＯＳトランジスタ２４及び２５と、主電源線３と、副電源線４と、機能ブロックの電源端子との接続関係は、図１(c) に示したものと同じである。また、点線で囲った回路４１は、図１(c) に示した、入力端子２１とフューズ２２とｐＭＯＳトランジスタ２３とｎＭＯＳトランジスタ２６と３つのインバータ２７、２８、及び２９とで構成される回路と同様の構成を有する。回路４１は、上述のとおり、フェーズ２２が溶断されていない状態で入力端子２１にリセットパルス信号（Ｈ→Ｌ→Ｈのパルス信号）が入力されると、回路４１の出力（インバータ２９の出力）はＬとなり、他方、フェーズ２２が溶断されている状態で入力端子２１にリセットパルス信号が入力されると、回路４１の出力はＨとなる。

このような構成の切換回路によれば、全ての回路４１の入力端子２１にリセットパルス
信号が入力されると、各行の機能ブロック毎に設けられたフューズ２２の中で溶断されているフューズ２２と、各列の機能ブロック毎に設けられたフューズ２２の中で溶断されているフューズ２２とによってＮＡＮＤ４２の出力がＬとなった機能ブロックは、電源供給元とする電源線として副電源線４が選択され、副電源線４から電源供給されるようになる。それ以外の機能ブロックは、電源供給元とする電源線として主電源線３が選択され、主電源線３から電源供給されるようになる。

なお、本実施形態では、製造工程中の機能試験において不良機能ブロックが見つかった場合には、その不良機能ブロックが属する行および列についてのフューズ２２が溶断され、救済が行われる。例えば、図６において、上側から１行目且つ左側から２列目のＲＡＭマクロ１が不良となった場合には、１行目の機能ブロックに対して設けられたフューズ２２と２列目の機能ブロックに対して設けられたフューズ２２とが溶断され、１行目且つ２列目のＲＡＭマクロ１は副電源線４から電源供給されるようになる。このように、フューズ２２の溶断によって選択された行および列によって特定される機能ブロックは副電源線４から電源供給されるようになる。

以上、本実施形態に係る半導体記憶装置によれば、各行の機能ブロック毎に１つ及び各列の機能ブロック毎に１つフューズを設けるようにしたことに伴って、第２の実施形態と同様に、切換回路の構成をより削減することができる。また、本実施形態でも、電源供給元とする電源線を主電源線から副電源線へ切り換える必要の無い機能ブロックに対しても切り換えが行われる場合も生じ得るが、従来のようにチップ全体の電源電圧を昇圧するわけでは無いので、従来に比べて消費電力の増加を抑えることができる。

＜第４の実施形態＞
図８は、本発明の第４の実施形態に係る半導体装置である半導体記憶装置の構成を模式的に示す図である。

同図に示したように、本実施形態に係る半導体記憶装置も、機能ブロックの電源供給元とする電源線を切り換えるための切換回路の構成が第１の実施形態に係る半導体記憶装置と異なり、その他の構成は同じである。本実施形態では、フューズを用いず、スキャンチェイン回路を用いて切換回路を構成する。より詳しくは、機能ブロック毎に（ＲＡＭマクロ１毎および機能ブロック２毎に）、スキャンフリップフロップ（以下「ＳｃａｎＦＦ」という）５１を設け、各ＳｃａｎＦＦ５１をチェイン状に接続してスキャンチェイン回路を構成し、これを本実施形態に係る切換回路とする。なお、各機能ブロックにおいて、ＳｃａｎＦＦ５１の出力と、主電源線３と、副電源線４と、機能ブロックの電源端子とは、図１(c) に示したインバータ３０と２つのｐＭＯＳトランジスタ２４及び２５とを介して接続され、それらの接続関係は、ＳｃａｎＦＦ５１の出力がインバータ３０の入力に接続される以外は図１(c) に示したものと同じである。従って、各機能ブロックは、ＳｃａｎＦＦ５１の出力がＬである場合に主電源線３から電源供給されるようになり、ＳｃａｎＦＦ５１の出力がＨである場合に副電源線４から電源供給されるようになる。

このような構成の切換回路を有する半導体記憶装置によれば、製造工程中における機能試験において不良機能ブロックが見つかった場合には、その不良機能ブロックのＳｃａｎＦＦ５１の出力がＨになり、且つ、それ以外の機能ブロックのＳｃａｎＦＦ５１の出力がＬになるように、スキャンチェイン回路のクロックであるスキャンクロック（Scan CK）に同期して、外部からスキャンチェイン回路の入力端子（Scan in）にデータを順次入力、シフトさせて、各ＳｃａｎＦＦ５１にデータをセットすることによって、不良機能ブロックの救済が行われる。なお、スキャンクロックに同期してデータをシフトさせ各ＳｃａｎＦＦ５１にデータをセットする動作のことをスキャンシフト動作ともいう。図８において、例えば、上側から１行目且つ左側から２列目のＲＡＭマクロ１が不良の場合には、そ
のＲＡＭマクロ１のＳｃａｎＦＦ５１の出力がＨになり、且つ、それ以外の機能ブロックのＳｃａｎＦＦ５１の出力がＬになるように、スキャンシフト動作により各機能ブロックのＳｃａｎＦＦ５１にデータをセットすることにより、不良ＲＡＭマクロ１の救済が行われる。

以上、本実施形態に係る半導体記憶装置によれば、スキャンチェイン回路を用いて切換回路を構成することによって、第１の実施形態と同様の効果を得ることができる。
ところで、上述の第１乃至４の各実施形態に係る半導体記憶装置では、主電源線３の電圧1.0Vと副電源線4の電圧1.1Vが外部から供給されることを基本とするが、例えば、内部に昇圧回路を設け、主電源線３の電圧1.0Vのみが外部から供給され、副電源線４の電圧1.1Vは、その昇圧回路により主電源線３の電圧1.0Vを昇圧して生成するように構成することもできる。或いは、内部に降圧回路を設け、副電源線４の電圧1.1Vのみが外部から供給され、主電源線３の電圧1.0Vは、その降圧回路により副電源線４の電圧1.1Vを降圧して生成するように構成することもできる。

また、各実施形態に係る半導体記憶装置では、低電圧では動作しない電圧マージン不足の機能ブロックや機能ブロック単体として処理速度不足の機能ブロック等を救済する場合を想定したが、例えば、高電圧では動作しない電圧マージン不足の機能ブロック等を救済する場合を想定する場合には、主電源線の電圧よりも副電源線の電圧の方が低くなるように構成することもできる。

また、各実施形態に係る半導体記憶装置では、各機能ブロックの電源供給元と成り得る電源線として、主電源線と副電源線の２系統の電源線を設けたが、例えば、主電源線を含む３系統以上の電源線を設けるように構成することもできる。この場合には、機能ブロックの電源供給元とする電源線を、機能試験の結果に応じて、主電源線から他の特定の一つの電源線に切り換えることが可能なように切換回路が構成される。

また、各実施形態に係る半導体記憶装置では、全ての機能ブロック対して電圧1.0Vの主電源線と電圧1.1Vの副電源線が設けられる構成であったが、例えば、機能ブロックの種類毎に、異なる電圧の主電源線と異なる電圧の副電源線を備えるように構成することもできる。一例をあげれば、ＲＡＭマクロ１に対しては、電圧1.0Vの主電源線と電圧1.1Vの副電源線を設け、機能ブロック２に対しては、1.0V以外の電圧の主電源線と1.1V以外の電圧の副電源線を設けるようにすることもできる。

また、各実施形態では、半導体装置として半導体記憶装置を例に説明したが、例えば、半導体記憶装置以外であっても、複数の機能ブロックを有する半導体装置であれば、同様に構成することができる。

以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の要旨を逸脱しない範囲において、各種の改良及び変更を行っても良いのはもちろんである。

（付記１）
主電源網を含む２系統以上の電源網と、
複数の機能ブロックと、
前記複数の機能ブロックにおける１つ以上の機能ブロックの電源供給元とする電源網を前記主電源網以外の電源網に切り換える切換回路と、
を備えることを特徴とする半導体装置。

（付記２）
前記切換回路は、フューズを含み、前記フューズが溶断されることによって、前記切り換えを行う、
ことを特徴とする付記１記載の半導体装置。

（付記３）
前記切換回路は、スキャンチェイン回路を含み、スキャンシフト動作が行われることによって、前記切り換えを行う、
ことを特徴とする付記１記載の半導体装置。

（付記４）
前記切換回路は、マトリックス状に配置された前記複数の機能ブロックにおける行または列毎の機能ブロック毎に、前記切り換えを行う、
ことを特徴とする付記１又は２記載の半導体装置。

（付記５）
前記切換回路は、マトリックス状に配置された前記複数の機能ブロックにおける選択された行および列によって特定される機能ブロック毎に、前記切り換えを行う、
ことを特徴とする付記１又は２記載の半導体装置。

（付記６）
主電源網を含む２系統以上の電源網と、
複数の機能ブロックと、
前記複数の機能ブロックの各々に対応して設けられた複数の切換回路と、
を備え、
前記切換回路は、対応する機能ブロックの電源供給元とする電源網を前記主電源網以外の電源網に切り換える、
ことを特徴とする半導体装置。

（付記７）
主電源網を含む２系統以上の電源網と、
マトリクス状に配置された複数の機能ブロックと、
前記複数の機能ブロックにおける行及び列毎の機能ブロック毎に設けられた複数の切換回路と、
を備え、
前記切換回路は、対応する行又は列毎の機能ブロックの電源供給元とする電源網を前記主電源網以外の電源網に切り換える、
ことを特徴とする半導体装置。

（付記８）
主電源網を含む２系統以上の電源網と、
マトリクス状に配置された複数の機能ブロックと、
前記複数の機能ブロックにおける行毎の機能ブロック毎に設けられた複数の第１の切換回路と、
前記複数の機能ブロックにおける列毎の機能ブロック毎に設けられた複数の第２の切換回路と、
を備え、
前記第１の切換回路と前記第２の切換回路とによって特定される機能ブロックの電源供給元とする電源網を前記主電源網以外の電源網に切り換える、
ことを特徴とする半導体装置。

（付記９）
主電源網を含む２系統以上の電源網と、
複数の機能ブロックと、
スキャンチェイン回路と、
を備え、
前記スキャンチェイン回路は、前記複数の機能ブロックの各々に対応して設けられた複数のスキャンフリップフロップ回路を含み、前記スキャンフリップフロップ回路の出力に応じて、当該スキャンフリップフロップ回路に対応する機能ブロックの電源供給元とする電源網を前記主電源網以外の電源網に切り換える、
ことを特徴とする半導体装置。

(a) は本発明の第１の実施形態に係る半導体装置である半導体記憶装置の構成を模式的に示す図、(b) はＲＡＭ機能ブロックの構成を模式的に示す図、(c) はＲＡＭ機能ブロックの電源供給元とする電源線を主電源線から副電源線に切り換えるための切換回路の一例を示す図である。 (a) はフェーズが溶断されていない場合の切換回路の動作を説明する図、(b) はフューズが溶断されている場合の切換回路の動作を説明する図である。 機能試験の手順を示す図である。 本発明の第２の実施形態に係る半導体装置である半導体記憶装置の構成を模式的に示す図である。 １行分の機能ブロック（ＲＡＭマクロ）の電源供給元を主電源線から副電源線に切り換えるための切換回路の一例を示す図である。 本発明の第３の実施形態に係る半導体装置である半導体記憶装置の構成を模式的に示す図である。 特定の機能ブロックの電源供給元を主電源線から副電源線に切り換えるための切換回路の一例を示す図である。 本発明の第４の実施形態に係る半導体装置である半導体記憶装置の構成を模式的に示す図である。 従来の半導体記憶装置の一例を模式的に示す図である。

符号の説明

１ ＲＡＭマクロ（ＲＡＭ機能ブロック）
２ 機能ブロック
３ 主電源線
４ 副電源線
１１ CPG
１２ Main DEC
１３ Cell array
１４ 処理回路
２１ 入力端子
２２ フューズ
２３、２４、２５ ｐチャンネル型ＭＯＳトランジスタ
２６ ｎチャンネル型ＭＯＳトランジスタ
２７、２８、２９、３０ インバータ
４１ 回路
４２ ＮＡＮＤ
４３ インバータ
５１ スキャンフリップフロップ
１０１ ＲＡＭマクロ（ＲＡＭ機能ブロック）
１０２ 機能ブロック
１０３ 電源線

Claims (5)

1. 主電源網を含む２系統以上の電源網と、
   複数の機能ブロックと、
   前記複数の機能ブロックにおける１つ以上の機能ブロックの電源供給元とする電源網を前記主電源網以外の電源網に切り換える切換回路と、
   を備えることを特徴とする半導体装置。
2. 前記切換回路は、フューズを含み、前記フューズが溶断されることによって、前記切り換えを行う、
   ことを特徴とする請求項１記載の半導体装置。
3. 前記切換回路は、スキャンチェイン回路を含み、スキャンシフト動作が行われることによって、前記切り換えを行う、
   ことを特徴とする請求項１記載の半導体装置。
4. 前記切換回路は、マトリックス状に配置された前記複数の機能ブロックにおける行または列毎の機能ブロック毎に、前記切り換えを行う、
   ことを特徴とする請求項１又は２記載の半導体装置。
5. 前記切換回路は、マトリックス状に配置された前記複数の機能ブロックにおける選択された行および列によって特定される機能ブロック毎に、前記切り換えを行う、
   ことを特徴とする請求項１又は２記載の半導体装置。