JP2008199265A

JP2008199265A - 半導体集積回路

Info

Publication number: JP2008199265A
Application number: JP2007031771A
Authority: JP
Inventors: Kei Sugimoto; 圭杉本
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2007-02-13
Filing date: 2007-02-13
Publication date: 2008-08-28

Abstract

【課題】半導体集積回路においては、アンチヒューズを利用した冗長回路が使用されている。これらのアンチヒューズの書き込みにはロングパルス、ロングサイクルのヒューズ書き込み制御信号が必要である。しかしテスター性能によりロングサイクルの信号が発生できず、テスターの有効活用ができないという問題がある。
【解決手段】本発明の半導体集積回路は、テスターからのショートパルス信号を使って、ロングパルス、ロングサイクルのヒューズ書き込み制御信号を生成する内部信号生成回路を内蔵する。テスター性能に制限されることなく、内部信号生成回路により生成したロングパルス、ロングサイクルのヒューズ書き込み制御信号によりアンチヒューズへの書き込みを実施できる。そのためテスターの有効活用ができる。
【選択図】図１

Description

本発明は半導体集積回路に係り、特に電気的にプログラム可能なアンチヒューズの書き込み制御信号を内部生成する内部信号発生回路を備えた半導体集積回路に関する。

半導体集積回路は、年毎に大容量化、高集積化が進展している。例えばＤＲＡＭ（Dynamic Random Access Memory）においては、1Ｇビットの大容量製品が商品化されている。これらの大容量半導体メモリには、冗長回路が採用されている。冗長回路により不良ビットを予備的な置換セルに置き換えることで、製品の歩留まりを向上させている。この冗長回路においては、不良ビットのアドレスをヒューズに書き込み、記憶させることで予備的な置換セルへの置き換えが行われる。この冗長回路のヒューズとしては、今までレーザーヒューズが主として採用されている。レーザーヒューズとは、ポリシリ配線や金属配線をレーザートリマ装置により切断することで、導通状態から非導通状態とするヒューズである。レーザーにより切断することから、組立した後には使用できない。

しかし、組立工程以降においても不良ビットは発生することから、組立工程以降に使用できる冗長回路が必要である。そのため組立工程以降に使用できる冗長回路として、最近はアンチヒューズを使用した冗長回路が開発され、採用されている。アンチヒューズは容量の絶縁膜に臨界電圧値以上の高電圧を印加させ、破壊短絡させることで非導通状態から導通状態とするヒューズである。アンチヒューズの書き込みは電気的に行われることから、組立した後にも書き込み可能となる。このように近年はアンチヒューズを使用した冗長回路により、組立後の選別工程においても不良ビットを救済できるようになった。

一般的にこれらのアンチヒューズとして、半導体集積回路に使用されるトランジスタが使用される。図５に、例えばトランジスタ（Ｎｃｈ−Ｔｒ）を使用したアンチヒューズを示す。トランジスタのゲート絶縁膜を容量絶縁膜とし、ソース拡散層（Ｓ）とドレイン拡散層（Ｄ）及びサブストレート（不図示）を１つの電極とし、ゲート電極（Ｇ）を対向電極とする容量を形成する。このアンチヒューズの書き込み（プログラミング）は、ゲート絶縁膜を高電圧により破壊短絡させ、ゲート電極とソース拡散層とドレイン拡散層及びサブストレート間とをオーミック接続することで行われる。この書き込みはテスターからのヒューズ書き込み信号により例えば電圧１０Ｖ、パルス幅５０ｍｓとして印加することで行われる。

アンチヒューズの書き込みは、テスターから供給されるヒューズ書き込み信号をそのまま書き込み回路の入力として、実施される。例えばＤＲＡＭの１つのピン（端子）であるＯＤＴピンにヒューズ書き込み信号を供給することで書き込みが行われる。ここではＯＤＴピンにヒューズ書き込み信号が供給されることからヒューズ書き込み信号ＯＤＴとする。図６のようにヒューズ書き込み信号ＯＤＴのHighレベル期間に正電圧ＶＰＰＳＶＴをゲート電極に、負電圧ＶＢＢＳＶＴをソース（ドレイン、サブストレートを含む）に印加することによりＮｃｈ−Ｔｒのゲート絶縁膜を破壊する。正電圧ＶＰＰＳＶＴは電源ＶＤＤレベルよりも高電位に昇圧された正の電圧であり、負電圧ＶＢＢＳＶＴは接地電位ＧＮＤレベルよりも低電位に降圧された負電圧である。

正電圧ＶＰＰＳＶＴ、負電圧ＶＢＢＳＶＴはデバイス内部で発生させる事も出来る。ヒューズ書き込み信号ＯＤＴのLowレベル期間に正電圧ＶＰＰＳＶＴ、負電圧ＶＢＢＳＶＴを書き込み前の状態に復帰させている。尚、これら電源はデバイス外部から入力させる事も可能である。具体的には正電圧ＶＰＰＳＶＴは６〜７（Ｖ）程度、負電圧ＶＢＢＳＶＴは−４〜−３（Ｖ）程度が利用可能である。また、アンチヒューズの書き込み条件として、ヒューズ書き込み信号ＯＤＴのHighレベル幅、及びLowレベル幅がそれぞれ５０ｍｓ、６０ｍｓ程度である。

しかしヒューズ書き込み信号ＯＤＴとして、テスターから出力される信号をそのまま使用した場合には、使用するテスターの種類によって下記の問題がある。特定テスターにおいては、Highレベル幅５０ｍｓ、Lowレベル幅６０ｍｓのようなロングサイクル、ロングパルス信号をテスターが生成できないという問題がある。図７に特定テスターで生成できる信号の限界を示す。図７（Ａ）と（Ｂ）は特定テスターで生成できる信号のHighレベル幅とLowレベル幅の限界を示したものである。このテスターの最大パルス幅は８００μsであり、最大パルス幅を出力した後は、初期値にリセットされることになる。

図７（Ａ）はテスターピンの初期値をHighレベルとした時のものであり、この場合にはLowレベル幅に制限が発生する。初期値がHighレベルで、Lowレベル幅８００μsを出力した後は、自動的にHighレベルにリセットされる。同様に、図７（Ｂ）はテスターピンの初期値をLow レベルとした時のものであり、この場合にはHighレベル幅は最大８００μsまでしか生成することが出来ない。例えばサイクルを１１０ｍｓとした場合には、図７（Ａ）の最大Lowレベル幅、図７（Ｂ）の最大highレベル幅は、ともに８００μsとなる。このようにロングサイクルにおいては、パルス幅８００μs以上のロングパルス幅のパルスは発生できないというテスター制約がある。最大パルス幅が制限され、サイクルに対し短いパルス幅の信号をショートパルス信号と称する。Highレベル幅５０ｍｓ、Lowレベル幅６０ｍｓのようなロングパルスを備えた信号をロングサイクル信号、又はロングパルス信号と称する。

このようにロングサイクル信号が制限されているテスターでは、Highレベル幅５０ｍｓ、Lowレベル幅６０ｍｓのロングパルス幅のロングサイクル信号を発生し、供給することができない。そのためロングパルス幅のロングサイクル信号が必要なアンチヒューズの切断には、これらのテスターは使用できないことになる。組立後の選別工程でこれらのテスターを使用している場合には、半導体集積回路にアンチヒューズの冗長回路を搭載していても、搭載された冗長回路が使用できないことになる。また、ロングサイクル信号の制限がないテスターだけを使用して、アンチヒューズの切断や、組立後の選別を実施しようとすると、選別基地のテスター資産を充分に活用できない。そのため更に新規にテスターを購入する必要があり、膨大なテスター購入資金が必要になるという問題が発生する。

半導体集積回路に使用される冗長回路や、信号発生回路に関する特許文献として下記特許文献がある。特許文献１(特開２００３−２５７１９４)には、ウェハー状態で使用する冗長回路とは別に、電気的にプログラム可能な組立後にも使用できる冗長回路を備えた半導体集積回路が開示されている。特許文献２（特開平７−１３５４４９）には、トランジスタ数を減らしたフリップフロップ回路が開示されている。特許文献３（特開平１０−１３１９４）には、パルスのデューティを変えられる発振回路が開示されている。しかしいずれの先行文献も、本発明の課題や、その課題を解決する技術的思想を示唆するものではない。

特開２００３−２５７１９４号公報特開平７−１３５４４９号公報特開平１０−１３１９４号公報

半導体集積回路においては、組立後にもプログラム可能な冗長回路にはアンチヒューズが使用されている。このアンチヒューズのプログラムにはロングサイクルのヒューズ書き込み信号が必要であり、使用するテスターが制限されるという問題がある。本発明の目的は、これらの課題に鑑み、使用するテスターが制限されることなく、アンチヒューズのプログラム用のロングサイクルのヒューズ書き込み制御信号を生成する内部信号発生回路を備えた半導体集積回路を提供することにある。

本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。

本発明の半導体集積回路は、テスターから供給されるショートパルス信号を使って、ロングサイクルのヒューズ書き込み制御信号を生成する内部信号発生回路を備えたことを特徴とする。

本発明の前記内部信号発生回路は、テスターから供給されるトリガー信号によりそのヒューズ書き込み制御信号を第１の論理レベルに初期化し、テスターから供給される第１のショートパルス信号によりその出力を第２の論理レベルに設定し、テスターから供給される第２のショートパルス信号によりそのヒューズ書き込み制御信号を第１の論理レベルに設定することを特徴とする。

本発明の前記第１及び第２のショートパルス信号は、テスターから供給される同一信号の連続した２つのショートパルス信号であり、前記第１及び第２のショートパルス信号を含む奇数番目及び偶数番目のショートパルス信号によりヒューズ書き込み制御信号を第２の論理レベル及び第１の論理レベルに設定することを特徴とする。

本発明の前記内部信号発生回路は、トリガー信号によりその出力を第１の論理レベルに初期化するトリガートランジスタと、奇数段のインバータ回路と、そのインバータ回路を奇数段構成として縦続接続する第１のトランスファーゲートと、一部のインバータ回路をバイパスさせ、そのインバータ回路を偶数段構成として縦続接続する第２のトランスファーゲートとから構成され、前記第１のトランスファーゲートが導通されたときにヒューズ書き込み制御信号レベルを変更し、前記第２のトランスファーゲートが導通されたときにヒューズ書き込み制御信号レベルを維持することを特徴とする。

本発明における前記奇数番目及び偶数番目のショートパルス信号の活性レベル期間は、前記第２のトランスファーゲートにより縦続接続される偶数段のインバータ回路の遅延時間より長く、前記第１のトランスファーゲートにより縦続接続される奇数段のインバータ回路の遅延時間より短いことを特徴とする。

本発明においては、前記奇数番目のショートパルス信号の活性レベルにより第１のトランスファーゲートは導通、第２のトランスファーゲートは非導通となり、前記ヒューズ書き込み制御信号を第２の論理レベルに設定し、前記奇数番目のショートパルス信号の非活性レベルにより第１のトランスファーゲートは非導通、第２のトランスファーゲートは導通となることで前記第２の論理レベルを維持し、前記偶数番目のショートパルス信号の活性レベルにより第１のトランスファーゲートは導通、第２のトランスファーゲートは非導通となり、前記ヒューズ書き込み制御信号を第１の論理レベルに設定し、前記偶数番目のショートパルス信号の非活性レベルにより第１のトランスファーゲートは非導通、第２のトランスファーゲートは導通となることで前記第１の論理レベルを維持することでロングサイクルのヒューズ書き込み制御信号を生成することを特徴とする。

本発明における前記第１及び第２のショートパルス信号は、テスターから供給される別々のショートパルス信号であることを特徴とする。

本発明の前記内部信号発生回路は、トリガー信号によりそのヒューズ書き込み制御信号を第１の論理レベルに初期化するトリガートランジスタと、テスターからのクロック信号、セット信号及びリセット信号を入力とするＪ−Ｋフリップフロップとから構成され、前記セット信号の立ち上がりエッジによりヒューズ書き込み制御信号を第２の論理レベルに設定し、前記リセット信号の立ち上がりエッジによりヒューズ書き込み制御信号を第１の論理レベルに設定することでロングサイクルのヒューズ書き込み制御信号を生成することを特徴とする。

本発明の半導体集積回路は、最適なアンチヒューズ書き込み用のロングサイクルのヒューズ書き込み信号をチップ内部で生成する内部信号発生回路を搭載する。内部信号発生回路を搭載することで、使用するテスターによらず最適なロングサイクルのヒューズ書き込み制御信号をチップ内部で生成することが可能である。そのために使用するテスターによらず組立後の工程において、アンチヒューズを使用した冗長回路により不良ビットを救済できる効果が得られる。またテスター制限が回避できることから、非常に高価であるテスターを買い換える必要がなく、設備投資額が低減できる効果が得られる。

本発明の半導体集積回路について、以下図を参照して詳細に説明する。本発明は、ロングパルス幅の信号を供給できないテスターを使用した場合にも、ロングパルスのヒューズ書き込み制御信号を生成し、アンチヒューズへの書き込みを可能にするものである。

本発明の半導体集積回路に搭載される内部信号発生回路の第１実施例について図１、２を参照して詳細に説明する。図１には本発明における内部信号発生回路の回路図を示す。図２には図１の内部信号発生回路のタイムチャートを示す。本実施例は、テスターから供給されるショートパルス信号を使って、ロングサイクルのヒューズ書き込み制御信号を生成させる内部信号発生回路の第１の例である。

実施例１の内部信号発生回路は、アンド回路１、インバータ回路２、３、４、５、トランスファーゲート６、７、及びトリガートランジスタ８から構成される。インバータ回路３、４、５は縦続接続され、リングオシレータ回路を構成する。インバータ回路３の入力は、トランスファーゲート６、又は７から入力される。入力信号がトランスファーゲート６から入力される場合にはインバータ回路が奇数段構成であり発振回路となる。トランスファーゲート７から入力される場合にはインバータ回路が偶数段構成であり、その状態を維持する回路となる。

アンド回路１には、テスターからのショートパルス信号Ｓ１と、内部生成されたテストモード信号Ｓ２とを入力する。その出力として内部制御信号Ｓ３をインバータ回路２と、トランスファーゲート６のＮｃｈ−Ｔｒのゲート電極及びトランスファーゲート７のＰｃｈ−Ｔｒのゲート電極に出力する。テスターからのショートパルス信号Ｓ１は、初期値をLow レベルに設定したものであり、テスター制限でHighレベル幅の限界は最大８００μsのショートパルス信号である。テストモード信号Ｓ２は、テスターからのワンショット信号によりＭＲＳ（Mode Register Set）として内部生成されたテストモード信号である。テストモード信号Ｓ２は、テストモード時には常にHighレベルとなる。本実施例でのヒューズ書き込みは、テストモード状態で実施する。

インバータ回路２は内部制御信号Ｓ３を入力され、トランスファーゲート６のＰｃｈ−Ｔｒのゲート電極及びトランスファーゲート７のＮｃｈ−Ｔｒのゲート電極に出力する。インバータ回路３はトランスファーゲート６からの出力又はトランスファーゲート７からの出力のいずれかが入力され、その出力をインバータ回路４に出力する。インバータ回路４はインバータ回路３からの出力を入力され、その出力をヒューズ書き込み制御信号Ｓ４として、トランスファーゲート７、インバータ回路５に出力する。インバータ回路５はヒューズ書き込み制御信号Ｓ４を入力され、トランスファーゲート６に出力する。

トランスファーゲート６はインバータ回路５からの出力を入力され、内部制御信号Ｓ３が正電圧のときに導通状態となり、インバータ回路３に出力する。トランスファーゲート７はヒューズ書き込み制御信号Ｓ４を入力され、内部制御信号Ｓ３が負電圧のときに導通状態となり、インバータ回路３に出力する。トリガートランジスタ８は、ドレイン、ソース、ゲートは、それぞれヒューズ書き込み制御信号Ｓ４、接地電位ＧＮＤ、トリガー信号ＤＬＬＲＥＳＥＴに接続される。

図２のタイムチャートを参照してその動作を説明する。ヒューズ書き込み制御信号Ｓ４は、トリガー信号ＤＬＬＲＥＳＥＴが入力されるまでは不定状態である。時刻Ｔ０において、ＭＲＳからのトリガー信号ＤＬＬＲＥＳＥＴが入力されると、トリガートランジスタ８がオンし、ヒューズ書き込み制御信号Ｓ４はLow レベルに初期化される。トリガー信号ＤＬＬＲＥＳＥＴにより本テストモードを含めた他のテストモードもリセットする。ショートパルス信号Ｓ１と、テストモード信号Ｓ２がLowレベルの場合は内部制御信号Ｓ３がLow レベルである。トランスファーゲート６が非導通状態、トランスファーゲート７が導通状態、リングオシレータのインバータ回路５はバイパスされる。インバータ回路は偶数段（図１においては、２段）構成となり、ヒューズ書き込み制御信号Ｓ４は初期状態のLow レベルを保持する。

時刻Ｔ１において、テストモード信号Ｓ２はHighレベルに切り替わるが、ショートパルス信号Ｓ１はLowレベルであり、内部制御信号Ｓ３はLow レベルのままである。従ってヒューズ書き込み制御信号Ｓ４は初期状態のLow レベルがそのまま保持される。本内部信号発生回路はテストモード信号Ｓ２がHighレベルの時にイネーブル状態となり、テスターからのショートパルス信号Ｓ１によって、ヒューズ書き込み制御信号Ｓ４を制御可能になる。

時刻Ｔ２において、テストモード信号Ｓ２がHighレベル状態で、テスターからのショートパルス信号Ｓ１をLow レベルからHighレベルに切り替える。トランスファーゲート６が導通状態になり、トランスファーゲート７が非導通状態となる。リングオシレータはインバータ回路３，４，５の奇数段構成となり、ヒューズ書き込み制御信号Ｓ４はHighレベルにセットされる。ショートパルス信号Ｓ１とテストモード信号Ｓ２のアンド論理を取っているのは、従来のヒューズ書き込み方法であるテスターからのロングサイクル信号をそのまま使用する場合のデバイス誤動作を防ぐためである。テスターからのショートパルス信号Ｓ１は半導体集積回路の任意のピンにアサインすることができる。仮に従来と同じくＯＤＴピンにアサインする場合には、このように２入力としてデバイス誤動作を防止する必要がある。

ヒューズ書き込み制御信号Ｓ４がHighレベル状態である時刻Ｔ３において、テスターからのショートパルス信号Ｓ１をLowレベルに切り替える。内部制御信号Ｓ３はLowレベルに切り替わる。そのためトランスファーゲート６が非導通状態、トランスファーゲート７が導通状態となる。インバータ回路５はバイパスされ、リングオシレータの縦続接続されたインバータ回路は偶数段となり、ヒューズ書き込み制御信号Ｓ４はそのまま保持される。このようにヒューズ書き込み制御信号Ｓ４は、再びテスターからのショートパルス信号Ｓ１がHighレベルに切り替わるまで、Highレベルを保持し続ける。

このテスターからのショートパルス信号Ｓ１のHighレベル期間Ｔｗ（時刻Ｔ２と時刻Ｔ３の間）には、インバータ回路３、４、５はリングオシレータとなり、発振する。そのためHighレベル期間Ｔｗは、インバータ回路３、４には信号が伝達され、インバータ回路５には信号が伝達されない期間とする必要がある。つまりショートパルス信号Ｓ１のHighレベル期間Ｔｗは、第２のトランスファーゲートにより縦続接続される偶数段のインバータ回路３、４の遅延時間より長く、第１のトランスファーゲートにより縦続接続される奇数段のインバータ回路３、４、５の遅延時間より短い期間とする。

時刻Ｔ４において、再びテスターからのショートパルス信号Ｓ１がHighレベルに切り替わると、内部制御信号Ｓ３もhighレベルに切り替わる。トランスファーゲート６が導通状態、トランスファーゲート７が非導通状態となる。インバータ回路３、４、５からなるリングオシレータは発振し、ヒューズ書き込み制御信号Ｓ４はLowレベルにリセットされる。ショートパルス信号Ｓ１がHighレベルの期間Ｔｗ後の時刻Ｔ５において、テスターからのショートパルス信号Ｓ１がLowレベルに切り替わったとしても、ヒューズ書き込み制御信号Ｓ４はLowレベルに保持されたままとなる。

以下時刻Ｔ６〜Ｔ９においては、時刻Ｔ２〜Ｔ５と同様な動作を繰り返す。時刻Ｔ６において、ショートパルス信号Ｓ１がHighレベルに切り替わると、ヒューズ書き込み制御信号Ｓ４はhighレベルにセットされる。時刻Ｔ７において、ショートパルス信号Ｓ１がLowレベルに切り替わっても、ヒューズ書き込み制御信号Ｓ４はHighレベルを維持する。時刻Ｔ８において、ショートパルス信号Ｓ１がHighレベルに切り替わると、ヒューズ書き込み制御信号Ｓ４はlowレベルにセットされる。

時刻Ｔ９において、ショートパルス信号Ｓ１がLowレベルに切り替わっても、ヒューズ書き込み制御信号Ｓ４はLowレベルを維持する。このように本内部信号発生回路は、奇数番目のテスターからのショートパルス信号Ｓ１のRISEエッジでヒューズ書き込み制御信号Ｓ４をHighレベルにセットする。偶数番目のテスターからのショートパルス信号Ｓ１のRISE エッジでヒューズ書き込み制御信号Ｓ４をLowレベルにリセットするように構成する。

本実施例の内部信号発生回路は、トリガー信号によりその出力を第１の論理レベルに初期化するトリガートランジスタと、奇数段のインバータ回路と、そのインバータ回路を奇数段構成として縦続接続する第１のトランスファーゲートと、一部のインバータ回路をバイパスし、インバータ回路を偶数段構成として縦続接続する第２のトランスファーゲートとから構成する。テスターからのショートパルス信号Ｓ１の奇数番目のRISEエッジでヒューズ書き込み制御信号Ｓ４をHighレベルにセットする。偶数番目のRISE エッジでヒューズ書き込み制御信号Ｓ４をLowレベルにリセットする。

このようにしてテスターからのショートパルス信号により、ロングサイクルで、ロングパルス幅の、且つ任意のＤｕｔｙのヒューズ書き込み制御信号を生成できる。上記の内部信号発生回路をデバイス内部に搭載することにより、テスターの性能に制限されることなくデバイス内部で、ロングサイクルのヒューズ書き込み制御信号を生成できる。このためテスターの性能に制限されることなく、アンチヒューズへの書き込みが可能となる。

本発明の半導体集積回路に搭載される内部信号発生回路の第２実施例について図３、４を参照して詳細に説明する。図３には実施例２の内部信号発生回路の回路図を示す。図４には図３の内部信号発生回路のタイムチャートを示す。本実施例は、テスターからの複数のショートパルス信号を使って、ロングサイクルのヒューズ書き込み制御信号を生成させる内部信号発生回路の実施例である。

第２の内部信号発生回路は、Ｊ−Ｋフリップフロップ回路９とトリガートランジスタ８から構成される。Ｊ−Ｋフリップフロップ回路９の出力がヒューズ書き込み制御信号Ｓ４となる。トリガートランジスタ８のドレイン、ソース、ゲートは、それぞれヒューズ書き込み制御信号Ｓ４、接地電位ＧＮＤ、トリガー信号ＤＬＬＲＥＳＥＴに接続される。Ｊ−Ｋフリップフロップ回路９のセット入力としてテスターからのショートパルス信号Ｓ１、リセット入力としてテスターからのショートパルス信号Ｓ５、クロックパルスとしてテスターからのショートパルス信号Ｓ０が入力される。ショートパルス信号Ｓ１、Ｓ５の立ち上がり（RISE）エッジに同期して動作する。

これらのテスターからのショートパルス信号Ｓ１、Ｓ５が入力されるピンは特に限定されるものではなく、適当なピンを選択できる。例えばショートパルス信号Ｓ１はＯＤＴピンに、ショートパルス信号Ｓ１はライトイネーブルピンに入力することができる。ショートパルス信号Ｓ０は基準クロックパルスであり、本来のクロックピンに入力することが好ましいが、他のピンを利用することもできる。

図４のタイムチャートを参照してその動作を説明する。テスターからのショートパルス信号Ｓ０、Ｓ１、Ｓ５は、初期値をLowレベルに設定したものであり、テスター制限でHighレベル幅の限界は最大８００μsのショートパルス信号である。最初はＪ―Ｋフリップフロップのセット入力（Ｓ１）、リセット入力（Ｓ５）がLowレベルの状態である。トリガー信号ＤＬＬＲＥＳＥＴをHighレベルに切り替え、ヒューズ書き込み制御信号Ｓ４はLowレベルに初期化される。

その後、Ｊ−Ｋフリップフロップのセット入力であるショートパルス信号Ｓ１をHighレベルに切り替え、ヒューズ書き込み制御信号Ｓ４をHighレベルにセットする。ショートパルス信号Ｓ１はテスターの制限を受けＨ幅を８００μs以上にすることは出来ない。そのためショートパルス信号Ｓ１はLow レベルに切り替わるが、Ｊ―Ｋフリップフロップのリセット入力であるショートパルスＳ５がLowレベルのままであることから、ヒューズ書き込み制御信号Ｓ４はHighレベルを保持する。

その後、仮にヒューズ書き込み制御信号Ｓ４のHighレベル幅を５０ｍｓとする場合は、５０ｍｓ後にショートパルス信号Ｓ２をHighレベルに切り替える。ショートパルス信号Ｓ２がHighレベルに切り替わるとヒューズ書き込み制御信号Ｓ４はLow レベルにリセットされる。ショートパルス信号Ｓ２もテスター制限でHighレベル幅を８００μs以上にすることは出来ない。そのためショートパルス信号Ｓ２はLow レベルに切り替わるが、セット入力であるショートパルス信号Ｓ１がLowレベルのままであることから、ヒューズ書き込み制御信号Ｓ４はLowレベルに保持されたままである。再び、ショートパルス信号Ｓ１をHighレベルに切り替え、ヒューズ書き込み制御信号Ｓ４をHighレベルにセットする。このように順次ショートパルス信号Ｓ１及びＳ５をHighレベルに切り替えることでロングサイクルのヒューズ書き込み制御信号Ｓ４を生成する。

従って、本実施例のＪ−Ｋフリップフロップを使用した場合には、必要なヒューズ書き込み制御信号Ｓ４の信号を生成するためには下記のように設定すればよい。ヒューズ書き込み制御信号Ｓ４のHighレベル幅は、テスターからのショートパルス信号Ｓ１の RISEエッジから、ショートパルス信号Ｓ２のRISEエッジまでとする。ヒューズ書き込み制御信号Ｓ４のLowレベル幅は、テスターからのショートパルス信号Ｓ２のRISE エッジから、ショートパルス信号Ｓ１のRISEエッジまでとする。このように設定することで、例えば、Highレベル幅５０ｍｓ、Lowレベル幅６０ｍｓのロングパルス幅のヒューズ書き込み制御信号Ｓ４を生成できる。ロングパルス、ロングサイクルのヒューズ書き込み制御信号Ｓ４を内部生成することで、テスター制限を回避でき、テスターの有効活用が可能になる。

以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。

実施例１における内部信号発生回路の回路図である。図１における内部信号発生回路のタイムチャートである。実施例２における内部信号発生回路の回路図である。図３における内部信号発生回路のタイムチャートである。ＭＯＳトランジスタにより構成したアンチヒューズの模式図である。アンチヒューズの書き込み電圧波形図である。ロングパルス幅が制限されたテスターの信号波形図である。

符号の説明

１アンド回路
２、３、４、５インバータ回路
６、７トランスファーゲート
８トリガートランジスタ
９Ｊ−Ｋフリップフロップ
Ｓ０、Ｓ１、Ｓ２、Ｓ５ショートパルス信号
Ｓ３内部制御信号
Ｓ４ヒューズ書き込み制御信号
ＤＬＬＲＥＳＥＴトリガー信号
ＶＰＰＳＶＴ書き込み正電圧
ＶＢＢＳＶＴ書き込み負電圧
ＯＤＴヒューズ書き込み信号

Claims

テスターから供給されるショートパルス信号を使って、ロングサイクルのヒューズ書き込み制御信号を生成する内部信号発生回路を備えたことを特徴とする半導体集積回路。
前記内部信号発生回路は、テスターから供給されるトリガー信号によりそのヒューズ書き込み制御信号を第１の論理レベルに初期化し、テスターから供給される第１のショートパルス信号によりその出力を第２の論理レベルに設定し、テスターから供給される第２のショートパルス信号によりそのヒューズ書き込み制御信号を第１の論理レベルに設定することを特徴とする請求項１に記載の半導体集積回路。
前記第１及び第２のショートパルス信号は、テスターから供給される同一信号の連続した２つのショートパルス信号であり、前記第１及び第２のショートパルス信号を含む奇数番目及び偶数番目のショートパルス信号によりヒューズ書き込み制御信号を第２の論理レベル及び第１の論理レベルに設定することを特徴とする請求項２に記載の半導体集積回路。
前記内部信号発生回路は、トリガー信号によりその出力を第１の論理レベルに初期化するトリガートランジスタと、奇数段のインバータ回路と、そのインバータ回路を奇数段構成として縦続接続する第１のトランスファーゲートと、一部のインバータ回路をバイパスさせ、そのインバータ回路を偶数段構成として縦続接続する第２のトランスファーゲートとから構成され、前記第１のトランスファーゲートが導通されたときにヒューズ書き込み制御信号レベルを変更し、前記第２のトランスファーゲートが導通されたときにヒューズ書き込み制御信号レベルを維持することを特徴とする請求項３に記載の半導体集積回路。
前記奇数番目及び偶数番目のショートパルス信号の活性レベル期間は、前記第２のトランスファーゲートにより縦続接続される偶数段のインバータ回路の遅延時間より長く、前記第１のトランスファーゲートにより縦続接続される奇数段のインバータ回路の遅延時間より短いことを特徴とする請求項４に記載の半導体集積回路。
前記奇数番目のショートパルス信号の活性レベルにより第１のトランスファーゲートは導通、第２のトランスファーゲートは非導通となり、前記ヒューズ書き込み制御信号を第２の論理レベルに設定し、前記奇数番目のショートパルス信号の非活性レベルにより第１のトランスファーゲートは非導通、第２のトランスファーゲートは導通となることで前記第２の論理レベルを維持し、
前記偶数番目のショートパルス信号の活性レベルにより第１のトランスファーゲートは導通、第２のトランスファーゲートは非導通となり、前記ヒューズ書き込み制御信号を第１の論理レベルに設定し、前記偶数番目のショートパルス信号の非活性レベルにより第１のトランスファーゲートは非導通、第２のトランスファーゲートは導通となることで前記第１の論理レベルを維持することでロングサイクルのヒューズ書き込み制御信号を生成することを特徴とする請求項５に記載の半導体集積回路。
前記第１及び第２のショートパルス信号は、テスターから供給される別々のショートパルス信号であることを特徴とする請求項２に記載の半導体集積回路。
前記内部信号発生回路は、トリガー信号によりそのヒューズ書き込み制御信号を第１の論理レベルに初期化するトリガートランジスタと、テスターからのクロック信号、セット信号及びリセット信号を入力とするＪ−Ｋフリップフロップとから構成され、前記セット信号の立ち上がりエッジによりヒューズ書き込み制御信号を第２の論理レベルに設定し、前記リセット信号の立ち上がりエッジによりヒューズ書き込み制御信号を第１の論理レベルに設定することでロングサイクルのヒューズ書き込み制御信号を生成することを特徴とする請求項７に記載の半導体集積回路。