KR100413140B1

KR100413140B1 - 집적회로

Info

Publication number: KR100413140B1
Application number: KR1019950072151A
Authority: KR
Inventors: 죠셉 맥파트랜드 로버트
Original assignee: 에이티 앤드 티 코포레이션
Priority date: 1994-12-23
Filing date: 1995-12-23
Publication date: 2004-07-23
Also published as: GB9525591D0; GB2296585A; HK106197A; GB2296585B; KR960025779A; US5534797A

Abstract

집적 회로는 각각의 행 라인의 전압을 각각 올리기 위한 복수의 행 디코더-드라이버 회로들을 포함한다. 복수의 행 디코더-드라이버 회로들 각각은 복수의 어드레스 비트들을 수신할 수 있는 어드레스 디코더를 포함한다. 디코딩되는 경우, 그 복수의 어드레스 비트들은 출력을 제공하기 위해 복수의 행 디코더-드라이버들 중 하나를 식별한다. 복수의 행 디코더-드라이버들 각각은 게이트를 갖는 입력 트랜지스터를 갖는다. 그 입력 트랜지스터는 전원 공급 노드와 어드레스 디코더 사이에 연결된 도전 경로를 갖는다. 신호 발생 회로는 식별된 행 디코더-드라이버 회로와 연관된 각각의 행 라인의 전압을 올리기 위해 신호를 수신한다. 그 신호 발생 회로는 복수의 행 디코더-드라이버 회로들 각각의 입력 트랜지스터의 게이트에 연결된 출력을 제공한다. 그 신호 발생 회로는 각각의 행 라인의 전압을 올리기 위한 신호를 수신할 경우 도전 에지 부근에 입력 트랜지스터들 각각의 게이트 전압을 유지한다. 그렇지 않으면, 신호 발생 회로는 그 게이트 전압을 접지 전위로 유지한다.

Description

집적 회로

기술분야

본 발명은 반도체 메모리 디바이스들에 관한 것이며, 특히 메모리 어레이 내에서 행 어드레스를 디코딩하고 어드레스된 행의 전압을 올리고 내리는 행 디코더-드라이버 회로들(row driver-decoder circuits)에 관한 것이다.

발명의 배경

디코더-드라이버 회로들은 메모리를 통합한 집적 회로의 부분이다. 메모리는 통상 메모리 셀들의 어레이를 포함한다. 메모리 셀은 그 셀의 열(column) 라인에 또는 열 라인으로부터 데이터를 전송하는 동안 그 셀의 행 라인을 선택하고 그 행 라인의 전압을 올림으로써 활성화된다. 통상적으로 2진(binary)의 행 어드레스가 메모리 회로에 제공된다. 판독 또는 기록 사이클의 프리차지부(precharge portion) 동안, 행 디코더-드라이버 회로는 모든 행 라인들을 접지 전위로 유지한다. 그 행 디코더-드라이버 회로는 판독 또는 기록 사이클의 활성 부분동안 어드레스된 행의 전압을 접지 전위로부터 VDD와 같은 비-접지 전위로 올린다. 행 디코더-드라이버 회로들은 사이클의 활성 부분동안 어드레스되지 않은 모든 행들을 접지 전위로 유지한다. 메모리들이 크기가 증가함에 따라, 즉, 메모리들이 점점 더 많은 메모리 셀들을 포함함에 따라, 어드레스 디코딩 및 드라이버 회로들은 어드레스를 디코딩하기 위해 보다 많은 공간과 보다 많은 시간을 필요로 하므로, 보다 복잡해지게 된다. 디코딩 회로들에서의 속도 개선이 바람직하다. 집적 회로들이 점점 더 작은 라인 폭들을 사용하여 제조되기 때문에, 행 디코더-드라이버 회로들에 대한 이용 가능한 영역은 감소된다. 그 행 디코더-드라이버 회로는 디코딩 되는 행과 동일한 피치 간격으로 제조된다. 온-피치(on-pitch)의 행 디코더-드라이버 회로들을 레이-아웃(lay-out)할 때, 공간 제약들이 몇몇 회로 설계들을 불가능하게 한다.

종래의 기술에서, 행 디코더-드라이버 회로는 전원 공급 VDD에 접속된 소스 및 접지된 게이트를 갖는 P-채널 트랜지스터를 포함하였고, 그리하여, 온 상태로유지되었다. 온 상태 시 및 드레인 상의 임의의 풀다운(pulldown) 부재 시에, 그 P-채널 트랜지스터의 드레인은 논리 하이(logic high)로 유지되었다. 적절한 어드레스가 수신될 때, 그 P-채널 트랜지스터의 드레인은 접지에 연결되었고 노드와 연관된 커패시터를 방전시키는 속도로 로우로 풀링했다(pulled). 그러나, 노드 방전은 P-채널 트랜지스터가 연속하여 도전 상태에 있도록 함으로써 억제되었으며, 그리하여 그 노드를 VDD에 전기적으로 연결하였다. 연속적인 P-채널 트랜지스터 도전은 그 노드와 연관된 커패시턴스의 비교적 느린 방전을 초래했다. 차례로, 접지 전위로부터 비-접지 전위로의 선택된 행 라인의 전이 속도는 비교적 느렸다. 연속적인 P-채널 트랜지스터 도전을 극복하기 위해, P-채널 트랜지스터의 드레인을 접지에 연결한 트랜지스터 또는 트랜지스터들의 이득은 P-채널 트랜지스터의 이득보다 실질적으로 더 커야한다. 이것은 이러한 노드를 연결시킨 임의의 트랜지스터들이 비도전 상태로 스위칭될 때, P-채널 트랜지스터 드레인의 노드 커패시턴스를 증가시키고, 노드-VDD 전위를 프리차지하는데 필요한 시간을 실제로 증가시킨다. 결과적으로, VDD로부터 접지로의 선택된 행의 전이 속도는 비교적 느리다. 요구되는 것은 커패시턴스를 신속히 충전 및 방전하는 기술이며, 교대로 접지 전위로부터 비접지 전위로 행 라인을 신속히 전이시키거나 비접지 전위로부터 접지 전위로 행 라인을 신속히 전이시키기 위한 기술이다.

발명의 개요

본 발명의 예시적인 실시예에 따라, 집적 회로가 각각의 행 라인의 전압을 각각 올리기 위한 복수의 행 디코더-드라이버 회로들을 포함한다. 복수의 행 디코더-드라이버 회로들 각각은 복수의 어드레스 비트들을 수신할 수 있는 어드레스 디코더를 포함한다. 디코딩될 때, 복수의 어드레스 비트들은 출력을 제공하기 위해 복수의 행 디코더-드라이버들 중 하나를 식별하여 출력에 제공한다. 복수의 행 디코더-드라이버들 각각은 게이트를 갖는 입력 트랜지스터를 갖는다. 그 입력 트랜지스터는 전원 공급 노드와 어드레스 디코더 사이에 연결된 도전 경로를 갖는다. 신호 발생 회로는 그 식별된 행 디코더-드라이버 회로와 연관된 각각의 행 라인의 전압을 올리기 위해 신호를 수신한다. 그 신호 발생 회로는 복수의 행 디코더-드라이버 회로들 각각의 입력 트랜지스터의 게이트에 연결되는 출력을 제공한다. 신호 발생 회로 출력은 각각의 행 라인 전압을 올리는 신호를 수신할 때 도전 에지 부근에 입력 트랜지스터들 각각의 게이트 전압을 유지한다. 그렇지 않으면, 신호 발생 회로는 게이트 전압들을 접지 전위로 유지한다.

상세한 설명

제 1 도는 8개의 행 디코더-드라이버들(RD1 내지 RD8)의 유닛의 블록도를 도시한다. 각각의 행 디코더-드라이버(RD1 내지 RD8)는 아래에서 보다 상세하게 논의되는 바와 같이, RCOM 신호와, 비트들(A3, A2, A1) 및 이들의 보수(complement)로부터 선택된 3개의 어드레스 비트들(ADDRESS1, ADDRESS2, ADDRESS3)을 수신한다. 행 어드레스의 몇몇 프리코딩(precoding)은 3개의 어드레스 비트들이 제 1 도의 회로에 제공되기 전에 이루어진다. 3개의 어드레스 비트들은 8개 중 1개의(one-of-eight) 행 선택을 위해 제공된다. 제 1 도의 8개의 행 디코더-드라이버 회로들은 512개의 행들의 메모리에 대해 64개 유닛들 각각에 복제된다(replicated). 공통RCOM 신호는 8개의 행 드라이버들의 64개 유닛들 모두에 제공된다. 다른 구성들도 가능하다.

행 디코더-드라이버(RD1)의 예시적인 실시예의 개략도가, 트랜지스터들(M1, M4)이 P-채널 트랜지스터들이고 트랜지스터들(M2, M3, M5)이 N-채널 트랜지스터들인 제 2 도에 도시되어 있다. 설명의 목적들을 위해, P-채널 및 N-채널 트랜지스터들의 임계 전압 강하는 동일할 필요는 없지만 동일한 것으로 가정한다. 트랜지스터들(M1, M2, M3)의 도전 경로는 전원 공급 단자(VDD)와 ADDRESS3 사이에 전기적으로 연결된다. 트랜지스터(M1)의 드레인은 트랜지스터(M2)의 드레인에 전기적으로 연결되고 노드(N1)를 정의한다. 트랜지스터(M2)의 소스는 트랜지스터(M3)의 드레인에 연결되고 노드(N2)를 정의한다. 트랜지스터(M1)의 게이트는 RCOM에 연결된다. ADDRESS1은 트랜지스터(M2)의 게이트에 연결되고; ADDRESS2는 트랜지스터(M3)의 게이트에 연결된다. 트랜지스터(M3)의 소스는 ADDRESS3에 연결된다. 트랜지스터들(M2, M3)은 노드(N1)와 ADDRESS3 사이에 연결된 어드레스 디코더로서 기능한다.

트랜지스터들(M4, M5)은 인버터(22)로서 전압 소스(VDD)와 접지 사이에 전기적으로 연결된다. 트랜지스터들(M4, M5)의 게이트들은 노드(N1)에 전기적으로 연결된다. 트랜지스터(M4)의 드레인은 트랜지스터(M5)의 드레인에 전기적으로 연결되고, 출력(ROW)을 제공한다. ROW가 논리 하이(logic high)로 전이하도록 하기 위해, 노드(N1)가 논리 로우(low)로 풀링된다. 노드(N1)가 논리 하이로 풀링될 경우, ROW는 논리 로우로 전이할 것이다.

제 1 도에 도시된 바와 같이, ROWUP은 행 디코더-드라이버에 직접적으로 제공되지 않는 신호이다. ROWUP은 RCOM 발생 회로(20)에 제공된 신호이다. ROWUP은 통상적으로 메모리에 입력되는 클록 신호의 역에 대응한다. 제 4 도에서 알 수 있듯이, 클록이 하이일 경우, ROWUP은 로우이며, 메모리는 프리차지 상태에 있다. 클록이 로우일 경우, ROWUP은 하이이며, 메모리는 활성 상태에 있으며, 이 때 한 행 즉, 선택된 행은 하이로 전이할 것이다. 제 4 도에서 알 수 있듯이, ROWUP이 프리차지 단계 동안과 같이 로우일 경우, RCOM 또한 로우이다. 어떤 행 라인도 하이로 전이하지 않을 것이다. ROWUP이 하이로 전이할 때, RCOM 또한 하이로 전이하지만, 그 기준만으로는 어떤 행도 하이로 전이하지는 않을 것이다. 행이 전이하기 위해서는, 제 2 조건도 만족해야 한다. 선택된 행 디코더-드라이버에 있어서, 노드(N1)가 또한 ADDRESS3 및 트랜지스터들(M2, M3)에 의해 로우로 풀링되어야 한다. RCOM이 하이인 동안에는, RCOM은 VDD로부터 강하된 임계 전압보다 다소 낮은 전압이다.

RCOM을 발생시키기 위한 RCOM 발생 회로(20)는 제 3 도에 보다 상세히 도시된다. 예시적인 실시예에서, 트랜지스터들(M10, M12, M14, M16, M18)은 P-채널 트랜지스터들이다. 트랜지스터들(M11, M13, M15, M17, M19)은 N-채널 트랜지스터 들이다. 트랜지스터들(M10, M11)은 인버터(24)로서 전기적으로 연결되어 있다. 트랜지스터들(M10, M11)의 도전 경로는 VDD와 접지와 같은 기준 전위(VSS) 사이에 전기적으로 연결되어 있다. 트랜지스터들(M10, M11)의 게이트들은 인버터(24)에 대한 입력으로서 ROWUP을 수신하도록 전기적으로 연결된다. 공통 드레인들은 출력으로서 노드(N3)에 연결된다.

트랜지스터들(M12, M13)은 VDD와 기준 전위(VSS) 사이에 전기적으로 연결된 트랜지스터들(M12, M13)의 도전 경로들을 통해 인버터(26)로서 전기적으로 연결된다. 트랜지스터들(M12, M13)의 게이트들은 인버터(26)에 대한 입력으로서 노드(N3)에 전기적으로 연결된다. 공통 드레인들은 출력으로서 노드(N4)에 연결된다.

트랜지스터들(M15, M16)의 도전 경로들은 노드들(N5, N6) 사이에 전기적으로 병렬 연결된다. 트랜지스터(M14)의 도전 경로는 노드(N5)와 VDD 사이에 전기적으로 연결된다. 트랜지스터(M19)의 도전 경로는 노드(N6)와 전위(VSS) 사이에 전기적으로 연결된다. 트랜지스터(M19)의 게이트는 또한 회로(20)의 출력(RCOM)을 제공하는 노드(N6)에 연결된다. 트랜지스터들(M14, M15)의 게이트는 노드(N4)에 전기적으로 연결된다. 트랜지스터(M16)의 게이트는 노드(N3)에 전기적으로 연결된다. 트랜지스터(M17)의 도전 경로들은 노드(N6)와 기준 전위(VSS) 사이에 연결된다. 트랜지스터(M17)의 게이트는 노드(N3)에 연결된다. 트랜지스터(M18)의 도전 경로는 VDD와 노드(N6) 사이에 연결된다.

디코더-드라이버(RD1)의 출력과 같이, ROW1을 구동시키는 행 라인이 하이로 전이되도록 하기 위해서, 노드(N1)를 로우로 풀링하는 것이 필요하다. 바람직한 것은 판독 또는 기록 사이클의 활성 부분 동안에는 턴 오프되고, 그 사이클의 프리차지 부분 동안에는 노드(N1)를 신속히 풀 업(pull up)하기 위해 노드(N1)에 큰 전류를 제공하는, 선택된 행 디코더-드라이버 회로에 트랜지스터(M1)를 갖는 것이다. 이상적으로, 트랜지스터(M1)는 어드레스 라인들의 논리적 조합에 의해 스위칭될 수 있고, 사실상 3개의 입력 AND 게이트의 출력일 수 있다. AND 게이트에 대한 3개의입력들은 ADDRESS1, ADDRESS2 및 ADDRESS3의 역일 수 있다. 그러나, 행 디코더-드라이버 회로가 한 행의 피치 상에 레이-아웃되어야 하는 제한으로, 기재된 바와 같이 접속된 3개의 입력 AND 게이트에 대한 공간이 충분하지 않다. 그러므로, 대안의 접근법이 제공되어야 한다.

동작 시, RCOM은 판독 또는 기록 동작에 대비하여 판독 또는 기록 사이클의 활성 부분 동안 하이로 전이한다 하이 상태에서, RCOM은 VDD 아래의 하나의 임계 전압 강하의 약간 아래에 있다. 제 2 도를 참조하면, 판독 및 기록 사이클의 활성 부분 동안, ADDRESS1이 논리 하이일 때, 트랜지스터(M2)는 턴 온될 것이다. 유사하게, ADDRESS2가 논리 하이일 때, 트랜지스터(M3)가 턴 온될 것이다. ADDRESS3이 로우, 즉 접지 전위에 있으면, ADDRESS1 하이, ADDRESS2 하이, ADDRESS3 로우의 조합은 노드(N1)를 접지에 전기적으로 연결시킬 것이고, 그리하여 노드(N1)를 로우로 구동시킨다. 노드(N1)가 로우로 전이할 때, 인버터(22)의 출력은 하이로 전이한다. 인버터(22)의 출력은 ROW이며, 이는 각각의 행 드라이버와 연관된 메모리 셀들의 행 라인의 전압 레벨을 올리는데 사용된다. 트랜지스터들(M2, M3)의 동작은 트랜지스터(M1)의 동작과 반대이다. 트랜지스터(M1)는 노드(N1)를 VDD의 전압으로 유지하는 경향이 있다. RCOM은 트랜지스터(M1)의 게이트에 인가된다. RCOM이 하이일 때, 트랜지스터(M1)의 게이트는 VDD 아래의 하나의 임계 전압 강하보다 약간 더 낮기 때문에, 트랜지스터(M1)는 단지 약간 도전성이고 노드(N1)의 접지로의 전이에 대해 매우 약간의 저항을 제공한다. 트랜지스터(M1)는 단지 사이클의 활성 부분 동안 단지 약간 도전성이기 때문에, 즉 거의 오프이기 때문에, 트랜지스터(M1)의 이득은트랜지스터(M1)가 도전 상태로 유지되는 종래 기술에 비해 비교적 클 수 있다. 트랜지스터(M1)의 비교적 큰 이득에 기인하여, 그 사이클의 프리차지 부분 동안, 노드(N1)는 보다 신속히 하이로 전이할 수 있으며, 접지 전위로의 미리 선택된 행 라인의 비교적 신속한 전이를 초래한다. 부가적으로, 메모리 억세스 사이클의 활성 부분 동안, 선택된 행 디코더-드라이버의 노드(N1)는 비교적 신속하게 접지로 전이할 수 있으며, 선택된 행 라인에 보다 신속한 하이로의 전이를 초래한다.

RCOM은 트랜지스터(M1)를 턴 온 및 턴 오프하기 위해 사용되는 신호이다. 이는 제 1 도에 도시된 바와 같이 모든 행 디코더들에 제공되는 신호이다. 선택된 행이 ROW1이면, 접지 전위에 남아있는 ROW2 내지 ROW8과 관련된 7개의 행 디코더-드라이버들(RD2 내지 RD8)에서는, 각각의 행 디코더-드라이버 회로들 각각의 트랜지스터(M1)는 노드(N1)를 유지시키기 위해서 VDD의 전위를 지속해야 한다. 이는 트랜지스터(M1)가 턴 오프될 수 있는 것은 턴 온 될 행과 연관된 행 디코더에서만 된다. 하이로 전이하는 행 라인과 관련된 행 디코더-드라이버에서는, 노드(N1)가 접지로 풀링 다운된다(pulled down). 판독 또는 기록 사이클의 프리차지 부분에서, RCOM이 모든 8개의 행 드라이버들(RD1 내지 RD8)에 공통이기 때문에, RCOM은 접지 전위에 있을 것이다. 이는 트랜지스터(M1)를 갖는 모든 8개의 행 드라이버들의 턴 온을 초래한다. 각각의 트랜지스터(M1)가 턴 온된 채로, 각각의 행 드라이버의 노드(N1)는 행 드라이버 각각의 각 행 출력이 논리 로우임을 보증하는 논리 하이가 된다. 그러나, 논리 하이인 하나의 행을 갖는 것이 소망되는 판독 또는 기록 사이클의 활성 부분 동안, 신호 RCOM은 VDD로부터 다운된 하나의 임계 전압보다 약간더 낮은 전압 레벨이 된다. 이는 트랜지스터(M1)를 약간 턴 온된 상태로 유지시킨다. 약간 온 상태에서, 트랜지스터(M1)는 매우 높은 저항을 갖는다. 트랜지스터(M1)는 종래 기술의 설계들에서 가졌던 이득보다 더 큰 이득을 갖도록 크기가 결정될 수 있다. 더 큰 이득 영역은, 트랜지스터들(M4, M5)의 기생 커패시턴스 및 게이트 커패시턴스를 충전시키기 위해 보다 큰 전류를 제공할 수 있도록, 트랜지스터(M1)를 더 강한 디바이스로 만든다. 트랜지스터(M1)의 게이트는 접지 전위에 있을 때, 노드(N1)를 VDD의 전위로 신속하게 풀 업(pull up)하는 비교적 낮은 저항을 갖는다. 판독-기록 사이클의 활성 부분에서, RCOM은 VDD로부터 다운된 임계 전압보다 약간 더 낮은 전압 레벨로 올라간다. 이는 트랜지스터(M1)를 약간 턴 온하며, 이는 트랜지스터(M1)가 더 큰 저항 상태로 될 것임을 의미한다. 트랜지스터(M1)가 높은 저항 상태일 때, 노드(N1)를 높은 전압으로 전이하도록 선택된 하나의 행 선택 라인의 로우로 풀링하고 노드(N1)를 매우 신속하게 로우로 풀링하는 것이 가능하며, 이는 차례로 그 행 라인이 매우 신속하게 하이로 전이되도록 한다. 이는 제 4 도의 타이밍도에 실선으로 도시된다. 그 실선은 보다 신속히 로우로 전이하는 노드(N1)에서의 전압을 보여주고 있고, 점선은 종래 기술보다 더 신속히 하이로 전이하는 행 선택 라인을 보여주고 있다. 마찬가지로, 활성 상태에서 프리차지 상태로 전이할 때, RCOM은 로우로 전이하여, 다시 접지 전위로 된다. RCOM이 트랜지스터(M1)의 게이트에 인가되기 때문에, 이것은 트랜지스터(M1)를 턴 온하여 트랜지스터(M1)를 매우 낮은 저항으로 하고 노드(N1)를 종래 기술에 비해 매우 신속하게 풀링-업하도록 허용한다. 인버터(22)의 동작을 통해 차례로 매우 신속하게 하이로 풀링된 노드(N1)는 어드레스된 행 라인이 종래 기술에 비해 매우 신속하게 접지 전위로 전이하도록 한다. 접지 전위로 전이하는 행 선택 라인은 제 4 도에 실선으로서 도시되고 점선으로 도시된 종래 기술과 비교된다. 트랜지스터(M5)는 턴 온될 때 ROW를 접지 전위로 풀링한다.

ROWUP이 하이로 전이할 때, 인버터(24)의 출력 노드(N3)는 로우로 전이한다. 노드(N3)가 로우로 전이할 때, 노드(N4)는 하이로 전이한다. 트랜지스터들(M15, M16)은 동시에 턴 온 및 턴 오프하고, 둘 다 온되거나 또는 둘 다 오프된다. 둘 모두, N-채널 디바이스 및 P-채널 디바이스에 대한 이유는 노드(N5)가 RCOM과 동일한 전위에 있음을 보장하는 것이다. P-채널 디바이스는 노드를 적당히 풀링 업하지만, 노드를 적당히 풀링 다운하지는 못한다. N-채널 디바이스는 노드를 적당히 풀링 다운하지만, 노드를 적당히 풀링 업하지는 못한다. 제 3 도에 도시된 배치에서, 최선의 두 기능들이 트랜지스터들(M15, M16)로 달성된다. 트랜지스터(M18)는 특정 환경 하에서 다이오드로 구성된다. 트랜지스터(M18)의 게이트, 즉, 노드(N5)는 RCOM인 그 트랜지스터의 드레인에 접속된다. 이러한 상황은 트랜지스터들(M15, M16)이 턴 온되고 트랜지스터(M14)가 턴 오프될 때 발생한다. 노드(N6)에 제공된 전압은 신호(ROWUP)의 전압을 트래킹하지만, VDD 전압보다 낮은 하나의 전압 임계 강하보다 약간 더 높은 최대 진폭에 도달한다.

비록 회로들이 특정 형태의 트랜지스터들을 가진 것으로 본원에 도시되었을 지라도, 그 회로 기능들이 다른 형태들의 디바이스들을 사용하여 달성될 수 있음을 이해해야 한다.

제 1 도는 본 발명의 예시적인 실시예에 따른 집적 회로의 행 디코더-드라이버 회로(row decoder-driver circuit)의 일부의 블록도.

제 2 도는 제 1 도에 도시된 행 디코더-드라이버 회로의 개략도.

제 3 도는 제 1 도 및 제 2 도에 사용된 RCOM 신호를 발생시키기 위한 회로의 개략도.

제 4 도는 시간의 함수로서 작성된 제 2 도 및 제 3 도의 개략도들의 다양한 지점들에서 나타나는 전압들의 그래프 표현도.

* 도면의 주요부분에 대한 부호의 설명 *

20: RCOM 발생 회로 22, 26: 인버터

Claims

집적 회로에 있어서,

각각의 행 라인의 전압을 각각 올리기 위한 복수의 행 디코더-드라이버 회로들(예를 들어, RD1 내지 RD8)로서, 상기 복수의 행 디코더-드라이브 회로들 각각은 복수의 어드레스 비트들(예를 들어, ADDRESS3, ADDRESS2, ADDRESS1)을 수신할 수 있는 어드레스 디코더를 가지며, 상기 복수의 어드레스 비트들은 상기 어드레스 디코더에 의해 디코딩될 때 출력을 제공하기 위해 상기 복수의 행 디코더-드라이버들 중 하나를 식별하며, 상기 복수의 행 디코더-드라이버들 각각은 게이트를 갖는 입력 트랜지스터(예를 들어, M1)를 갖고, 상기 입력 트랜지스터(예를 들어, M1)는 전원 공급 노드(예를 들어, VDD)와 상기 어드레스 디코더 사이에 연결된 도전 경로를 갖는, 상기 복수의 행 디코더-드라이버 회로들, 및

신호 발생 회로(예를 들어, 20)로서, 상기 신호 발생 회로는 상기 식별된 행 디코더-드라이버 회로와 연관된 각 행 라인의 전압을 올리기 위해 신호(예를 들어, ROWUP)를 수신하고, 상기 신호 발생 회로는 상기 복수의 행 디코더-드라이버 회로들 각각의 상기 입력 트랜지스터(예를 들어, M1)의 게이트에 연결된 출력(예를 들어, RCOM)을 제공하고, 상기 출력은 상기 입력 트랜지스터의 도전 에지 부근에 각각의 입력 트랜지스터의 게이트를 유지하는, 상기 신호 발생 회로를 포함하는 것을 특징으로 하는, 집적 회로.
제 1 항에 있어서,

상기 도전 에지는 상기 전원 공급 노드(예를 들어, VDD)에서의 전압 아래의 하나의 임계 전압 강하인 것을 또한 특징으로 하는, 집적 회로.
제 1 항에 있어서,

상기 복수의 어드레스 비트들은 3개의 비트들(예를 들어, ADDRESS3, ADDRESS2, ADDRESS1)로 구성되는 것을 또한 특징으로 하는, 집적 회로.
제 1 항에 있어서,

적어도 하나의 어드레스 디코더의 트랜지스터는 2개의 트랜지스터들(예를 들어, M2 및 M3)로 구성되는 것을 또한 특징으로 하는, 집적 회로.