TWI488191B - 動態驅動器電路 - Google Patents

Description

動態驅動器電路

本發明是有關於包括供大負載用之驅動器之積體電路，且特別是有關於供低電壓記憶體裝置用之字線驅動器。

記憶體積體電路利用被字線驅動器供以電源之字線存取記憶體單元，字線驅動器能夠在大電容負載上於高速下驅動各種電壓。字線驅動器利用各種電壓位準驅動相關字線，電壓位準取決於記憶體之操作之模式，於此供快閃記憶體用之模式可包括讀取、程式化以及抹除操作模式。用於各種操作模式之電壓常常大於用於低電壓裝置之電源電壓。舉例而言，在一快閃記憶體中，供讀取操作用之字線電壓可能是大約5伏特，而供此裝置用之電源電壓可能是1.8伏特。

供多數記憶體裝置用之讀取模式常常是以速度為關鍵。然而，取決於由周邊電路(包括字線解碼器與驅動器選擇電路)所使用之電源電壓之低電壓可限制字線驅動器之切換速度。

本發明說明可被使用在低電壓、高速電路環境中以驅動高電容負載之驅動器電路。驅動器可包括一動態選擇電路，其設定驅動器之一控制節點。動態選擇電路包括一上 拉電路及一下拉電路(其因應於解碼的控制信號)，以及一上拉加速電路。上拉加速電路係被控制於控制節點之電壓轉換時升高電流。驅動器係適合被使用作為低電源電壓積體電路記憶體裝置中之一字線驅動器。驅動器可改善切換特徵而在增加的電路複雜性方面不需要相當的代價。

一種可使用作為於此所說明之一字線驅動器之電路包括一驅動器，其因應於一控制節點上之一電壓作切換；以及一電路，其供應一電壓給控制節點。供應一電壓給一控制節點之電路提供一第一靜態電流，其傾向於將控制節點上拉至一第一電源電壓；並因應於一信號選擇驅動器提供一戰鬥電流脈衝，用以將控制節點下拉至一第二電源電壓，藉以克服第一靜態電流。此外，一電路提供在選擇不導通戰鬥電流之驅動器之信號之一轉變上之一上拉升高電流，並施加一升高電流脈衝至控制節點以輔助快速地將控制節點拉至第一電源電壓。這種升高電流脈衝可在不需要來自負載之回饋的情況下被施加。

本技術之其他實施樣態與優點可藉由檢閱圖式與以下之詳細說明而獲得理解。

第1圖顯示可被使用在一種低電壓積體電路之字線驅動器及驅動器選擇電路，用以在一高電容負載上驅動一高電壓之電路圖。

於此例子中，驅動器包括p通道電晶體MP10，其具有一個連接至一第一電源電壓AVXP(來自電壓源11)之源 極，以及一個連接至一負載(其包括供一積體電路記憶體用之一全域字線15)之汲極。又，一n通道電晶體MN10具有一個連接至全域字線15之汲極，以及一個連接至一第二電源電壓NVSS(來自電壓源12)之源極。源極與汲極可被稱為電晶體之電流承載端子。電晶體MP10與MN10之閘極係一起連接至一驅動器控制節點14，於驅動器控制節點14產生電壓GWLB。因此，電晶體MP10與MN10係以一反相緩衝器之型式被連接，藉以在電壓GWLB低時傳送一高電壓AVXP在全域字線15上，並在電壓GWLB高時傳送一低電壓NVSS在全域字線15上。

第一電源電壓AVXP可藉由使用偏壓及電源電壓電路而產生，偏壓及電源電壓電路包括在積體電路上之一充電泵或其他電壓源。第一電源電壓AVXP可以依據裝置之操作模式而改變，而在某些模式中，可以大幅地高於被施加至晶片之電源電壓。第二電源電壓NVSS亦可藉由使用偏壓及電源電壓電路而產生，偏壓及電源電壓電路包括在積體電路上之一充電泵或其他電壓源。第二電源電壓NVSS可以依據裝置之操作模式改變，而在某些模式中，可以是負的。在某些模式中，NVSS係為接地電位。

一全域字線15可以耦接至一組局部字線驅動器，其因應於解碼信號以將全域字線耦接至局部字線。一全域字線15之電容負載因此可能是相當大的。

驅動器選擇電路係連接至控制節點14，並響應解碼的位址信號以控制電壓GWLB。於此例子中，驅動器選擇電路包括一上拉電路，其包括p通道電晶體MP1，p通道電 晶體MP1使其閘極被耦接至一固定偏壓WLBS，其傾向於使電晶體MP1維持在一相當弱的導電狀態中，藉以施加一靜態電流。因為大型的電容負載將使裝置之操作變慢，所以在驅動器具有大的電容負載之電路中，固定偏壓WLBS可以較佳地超過驅動器輸出之回饋。

又，驅動器選擇電路包括一下拉電路，其包括串聯在控制節點14及接地電位(或NVSS)之間的n通道電晶體MN1、MN2及MN3。於此例子中，電晶體MN1、MN2及MN3之閘極係分別連接至解碼的位址信號XBL2、XBL3及Sector。

在第1圖所顯示之電路中，上拉電路將一電流I2從第一電源電壓傳送至控制節點14，而下拉電路將一電流I1從節點14傳送至接地端。對於上拉與下拉電路之設計的一項限制出現在低電壓組態中，於此n通道電晶體MN0、MN1及MN2會因遍及此串聯之電晶體之小的過驅電壓而蒙受嚴重的本體效應(body effect)。於此情況下，電流I1將是相當小的。

又，此電路必須被設計成能使電流I1大幅地大於電流I2，俾能在控制節點14被選擇並從一高電壓轉變至一低電壓時，電流I1可快速地克服電流I2並將節點14下拉。另一方面，此電路亦必須被設計成能使電流I2大到足以在取消選擇控制節點14時，使節點14上之電壓相當快速地從低電壓轉變至高電壓。

這種組態顯現出一種困難的設計權衡，尤其在需要高速操作之環境中。一種處理切換之速度的方式係增加全域 字線15上之緩衝器，藉以允許電晶體MP10與MN10之尺寸被縮小。這減少了節點14之電容。然而，這種設計方法演變成增加面積之成本與裝置上之電路複雜性的問題。

第2圖顯示一改善的字線驅動器，其係藉由增加一種譬如藉由p通道電晶體MP12而實施之上拉加速電路而修正。

於此例子中，驅動器包括p通道電晶體MP20，其具有個連接至一第一電源電壓AVXP(來自電壓源21)之源極，以及一個連接至一負載之汲極，負載包括一條供一積體電路記憶體用之全域字線25。又，一n通道電晶體MN20具有一個連接至全域字線25之汲極，以及一個連接至一第二電源電壓NVSS(來自電壓源22)之源極。電晶體MP20與MN20之閘極係一起連接至一驅動器控制節點24，於驅動器控制節點24產生電壓GWLB。因此，電晶體MP20與MN20係以一反相緩衝器之型式被連接，藉以在電壓GWLB低時傳送一高電壓AVXP在全域字線25上，並在電壓GWLB高時傳送一低電壓NVSS在全域字線25上。

第一電源電壓AVXP可藉由使用偏壓及電源電壓電路而產生，偏壓及電源電壓電路包括一個在積體電路上之充電泵或其他電壓源。第二電源電壓NVSS亦可藉由使用偏壓及電源電壓電路而產生，偏壓及電源電壓電路包括一個在積體電路上之充電泵或其他電壓源。第一與第二電壓源可具有受限制的驅動功率，其乃因為它們可能需要充電泵或其他必須藉由使用一低電源電壓來產生高電壓之積體電路上的特殊電路。為了這個說明之目的，“供應電壓”表 示一種從一外部來源施加至一積體電路且主要用以供電給積體電路之電壓。另一方面，一電壓源或一電源電壓可包括用以於例如AVXP及NVSS之選擇的位準(包括於電源電壓之位準)下提供操作電壓之電路。

驅動器選擇電路係連接至控制節點24，並與解碼的位址信號響應以控制電壓GWLB。於此例子中，驅動器選擇電路包括一上拉電路，其包括p通道電晶體MP11，p通道電晶體MP11使其閘極被耦接至一固定偏壓WLBS，傾向於使其維持在一相當弱的導電狀態中。偏壓WLBS係獨立於負載下之電壓，也就是說其係在不需要在負載上的電壓回饋的情況下被產生。在其他實施例中，上拉電路可包括一個或多個電晶體或其他電路元件，其可提供一小上拉電流，此小上拉電流易於將控制節點24固定於一高位準，且可被來自一下拉電路之戰鬥電流克服。

又，驅動器選擇電路包括一下拉電路，其包括串聯在控制節點24及接地電位(或NVSS)之間的n通道電晶體MN11、MN12及MN13。於此例子中，電晶體MN11、MN12及MN13之閘極係分別連接至解碼的位址信號XBL2、XBL3及Sector。解碼的位址信號XBL2、XBL3及Sector在一驅動器選擇位準(位於或低於第一電源電壓)與一驅動器取消選擇位準之間轉換。舉例而言，驅動器選擇位準可以是大約VDD，其對一低電壓積體電路而言，譬如可以是1.8V。一驅動器取消選擇位準可以是大約接地位準。在其他實施例中，下拉電路可包括一個電晶體或多個串聯之電晶體，其在它們的閘極上具有解碼信號。

於此例子中，上拉加速電路包括p通道電晶體MP12，其使其源極耦接至第一電源電壓AVXP，並使其汲極耦接至供驅動器用之控制節點24。電晶體MP12之閘極係連接至一高電壓解碼信號XBL2_HV，其可以基於低電壓解碼信號XBL2而產生，如第3圖所示。在其他實施例中，上拉加速電路可包括其他電路元件，例如一電流鏡電路，或包括複數個串聯之電晶體之電路。

在操作上，全域字線25正常地被取消選擇，意思是節點24上之電壓GWBL是高的。這種電壓係藉由包括p通道電晶體MP11之上拉電路而得以維持，如上參考第1圖之電晶體MP1所述。在取消選擇的狀態中，解碼信號XBL2是低的，藉以使電晶體MN11不導通。同樣地，解碼信號XBL3與Sector將是低的，藉以使電晶體MN12及MN13不導通。

當XBL2如第3圖所示是低的(例如於VSS)時，信號XBL2_HV將高於小於在AVXP以下之閾值電壓(例如於AVXP)之位準，俾能使電晶體MP12將維持不導通。只有相當低的電流I2係經由電晶體MP11而由上拉電路所提供，用以將節點24維持為高的。

當驅動器改變成例如於第3圖所顯示之時間T1之選擇狀態時，解碼信號Sector、XBL3及XBL2譬如於VDD下轉變成它們的高位準。為了這個例子之目的，時序臨界信號係為XBL2，其係用以施加一脈衝50至電晶體MN11之閘極，如第3圖所示。如於第3圖之區域52中所顯示的，於時間T1，信號XBL2_HV維持高(例如AVXP)。這可使流 向之節點24電流I1於電晶體MP12維持不導通時，大於流經上拉電路的電流I2。

驅動器從T1至T2維持被選擇持續一段第3圖所顯示之時間間隔。於時間T2，如第3圖之區域54所示，解碼信號XBL2轉變至其位準，譬如於VSS或接地電位。這使電晶體MN11不導通，藉以中斷電流I2。當電晶體MN11於時間T2不導通時，信號XBL2_HV中之一脈衝51係被施加，包括轉變至其低位準，譬如於VSS或接地電位。這可使電晶體MP12導通，藉以提供一升高電流至節點24，而能很快速地拉高電壓GWLB。於時間T3，信號XBL2_HV轉變至其高位準。這可使電晶體MP12在具有一段時間T2與T3之間的期間W1之時間間隔之後不導通。這種間隔最好是很短，剛好長到足以暫時升壓至上拉功率，並在GWLB達到供緩衝器用之轉變電壓以上時，導致驅動器之快速切換。

間隔之期間W1(在此期間施加升高電流)最好是比在脈衝50之下降邊緣與於所顯示之例子中的時間T4之一後續脈衝55之上升邊緣之間的最小時間間隔W2短得多。信號軌跡係在第一脈衝之後被改成第3圖中之虛線，用以顯示後來的脈衝55可能或無法產生於最小時間間隔W2之末端。

第4圖係為顯示供I1、I2及I3用之電流位準連同於第2圖之電路中的節點24之一電壓位準GWLB之啟發式圖(未按照比例縮放)。如可被看見的，在驅動器之操作期間，電流I2可被認為是維持本質上固定及相當低的，雖 然其實際上可能略微變動。電流I1斷開，直到在其急速地增加時之時間T1為止，然後於時間T2再次斷開。這種相當高的電流I1很快速地下拉電壓GWLB。電流I3斷開，直到在其急速地增加時之時間T2為止，然後於時間T3再次斷開。因此，電流I3在其於時間T3斷開之前快速地升壓電壓GWLB。電流I2使電壓GWLB維持高的，直到驅動器再被選擇為止。

第5A圖係為可被使用以產生信號XBL2_HV之電路之簡化圖，信號XBL2_HV用於供一個包括複數個區段之積體電路記憶體85用之全域字線驅動器。於此例子中，XBL2之八個實例(標示為XBL2[7：0])係藉由解碼電路而產生。XBL2[7：0]係經由匯流排88被分配至各個脈衝產生器80，每一個脈衝產生器80於匯流排89上發佈一對應的版本之信號XBL2_HV[7：0]之。匯流排89上之信號係被傳送至記憶體85，於此其係用以控制記憶體之區段中的全域字線驅動器。

脈衝產生器80包括一位準偏移器/脈衝產生電路81，其利用在信號XBL2之一下降邊緣之上的一反相脈衝將低電壓輸入XBL2轉變至一個在正常狀態下是高的高電壓信號。位準偏移器/脈衝產生電路81之輸出係被施加至串聯之緩衝器82與83，用以提供驅動功率給輸出匯流排89。

第5B圖係為可被使用在第5A圖之位準偏移器/脈衝產生器81，用以在XBL2之下降邊緣上產生脈衝之電路之概要圖。電路接收其中一個XBL2信號以作為線88-n上之 信號IN。線88-n係連接至反相器90之輸入，其驅動節點91。一電容器92係連接於節點91與接地端之間。電路亦包括串聯在電源電壓VDD與接地電位之間的p通道電晶體93、p通道電晶體94以及n通道電晶體95。p通道電晶體93之閘極係連接至線88-in上之信號IN。p通道電晶體94與n通道電晶體95之閘極係連接至節點91。p通道電晶體94之汲極與n通道電晶體95之汲極係共同耦接至輸出節點97。又，n通道電晶體96係連接於輸出節點97與接地端之間。n通道電晶體96之閘極係連接至線88-n上之信號IN。

第5C圖係為一時序圖，其係為了說明第5B圖之操作電路之目的而提及。在操作上，當線88-n上之信號IN是低時，節點91是高，電晶體93導通而電晶體96不導通。又，電晶體94不導通，而電晶體95是導通。電晶體95使輸出節點97保持低。當信號IN於時間100轉變至高值時，電晶體93不導通，而節點91係在由電容器92所導致的一某個延遲之後被驅動為低。因為IN是高，所以電晶體96導通並使輸出節點97保持低。於時間101，當信號IN轉變至低值時，電晶體93導通，而電晶體96不導通。節點91維持低並持續由電容器92所導致的一某個延遲。在這種延遲期間，輸出節點97係在轉變101之後於轉變102非常快地拉高。在節點91上升超過p通道電晶體94之閾值以及超過n通道電晶體95之閾值之後，經由電晶體94之上拉電流斷開，且電晶體95於轉變103將輸出節點97拉低。因此，電路在信號IN之下降邊緣101之 後很快地產生在轉變102與103之間的一短脈衝。節點97上之這種脈衝OUT可被反相，及其位準可被偏移以產生XBL2_HV信號。

第2圖所顯示之驅動器以及電路之其他實施例可為高速記憶體裝置而部署。藉由驅動器中之上拉加速電路而達成之動態放電機制可大幅改善驅動器之操作速度，並允許裝置上之較高的讀取速度，及其他較高速操作。在低電壓積體電路中，此電路特別有用，於此施加至積體電路之電源電壓可以是大約是1.8V或更少。

除全域字線驅動器以外，驅動器可被部署於在一記憶體裝置之其他位置。同樣地，此種驅動器可被部署在任何電路中，於此因應於動態上切換像解碼位址之控制信號之高速操作需要驅動一高電容負載。

第6圖係為包括藉由使用升壓的全域字線驅動器而實施之一記憶體陣列600之一積體電路650之簡化方塊圖，如於此所說明的。一列解碼器601係耦接並電性連通至方塊612中之升壓的全域字線驅動器與局部字線驅動器，其驅動沿著記憶體陣列600中之列被配置之字線602。一行解碼器603係耦接並電性連通至沿著記憶體陣列600中之行被配置之複數條位元線604，用以讀取來自記憶體陣列600中之記憶體單元之資料，並寫入資料至此些記憶體單元。行解碼器603係藉由匯流排607中之資料線而耦接至一頁面緩衝器606，行解碼器603包括感測放大器以及其他電路。匯流排605上之位址係被提供給列解碼器601以及給行解碼器603。資料係經由資料輸入線611而從積 體電路650上之輸入/輸出埠而提供給頁面緩衝器606。資料係經由資料輸出線615而從頁面緩衝器606提供給積體電路650上之輸入/輸出埠，或提供給積體電路650內部或外部之其他資料目標。一狀態機、時鐘脈衝電路及其他控制邏輯係位在電路609中。偏壓的配置電源電壓係藉由使用充電泵及其他電壓源而在方塊608中產生，且係被提供至方塊612中之升壓的全域字線驅動器及局部字線驅動器，且被提供至積體電路上之其他電路。積體電路650包括複數個用以連接至一電源供應部之端子，電源供應部提供電源電壓VDD及VSS給晶片。在於此所說明之實施例中，電源電壓VDD可以是一低電壓，例如大約1.8伏特。

雖然本發明係參考上述之較佳實施例及例子而揭露，但吾人應理解到這些例子係意圖呈現例示的意義而非限制的意義。吾人考慮到熟習本項技藝者將輕易地想起修改及組合，其中修改及組合將落在本發明之精神以及以下申請專利範圍之範疇之內。

88-in、88-n‧‧‧線

AVXP‧‧‧第一電源電壓

GWBL‧‧‧電壓/電壓位準

I1、I2、I3‧‧‧電流

IN‧‧‧信號

MN0、MN1、MN2、MN3、MN10、MN11、MN12、MN13、MN20‧‧‧n通道電晶體

MP1、MP10、MP11、MP12、MP20‧‧‧p通道電晶體

NVSS‧‧‧第二電源電壓

OUT‧‧‧脈衝

T1、T2、T3、T4‧‧‧時間

VDD‧‧‧電源電壓

VSS‧‧‧低位準

W1‧‧‧期間

W2‧‧‧時間間隔

WLBS‧‧‧偏壓

XBL2、XBL3、Sector‧‧‧解碼的位址信號

XBL2_HV‧‧‧高電壓解碼信號

11、12‧‧‧電壓源

14‧‧‧控制節點

15‧‧‧全域字線

21、22‧‧‧電壓源

24‧‧‧控制節點

25‧‧‧全域字線

50、51‧‧‧脈衝

54‧‧‧區域

55‧‧‧脈衝

80‧‧‧脈衝產生器

81‧‧‧位準偏移器/脈衝產生電路/脈衝產生器

82、83‧‧‧緩衝器

85‧‧‧記憶體

88、89‧‧‧匯流排

90‧‧‧反相器

91、97‧‧‧節點

92‧‧‧電容器

93、94、95、96‧‧‧電晶體

100‧‧‧時間

101‧‧‧下降邊緣/時間/轉變

102、103‧‧‧轉變

600‧‧‧記憶體陣列

601‧‧‧列解碼器

602‧‧‧字線

603‧‧‧行解碼器

604‧‧‧位元線

605、607‧‧‧匯流排

606‧‧‧頁面緩衝器

608‧‧‧偏壓的配置電源電壓

609‧‧‧電路

611‧‧‧資料輸入線

612‧‧‧升壓的全域字線驅動器與局部字線驅動器

615‧‧‧資料輸出線

650‧‧‧積體電路

第1圖係為可被使用以驅動像積體電路上之字線之高電容負載之習知技術驅動器電路之示意圖。

第2圖係為包括一上拉加速電路之一驅動器電路之示意圖，可被使用以驅動像積體電路上之字線之高電容負載。

第3圖係為顯示由第2圖之電路所使用之操作解碼的控制信號之時序圖。

第4圖係為顯示第2圖之電路中的電壓與電流位準之時序圖。

第5A-5C圖顯示可被使用以產生第3圖所顯示之解碼的控制信號之電路。

第6圖係為包括一個像第2圖之那個之字線驅動器電路之積體電路之簡化方塊圖。

VDD‧‧‧電源電壓

VSS‧‧‧低位準

600‧‧‧記憶體陣列

601‧‧‧列解碼器

602‧‧‧字線

603‧‧‧行解碼器

604‧‧‧位元線

605、607‧‧‧匯流排

606‧‧‧頁面緩衝器

608‧‧‧偏壓的配置電源電壓

609‧‧‧電路

611‧‧‧資料輸入線

612‧‧‧升壓的全域字線驅動器與局部字線驅動器

615‧‧‧資料輸出線

650‧‧‧積體電路

Claims (18)

1. 一種驅動器電路，被設計成利用一電源電壓來操作，該驅動器電路包括：一驅動器，具有一個連接至一控制節點之輸入以及一個連接至一負載之輸出，該驅動器因應於該控制節點上之一電壓以將該負載耦接至一第一電源電壓或一第二電源電壓，其中該第一電源電壓高於該電源電壓；一上拉電路，連接於該控制節點與該第一電源電壓之間；一下拉電路，連接於該控制節點及該第二電源電壓之間；以及一上拉加速電路，連接於該控制節點與該第一電源電壓之間，除了該上拉電路提供一第一電流至該控制節點以外，該上拉加速電路更提供一第二電流至該控制節點。
2. 如申請專利範圍第1項所述之驅動器電路，其中該下拉電路係因應於一驅動器選擇信號，其具有一個位於或低於該電源電壓之選擇電壓位準以及一取消選擇電壓位準，其中該上拉加速電路在正常狀態下處於斷開狀態，並上拉該第一電流持續一升壓間隔，該升壓間隔開始於該驅動器選擇信號從該選擇電壓位準至該取消選擇電壓位準之一轉變，或該升壓間隔於該轉變之後。
3. 如申請專利範圍第2項所述之驅動器電路，其中該升壓間隔在該驅動器選擇信號從該取消選擇電壓位準至該選擇電壓位準之下一個轉變之前結束。
4. 如申請專利範圍第1項所述之驅動器電路，其中 該驅動器包括一p通道電晶體，該p通道電晶體串聯至一n通道電晶體之一節點該節點位於該n通道電晶體與該負載連接處，該p通道電晶體與該n通道電晶體的閘極被連接至該控制節點。
5. 如申請專利範圍第1項所述之驅動器電路，其中該上拉加速電路包括一p通道電晶體，其連接於該控制節點與該第一電源電壓之間，並具有一個連接至一升壓控制信號之閘極，並包括一電路，用以產生該升壓控制信號，其在正常狀態下位於高到足以斷開該p通道電晶體之電壓位準，且該升壓控制信號轉變至一較低電壓位準以導通該p通道電晶體持續一升壓間隔。
6. 如申請專利範圍第5項所述之驅動器電路，其中該升壓間隔開始於該驅動器選擇信號從該選擇電壓位準至該取消選擇電壓位準之一轉變，或該升壓間隔於該轉變之後，在該驅動器選擇信號從該取消選擇電壓位準至該選擇電壓位準之下一個轉變之前結束該驅動器選擇信號之該選擇電壓位準係位於或低於該第一電源電壓，而該升壓控制信號之該電壓位準係為一個高到足以斷開該p通道電晶體之位準。
7. 如申請專利範圍第1項所述之驅動器電路，其中該下拉電路係因應於一驅動器選擇信號，其具有一選擇電壓位準以及一取消選擇電壓位準，且該下拉電路包括在該控制節點及該第二電源電壓之間的一連串的n通道電晶體，該連串的該些n通道電晶體之其中一個具有一個連接至該驅動器選擇信號之閘極，且該驅動器選擇信號之該選 擇電壓位準係低於該第一電源電壓。
8. 如申請專利範圍第1項所述之驅動器電路，其中該上拉電路係由一偏壓所控制，該偏壓係獨立於該負載下之電壓。
9. 如申請專利範圍第1項所述之驅動器電路，其中該上拉電路包括一p通道電晶體，其連接於該控制節點與該第一電源電壓之間，並具有一個連接至一靜態偏壓之閘極。
10. 如申請專利範圍第1項所述之驅動器電路，其中該下拉電路係因應於一驅動器選擇信號，其具有一選擇電壓位準以及一取消選擇電壓位準，且該上拉電路係被靜態地偏壓至一導電狀態，且當該驅動器選擇信號位於該驅動器選擇電壓位準時，該下拉電路克服該上拉電路。
11. 如申請專利範圍第1項所述之驅動器電路，其中該負載包括一條在記憶體陣列中之字線，並包括一個產生該驅動器選擇信號之位址解碼器。
12. 一種驅動器電路，被設計成利用一電源電壓來操作，該驅動器電路包括：一驅動器，包括一p通道電晶體與一n通道電晶體，該p通道電晶體具有一個連接至一第一電源電壓之一源極之源極端子、一個連接至一負載端子之汲極以及一個耦接至一控制節點之閘極，而該n通道電晶體具有一個連接至一第二電源電壓之一源極之源極端子、一個連接至一負載端子之汲極以及一個耦接至該控制節點之閘極，其中該第一電源電壓係高於該電源電壓； 一驅動器選擇電路，包括一第一p通道電晶體、一個或多個n通道電晶體以及一p通道電晶體，該第一p通道電晶體連接於該控制節點與該第一電源電壓之間並具有一個連接至一靜態偏壓之閘極，該一個或多個n通道電晶體位在該控制節點與該第二電源電壓之間，該一個或多個n通道電晶體之該其中一個具有一個連接至一驅動器選擇信號之閘極，該驅動器選擇信號具有一個位於或低於該電源電壓之選擇電壓位準以及一取消選擇電壓位準，而該p通道電晶體連接於該控制節點與該第一電源電壓之間，並具有一個連接至一升壓控制信號之閘極；以及一電路，用以產生該升壓控制信號，其在正常狀態下位於一較高電壓位準以斷開該第二p通道電晶體，利用至一較低電壓位準之轉變以導通該p通道電晶體持續一段在該驅動器選擇信號從該選擇電壓位準至該取消選擇電壓位準之一轉變之時或之後開始之時間之升壓間隔。
13. 如申請專利範圍第12項所述之驅動器電路，其中該升壓間隔在該驅動器選擇信號從該取消選擇電壓位準至該選擇電壓位準之下一個轉變之前結束。
14. 如申請專利範圍第12項所述之驅動器電路，其中該負載包括一條在一記憶體陣列中之字線，並包括一個產生該驅動器選擇信號之位址解碼器。
15. 一種供驅動一高電容負載之一驅動器電路用之操作方法，該驅動器電路因應於一控制節點上之一電壓來切換，該操作方法包括：提供一靜態電流，其傾向於將該控制節點拉至一第一 電源電壓；因應於選擇一驅動器之一信號之一第一轉變，提供一戰鬥電流脈衝以藉由克服該靜態電流來將該控制節點拉至一第二電源電壓；以及因應於選擇該驅動器之該信號之一第二轉變，斷開該戰鬥電流脈衝，並施加一升高電流脈衝至該控制節點以輔助將該控制節點拉至該第一電源電壓。
16. 如申請專利範圍第15項所述之方法，其中該升高電流脈衝具有一期間，其少於在選擇該驅動器之該信號之該第二轉變與選擇該驅動器之該信號之一跟隨的第一轉變之間的最小期間。
17. 如申請專利範圍第15項所述之方法，其中該第一電源電壓大於一電源電壓，用於產生選擇該驅動器之該信號。
18. 如申請專利範圍第15項所述之方法，包括藉由解碼一位址來產生一個選擇該驅動器之信號。