JP5342324B2 - 昇圧回路 - Google Patents
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Description
MP101〜MP104、MP111、MP112、MP121、MP122、MP131、MP132、MP211、MP212、MP221、MP222、MP231、MP232、MP241、MP242 PMOSトランジスタ
MN201〜MN204、MN111、MN112、MN121、MN122、MN131、MN132、MN141、MN142、MN151、MN152、MN161、MN162、MN211、MN212、MN221、MN222、MN231、MN232 NMOSトランジスタ
LS101〜LS104、LS201〜LS204 レベルシフタ
IV101〜IV104、IV110、IV111、IV201〜IV204、IV210、IV211、IV212、IV220、IV221、IV222 インバータ回路
C101、C102、C201、C202 コンデンサ
Claims (16)
- 第1の電源電圧を、正側または負側の所定の電圧に昇圧する昇圧回路であって、
第1のノードに接続される第1のトランジスタと、
一端が前記第1のノードに接続され、前記第1のトランジスタの活性化時に前記第1のノードの電圧で充電される第1の容量素子と、
前記第1のトランジスタの制御端子に第1のクロック信号に応じた第1の制御信号を出力する第1の制御信号生成回路を有し、
前記第1の容量素子は、前記第1のトランジスタの非活性化時に、他端に印加される前記第1の電源電圧の1/2以下の電圧により前記第1のノードの電位を、正側または負側の第1の電圧に昇圧し、
前記第1の制御信号生成回路は、
前記第1のトランジスタの非活性化時の前記第1の制御信号の電位を、前記第1の電圧の電位である第1の電位とし、
前記第1のトランジスタの活性化時の前記第1の制御信号の電位を、前記第1の電位との差が前記第1の電源電圧以内となる電位とする
昇圧回路。 - 前記第1のノードと、第2のノードとの間に接続される第2のトランジスタと、
前記第2のトランジスタの制御端子に第2のクロック信号に応じた第2の制御信号を出力し、前記第1のトランジスタが非活性化時に前記第2のトランジスタを活性化させる第2の制御信号生成回路を有し、
前記第2の制御信号生成回路は、
前記第2のトランジスタの非活性化時の前記第2の制御信号の電位を、前記第2のノードの第2の電位とし、
前記第2のトランジスタの活性化時の前記第2の制御信号の電位を、前記第2の電位との差が前記第1の電源電圧以内となる電位とする
請求項1に記載の昇圧回路。 - 前記第1、第2のトランジスタは、第1導電型であり、前記第1のトランジスタが前記第1の電源電圧を供給する第1の電源端子と前記第1のノードとの間に接続される
請求項2に記載の昇圧回路。 - 前記第1の制御信号生成回路は、第1導電型の第3、第4のトランジスタと、第2導電型の第5〜第8のトランジスタと、第1〜第3の電圧供給端子とを有し、
前記第1の電圧供給端子は、前記第1のノードの電位を供給し、
前記第2の電圧供給端子は、前記第1の電源電圧を供給し、
前記第3の電圧供給端子は、前記第1の電源電圧の1/2の電位を供給し、
前記第3のトランジスタは、前記第1の電圧供給端子と第3のノードとの間に接続され、制御端子が第4のノードと接続され、
前記第4のトランジスタは、前記第1の電圧供給端子と前記第4のノードとの間に接続され、制御端子が前記第3のノードと接続され、
前記第5のトランジスタは、前記第3のノードと第5のノードとの間に接続され、制御端子が前記第2の電圧供給端子と接続され、
前記第6のトランジスタは、前記第4のノードと第6のノードとの間に接続され、制御端子が前記第2の電圧供給端子と接続され、
前記第7のトランジスタは、前記第5のノードと前記第3の電圧供給端子との間に接続され、制御端子に前記第1の電源電圧の振幅レベルを有する前記第1のクロック信号を入力し、
前記第8のトランジスタは、前記第6のノードと前記第3の電圧供給端子との間に接続され、制御端子に前記第1のクロック信号の反転信号を入力し、
前記第4のノードが当該第1の制御信号生成回路の出力端である
請求項3に記載の昇圧回路。 - 前記第2の制御信号生成回路は、
前記第1の電圧供給端子は、前記第2のノードの電位を供給し、
前記第7のトランジスタの制御端子に前記第1の電源電圧の振幅レベルを有する前記第2のクロック信号を入力し、
前記第8のトランジスタの制御端子に前記第2のクロック信号の反転信号を入力し、
前記第4のノードが当該第2の制御信号生成回路の出力端である以外は、前記第1の制御信号生成回路と同様の回路構成を備える
請求項4に記載の昇圧回路。 - 前記第2のノードと、第7のノードとの間に接続される第1導電型の第9のトランジスタと
一端が前記第7のノードに接続され、前記第9のトランジスタの活性化時に前記第7のノードの電圧で充電される第2の容量素子と、
前記第9のトランジスタの制御端子に前記第1のクロック信号に応じた第3の制御信号を出力する第3の制御信号生成回路を有し、
前記第2の容量素子は、前記第9のトランジスタの非活性化時に、他端に印加される前記第1の電源電圧の1/2以下の電圧により前記第7のノードの電位を、正側の第3の電圧に昇圧し、
前記第3の制御信号生成回路は、
前記第9のトランジスタの非活性化時の前記第3の制御信号の電位を、前記第3の電圧の電位である第3の電位とし、
前記第9のトランジスタの活性化時の前記第3の制御信号の電位を、前記第3の電位との差が前記第1の電源電圧以内となる電位とする
請求項4もしくは請求項5に記載の昇圧回路。 - 前記第7のノードと、第8のノードとの間に接続される第1導電型の第10のトランジスタと、
前記第10のトランジスタの制御端子に第2のクロック信号に応じた第4の制御信号を出力し、前記第9のトランジスタが非活性化時に前記第10のトランジスタを活性化させる第4の制御信号生成回路を有し、
前記第4の制御信号生成回路は、
前記第10のトランジスタの非活性化時の前記第4の制御信号の電位を、前記第8のノードの第4の電位とし、
前記第10のトランジスタの活性化時の前記第4の制御信号の電位を、前記第4の電位との差が前記第1の電源電圧以内となる電位とする
請求項6に記載の昇圧回路。 - 前記第3の制御信号生成回路は、第1導電型の第11〜第14のトランジスタと、第2導電型の第15〜第22のトランジスタと、第4〜第7の電圧供給端子とを有し、
前記第4の電圧供給端子は、前記第2のノードの電位を供給し、
前記第5の電圧供給端子は、前記第1の電源電圧を供給し、
前記第6の電圧供給端子は、前記第1の電源電圧の1/2の電位を供給し、
前記第7の電圧供給端子は、前記第7のノードの電位を供給し、
前記第11のトランジスタは、前記第4の電圧供給端子と第9のノードとの間に接続され、制御端子が第10のノードと接続され、
前記第12のトランジスタは、前記第4の電圧供給端子と前記第10のノードとの間に接続され、制御端子が前記第9のノードと接続され、
前記第15のトランジスタは、前記第9のノードと第11のノードとの間に接続され、制御端子が前記第5の電圧供給端子と接続され、
前記第16のトランジスタは、前記第10のノードと第12のノードとの間に接続され、制御端子が前記第5の電圧供給端子と接続され、
前記第17のトランジスタは、前記第11のノードと前記第6の電圧供給端子との間に接続され、制御端子に前記第1のクロック信号を入力し、
前記第18のトランジスタは、前記第12のノードと前記第6の電圧供給端子との間に接続され、制御端子に前記第1のクロック信号の反転信号を入力し、
前記第13のトランジスタは、前記第7の電圧供給端子と第13のノードとの間に接続され、制御端子が第14のノードと接続され、
前記第14のトランジスタは、前記第7の電圧供給端子と前記第14のノードとの間に接続され、制御端子が前記第13のノードと接続され、
前記第19のトランジスタは、前記第13のノードと第15のノードとの間に接続され、制御端子が前記第4の電圧供給端子と接続され、
前記第20のトランジスタは、前記第14のノードと第16のノードとの間に接続され、制御端子が前記第4の電圧供給端子と接続され、
前記第21のトランジスタは、前記第15のノードと前記第5の電圧供給端子との間に接続され、制御端子が前記第10のノードと接続され、
前記第22のトランジスタは、前記第16のノードと前記第5の電圧供給端子との間に接続され、制御端子が前記第9のノードと接続され、
前記第14のノードが当該第3の制御信号生成回路の出力端である
請求項7に記載の昇圧回路。 - 前記第4の制御信号生成回路は、
前記第4の電圧供給端子は、前記第2のノードの電位を供給し、
前記第7の電圧供給端子は、前記第7のノードの電位を供給し、
前記第17のトランジスタの制御端子に前記第2のクロック信号を入力し、
前記第18のトランジスタの制御端子に前記第2のクロック信号の反転信号を入力し、
前記第14のノードが当該第4の制御信号生成回路の出力端である以外は、前記第3の制御信号生成回路と同様の回路構成を備える
請求項8に記載の昇圧回路。 - 前記第1、第2のトランジスタは、第2の導電性を有し、前記第1のトランジスタが、接地電圧を供給する第2の電源端子と前記第1のノードとの間に接続される
請求項2に記載の昇圧回路。 - 前記第1の制御信号生成回路は、第1導電型の第3、第4のトランジスタと、第2導電型の第5、第6のトランジスタと、第1、第2のインバータ回路と、第1、第2の電圧供給端子とを有し、
前記第1の電圧供給端子は、前記第1の電源電圧の1/2の電位を供給し、
前記第2の電圧供給端子は、前記第1のノードの電位を供給し、
前記第1のインバータ回路は、高電位側の電源電圧を前記第1の電圧供給端子の電位、低電圧側の電源電圧を接地電圧とし、入力に前記第1のクロック信号に応じた信号が入力され、
前記第2のインバータ回路は、高電位側の電源電圧を前記第1の電圧供給端子の電位、低電圧側の電源電圧を接地電圧とし、入力に前記第1のインバータ回路の出力が入力され、
前記第3のトランジスタは、前記第1の電圧供給端子と第3のノードとの間に接続され、制御端子に前記第1のインバータ回路の出力を入力し、
前記第4のトランジスタは、前記第1の電圧供給端子と第4のノードとの間に接続され、制御端子に前記第2のインバータ回路の出力を入力し、
前記第5のトランジスタは、前記第3のノードと前記第2の電圧供給端子との間に接続され、制御端子が前記第4のノードに接続され、
前記第6のトランジスタは、前記第4のノードと前記第2の電圧供給端子との間に接続され、制御端子が前記第3のノードに接続され、
前記第4のノードが当該第1の制御信号生成回路の出力端である
請求項10に記載の昇圧回路。 - 前記第2の制御信号生成回路は、
前記第2の電圧供給端子は、前記第2のノードの電位を供給し、
前記第1のインバータ回路は、入力に前記第2のクロック信号に応じた信号が入力され、
前記第4のノードが当該第2の制御信号生成回路の出力端である以外は、前記第1の制御信号生成回路と同様の回路構成を備える
請求項11に記載の昇圧回路。 - 前記第2のノードと、第5のノードとの間に接続される第2導電型の第7のトランジスタと
一端が前記第5のノードに接続され、前記第7のトランジスタの活性化時に前記第5のノードの電圧で充電される第2の容量素子と、
前記第7のトランジスタの制御端子に前記第1のクロック信号に応じた第3の制御信号を出力する第3の制御信号生成回路を有し、
前記第2の容量素子は、前記第7のトランジスタの非活性化時に、他端に印加される前記第1の電源電圧の1/2以下の電圧により前記第5のノードの電位を、負側の第3の電圧に昇圧し、
前記第3の制御信号生成回路は、
前記第7のトランジスタの非活性化時の前記第3の制御信号の電位を、前記第3の電圧の電位である第3の電位とし、
前記第7のトランジスタの活性化時の前記第3の制御信号の電位を、前記第3の電位との差が前記第1の電源電圧以内となる電位とする
請求項11もしくは請求項12に記載の昇圧回路。 - 前記第5のノードと、第6のノードとの間に接続される第2導電型の第8のトランジスタと、
前記第8のトランジスタの制御端子に第2のクロック信号に応じた第4の制御信号を出力し、前記第7のトランジスタが非活性化時に前記第8のトランジスタを活性化させる第4の制御信号生成回路を有し、
前記第4の制御信号生成回路は、
前記第8のトランジスタの非活性化時の前記第4の制御信号の電位を、前記第6のノードの第4の電位とし、
前記第8のトランジスタの活性化時の前記第4の制御信号の電位を、前記第4の電位との差が前記第1の電源電圧以内となる電位とする
請求項13に記載の昇圧回路。 - 前記第3の制御信号生成回路は、第1導電型の第9〜第14のトランジスタと、第2導電型の第15〜第18のトランジスタと、第3、第4のインバータ回路と、第3〜第6の電圧供給端子とを有し、
前記第3の電圧供給端子は、前記第1の電源電圧の1/2の電位を供給し、
前記第4の電圧供給端子は、前記第2のノードの電位を供給し、
前記第5の電圧供給端子は、接地電圧を供給し、
前記第6の電圧供給端子は、前記第5のノードの電位を供給し、
前記第3のインバータ回路は、高電位側の電源電圧を前記第1の電圧供給端子の電位、低電圧側の電源電圧を接地電圧とし、入力に前記第2のクロック信号に応じた信号が入力され、
前記第4のインバータ回路は、高電位側の電源電圧を前記第1の電圧供給端子の電位、低電圧側の電源電圧を接地電圧とし、入力に前記第3のインバータ回路の出力が入力され、
前記第9のトランジスタは、前記第3の電圧供給端子と第7のノードとの間に接続され、制御端子に前記第3のインバータ回路の出力を入力し、
前記第10のトランジスタは、前記第3の電圧供給端子と第8のノードとの間に接続され、制御端子に前記第4のインバータ回路の出力を入力し、
前記第15のトランジスタは、前記第7のノードと前記第4の電圧供給端子との間に接続され、制御端子が第8のノードと接続され、
前記第16のトランジスタは、前記第8のノードと前記第4の電圧供給端子との間に接続され、制御端子が第7のノードと接続され、
前記第11のトランジスタは、前記第5の電圧供給端子と第9のノードとの間に接続され、制御端子が前記第8のノードと接続され、
前記第12のトランジスタは、前記第5の電圧供給端子と第10のノードとの間に接続され、制御端子が前記第7のノードと接続され、
前記第13のトランジスタは、前記第9のノードと第11のノードとの間に接続され、制御端子が前記第4の電圧供給端子と接続され、
前記第14のトランジスタは、前記第10のノードと第12のノードとの間に接続され、制御端子が前記第4
の電圧供給端子と接続され、
前記第17のトランジスタは、前記第11のノードと前記第6の電圧供給端子との間に接続され、制御端子が前記第12のノードと接続され、
前記第18のトランジスタは、前記第12のノードと前記第6の電圧供給端子との間に接続され、制御端子が前記第11のノードと接続され、
前記第12のノードが当該第3の制御信号生成回路の出力端である
請求項14に記載の昇圧回路。 - 前記第4の制御信号生成回路は、
前記第4の電圧供給端子は、前記第5のノードの電位を供給し、
前記第6の電圧供給端子は、前記第6のノードの電位を供給し、
前記第3のインバータ回路は、入力に前記第2のクロック信号に応じた信号が入力され、
前記第12のノードが当該第4の制御信号生成回路の出力端である以外は、前記第3の制御信号生成回路と同様の回路構成を備える
請求項15に記載の昇圧回路。
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