JP3488587B2 - 昇圧回路及びこれを備えたｉｃカード - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＩＣカード等の半
導体装置に内蔵される昇圧回路に係り、特に高い昇圧効
率を有する昇圧回路に関する。

【０００２】

【従来の技術】フラッシュ・メモリ、ＥＥＰＲＯＭなど
の不揮発性メモリや、ダイナミック型半導体メモリなど
では、内部に昇圧回路を設け、外部から供給される電源
電圧を昇圧することによって正極性や負極性の高電圧を
発生させるようにしている。

【０００３】一般に昇圧回路はコンデンサとダイオード
素子とから構成され、従来の一例を図２２に示す。この
例では２個のダイオードＤ１、Ｄ２を直列に接続し、初
段のダイオード素子Ｄ１のアノード端子を正極性の電源
電圧ＶＤＤのノードに接続し、カソード端子にはコンデ
ンサＣの一方の端子を接続する。上記コンデンサＣの他
方の端子にはクロック信号ＣＬＫを供給する。一方、２
段目のダイオードＤ２のアノード端子は初段のダイオー
ドＤ１のカソード端子に接続し、このダイオードＤ２の
カソード端子を出力としている。

【０００４】次に上記のような構成の昇圧回路の動作を
図２２の波形図を用いて説明する。まず、最初にクロッ
ク信号ＣＬＫがＧＮＤレベル（論理０レベル）であると
する。初段のダイオードＤ１のカソード端子のノードＡ
の電圧は、アノード端子が電源電圧ＶＤＤのノードに接
続されているので、ＶＤＤ−ＶＦとなる。ここで、ＶＦ
はダイオードの順方向電圧である。また、出力、つまり
２段目のダイオードＤ２のカソード端子の電圧はさらに
ＶＦだけ小さい値のＶＤＤ−２ＶＦとなる。

【０００５】次に、クロック信号ＣＬＫがＶＤＤレベル
（論理１レベル）となったときは、初段のダイオードＤ
１のカソード端子のノードＡの電圧は、コンデンサＣに
供給されるクロック信号ＣＬＫがＧＮＤからＶＤＤに変
化することにより、その差分の電圧ＶＤＤだけ持ち上げ
られて、ＶＤＤ−ＶＦ＋ＶＤＤ＝２ＶＤＤ−ＶＦとな
る。このとき、出力端子の電圧は２ＶＤＤ−２ＶＦとな
る。

【０００６】さらに、クロック信号ＣＬＫがＧＮＤレベ
ルとなったとき、初段のダイオードＤ１のカソード端子
のノードＡの電圧は再びＶＤＤ−ＶＦとなる。このと
き、２段目のダイオードＤ２のカソード端子（出力）の
電圧は、その直前に２ＶＤＤ−２ＶＦとなっていたた
め、アノード端子の電圧よりもカソード端子の電圧の方
が高くなる。つまり、２段目のダイオードＤ２は逆バイ
アス状態となり、電荷の移動は起こらない。従って、昇
圧出力は２ＶＤＤ−２ＶＦの電圧を維持する。一般的に
ＶＦは０．６Ｖ程度であるために、ＶＤＤ＝３．３Ｖの
とき、昇圧出力電圧は５．４Ｖとなる。つまり３．３Ｖ
の電源電圧から５．４Ｖの昇圧電圧が得られることにな
る。

【０００７】現実には、昇圧回路の出力には昇圧回路内
のコンデンサＣに比べてかなり大きな負荷容量が付くの
が一般的である。また、昇圧出力端子には寄生のリーク
電流経路が存在し、昇圧電圧からわずかながらリーク電
流が流れる。２段目のダイオードＤ２のアノード端子側
からの電荷供給が無い場合は、負荷容量に蓄積された電
荷がこのリーク電流経路を通して流れるため、昇圧電圧
は時間と共に低下する。この低下する状態を図２３中に
示した。

【０００８】次に、再びクロック信号ＣＬＫがＶＤＤレ
ベルになると、上述したように昇圧出力電圧は２ＶＤＤ
−２ＶＦに上昇する。

【０００９】ところで、上記図２２に示した従来回路
は、ダイオードをＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタと称する）に置き換えても同
じ機能が得られる。例えばＮＭＯＳトランジスタでは、
ゲート端子をソース端子に接続すると、ソース端子をア
ノード端子、ドレイン端子をカソード端子と見なして、
ダイオードと同等の特性が得られる。この場合、ダイオ
ードの順方向電圧ＶＦに相当する電圧は閾値電圧Ｖｔｈ
Ｎとなる。図２２の従来回路中のダイオードＤ１、Ｄ２
を、ゲート端子とソース端子を接続したＮＭＯＳトラン
ジスタＮ３１、Ｎ３２で置き換えた従来の昇圧回路の他
の例を図２４に示す。

【００１０】

【発明が解決しようとする課題】図２２に示すダイオー
ドを用いた従来の昇圧回路では、上述したように昇圧電
圧が最大でも２ＶＤＤ−２ＶＦにしかならない。つま
り、２ＶＤＤよりも２ＶＦだけ小さな値になる。ダイオ
ードをＮＭＯＳトランジスタで置き換えた図２４の回路
の場合にも、昇圧電圧の最大値は２ＶＤＤ−２ＶｔｈＮ
となり、やはり２ＶＤＤよりも２ＶｔｈＮだけ小さな値
になる。従来回路ではこのような電圧減少が避けられな
いために、昇圧効率が悪かった。

【００１１】上記のように昇圧効率が十分でないため、
従来回路では次のような不具合が生じている。例えば、
不揮発性メモリでは、データのプログラムや消去の際
は、外部から供給される電源電圧ＶＤＤ（例えば１．５
Ｖ）の１０倍もの値の高電圧（１５Ｖ）が必要である。
この場合、図２４に示すような昇圧回路を、図２５に示
すように多段にカスケード接続して、所望の値の昇圧電
圧を得るようにしている。例えば、閾値電圧ＶｔｈＮが
０．７ＶのＮＭＯＳトランジスタを使用した場合は２０
段もの段数が必要になる。このように段数が増加するこ
とは、昇圧回路の占有面積を増大させることになるた
め、集積回路においては著しく不利となる。また、クロ
ック信号を供給するコンデンサの数が増加することによ
り消費電流もそれに応じて増加し、電池駆動などの低消
費電力用途に対しては性能が劣化することになる。

【００１２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、昇圧効率の高い昇圧回
路、この昇圧回路を構成するための電圧転送回路及び昇
圧回路を備えたＩＣカードを提供することである。

【００１３】

【課題を解決するための手段】請求項１に係る昇圧回路
は、電源電圧が供給される第１のノードと、ドレイン端
子が上記第１のノードに接続され、ソース端子が第２の
ノードに接続された第１チャネル型の第１のＭＯＳトラ
ンジスタと、ソース端子が上記第２のノードに接続さ
れ、ドレイン端子が上記第１のＭＯＳトランジスタのゲ
ート端子に接続され、第１のクロック信号が供給される
第１のクロック端子にゲート端子が接続された第１チャ
ネル型の第２のＭＯＳトランジスタと、ドレイン端子が
上記第２のＭＯＳトランジスタのドレイン端子に接続さ
れ、基準電圧が供給される第３のノードにソース端子が
接続され、ゲート端子が上記第１のクロック端子に接続
された第２チャネル型の第３のＭＯＳトランジスタと、
ドレイン端子が上記第１のノードに接続され、ソース端
子が第４のノードに接続された第１チャネル型の第４の
ＭＯＳトランジスタと、ソース端子が上記第４のノード
に接続され、ドレイン端子が上記第４のＭＯＳトランジ
スタのゲート端子に接続され、上記第１のクロック信号
とは位相が逆の第２のクロック信号が供給される第２の
クロック端子にゲート端子が接続された第１チャネル型
の第５のＭＯＳトランジスタと、ドレイン端子が上記第
５のＭＯＳトランジスタのドレイン端子に接続され、上
記第３のノードにソース端子が接続され、ゲート端子が
上記第２のクロック端子に接続された第２チャネル型の
第６のＭＯＳトランジスタと、上記第２のノードと上記
第２のクロック端子との間に接続された第１のコンデン
サと、上記第４のノードと上記第１のクロック端子との
間に接続された第２のコンデンサと、ドレイン端子が上
記第２のノードに接続され、ソース端子が昇圧電圧を得
る第５のノードに接続され、ゲート端子が上記第４のノ
ードに接続された第１チャネル型の第７のＭＯＳトラン
ジスタと、ドレイン端子が上記第４のノードに接続さ
れ、ソース端子が上記第５のノードに接続され、ゲート
端子が上記第２のノードに接続された第１チャネル型の
第８のＭＯＳトランジスタとを具備している。

【００１４】請求項５に係るＩＣカードは、外部から電
池による電源電圧が供給される電源端子と、上記電源端
子に供給される電源電圧を昇圧する昇圧回路と、通常の
データ読み出し時には上記電源電圧に基づいて動作し、
データのプログラム時には上記昇圧回路から出力される
昇圧電圧を用いてデータのプログラム動作が行われるデ
ータのプログラム可能なメモリ回路とを具備し、上記昇
圧回路は、上記電源端子に接続された第１のノードと、
ドレイン端子が上記第１のノードに接続され、ソース端
子が第２のノードに接続された第１チャネル型の第１の
ＭＯＳトランジスタと、ソース端子が上記第２のノード
に接続され、ドレイン端子が上記第１のＭＯＳトランジ
スタのゲート端子に接続され、第１のクロック信号が供
給される第１のクロック端子にゲート端子が接続された
第１チャネル型の第２のＭＯＳトランジスタと、ドレイ
ン端子が上記第２のＭＯＳトランジスタのドレイン端子
に接続され、基準電圧が供給される第３のノードにソー
ス端子が接続され、ゲート端子が上記第１のクロック端
子に接続された第２チャネル型の第３のＭＯＳトランジ
スタと、ドレイン端子が上記第１のノードに接続され、
ソース端子が第４のノードに接続された第１チャネル型
の第４のＭＯＳトランジスタと、ソース端子が上記第４
のノードに接続され、ドレイン端子が上記第４のＭＯＳ
トランジスタのゲート端子に接続され、上記第１のクロ
ック信号とは位相が逆の第２のクロック信号が供給され
る第２のクロック端子にゲート端子が接続された第１チ
ャネル型の第５のＭＯＳトランジスタと、ドレイン端子
が上記第５のＭＯＳトランジスタのドレイン端子に接続
され、上記第３のノードにソース端子が接続され、ゲー
ト端子が上記第２のクロック端子に接続された第２チャ
ネル型の第６のＭＯＳトランジスタと、上記第２のノー
ドと上記第２のクロック端子との間に接続された第１の
コンデンサと、上記第４のノードと上記第１のクロック
端子との間に接続された第２のコンデンサと、ドレイン
端子が上記第２のノードに接続され、ソース端子が昇圧
電圧を得る第５のノードに接続され、ゲート端子が上記
第４のノードに接続された第１チャネル型の第７のＭＯ
Ｓトランジスタと、ドレイン端子が上記第４のノードに
接続され、ソース端子が上記第５のノードに接続され、
ゲート端子が上記第２のノードに接続された第１チャネ
ル型の第８のＭＯＳトランジ スタとを具備している。

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】

【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。

【００２７】図１はこの発明に係る昇圧回路を内蔵した
ＩＣメモリカード（ＩＣカード）の概略的な構成を示す
ブロック図である。ＩＣカード本体１０には、ＥＥＰＲ
ＯＭセルアレイやその周辺回路を含むＥＥＰＲＯＭ回路
１１と、電源端子１２及び接地端子１３と、上記電源端
子１２に供給される電源電圧ＶＤＤを昇圧して昇圧電圧
ＶＰＰを出力する昇圧回路１４とが設けられている。上
記ＥＥＰＲＯＭ回路１１は、通常のデータ読み出し時に
は電源端子１２に供給される電源電圧ＶＤＤに基づいて
動作し、データのプログラム時には上記昇圧回路１４か
ら出力される昇圧電圧ＶＰＰを用いてデータのプログラ
ム動作を行う。なお、上記電源端子１２と接地端子１３
には電池１５が接続されている。

【００２８】図２及び図３はそれぞれ、上記図１中の昇
圧回路１３で使用される電圧転送回路の一例を示してい
る。

【００２９】図２の電圧転送回路は、２個のＰチャネル
ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称
する）Ｐ１、Ｐ２と１個のＮチャネルＭＯＳトランジス
タ（以下、ＮＭＯＳトランジスタと称する）Ｎ１とから
構成されている。上記ＰＭＯＳトランジスタＰ１のドレ
イン端子は所定の電圧が供給されるノードｎ１に接続さ
れ、ソース端子はノードｎ２に接続されている。上記Ｐ
ＭＯＳトランジスタＰ２のソース端子は上記ノードｎ２
に接続され、ドレイン端子は上記ＰＭＯＳトランジスタ
Ｐ１のゲート端子に接続され、ドレイン端子はノードｎ
３に接続されている。上記ＮＭＯＳトランジスタＮ１の
ドレイン端子は上記ＰＭＯＳトランジスタＰ２のドレイ
ン端子とＰＭＯＳトランジスタＰ１のゲート端子が共通
に接続されたノードｎ４に接続され、ゲート端子は上記
ノードｎ３に接続され、ソース端子はノードｎ５に接続
されている。さらに、上記Ｐチャネル及びＮチャネルの
各ＭＯＳトランジスタのバックゲート端子はそれぞれの
ソース端子に接続されている。

【００３０】ここで、上記ノードｎ１には正極性の電圧
を供給し、ＰＭＯＳトランジスタＰ２のゲート端子とＮ
ＭＯＳトランジスタＮ１のゲート端子が共通に接続され
たノードｎ３にはクロック信号を供給し、ノードｎ５に
は接地電圧（ＧＮＤ）を供給するものとする。

【００３１】いま、クロック信号が論理１レベルのと
き、ＮＭＯＳトランジスタＮ１がオンし、ＰＭＯＳトラ
ンジスタＰ２がオフする。このとき、オン状態のＮＭＯ
ＳトランジスタＮ１を介して接地電圧がＰＭＯＳトラン
ジスタＰ１のゲート端子に伝えられるので、ＰＭＯＳト
ランジスタＰ１がオンする。従って、ノードｎ１に供給
されている正極性の電圧はそのままノードｎ２に転送さ
れる。このとき、電圧の低下は生じない。

【００３２】他方、クロック信号が論理０レベルになる
と、ＮＭＯＳトランジスタＮ１がオフし、ＰＭＯＳトラ
ンジスタＰ２がオンする。このとき、オン状態のＰＭＯ
ＳトランジスタＰ２を介してノードｎ２の電圧がＰＭＯ
ＳトランジスタＰ１のゲート端子に供給される。このと
き、ＰＭＯＳトランジスタＰ１のゲート端子とソース端
子の電圧は等しくなるので、このＰＭＯＳトランジスタ
Ｐ１がオフする。

【００３３】このように図２の電圧転送回路では、ノー
ドｎ１に供給されている電圧をノードｎ２側に転送する
場合に、電圧低下を生じないで転送することができる。

【００３４】図３の電圧転送回路は、２個のＰＭＯＳト
ランジスタＰ３、Ｐ４と１個のＮＭＯＳトランジスタＮ
２とから構成されている。この図３に示す電圧転送回路
が、図２に示すものと異なっている点は、前記ＰＭＯＳ
トランジスタＰ２のゲート端子が前記ノードｎ３からノ
ードｎ１へ接続が変えられていることである。

【００３５】ここで、先の場合と同様にノードｎ１には
正極性の電圧を供給し、ノードｎ３にはクロック信号を
供給し、ノードｎ５には接地電圧を供給するものとす
る。

【００３６】いま、クロック信号が論理１レベルのと
き、ＮＭＯＳトランジスタＮ１がオンする。このとき、
オン状態のＮＭＯＳトランジスタＮ１を介して接地電圧
がＰＭＯＳトランジスタＰ１のゲート端子に伝えられる
ので、ＰＭＯＳトランジスタＰ１がオンする。従って、
ノードｎ１に供給されている正極性の電圧はそのままノ
ードｎ２に転送される。このとき、電圧の低下は生じな
い。

【００３７】他方、クロック信号が論理０レベルになる
と、ＮＭＯＳトランジスタＮ１がオフする。このとき、
予めノードｎ２の電圧はノードｎ１の電圧と等しくなっ
ており、ＰＭＯＳトランジスタＰ２のゲート端子とソー
ス端子とは同電位となるためにこのＰＭＯＳトランジス
タＰ２はオフし、ＰＭＯＳトランジスタＰ１のゲート端
子はフローティング状態になる。このため、ＰＭＯＳト
ランジスタＰ１はオフする。

【００３８】このように図３の電圧転送回路でも、ノー
ドｎ１に供給されている電圧をノードｎ２側に転送する
場合に、電圧低下を生じないで転送することができる。

【００３９】図４は、前記図１中に設けられた昇圧回路
の第１の実施の形態に係る詳細な回路構成を示してい
る。この昇圧回路は前記図１中の電池１５から供給され
る電源電圧ＶＤＤの２倍昇圧を行う場合のものであり、
前記図２に示した電圧転送回路２１と、図３に示した電
圧転送回路２２と、コンデンサＣとを組み合わせて構成
されている。

【００４０】ここで、一方の電圧転送回路２１のノード
ｎ１は電源電圧ＶＤＤに接続され、ノードｎ３にはクロ
ック信号〜ＣＬＫ（〜ＣＬＫはクロック信号ＣＬＫとは
位相が逆の信号を意味する）が供給される。また、ノー
ドｎ２にはコンデンサＣの一方の端子が接続されてい
る。このコンデンサＣの他方の端子にはクロック信号Ｃ
ＬＫが供給される。

【００４１】他方の電圧転送回路２２のノードｎ１は一
方の電圧転送回路２１のノードｎ２に接続されている。
そして、この電圧転送回路２２のノードｎ２から昇圧電
圧が出力される。また、他方の電圧転送回路２２のノー
ドｎ３にはクロック信号ＣＬＫが供給される。なお、一
方の電圧転送回路２１及び他方の電圧転送回路２２のノ
ードｎ５は共に接地電圧ＧＮＤに接続される。

【００４２】次に上記のように構成された昇圧回路の動
作を、図５の波形図を用いて説明する。なお、図５中に
おいて、ＸはＰＭＯＳトランジスタＰ１のゲート端子の
ノード、ＹはコンデンサＣの一方の端子のノード、Ｚは
ＰＭＯＳトランジスタＰ３のゲート端子のノードにおけ
る信号をそれぞれ示している。

【００４３】まず、始めにクロック信号ＣＬＫが論理０
レベル（ＧＮＤ）、クロック信号〜ＣＬＫが論理１レベ
ル（ＶＤＤ）のとき、一方の電圧転送回路２１では、Ｐ
ＭＯＳトランジスタＰ２がオフし、ＮＭＯＳトランジス
タＮ１がオンする。ＮＭＯＳトランジスタＮ１がオンす
ることにより、ＰＭＯＳトランジスタＰ１のゲート端子
のノードの信号ＸがＧＮＤレベルとなり、ＰＭＯＳトラ
ンジスタＰ１がオンする。従って、コンデンサＣの一方
の端子のノードの信号ＹはＶＤＤレベルになる。

【００４４】他方の電圧転送回路２２では、ＰＭＯＳト
ランジスタＰ２のゲート端子が信号ＹによりＶＤＤレベ
ルにされる。このとき、昇圧電圧の出力端子が仮にＶＤ
Ｄよりも高いレベルである場合、このＰＭＯＳトランジ
スタＰ２がオンする。また、ゲート端子にクロック信号
ＣＬＫが供給されるＮＭＯＳトランジスタＮ１がオフす
るので、オンしているＰＭＯＳトランジスタＰ２を介し
て、ＶＤＤよりも高いレベルが昇圧電圧の出力端子から
ＰＭＯＳトランジスタＰ１のゲート端子に供給される。
従って、ＰＭＯＳトランジスタＰ１はオフとなる。ま
た、昇圧電圧の出力端子がＶＤＤよりも低いレベルの場
合には、ＰＭＯＳトランジスタＰ２はオフとなり、ＰＭ
ＯＳトランジスタＰ１のゲート端子は電位的に浮遊状態
となるために、やはりこのＰＭＯＳトランジスタＰ１は
オフとなる。

【００４５】次に、この状態からクロック信号ＣＬＫが
論理１レベルに、クロック信号〜ＣＬＫが論理０レベル
に遷移すると、一方の電圧転送回路２１では、ＰＭＯＳ
トランジスタＰ２がオンし、ＮＭＯＳトランジスタＮ１
がオフする。この結果、ＰＭＯＳトランジスタＰ１のゲ
ート端子には、オン状態のＰＭＯＳトランジスタＰ２を
介して信号ＹのＶＤＤレベルが供給される。これによ
り、ＰＭＯＳトランジスタＰ１のソース端子とゲート端
子のレベルが同一レベルとなるので、ＰＭＯＳトランジ
スタＰ１はオフする。同時に、クロック信号ＣＬＫが論
理１レベルに変化したことにより、コンデンサＣの一方
の端子のノードの信号ＹがＶＤＤレベルから（ＶＤＤ＋
ＶＤＤ）レベルに上昇する。つまり２ＶＤＤに昇圧され
る。なお、ＰＭＯＳトランジスタＰ１のゲート端子のレ
ベルも、コンデンサＣの一方の端子のレベル上昇に伴っ
て上昇するために、このＰＭＯＳトランジスタＰ１はオ
フしたままである。

【００４６】他方の電圧転送回路２２では、クロック信
号ＣＬＫが論理１レベルに変化したことにより、ＮＭＯ
ＳトランジスタＮ１がオンする。また、信号Ｙが２ＶＤ
Ｄに昇圧されたので、ＰＭＯＳトランジスタＰ２はオフ
する。その結果、オン状態のＮＭＯＳトランジスタＮ１
を介して接地電圧がＰＭＯＳトランジスタＰ１のゲート
端子に供給され、このＰＭＯＳトランジスタＰ１がオン
する。ＰＭＯＳトランジスタＰ１がオンすると、２ＶＤ
Ｄに昇圧された信号Ｙが昇圧電圧の出力端子に伝えられ
る。

【００４７】さらに、次に、クロック信号ＣＬＫが論理
０レベルに、クロック信号〜ＣＬＫが論理１レベルに遷
移すると、最初の状態に戻り、他方の電圧転送回路２２
内のＰＭＯＳトランジスタＰ１がオフする。従って、昇
圧電圧の出力端子の２ＶＤＤのレベルはそのまま保持さ
れる。

【００４８】以上のように、第１の実施の形態による昇
圧回路では、図２２に示す従来回路のようなダイオード
の順方向電圧分、または図２４及び図２５に示す従来回
路のようなＮＭＯＳトランジスタの閾値電圧分の電圧低
下を伴わずに、電源電圧ＶＤＤの２倍の値を持つ昇圧電
圧が得られる。ただし、上記の動作は理想的な場合、つ
まり寄生の出力リーク電流が無視できる場合であって、
実際には昇圧電圧の出力端子にはリーク電流経路が存在
している。従って、クロック信号ＣＬＫが論理０レベル
のときは、出力容量（図示せず）からリーク電流が生じ
て電荷が移動し、昇圧電圧の出力端子における電圧は２
ＶＤＤから少しずつ低下していく。ただし、この電圧低
下は、次にクロック信号ＣＬＫが論理１レベルに上昇し
たとき後は２ＶＤＤに回復する。

【００４９】図６は、上記図４の実施の形態を拡張し
て、電源電圧ＶＤＤの３倍昇圧を行う昇圧回路にこの発
明を実施した、第２の実施の形態に係る詳細な回路構成
を示している。

【００５０】この昇圧回路は、前記図２に示した電圧転
送回路２１を１個と、図３に示した電圧転送回路２２と
して２２−１、２２−２の２個と、２個のコンデンサＣ
１、Ｃ２とを組み合わせて構成されている。

【００５１】ここで、電圧転送回路２１のノードｎ１は
電源電圧ＶＤＤに接続され、ノードｎ３にはクロック信
号〜ＣＬＫが供給される。また、ノードｎ２にはコンデ
ンサＣ１の一方の端子が接続されている。このコンデン
サＣ１の他方の端子にはクロック信号ＣＬＫが供給され
る。

【００５２】上記２個の電圧転送回路２２−１、２２−
１は、前段のノードｎ２を後段のノードｎ１に接続する
如く多段縦続接続されており、前段の電圧転送回路２２
−１のノードｎ１は一方の電圧転送回路２１のノードｎ
２に接続されている。また、後段の電圧転送回路２２−
２のノードｎ２が昇圧電圧の出力端子に接続されてい
る。また、前段の電圧転送回路２２−１のノードｎ３に
はクロック信号ＣＬＫが供給され、後段の電圧転送回路
２２−２のノードｎ３にはクロック信号〜ＣＬＫが供給
されている。さらに前段の電圧転送回路２２−１のノー
ドｎ２と後段の電圧転送回路２２−２のノードｎ１との
接続ノードに上記他方のコンデンサＣ２の一方の端子が
接続されており、このコンデンサＣ２の他方の端子には
クロック信号〜ＣＬＫが供給される。

【００５３】この実施の形態によれば、図４の実施の形
態のものに電圧転送回路２２−２とコンデンサＣ２とを
追加したものとなるので、前段の電圧転送回路２２−１
のノードｎ２と後段の電圧転送回路２２−２のノードｎ
１との接続ノードには、図４の場合と同様に、リーク電
流による分を除いた電圧低下を伴わずに２ＶＤＤに昇圧
された電圧を得ることができる。そして、この実施の形
態では、さらに電圧転送回路２２−２とコンデンサＣ２
とが追加されているので、出力端子には３ＶＤＤに昇圧
された電圧が得られることになる。

【００５４】なお、この実施の形態では２個の電圧転送
回路２２−１、２２−２と、２個のコンデンサＣ１、Ｃ
２を、電圧転送回路２１の他に設けることにより、電源
電圧の３倍の昇圧電圧を得る場合について説明したが、
さらに電圧転送回路２２をＮ個（Ｎは２以上の正の整
数）と、Ｎ個のコンデンサを電圧転送回路２１の他に設
けることにより、電源電圧のＮ倍の昇圧電圧を得るよう
に構成することもできる。この場合、Ｎ個の電圧転送回
路２２は、前段のノードｎ２を後段のノードｎ１に接続
する如く多段縦続接続し、Ｎ個のコンデンサの各一方の
端子は各電圧転送回路２２のノードｎ１に接続する。

【００５５】そして、電圧転送回路２１のノードｎ３に
はクロック信号〜ＣＬＫを供給し、多段縦続接続された
Ｎ個の電圧転送回路２２では最前段を含む奇数段の電圧
転送回路２２のノードｎ３にクロック信号ＣＬＫを供給
し、偶数段の電圧転送回路２２のノードｎ３にクロック
信号〜ＣＬＫを供給する。

【００５６】また、Ｎ個のコンデンサでは、一端が多段
縦続接続されたＮ個の電圧転送回路２２のうち奇数段の
電圧転送回路２２のノードｎ１に接続された各他端には
クロック信号ＣＬＫを供給し、偶数段の電圧転送回路２
２のノードｎ１に接続された各他端にはクロック信号〜
ＣＬＫを供給する。

【００５７】ここで、例えば電源電圧ＶＤＤの１０倍の
昇圧電圧を得る場合に、前記図２５の従来回路と、図６
に示した上記の実施の形態の回路とを比較する。この場
合、前記図２５の従来回路では電圧効率が低いために２
０段もの段数が必要であるが、上記実施の形態によれば
その半分の１０段で済む。集積回路において、最も占有
面積が広くなるのはコンデンサであることが知られてお
り、２０段の場合には１９個ものコンデンサが必要にな
るのと比べ、１０段では９個で済む。この結果、チップ
面積の大幅な縮小が可能である。また、昇圧回路におい
て最も消費電流を食うのがコンデンサであるが、このコ
ンデンサの数が少なくなるので、全体の消費電流も大幅
に少なくなる。

【００５８】図７は、前記図１中に設けられた昇圧回路
の第３の実施の形態に係る詳細な回路構成を示してい
る。この昇圧回路は前記図１中の電池１５から供給され
る電源電圧ＶＤＤの２倍昇圧を行う場合のものであり、
前記図２に示した電圧転送回路２１として２１−１、２
１−２の２個と、コンデンサＣとを組み合わせて構成さ
れている。

【００５９】ここで、一方の電圧転送回路２１−１のノ
ードｎ１は電源電圧ＶＤＤに接続され、ノードｎ３には
クロック信号〜ＣＬＫが供給される。また、ノードｎ２
にはコンデンサＣの一方の端子が接続されている。この
コンデンサＣの他方の端子にはクロック信号ＣＬＫが供
給される。

【００６０】他方の電圧転送回路２１−２のノードｎ１
は一方の電圧転送回路２１−１のノードｎ２に接続され
ている。そして、この電圧転送回路２２−２のノードｎ
２から昇圧電圧が出力される。また、他方の電圧転送回
路２２−２のノードｎ３は、一方の電圧転送回路２２−
１のノードｎ４に接続されている。なお、両電圧転送回
路２１−１、２１−２のノードｎ５は共に接地電圧ＧＮ
Ｄに接続される。

【００６１】上記のように構成された昇圧回路は、他方
の電圧転送回路２１−２のＰＭＯＳトランジスタＰ２の
ゲート端子とＮＭＯＳトランジスタＮ１のゲート端子が
共にノードｎ３に接続され、さらにこのノードｎ３が一
方の電圧転送回路２１−１のノード４に接続されている
点が、前記図４に示すものと異なるだけなので、以下、
この異なる点に基づく動作の違いだけを説明する。

【００６２】図４の場合、電圧転送回路２２のＮＭＯＳ
トランジスタＮ１の導通制御はクロック信号ＣＬＫその
もので行われていた。しかし、この実施の形態の場合、
電圧転送回路２１−２内のＮＭＯＳトランジスタＮ１の
導通制御は、電圧転送回路２１−１内のＮＭＯＳトラン
ジスタＮ１を通過する接地電圧もしくは電圧転送回路２
１−１内のＰＭＯＳトランジスタＰ２を通過する信号Ｙ
によって行われる。

【００６３】図４中の電圧転送回路２２のＮＭＯＳトラ
ンジスタＮ１がオフするときはクロック信号ＣＬＫが論
理０レベルのときであるが、このとき、図６中の電圧転
送回路２１−１のＮＭＯＳトランジスタＮ１はゲート端
子に供給されるクロック信号〜ＣＬＫが論理１レベルで
あり、オンするために、電圧転送回路２１−１のノード
ｎ４が接地電圧に設定される。従って、電圧転送回路２
１−２のＮＭＯＳトランジスタＮ１はオフする。

【００６４】他方、図４中の電圧転送回路２２のＮＭＯ
ＳトランジスタＮ１がオンするときはクロック信号ＣＬ
Ｋが論理１レベルのときであるが、このとき、信号Ｙは
２ＶＤＤに昇圧されており、この昇圧された電圧が図６
中の電圧転送回路２１−１内のＰＭＯＳトランジスタＰ
２を介してノードｎ４に伝達されるので、図６中の電圧
転送回路２１−１内のＮＭＯＳトランジスタＮ１はオフ
する。

【００６５】図４中の電圧転送回路２２のＰＭＯＳトラ
ンジスタＰ２がオフするときはクロック信号ＣＬＫが論
理１レベルのときであるが、このとき、図６中の電圧転
送回路２１−１のノードｎ３に供給されるクロック信号
〜ＣＬＫが論理０レベルであり、ＰＭＯＳトランジスタ
Ｐ２がオンするので、２ＶＤＤに昇圧された信号Ｙが電
圧転送回路２１−１内のＰＭＯＳトランジスタＰ２を介
してノードｎ４に伝達される。このため、電圧転送回路
２１−２内のＰＭＯＳトランジスタＰ２のゲート端子と
ソース端子とは同電位となり、この電圧転送回路２１−
２内のＰＭＯＳトランジスタＰ２はオフする。

【００６６】他方、図４中の電圧転送回路２２のＰＭＯ
ＳトランジスタＰ２がオンするときはクロック信号ＣＬ
Ｋが論理０レベルのときである。このとき、図６中の電
圧転送回路２１−１のＮＭＯＳトランジスタＮ１はゲー
ト端子に供給されるクロック信号〜ＣＬＫが論理１レベ
ルであり、オンするために、電圧転送回路２１−１のノ
ードｎ４は接地電圧に設定される。従って、電圧転送回
路２１−２のＰＭＯＳトランジスタＰ２はオンする。

【００６７】この実施の形態によれば、図４に示した第
１の実施の形態による昇圧回路の場合と同様、従来回路
のようなダイオードの順方向電圧分、またはＮＭＯＳト
ランジスタの閾値電圧分の電圧低下を伴わずに、電源電
圧ＶＤＤの２倍の値を持つ昇圧電圧が得られる。

【００６８】図８は、上記図７の実施の形態を拡張し
て、電源電圧ＶＤＤの３倍昇圧を行う昇圧回路にこの発
明を実施した、第４の実施の形態に係る詳細な回路構成
を示している。

【００６９】この昇圧回路は、前記図２に示した電圧転
送回路２１として２１−１、２１−２、２１−３の３個
と、２個のコンデンサＣ１、Ｃ２とを組み合わせて構成
されている。

【００７０】上記３個の電圧転送回路２１−１、２１−
２、２１−３は、前段のノードｎ２を後段のノードｎ１
に接続すると共に前段のノードｎ４を後段のノードｎ３
に接続する如く多段縦続接続されており、最前段の電圧
転送回路２１−１のノードｎ１は電源電圧ＶＤＤに接続
され、最後段の電圧転送回路２１−３のノードｎ２は昇
圧電圧の出力端子に接続されている。また、最前段の電
圧転送回路２１−１のノードｎ３にはクロック信号〜Ｃ
ＬＫが供給されている。さらにコンデンサＣ１の一方の
端子は電圧転送回路２１−１のノードｎ２と電圧転送回
路２１−２のノードｎ１との接続ノードに接続されてお
り、このコンデンサＣ１の他方の端子にはクロック信号
ＣＬＫが供給されている。コンデンサＣ２の一方の端子
は電圧転送回路２１−２のノードｎ２と電圧転送回路２
１−３のノードｎ１との接続ノードに接続されており、
このコンデンサＣ２の他方の端子にはクロック信号〜Ｃ
ＬＫが供給されている。

【００７１】この実施の形態によれば、図７の実施の形
態のものに電圧転送回路２１−３とコンデンサＣ２とを
追加したものとなるので、電圧転送回路２１−２のノー
ドｎ２と電圧転送回路２１−３のノードｎ１との接続ノ
ードには、図７の場合と同様に、リーク電流による分を
除いた電圧低下を伴わずに２ＶＤＤに昇圧された電圧を
得ることができる。そして、この実施の形態では、さら
に電圧転送回路２１−３とコンデンサＣ２とが追加され
ているので、出力端子には３ＶＤＤに昇圧された電圧が
得られることになる。

【００７２】なお、この実施の形態では３個の電圧転送
回路２１−１、２１−２、２１−３と、２個のコンデン
サＣ１、Ｃ２を設けることにより、電源電圧の３倍の昇
圧電圧を得る場合について説明したが、さらにＮ個（Ｎ
は２以上の正の整数）電圧転送回路２１と、（Ｎ−１）
個のコンデンサを設けることにより、電源電圧のＮ倍の
昇圧電圧を得るように構成することもできる。この場
合、Ｎ個の電圧転送回路２１は、前段のノードｎ２を後
段のノードｎ１に接続すると共に前段のノードｎ４を後
段のノードｎ３に接続如く多段縦続接続し、Ｎ個のコン
デンサの各一方の端子は前段の電圧転送回路２１のノー
ドｎ２と後段の電圧転送回路２１のノードｎ１との接続
ノードに接続する。

【００７３】そして、最前段の電圧転送回路２１−１の
ノードｎ３にはクロック信号〜ＣＬＫを供給し、また、
（Ｎ−１）個のコンデンサでは、一端が多段縦続接続さ
れたＮ個の電圧転送回路２１のうち奇数段の電圧転送回
路２１のノードｎ２に接続された各他端にはクロック信
号ＣＬＫを供給し、偶数段の電圧転送回路２１のノード
ｎ２に接続された各他端にはクロック信号〜ＣＬＫを供
給する。

【００７４】この実施の形態の場合にも、電圧効率が高
く、所望の昇圧電圧を得るために従来よりも少ない段数
（電圧転送回路２１の数）で良いので、チップ面積の大
幅な縮小が可能である。また、昇圧回路において最も消
費電流を食うコンデンサの数が少なくなるので、全体の
消費電流も大幅に少なくなる。

【００７５】図９は、前記図１中に設けられた昇圧回路
の第５の実施の形態に係る詳細な回路構成を示してい
る。この昇圧回路は前記図１中の電池１５から供給され
る電源電圧ＶＤＤの２倍昇圧を行う場合のものであり、
前記図１に示した電圧転送回路２１として２１−１、２
１−２の２個と、コンデンサＣとを組み合わせて構成さ
れている。

【００７６】ここで、この実施の形態に係る昇圧回路は
前記図７のものとほぼ同様に構成されているので、図７
と異なる点についてのみ説明する。図７の例では後段の
電圧転送回路２１−２のノードｎ３を前段の電圧転送回
路２１−１のノードｎ４に接続し、後段の電圧転送回路
２１−２のノードｎ５を接地電圧ＧＮＤに接続していた
が、この実施の形態の昇圧回路では後段の電圧転送回路
２１−２のノードｎ３を同じ電圧転送回路２１−２のノ
ードｎ１に接続し、後段の電圧転送回路２１−２のノー
ドｎ５を前段の電圧転送回路２１−１のノードｎ１に接
続するようにしている。

【００７７】この実施の形態において、クロック信号Ｃ
ＬＫが論理１レベルとなり、コンデンサＣの一端のノー
ドにおける信号Ｙが２ＶＤＤに上昇し、後段の電圧転送
回路２１−２内のＰＭＯＳトランジスタＰ１をオンさせ
て、この昇圧された電圧を出力端子に伝達する際、同じ
電圧転送回路２１−２内のＮＭＯＳトランジスタＮ１を
オンさせて、上記ＰＭＯＳトランジスタＰ１のゲート端
子に少なくとも２ＶＤＤよりもＰＭＯＳトランジスタの
閾値電圧分低い電圧を供給する必要がある。前記図７の
回路では、ＮＭＯＳトランジスタＮ１のソース端子を接
地電圧に接続し、この接地電圧をＰＭＯＳトランジスタ
Ｐ１のゲート端子に供給することによってオンさせてい
たが、この実施の形態の回路では２ＶＤＤよりも低い電
源電圧ＶＤＤをＮＭＯＳトランジスタＮ１のソース端子
に供給することによりこのＮＭＯＳトランジスタＮ１を
オン状態にして、電源電圧ＶＤＤをＰＭＯＳトランジス
タＰ１のゲート端子に供給することによってオンさせて
いる。

【００７８】図１０は、上記図９の実施の形態を拡張し
て、電源電圧ＶＤＤの３倍昇圧を行う昇圧回路にこの発
明を実施した、第６の実施の形態に係る詳細な回路構成
を示している。

【００７９】この昇圧回路は、前記図２に示した電圧転
送回路２１として２１−１、２１−２、２１−３の３個
と、２個のコンデンサＣ１、Ｃ２とを組み合わせて構成
されている。

【００８０】上記３個の電圧転送回路２１−１、２１−
２、２１−３は、前段のノードｎ２を後段のノードｎ１
に接続する如く多段縦続接続されており、最前段の電圧
転送回路２１−１のノードｎ１は電源電圧ＶＤＤに接続
され、最後段の電圧転送回路２１−３のノードｎ２は昇
圧電圧の出力端子に接続されている。また、最前段の電
圧転送回路２１−１のノードｎ３にはクロック信号〜Ｃ
ＬＫが供給されている。最前段の電圧転送回路２１−１
のノードｎ５は接地電圧に接続されている。２段目の電
圧転送回路２１−２のノードｎ５は、それよりも１段前
段の最前段の電圧転送回路２１−１のノードｎ１に接続
されている。３段目、すなわち最後段の電圧転送回路２
１−３のノードｎ５は、それよりも１段前段の電圧転送
回路２１−２のノードｎ１に接続されている。

【００８１】さらにコンデンサＣ１の一方の端子は電圧
転送回路２１−１のノードｎ２と電圧転送回路２１−２
のノードｎ１との接続ノードに接続されており、このコ
ンデンサＣ１の他方の端子にはクロック信号ＣＬＫが供
給されている。コンデンサＣ２の一方の端子は電圧転送
回路２１−２のノードｎ２と電圧転送回路２１−３のノ
ードｎ１との接続ノードに接続されており、このコンデ
ンサＣ２の他方の端子にはクロック信号〜ＣＬＫが供給
されている。

【００８２】この実施の形態によれば、図９の実施の形
態のものに電圧転送回路２１−３とコンデンサＣ２とを
追加したものとなるので、電圧転送回路２１−２のノー
ドｎ２と電圧転送回路２１−３のノードｎ１との接続ノ
ードには、図９の場合と同様に、リーク電流による分を
除いた電圧低下を伴わずに２ＶＤＤに昇圧された電圧を
得ることができる。そして、この実施の形態では、さら
に電圧転送回路２１−３とコンデンサＣ２とが追加され
ているので、出力端子には３ＶＤＤに昇圧された電圧が
得られることになる。

【００８３】なお、この実施の形態では３個の電圧転送
回路２１−１、２１−２、２１−３と、２個のコンデン
サＣ１、Ｃ２を設けることにより、電源電圧の３倍の昇
圧電圧を得る場合について説明したが、さらにＮ個（Ｎ
は２以上の正の整数）電圧転送回路２１と、（Ｎ−１）
個のコンデンサを設けることにより、電源電圧のＮ倍の
昇圧電圧を得るように構成することもできる。この場
合、Ｎ個の電圧転送回路は、前段のノードｎ２を後段の
ノードｎ１に接続する如く多段縦続接続し、Ｎ個のコン
デンサの各一方の端子は前段の電圧転送回路２１のノー
ドｎ２と後段の電圧転送回路２１のノードｎ１との接続
ノードに接続する。

【００８４】そして、最前段の電圧転送回路２１−１の
ノードｎ３にはクロック信号〜ＣＬＫを供給し、最前段
以降の電圧転送回路２１−２…の各ノードｎ３は、それ
ぞれ１段前の電圧転送回路２１のノードｎ１に接続す
る。

【００８５】また、（Ｎ−１）個のコンデンサでは、一
端が多段縦続接続されたＮ個の電圧転送回路２１のうち
奇数段の電圧転送回路２１のノードｎ２に接続された各
他端にはクロック信号ＣＬＫを供給し、偶数段の電圧転
送回路２１のノードｎ２に接続された各他端にはクロッ
ク信号〜ＣＬＫを供給する。

【００８６】この実施の形態の場合にも、電圧効率が高
く、所望の昇圧電圧を得るために従来よりも少ない段数
（電圧転送回路２１の数）で良いので、チップ面積の大
幅な縮小が可能である。また、昇圧回路において最も消
費電流を食うコンデンサの数が少なくなるので、全体の
消費電流も大幅に少なくなる。

【００８７】ところで、上記した各実施の形態の昇圧回
路は、正極性の電圧ＶＤＤを昇圧してＶＤＤよりも高い
電圧を発生するものであったが、この発明は接地電圧Ｇ
ＮＤから負極性の電圧を昇圧して発生する昇圧回路にも
実施が可能であることはいうまでもない。この負極性の
昇圧回路は、前記正極性の電圧の昇圧を行う昇圧回路内
のＰＭＯＳトランジスタとＮＭＯＳトランジスタを、及
び電源電圧ＶＤＤと接地電圧ＧＮＤとをそれぞれ入れ替
えることにより実現できる。

【００８８】図１１及び図１２はそれぞれ、負極性の電
圧を昇圧して発生する昇圧回路で使用される電圧転送回
路の一例を示している。

【００８９】図１１の電圧転送回路は前記図２に対する
ものであり、前記ＰＭＯＳトランジスタＰ１、Ｐ２の代
わりにＮＭＯＳトランジスタＮ１１、Ｎ１２が使用さ
れ、前記ＮＭＯＳトランジスタＮ１の代わりにＰＭＯＳ
トランジスタＰ１１が使用されている。

【００９０】図１２の電圧転送回路は前記図３に対する
ものであり、前記ＰＭＯＳトランジスタＰ１、Ｐ２の代
わりにＮＭＯＳトランジスタＮ１１、Ｎ１２が使用さ
れ、前記ＮＭＯＳトランジスタＮ１の代わりにＰＭＯＳ
トランジスタＰ１１が使用されている。なお、この図１
２の電圧転送回路が上記図１１の電圧転送回路と異なる
点は、ＮＭＯＳトランジスタＮ１２のゲート端子がノー
ドｎ１に接続されているところである。

【００９１】図１１及びに図１２の電圧転送回路では、
接地電圧もしくはそれよりも低い電圧をノードｎ１から
ノードｎ２側に転送する場合、転送するトランジスタが
ＮＭＯＳトランジスタなので、ノードｎ１に供給される
接地電圧もしくはそれよりも低い電圧を、電圧上昇を生
じないで転送することができる。

【００９２】図１３はこの発明の昇圧回路の第７の実施
の形態に係る詳細な回路構成を示しており、前記図４に
示した正極性の電圧昇圧を行う昇圧回路に対応してい
る。すなわち、この昇圧回路は前記図１中の電池１５か
ら供給される電源電圧ＶＤＤと接地電圧ＧＮＤとから、
−ＶＤＤの電圧を発生する場合のものであり、前記図１
１に示した電圧転送回路３１と、図１２に示した電圧転
送回路３２と、コンデンサＣとを組み合わせて構成され
ている。

【００９３】ここで、一方の電圧転送回路３１のノード
ｎ１は接地電圧ＧＮＤに接続され、ノードｎ３にはクロ
ック信号ＣＬＫが供給され、ノードｎ５は電源電圧に接
続される。また、ノードｎ２にはコンデンサＣの一方の
端子が接続されている。このコンデンサＣの他方の端子
にはクロック信号〜ＣＬＫが供給される。

【００９４】他方の電圧転送回路３２のノードｎ１は一
方の電圧転送回路３１のノードｎ２に接続されている。
そして、この電圧転送回路３２のノードｎ２から負極性
の電圧が出力される。また、電圧転送回路３２のノード
ｎ５は電源電圧に接続されている。

【００９５】このような構成された昇圧回路は次のよう
に動作する。

【００９６】まず、始めにクロック信号ＣＬＫが論理０
レベル（ＧＮＤ）、クロック信号〜ＣＬＫが論理１レベ
ル（ＶＤＤ）のとき、一方の電圧転送回路３１内のＰＭ
ＯＳトランジスタＰ１１がオンし、ＶＤＤの電圧がこの
ＰＭＯＳトランジスタＰ１１を介して同じ電圧転送回路
３１内のＮＭＯＳトランジスタＮ１１のゲート端子に供
給され、このＮＭＯＳトランジスタＮ１１がオンする。
従って、上記ＮＭＯＳトランジスタＮ１１のソース端子
は接地電圧ＧＮＤとなる。このとき、ＮＭＯＳトランジ
スタＮ１２はオフする。

【００９７】他方の電圧転送回路３２では、ＰＭＯＳト
ランジスタＰ１１はオフする。また、ＮＭＯＳトランジ
スタＮ１２のゲート端子はＧＮＤレベルであるが、仮に
そのソース端子（昇圧電圧の出力端子）がＧＮＤよりも
低いレベルであるとすると、このＮＭＯＳトランジスタ
Ｎ１２はオンする。しかし、ＰＭＯＳトランジスタＰ１
１がオフであるために、ＮＭＯＳトランジスタＮ１１の
ゲート端子はＧＮＤよりも高くならないので、このＮＭ
ＯＳトランジスタＮ１１はオフする。

【００９８】次に、この状態からクロック信号ＣＬＫが
論理１レベルに、クロック信号〜ＣＬＫが論理０レベル
に遷移すると、一方の電圧転送回路３１では、ＮＭＯＳ
トランジスタＮ１２がオンし、ＰＭＯＳトランジスタＰ
１１がオフする。この結果、ＮＭＯＳトランジスタＮ１
１のソース端子とゲート端子とが同電位（ＧＮＤ）とな
り、このＮＭＯＳトランジスタＮ１１はオフする。同時
にコンデンサＣの他方の端子に供給されているクロック
信号〜ＣＬＫがＧＮＤレベルからＶＤＤレベルへと変化
するため、コンデンサＣの一方の端子、つまり電圧転送
回路３１のノードｎ２はＧＮＤレベルから（ＧＮＤ−Ｖ
ＤＤ）レベル、つまり−ＶＤＤの負方向に昇圧される。

【００９９】他方の電圧転送回路３２では、ＰＭＯＳト
ランジスタＰ１１がオンし、ＶＤＤがＮＭＯＳトランジ
スタＮ１１のゲート端子がＶＤＤとなるために、このＮ
ＭＯＳトランジスタＮ１１がオンする。このとき、ＮＭ
ＯＳトランジスタＮ１２のゲート端子は−ＶＤＤなの
で、このＮＭＯＳトランジスタＮ１２はオフする。従っ
て、オン状態のＮＭＯＳトランジスタＮ１１のドレイン
端子側の−ＶＤＤの電圧が昇圧電圧の出力端子に伝達さ
れる。

【０１００】さらに、次に、クロック信号ＣＬＫが論理
０レベルに、クロック信号〜ＣＬＫが論理１レベルに遷
移すると、最初の状態に戻り、他方の電圧転送回路３２
内のＮＭＯＳトランジスタＮ１１がオフする。従って、
昇圧電圧の出力端子の−ＶＤＤのレベルはそのまま保持
される。

【０１０１】以上のように、第７の実施の形態による昇
圧回路では、図２２に示す従来回路のようなダイオード
の順方向電圧分、または図２４及び図２５に示す従来回
路のようなＮＭＯＳトランジスタの閾値電圧分の電圧低
下を伴わずに、接地電圧ＧＮＤよりもＶＤＤだけ低い−
ＶＤＤの負の値を持つ昇圧電圧が得られる。

【０１０２】図１４は、上記図１３の実施の形態を拡張
して、−２ＶＤＤの負方向への昇圧を行う昇圧回路にこ
の発明を実施した、第８の実施の形態に係る詳細な回路
構成を示している。

【０１０３】この昇圧回路は、前記図１１に示した電圧
転送回路３１を１個と、図１２に示した電圧転送回路３
２として３２−１、３２−２の２個と、２個のコンデン
サＣ１、Ｃ２とを組み合わせて構成されている。

【０１０４】ここで、電圧転送回路３１のノードｎ１は
接地電圧ＧＮＤに接続され、ノードｎ３にはクロック信
号ＣＬＫが供給される。また、ノードｎ２にはコンデン
サＣ１の一方の端子が接続されている。このコンデンサ
Ｃ１の他方の端子にはクロック信号〜ＣＬＫが供給され
る。

【０１０５】上記２個の電圧転送回路３２−１、３２−
１は、前段のノードｎ２を後段のノードｎ１に接続する
如く多段縦続接続されており、前段の電圧転送回路３２
−１のノードｎ１は電圧転送回路３１のノードｎ２に接
続されている。また、後段の電圧転送回路３２−２のノ
ードｎ２が昇圧電圧の出力端子に接続されている。ま
た、前段の電圧転送回路３２−１のノードｎ３にはクロ
ック信号〜ＣＬＫが供給され、後段の電圧転送回路３２
−２のノードｎ３にはクロック信号ＣＬＫが供給されて
いる。さらに前段の電圧転送回路３２−１のノードｎ２
と後段の電圧転送回路３２−２のノードｎ１との接続ノ
ードに上記他方のコンデンサＣ２の一方の端子が接続さ
れており、このコンデンサＣ２の他方の端子にはクロッ
ク信号ＣＬＫが供給されている。

【０１０６】この実施の形態によれば、図１３の実施の
形態のものに電圧転送回路３２−２とコンデンサＣ２と
を追加したものとなるので、前段の電圧転送回路３２−
１のノードｎ２と後段の電圧転送回路３２−２のノード
ｎ１との接続ノードには、図１３の場合と同様に、リー
ク電流による分を除いた電圧上昇を伴わずに−ＶＤＤに
昇圧された電圧を得ることができる。そして、この実施
の形態では、さらに電圧転送回路３２−２とコンデンサ
Ｃ２とが追加されているので、出力端子には−２ＶＤＤ
に昇圧された電圧が得られることになる。

【０１０７】なお、この実施の形態では２個の電圧転送
回路３２−１、３２−２と、２個のコンデンサＣ１、Ｃ
２を、電圧転送回路３１の他に設けることにより、−２
ＶＤＤの昇圧電圧を得る場合について説明したが、さら
に電圧転送回路２２をＮ個（Ｎは２以上の正の整数）
と、Ｎ個のコンデンサを電圧転送回路３１の他に設ける
ことにより、−ＶＤＤ×Ｎの値の昇圧電圧を得るように
構成することもできる。この場合、Ｎ個の電圧転送回路
３２は、前段のノードｎ２を後段のノードｎ１に接続す
る如く多段縦続接続し、Ｎ個のコンデンサの各一方の端
子は各電圧転送回路３２のノードｎ１に接続する。

【０１０８】そして、電圧転送回路３１のノードｎ３に
はクロック信号ＣＬＫを供給し、多段縦続接続されたＮ
個の電圧転送回路３２では最前段を含む奇数段の電圧転
送回路３２のノードｎ３にクロック信号〜ＣＬＫを供給
し、偶数段の電圧転送回路３２のノードｎ３にクロック
信号ＣＬＫを供給する。

【０１０９】また、Ｎ個のコンデンサでは、一端が多段
縦続接続されたＮ個の電圧転送回路３２のうち奇数段の
電圧転送回路３２のノードｎ１に接続された各他端には
クロック信号〜ＣＬＫを供給し、偶数段の電圧転送回路
３２のノードｎ１に接続された各他端にはクロック信号
ＣＬＫを供給する。

【０１１０】図１５は、負極性の昇圧電圧を発生する、
この発明の昇圧回路の第９の実施の形態に係る詳細な回
路構成を示している。この昇圧回路は前記図１中の電池
１５から供給される接地電圧ＧＮＤと電源電圧ＶＤＤと
を用いて、−ＶＤＤの値の昇圧電圧を発生するものであ
り、前記図１１に示した電圧転送回路３１として３１−
１、３１−２の２個と、コンデンサＣとを組み合わせて
構成されている。

【０１１１】ここで、一方の電圧転送回路３１−１のノ
ードｎ１は接地電圧ＧＮＤに接続され、ノードｎ３には
クロック信号ＣＬＫが供給される。また、ノードｎ２に
はコンデンサＣの一方の端子が接続されている。このコ
ンデンサＣの他方の端子にはクロック信号〜ＣＬＫが供
給されている。

【０１１２】他方の電圧転送回路３１−２のノードｎ１
は一方の電圧転送回路３１−１のノードｎ２に接続され
ている。そして、この電圧転送回路３２−２のノードｎ
２から昇圧電圧が出力される。また、他方の電圧転送回
路３２−２のノードｎ３は一方の電圧転送回路３２−１
のノードｎ４に接続されている。なお、両電圧転送回路
３１−１、３１−２のノードｎ５は共に電源電圧ＶＤＤ
に接続される。

【０１１３】上記のように構成された昇圧回路は、他方
の電圧転送回路３１−２内のＮＭＯＳトランジスタＮ１
２のゲート端子とＰＭＯＳトランジスタＰ１１１のゲー
ト端子とが共にノードｎ３に接続され、さらにこのノー
ドｎ３が一方の電圧転送回路３１−１のノード４に接続
されている点が、前記図１３に示すものと異なるだけで
あり、基本的な動作は前記図１３のものと同様なのでそ
の説明は省略する。

【０１１４】この実施の形態によれば、図１３に示した
第７の実施の形態による昇圧回路の場合と同様に、リー
クによる分を除いて、電圧上昇を伴わないで−ＶＤＤの
値を持つ昇圧電圧が得られる。

【０１１５】図１６は、上記図１５の実施の形態を拡張
して、−２ＶＤＤの昇圧を行う昇圧回路にこの発明を実
施した、第１０の実施の形態に係る詳細な回路構成を示
している。

【０１１６】この昇圧回路は、前記図１１に示した電圧
転送回路３１として３１−１、３１−２、３１−３の３
個と、２個のコンデンサＣ１、Ｃ２とを組み合わせて構
成されている。

【０１１７】上記３個の電圧転送回路３１−１、３１−
２、３１−３は、前段のノードｎ２を後段のノードｎ１
に接続すると共に前段のノードｎ４を後段のノードｎ３
に接続する如く多段縦続接続されており、最前段の電圧
転送回路３１−１のノードｎ１は接地電圧ＧＮＤに接続
され、最後段の電圧転送回路３１−３のノードｎ２は昇
圧電圧の出力端子に接続されている。また、最前段の電
圧転送回路３１−１のノードｎ３にはクロック信号ＣＬ
Ｋが供給されている。さらにコンデンサＣ１の一方の端
子は電圧転送回路３１−１のノードｎ２と電圧転送回路
３１−２のノードｎ１との接続ノードに接続されてお
り、このコンデンサＣ１の他方の端子にはクロック信号
〜ＣＬＫが供給されている。コンデンサＣ２の一方の端
子は電圧転送回路３１−２のノードｎ２と電圧転送回路
３１−３のノードｎ１との接続ノードに接続されてお
り、このコンデンサＣ２の他方の端子にはクロック信号
ＣＬＫが供給されている。

【０１１８】この実施の形態によれば、図１５の実施の
形態のものに電圧転送回路３１−３とコンデンサＣ２と
を追加したものとなるので、電圧転送回路３１−２のノ
ードｎ２と電圧転送回路３１−３のノードｎ１との接続
ノードには、図１５の場合と同様に、リーク電流による
分を除いた電圧低下を伴わずに−ＶＤＤに昇圧された負
の電圧を得ることができる。そして、この実施の形態で
は、さらに電圧転送回路３１−３とコンデンサＣ２とが
追加されているので、出力端子には−２ＶＤＤに昇圧さ
れた電圧が得られることになる。

【０１１９】なお、この実施の形態では３個の電圧転送
回路３１−１、３１−２、３１−３と、２個のコンデン
サＣ１、Ｃ２を設けることにより、−２ＶＤＤに昇圧さ
れた電圧を得る場合について説明したが、さらにＮ個
（Ｎは２以上の正の整数）電圧転送回路３１と、（Ｎ−
１）個のコンデンサを設けることにより、−２ＶＤＤよ
りもさらに低い昇圧電圧を得るように構成することもで
きる。この場合、Ｎ個の電圧転送回路３１は、前段のノ
ードｎ２を後段のノードｎ１に接続すると共に前段のノ
ードｎ４を後段のノードｎ３に接続如く多段縦続接続
し、Ｎ個のコンデンサの各一方の端子は前段の電圧転送
回路３１のノードｎ２と後段の電圧転送回路３１のノー
ドｎ１との接続ノードに接続する。

【０１２０】そして、最前段の電圧転送回路３１−１の
ノードｎ３にはクロック信号ＣＬＫを供給し、また、
（Ｎ−１）個のコンデンサでは、一端が多段縦続接続さ
れたＮ個の電圧転送回路３１のうち奇数段の電圧転送回
路３１のノードｎ２に接続された各他端にはクロック信
号〜ＣＬＫを供給し、偶数段の電圧転送回路３１のノー
ドｎ２に接続された各他端にはクロック信号ＣＬＫを供
給する。

【０１２１】この実施の形態の場合にも、電圧効率が高
く、所望の昇圧電圧を得るために従来よりも少ない段数
で良いので、チップ面積の大幅な縮小が可能である。ま
た、昇圧回路において最も消費電流を食うコンデンサの
数が少なくなるので、全体の消費電流も大幅に少なくな
る。

【０１２２】図１７は、負極性の昇圧を行うこの発明の
昇圧回路の第１１の実施の形態に係る詳細な回路構成を
示している。この昇圧回路は前記図９に示す第５の実施
の形態と同様の変形を、上記図１５の昇圧回路に加えた
ものであり、前記図１５のものとほぼ同様に構成されて
いるので、図１５と異なる点についてのみ説明する。図
１５の例では後段の電圧転送回路３１−２のノードｎ３
を前段の電圧転送回路３１−１のノードｎ４に接続し、
後段の電圧転送回路３１−２のノードｎ５を電源電圧Ｖ
ＤＤに接続していたが、この実施の形態の昇圧回路では
後段の電圧転送回路３１−２のノードｎ３を同じ電圧転
送回路３１−２のノードｎ１に接続し、後段の電圧転送
回路３１−２のノードｎ５をＶＤＤに接続する代わりに
前段の電圧転送回路３１−１のノードｎ１に接続するよ
うにしている。

【０１２３】この実施の形態において、クロック信号Ｃ
ＬＫが論理０レベルとなり、コンデンサＣの一端のノー
ドにおける信号Ｙが−ＶＤＤに低下し、後段の電圧転送
回路３１−２内のＮＭＯＳトランジスタＮ１１をオンさ
せて、この負方向に昇圧された電圧を出力端子に伝達す
る際、同じ電圧転送回路３１−２内のＰＭＯＳトランジ
スタＰ１１をオンさせて、上記ＮＭＯＳトランジスタＮ
１１のゲート端子に少なくとも−ＶＤＤよりもＮＭＯＳ
トランジスタの閾値電圧分だけ高い電圧を供給する必要
がある。前記図１５の回路では、ＰＭＯＳトランジスタ
Ｐ１１のソース端子を電源電圧ＶＤＤに接続し、この電
圧ＶＤＤをＮＭＯＳトランジスタＮ１１のゲート端子に
供給することによってオンさせていたが、この実施の形
態の回路では−ＶＤＤよりも高い接地電圧ＧＮＤをＰＭ
ＯＳトランジスタＰ１１のソース端子に供給することに
よりこのＰＭＯＳトランジスタＰ１１をオン状態にし
て、接地電圧ＧＮＤをＮＭＯＳトランジスタＮ１１のゲ
ート端子に供給することによってオンさせている。

【０１２４】図１８は、上記図１７の実施の形態を拡張
して、−２ＶＤＤの倍昇圧を行う昇圧回路にこの発明を
実施した、第１２の実施の形態に係る詳細な回路構成を
示している。

【０１２５】この昇圧回路は、前記図１１示した電圧転
送回路３１として３１−１、３１−２、３１−３の３個
と、２個のコンデンサＣ１、Ｃ２とを組み合わせて構成
されている。

【０１２６】上記３個の電圧転送回路３１−１、３１−
２、３１−３は、前段のノードｎ２を後段のノードｎ１
に接続する如く多段縦続接続されており、最前段の電圧
転送回路３１−１のノードｎ１は接地電圧ＧＮＤに接続
され、最後段の電圧転送回路３１−３のノードｎ２は昇
圧電圧の出力端子に接続されている。また、最前段の電
圧転送回路３１−１のノードｎ３にはクロック信号ＣＬ
Ｋが供給されている。最前段の電圧転送回路３１−１の
ノードｎ５は電源電圧ＶＤＤに接続されている。２段目
の電圧転送回路３１−２のノードｎ５は、それよりも１
段前段の最前段の電圧転送回路３１−１のノードｎ１に
接続されている。３段目、すなわち最後段の電圧転送回
路３１−３のノードｎ５は、それよりも１段前段の電圧
転送回路３１−２のノードｎ１に接続されている。

【０１２７】さらにコンデンサＣ１の一方の端子は電圧
転送回路３１−１のノードｎ２と電圧転送回路３１−２
のノードｎ１との接続ノードに接続されており、このコ
ンデンサＣ１の他方の端子にはクロック信号〜ＣＬＫが
供給されている。コンデンサＣ２の一方の端子は電圧転
送回路３１−２のノードｎ２と電圧転送回路３１−３の
ノードｎ１との接続ノードに接続されており、このコン
デンサＣ２の他方の端子にはクロック信号ＣＬＫが供給
されている。

【０１２８】この実施の形態によれば、図１７の実施の
形態のものに電圧転送回路３１−３とコンデンサＣ２と
を追加したものとなるので、電圧転送回路３１−１のノ
ードｎ２と電圧転送回路３１−２のノードｎ１との接続
ノードには、図１７の場合と同様に、リーク電流による
分を除いた電圧上昇を伴わずに−ＶＤＤに昇圧された電
圧を得ることができる。そして、この実施の形態では、
さらに電圧転送回路３１−３とコンデンサＣ２とが追加
されているので、出力端子には−２ＶＤＤに昇圧された
電圧が得られることになる。

【０１２９】なお、この実施の形態では３個の電圧転送
回路３１−１、３１−２、３１−３と、２個のコンデン
サＣ１、Ｃ２を設けることにより、−２ＶＤＤの値の昇
圧電圧を得る場合について説明したが、さらにＮ個（Ｎ
は２以上の正の整数）電圧転送回路３１と、（Ｎ−１）
個のコンデンサを設けることにより、−２ＶＤＤよりも
さらに低い値の昇圧電圧を得るように構成することもで
きる。この場合、Ｎ個の電圧転送回路は、前段のノード
ｎ２を後段のノードｎ１に接続する如く多段縦続接続
し、Ｎ個のコンデンサの各一方の端子は前段の電圧転送
回路３１のノードｎ２と後段の電圧転送回路３１のノー
ドｎ１との接続ノードに接続する。

【０１３０】そして、最前段の電圧転送回路３１−１の
ノードｎ３にはクロック信号ＣＬＫを供給し、最前段以
降の電圧転送回路３１−２…の各ノードｎ３は、それぞ
れ１段前の電圧転送回路３１のノードｎ１に接続する。

【０１３１】また、（Ｎ−１）個のコンデンサでは、一
端が多段縦続接続されたＮ個の電圧転送回路３１のうち
奇数段の電圧転送回路３１のノードｎ２に接続された各
他端にはクロック信号〜ＣＬＫを供給し、偶数段の電圧
転送回路３１のノードｎ２に接続された各他端にはクロ
ック信号ＣＬＫを供給する。

【０１３２】この実施の形態の場合にも、電圧効率が高
く、所望の昇圧電圧を得るために従来よりも少ない段数
で良いので、チップ面積の大幅な縮小が可能である。ま
た、昇圧回路において最も消費電流を食うコンデンサの
数が少なくなるので、全体の消費電流も大幅に少なくな
る。

【０１３３】図１９はこの発明の第１３の実施の形態に
係る昇圧回路を示している。この実施の形態では、前記
図２に示すようにそれぞれ２個のＰＭＯＳトランジスタ
Ｐ１、Ｐ２と１個のＮＭＯＳトランジスタＮ１とで構成
された電圧転送回路を２１ａと２１ｂの２個設け、一方
及び他方の電圧転送回路２１ａ、２１ｂのノードｎ１は
共に電源電圧ＶＤＤに接続し、一方の電圧転送回路２１
ａのノードｎ３にはクロック信号〜ＣＬＫを供給し、他
方の電圧転送回路２１ｂのノードｎ３にはクロック信号
ＣＬＫを供給し、一方及び他方の電圧転送回路２１ａ、
２１ｂのノードｎ５は共に接地電圧ＧＮＤに接続してい
る。

【０１３４】また、２個のコンデンサＣ１、Ｃ２を設
け、一方のコンデンサＣ１の一方の端子は一方の電圧転
送回路２１ａのノードｎ２に接続し、このコンデンサＣ
１の他方の端子にはクロック信号ＣＬＫを供給し、他方
のコンデンサＣ２の一方の端子は他方の電圧転送回路２
１ｂのノードｎ２に接続し、このコンデンサＣ２の他方
の端子にはクロック信号〜ＣＬＫを供給している。

【０１３５】さらに、一方の電圧転送回路２１ａのノー
ドｎ２と昇圧電圧を得る出力端子との間にはＰＭＯＳト
ランジスタＰ２１のソース、ドレイン端子を接続し、こ
のＰＭＯＳトランジスタＰ２１のゲート端子は上記他方
の電圧転送回路２１ｂのノードｎ２に接続している。同
様に、他方の電圧転送回路２１ｂのノードｎ２と昇圧電
圧を得る出力端子との間にはＰＭＯＳトランジスタＰ２
２のソース、ドレイン端子を接続し、このＰＭＯＳトラ
ンジスタＰ２２のゲート端子は上記一方の電圧転送回路
２１ａのノードｎ２に接続している。

【０１３６】このように構成された昇圧回路において、
図２０の波形図に示すように、一方の電圧転送回路２１
ａとコンデンサＣ１とからなる回路により、クロック信
号ＣＬＫが論理１レベルに上昇した時に入力電圧ＶＤＤ
が２ＶＤＤに昇圧され、ＰＭＯＳトランジスタＰ２１を
介して昇圧電圧の出力端子に出力される。他方の電圧転
送回路２１ｂとコンデンサＣ２とからなる回路では、ク
ロック信号〜ＣＬＫが論理１レベルに上昇した時に入力
電圧ＶＤＤが２ＶＤＤに昇圧され、ＰＭＯＳトランジス
タＰ２２を介して昇圧電圧の出力端子に出力される。

【０１３７】ここで、ＰＭＯＳトランジスタＰ２１は、
一方の電圧転送回路２１ａのノードｎ２の信号ＹがＶＤ
Ｄで他方の電圧転送回路２１ｂのノードｎ２の信号Ｚが
２ＶＤＤのときはオフで出力端子に電荷を供給しない。
反対に、一方の電圧転送回路２１ａのノードｎ２の信号
Ｙが２ＶＤＤで他方の電圧転送回路２１ｂのノードｎ２
の信号ＺがＶＤＤのときはオンし、出力端子に信号Ｙと
同じ値の２ＶＤＤの電圧を出力する。全く同様にＰＭＯ
ＳトランジスタＰ２２もオン、オフ動作する。つまり、
一方の電圧転送回路２１ａのノードｎ２の信号ＹがＶＤ
Ｄで他方の電圧転送回路２１ｂのノードｎ２の信号Ｚが
２ＶＤＤのときはオンとなり、出力端子に信号Ｙと同じ
値の２ＶＤＤの電圧を出力する。反対に、一方の電圧転
送回路２１ａのノードｎ２の信号Ｙが２ＶＤＤで他方の
電圧転送回路２１ｂのノードｎ２の信号ＺがＶＤＤのと
きはオフとなり、出力端子にに電荷を供給しない。

【０１３８】このように信号ＹとＺの電圧によってＰＭ
ＯＳトランジスタＰ２１、Ｐ２２のオン／オフ動作が制
御されるが、上記のようにＰ２１とＰ２２は互いに相補
的にオンとオフを繰り返す。つまり、ＰＭＯＳトランジ
スタＰ２１がオフのときはＰＭＯＳトランジスタＰ２２
がオンして出力端子に２ＶＤＤを供給し、ＰＭＯＳトラ
ンジスタＰ２２がオフのときはＰＭＯＳトランジスタＰ
２１がオンして出力端子に２ＶＤＤを供給する。

【０１３９】従って、この実施の形態による昇圧回路で
は、クロック信号ＣＬＫが論理１レベルのときでも論理
０レベルのときでも２ＶＤＤを出力することができるの
で、例えば前記図４に示した実施の形態による昇圧回路
と比べて、リーク電流による出力電圧の低下が非常に小
さなものとなる。かつ、出力される電荷量が２倍となる
ため、さらに昇圧効率が良いものとなる。

【０１４０】さらに、３ＶＤＤ、４ＶＤＤ、…とより高
い電圧を得るためには、図１９に示した回路をＮ個用意
し、１つの入力端子を他の出力端子にカスケード接続す
ることで（Ｎ＋１）ＶＤＤの出力電圧が得られる。

【０１４１】上記図１９の回路の場合と同様の考え方
を、負極性の昇圧回路にも適用することができる。図２
１はこの発明の第１４の実施の形態による負極性の昇圧
電圧を発生する昇圧回路の詳細な回路構成を示してい
る。この実施の形態による昇圧回路では、前記図１９中
のＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ２１、Ｐ２２及
びＮＭＯＳトランジスタＮ１の代わりにＮＭＯＳトラン
ジスタＮ１１、Ｎ１２、Ｎ２１、Ｎ２２及びＰＭＯＳト
ランジスタＰ１１が用いられている。そして、出力端子
にはリーク電流による電圧上昇が非常に小さな−ＶＤＤ
の電圧が得られる。なお、この負極性の昇圧回路の場合
にも、−２ＶＤＤ、−３ＶＤＤ、…とより低い電圧を得
るためには、図２１に示した回路をＮ個用意し、１つの
入力端子を他の出力端子にカスケード接続することで−
Ｎ・ＶＤＤの出力電圧が得られる。

【０１４２】

【発明の効果】以上説明したように、この発明によれば
昇圧効率の高い昇圧回路を提供することができる。ま
た、この発明の昇圧回路をＩＣカードに内蔵させれば、
電池によって駆動する場合に、消費電流を抑えることが
できるので、電池寿命を長くすることができる。

【図面の簡単な説明】

【図１】この発明に係る昇圧回路を内蔵したＩＣメモリ
カード（ＩＣカード）の概略的な構成を示すブロック
図。

【図２】図１中の昇圧回路で使用される電圧転送回路の
一例を示す回路図。

【図３】図１中の昇圧回路で使用される電圧転送回路の
他の例を示す回路図。

【図４】この発明の昇圧回路の第１の実施の形態に係る
詳細な回路構成を示す図。

【図５】図４の昇圧回路の動作の一例を示す波形図。

【図６】この発明の昇圧回路の第２の実施の形態に係る
詳細な回路構成を示す図。

【図７】この発明の昇圧回路の第３の実施の形態に係る
詳細な回路構成を示す図。

【図８】この発明の昇圧回路の第４の実施の形態に係る
詳細な回路構成を示す図。

【図９】この発明の昇圧回路の第５の実施の形態に係る
詳細な回路構成を示す図。

【図１０】この発明の昇圧回路の第６の実施の形態に係
る詳細な回路構成を示す図。

【図１１】この発明の昇圧回路で使用される電圧転送回
路の一例を示す回路図。

【図１２】この発明の昇圧回路で使用される電圧転送回
路の他の例を示す回路図。

【図１３】この発明の昇圧回路の第７の実施の形態に係
る詳細な回路構成を示す図。

【図１４】この発明の昇圧回路の第８の実施の形態に係
る詳細な回路構成を示す図。

【図１５】この発明の昇圧回路の第９の実施の形態に係
る詳細な回路構成を示す図。

【図１６】この発明の昇圧回路の第１０の実施の形態に
係る詳細な回路構成を示す図。

【図１７】この発明の昇圧回路の第１１の実施の形態に
係る詳細な回路構成を示す図。

【図１８】この発明の昇圧回路の第１２の実施の形態に
係る詳細な回路構成を示す図。

【図１９】この発明の昇圧回路の第１３の実施の形態に
係る詳細な回路構成を示す図。

【図２０】図１９の昇圧回路の動作の一例を示す波形
図。

【図２１】この発明の昇圧回路の第１４の実施の形態に
係る詳細な回路構成を示す図。

【図２２】コンデンサとダイオード素子とから構成され
た従来の昇圧回路の回路図。

【図２３】図２２の昇圧回路の波形図。

【図２４】上記とは異なる従来の昇圧回路の回路図。

【図２５】図２４の従来回路を多段にカスケード接続し
た従来の昇圧回路の回路図。

【符号の説明】

１０…ＩＣカード本体、 １１…ＥＥＰＲＯＭ回路、 １２…電源端子、 １３…接地端子、 １４…昇圧回路、 １５…電池、 ２１、２１ａ、２１ｂ、２１−１、２１−２、２１−
３、２２、２２−１、２２−２、３１、３１−１、３１
−２、、３１−３、３２、３２−１、３２−２…電圧転
送回路、 Ｐ１、Ｐ２、Ｐ１１、Ｐ２１、Ｐ２２…ＰチャネルＭＯ
Ｓトランジスタ（ＰＭＯＳトランジスタ）、 Ｎ１、Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２…ＮチャネルＭ
ＯＳトランジスタ（ＮＭＯＳトランジスタ）、 ｎ１、ｎ２、ｎ３、ｎ４、ｎ５…ノード、 Ｃ１、Ｃ２…コンデンサ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０３Ｋ 19/0948 Ｈ０３Ｋ 19/094 Ｂ (56)参考文献 特開 昭52−26418（ＪＰ，Ａ) 特開 昭52−38118（ＪＰ，Ａ) 特開 昭51−90416（ＪＰ，Ａ) 特開 平７−21791（ＪＰ，Ａ) 特開 平５−21812（ＪＰ，Ａ) 特開 平５−217372（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34 G11C 11/4074 G06K 19/07 H02M 3/07

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 電源電圧が供給される第１のノードと、 ドレイン端子が上記第１のノードに接続され、ソース端
   子が第２のノードに接続された第１チャネル型の第１の
   ＭＯＳトランジスタと、 ソース端子が上記第２のノードに接続され、ドレイン端
   子が上記第１のＭＯＳトランジスタのゲート端子に接続
   され、第１のクロック信号が供給される第１のクロック
   端子にゲート端子が接続された第１チャネル型の第２の
   ＭＯＳトランジスタと、 ドレイン端子が上記第２のＭＯＳトランジスタのドレイ
   ン端子に接続され、基準電圧が供給される第３のノード
   にソース端子が接続され、ゲート端子が上記第１のクロ
   ック端子に接続された第２チャネル型の第３のＭＯＳト
   ランジスタと、 ドレイン端子が上記第１のノードに接続され、ソース端
   子が第４のノードに接続された第１チャネル型の第４の
   ＭＯＳトランジスタと、 ソース端子が上記第４のノードに接続され、ドレイン端
   子が上記第４のＭＯＳトランジスタのゲート端子に接続
   され、上記第１のクロック信号とは位相が逆の第２のク
   ロック信号が供給される第２のクロック端子にゲート端
   子が接続された第１チャネル型の第５のＭＯＳトランジ
   スタと、 ドレイン端子が上記第５のＭＯＳトランジスタのドレイ
   ン端子に接続され、上記第３のノードにソース端子が接
   続され、ゲート端子が上記第２のクロック端子に接続さ
   れた第２チャネル型の第６のＭＯＳトランジスタと、 上記第２のノードと上記第２のクロック端子との間に接
   続された第１のコンデンサと、 上記第４のノードと上記第１のクロック端子との間に接
   続された第２のコンデンサと、 ドレイン端子が上記第２のノードに接続され、ソース端
   子が昇圧電圧を得る第５のノードに接続され、ゲート端
   子が上記第４のノードに接続された第１チャネル型の第
   ７のＭＯＳトランジスタと、 ドレイン端子が上記第４のノードに接続され、ソース端
   子が上記第５のノードに接続され、ゲート端子が上記第
   ２のノードに接続された第１チャネル型の第８のＭＯＳ
   トランジスタとを具備したことを特徴とする昇圧回路。
2. 【請求項２】 前記各ＭＯＳトランジスタのバックゲー
   ト端子がそれぞれのソース端子に接続されていることを
   特徴とする請求項１に記載の昇圧回路。
3. 【請求項３】 前記電源電圧が正極性の電圧であり、前
   記第１チャネル型のＭＯＳトランジスタがＰチャネル型
   であり、前記第２チャネル型のＭＯＳトランジスタがＮ
   チャネル型である請求項１に記載の昇圧回路。
4. 【請求項４】 前記電源電圧が接地電圧であり、前記第
   １チャネル型のＭＯＳトランジスタがＮチャネル型であ
   り、前記第２チャネル型のＭＯＳトランジスタがＰチャ
   ネル型である請求項１に記載の昇圧回路。
5. 【請求項５】 外部から電池による電源電圧が供給され
   る電源端子と、 上記電源端子に供給される電源電圧を昇圧する昇圧回路
   と、 通常のデータ読み出し時には上記電源電圧に基づいて動
   作し、データのプログラム時には上記昇圧回路から出力
   される昇圧電圧を用いてデータのプログラム動作が行わ
   れるデータのプログラム可能なメモリ回路とを具備し、 上記昇圧回路は、上記電源端子に接続された第１のノー
   ドと、 ドレイン端子が上記第１のノードに接続され、ソース端
   子が第２のノードに接続された第１チャネル型の第１の
   ＭＯＳトランジスタと、 ソース端子が上記第２のノードに接続され、ドレイン端
   子が上記第１のＭＯＳトランジスタのゲート端子に接続
   され、第１のクロック信号が供給される第１のクロック
   端子にゲート端子が接続された第１チャネル型の第２の
   ＭＯＳトランジスタと、 ドレイン端子が上記第２のＭＯＳトランジスタのドレイ
   ン端子に接続され、基準電圧が供給される第３のノード
   にソース端子が接続され、ゲート端子が上記第１のクロ
   ック端子に接続された第２チャネル型の第３のＭＯＳト
   ランジスタと、 ドレイン端子が上記第１のノードに接続され、ソース端
   子が第４のノードに接続された第１チャネル型の第４の
   ＭＯＳトランジスタと、 ソース端子が上記第４のノードに接続され、ドレイン端
   子が上記第４のＭＯＳトランジスタのゲート端子に接続
   され、上記第１のクロック信号とは位相が逆の第２のク
   ロック信号が供給される第２のクロック端子にゲート端
   子が接続された第１チャネル型の第５のＭＯＳトランジ
   スタと、 ドレイン端子が上記第５のＭＯＳトランジスタのドレイ
   ン端子に接続され、上記第３のノードにソース端子が接
   続され、ゲート端子が上記第２のクロック端子に接続さ
   れた第２チャネル型の第６のＭＯＳトランジスタと、 上記第２のノードと上記第２のクロック端子との間に接
   続された第１のコンデンサと、 上記第４のノードと上記第１のクロック端子との間に接
   続された第２のコンデンサと、 ドレイン端子が上記第２のノードに接続され、ソース端
   子が昇圧電圧を得る第５のノードに接続され、ゲート端
   子が上記第４のノードに接続された第１チャネル型の第
   ７のＭＯＳトランジスタと、 ドレイン端子が上記第４のノードに接続され、ソース端
   子が上記第５のノードに接続され、ゲート端子が上記第
   ２のノードに接続された第１チャネル型の第８のＭＯＳ
   トランジスタとを具備したことを特徴とするＩＣカー
   ド。
6. 【請求項６】 前記昇圧回路内の各ＭＯＳトランジスタ
   のバックゲート端子がそれぞれのソース端子に接続され
   ていることを特徴とする請求項５に記載のＩＣカード。
7. 【請求項７】 前記電源電圧が正極性の電圧であり、前
   記第１チャネル型のＭＯＳトランジスタがＰチャネル型
   であり、前記第２チャネル型のＭＯＳトランジスタがＮ
   チャネル型である請求項５に記載のＩＣカード。
8. 【請求項８】 前記電源電圧が接地電圧であり、前記第
   １チャネル型のＭＯＳトランジスタがＮチャネル型であ
   り、前記第２チャネル型のＭＯＳトランジスタがＰチャ
   ネル型である請求項５に記載のＩＣカード。